CN116052753B - 存储器 - Google Patents

Abstract

本申请提供一种存储器，包括压缩电路和数据输入输出选择器，压缩电路的输入端接收通过多个数据输入输出引脚的传输路径传输的读取数据，并对每个数据输入输出引脚的传输路径传输的读取数据分别进行压缩，获得多个压缩数据。数据输入输出选择器的第一输入端连接压缩电路的输出端，接收多个压缩数据，用于在测试模式下将多个压缩数据传输至目标数据输入输出引脚，其中，目标数据输入输出引脚为多个数据输入输出引脚中的任意一个。本申请的方案，在存储器的测试过程中，减少存储器的数据输入输出引脚的使用数量，增加同时测试的存储器的数量，提高测试效率。

Description

存储器

技术领域

本申请涉及存储器技术领域，尤其涉及一种存储器。

背景技术

伴随各种存储器的广泛使用，比如动态随机存取存储器（Dynamic Random AccessMemory，简称DRAM）的使用非常广泛。实际应用中，为了保证产品的可靠性，需要对封装后的存储器进行测试。

因而，如何提高存储器的测试效率成为需要考虑的问题。

发明内容

本申请的实施例提供一种存储器，用以提高存储器的测试效率。

根据一些实施例，本申请提供一种存储器，包括：

压缩电路，其输入端接收通过多个数据输入输出引脚的传输路径传输的读取数据，用于对每个数据输入输出引脚的传输路径传输的读取数据分别进行压缩，获得多个压缩数据；

数据输入输出选择器，其第一输入端连接所述压缩电路的输出端，接收所述多个压缩数据，用于在测试模式下将所述多个压缩数据传输至目标数据输入输出引脚；

其中，所述目标数据输入输出引脚为所述多个数据输入输出引脚中的任意一个。

在一些实施例中，任意一个数据输入输出引脚的所有传输路径传输的读取数据相同时，若每个数据输入输出引脚对应的压缩数据均指示其对应的传输路径传输的读取数据中的每位数据均相同，所述多个压缩数据用于指示存储器正常，若部分数据输入输出引脚对应的压缩数据指示其对应的传输路径传输的读取数据中部分数据不同，所述多个压缩数据用于指示存储器存在故障。

在一些实施例中，所述压缩电路包括多个子压缩电路，每个子压缩电路的输入端接收一个数据输入输出引脚的传输路径传输的读取数据；

每个子压缩电路用于将其对应的数据输入输出引脚的传输路径传输的读取数据进行压缩，获得对应的压缩数据。

在一些实施例中，每个所述子压缩电路包括异或门和非门；

所述异或门的输入端作为对应的所述子压缩电路的输入端，接收一个数据输入输出引脚的传输路径传输的读取数据，所述异或门的输出端连接所述非门的输入端，所述非门的输出端作为对应的所述子压缩电路的输出端。

在一些实施例中，所述数据输入输出选择器的第二输入端接收通过所述目标数据输入输出引脚的传输路径传输的读取数据，用于在工作模式下将通过所述目标数据输入输出引脚的传输路径传输的读取数据传输至所述目标数据输入输出引脚。

在一些实施例中，所述数据输入输出选择器包括多个第一选择器，每个第一选择器对应所述目标数据输入输出引脚的一个传输路径；

每个所述第一选择器的第一输入端接收一个数据输入输出引脚对应的压缩数据，每个所述第一选择器的第二输入端接收通过所述目标数据输入输出引脚的传输路径传输的读取数据中的一位数据；

每个所述第一选择器用于在测试模式下将其对应的数据输入输出引脚的压缩数据传输至所述目标数据输入输出引脚，在工作模式下将通过所述目标数据输入输出引脚的传输路径传输的读取数据中的一位数据传输至所述目标数据输入输出引脚。

在一些实施例中，所述存储器包括：

第一缓存器，其输入端连接所述数据输入输出选择器，用于存储所述数据输入输出选择器输出的数据，并在接收到读命令后，输出所述数据输入输出选择器输出的数据。

在一些实施例中，所述存储器包括：

第一并转串电路，其输入端连接所述第一缓存器，接收所述第一缓存器输出的数据，将所述第一缓存器输出的数据进行并转串并输出至所述目标数据输入输出引脚。

在一些实施例中，在所述测试模式下，所述第一并转串电路具体用于按照所述数据输入输出引脚的顺序对所述多个压缩结果进行排序，以将所述多个压缩数据转换为串行数据。

在一些实施例中，所述多个数据输入输出引脚包括目标数据输入输出引脚和其他数据输入输出引脚；

所述存储器包括：

第二缓存器，其输入端接收通过所述其他数据输入输出引脚的传输路径传输的读取数据，用于存储通过所述其他数据输入输出引脚的传输路径传输的读取数据，并在接收到读命令后，输出通过所述其他数据输入输出引脚的传输路径传输的读取数据。

在一些实施例中，所述第二缓存器包括多个子缓存器，每个子缓存器的输入端接收通过所述其他数据输入输出引脚中一个数据输入输出引脚的传输路径传输的读取数据，用于存储其对应的数据输入输出引脚的传输路径传输的读取数据，并在接收到所述读命令后，输出其对应的数据输入输出引脚的传输路径传输的读取数据。

在一些实施例中，所述存储器包括：

第二并转串电路，其输入端连接所述第二缓存器，接收所述第二缓存器输出的数据，将所述第二缓存器输出的数据进行并转串并输出至所述其他数据输入输出引脚。

在一些实施例中，所述第二并转串电路包括多个子并转串电路，每个子并转串电路的输入端连接一个子缓存器，每个子并转串电路接收对应子缓存器输出的数据，将对应子缓存器输出的数据进行并转串并输出至所述其他数据输入输出引脚中的一个数据输入输出引脚。

在一些实施例中，所述存储器还包括：

数据掩码引脚，其接收校验码数据，所述存储器基于所述校验码数据对所述多个数据输入输出引脚的传输路径传输的读取数据进行校验。

在一些实施例中，所述数据掩码引脚包括第一数据掩码引脚和第二数据掩码引脚，所述第一数据掩码引脚接收第一校验码数据，所述第二数据掩码引脚接收第二校验码数据；

所述存储器基于所述第一校验码数据对所述多个数据输入输出引脚中的部分数据输入输出引脚的传输路径传输的数据进行校验，基于所述第二校验码数据对所述多个数据输入输出引脚中的剩余数据输入输出引脚的传输路径传输的数据进行校验。

本申请提供的存储器中，压缩电路的输入端接收通过多个数据输入输出引脚的传输路径传输的读取数据，并对每个数据输入输出引脚的传输路径传输的读取数据分别进行压缩，获得多个压缩数据。数据输入输出选择器的第一输入端连接压缩电路的输出端，接收压缩电路输出的多个压缩数据，并在测试模式下将多个压缩数据传输至存储器中的多个数据输入输出引脚中的任意一个数据输入输出引脚，从而在测试时只需要使用一个数据输入输出引脚，减少数据输入输出引脚的使用数量，增加同时测试的存储器的数量，提高测试效率。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请实施例的原理。

图1为本申请一实施例示出的读写数据传输示意图；

图2为本申请一实施例示出的存储器的结构示例图；

图3为本申请另一实施例示出的存储器的结构示例图；

图4为本申请一实施例示出的读数据传输示意图。

通过上述附图，已示出本申请明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本申请构思的范围，而是通过参考特定实施例为本领域技术人员说明本申请的概念。

具体实施方式

这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。

本申请中的用语“包括”和“具有”用以表示开放式的包括在内的意思，并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等；用语“第一”和“第二”等仅作为标记使用，不是对其对象的数量限制。此外，附图中的不同元件和区域只是示意性示出，因此本申请不限于附图中示出的尺寸或距离。

下面以具体地实施例对本申请的技术方案进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例中不再赘述。下面将结合附图，对本申请的实施例进行描述。

表1为本申请一实施例示出的一种存储器的引脚架构示例图，如表1所示，存储器包括多个引脚（pin），其中，多个引脚可以分为电源引脚、数据/地址引脚和控制命令引脚。

表1

其中，电源引脚可以包括VDD1引脚、VDD2H引脚、VDD2L引脚和VDDQ引脚。VDD1引脚接收VDD1，为存储器内核供电；VDD2H引脚接收VDD2H，为存储器内核供电；VDD2L引脚接收VDD2L，同样为存储器内核供电；VDDQ引脚接收VDDQ，为I/O缓冲器（I/O buffer）供电。实际应用中，存储器内部可以有三组电压，分别是VDD1、VDD2和VDDQ，VDD2可以包括VDD2H和VDD2L，其中，VDD1和VDD2表示存储器内核工作电压，VDD1和VDD2具有不同的电压值， VDD2H表示电压值较高，VDD2L表示电压值较低，VDDQ表示经过噪声滤波的高质量电压，其抗干扰强度大。

数据/地址引脚可以包括DQ0~DQ15引脚和CA0~CA6引脚。实际应用中，存储器内部包括存储阵列，存储阵列包括多个存储单元，每个存储单元具有对应的行和列，在进行读操作或写操作时，需要先指定读存储阵列的哪行哪列以确定读哪个存储单元，或写存储阵列的哪行哪列以确定写哪个存储单元。CA0~CA6引脚可以接收读地址或写地址，读地址包括读出存储阵列的哪行哪列，写地址包括写入存储阵列的哪行哪列。DQ0~DQ15引脚可以接收写数据和输出读数据，在进行读操作时，DQ0~DQ15引脚输出从存储单元读取的数据，在进行写操作时，DQ0~DQ15引脚接收要写入存储单元的数据。

控制命令引脚可以包括WCK引脚、RDQS引脚（也称为读选通引脚）、DMI引脚、CK引脚等。其中，WCK引脚包括WCK1_t引脚、WCK1_c引脚、WCK0_t引脚和WCK0_c引脚，RDQS引脚包括RDQS1_t引脚、RDQS1_c引脚、RDQS0_t引脚和RDQS0_c引脚，DMI引脚包括DMI0引脚和DMI1引脚，CK引脚包括CK_t引脚和CK_c引脚。WCK1_t引脚接收WCK1_t，WCK1_c引脚接收WCK1_c，WCK0_t引脚接收WCK0_t，WCK0_c引脚接收WCK0_c；RDQS1_t引脚接收RDQS1_t，RDQS1_c引脚接收RDQS1_c，RDQS0_t引脚接收RDQS0_t，RDQS0_c引脚接收RDQS0_c； DMI0引脚接收DMI0，DMI1引脚接收DMI1； CK_t引脚接收CK_t，CK_c引脚接收CK_c。

其中，WCK1_t、WCK1_c、WCK0_t和WCK0_c表示写时钟，写时钟用于对DQ0~DQ15接收的写数据进行采样。实际应用中，WCK1_t和WCK1_c用于对DQ8~DQ15引脚接收的写数据进行采样，WCK0_t和WCK0_c用于对DQ0~DQ7引脚接收的写数据进行采样。WCK1_t、WCK1_c、WCK0_t和WCK0_c可以以CK_t/CK_c频率的两倍或四倍运行，提高采样速率。RDQS1_t、RDQS1_c、RDQS0_t和RDQS0_c表示读时钟，也称为读选通信号，读时钟用于对DQ0~DQ15输出的读数据进行采样。实际应用，RDQS1_t和RDQS1_c用于对DQ8~DQ15引脚输出的读数据进行采样，RDQS0_t和RDQS0_c用于对DQ0~DQ7引脚输出的读数据进行采样。

DMI1和DMI0表示数据掩码信号（data mask，DM），数据掩码信号用于对DQ0~DQ15引脚接收的写数据进行掩码，以确定将哪些写数据写入存储单元中。实际应用中，DMI1用于对DQ8~DQ15引脚接收的写数据进行掩码，DMI0用于对DQ0~DQ7引脚接收的写数据进行掩码。

CK_t和CK_c表示命令地址时钟，命令地址时钟用于对读地址或写地址进行采样，实际应用中，所有命令、地址和控制输入信号均在CK_t的上升沿和CK_c的下降沿的交点处采样。

控制命令引脚还可以包括ZQ引脚、RESET引脚和CS引脚等。ZQ引脚接收ZQ，ZQ表示标准信号，校准信号用于校准输出驱动强度。RESET_n引脚接收RESET_n，RESET_n表示复位信号，复位信号用于初始时将存储器复位至默认状态。CS引脚接收CS，CS表示片选信号，片选信号用于选择目标芯片（die）。

需要说明的是，与数据输入输出相关的引脚包括DQ0~DQ15引脚、WCK1_t引脚、WCK1_c引脚、WCK0_t引脚、WCK0_c引脚、RDQS1_t引脚、RDQS1_c引脚、RDQS0_t引脚、RDQS0_c引脚、DMI1引脚以及DMI0引脚。可知，与数据输入输出相关的引脚包括26个。

实际应用中，为了保证存储器产品的可靠性，需要在存储器封装之后进行测试，存储器测试涉及存储器的写入和读出，写入和读出依靠存储器的各个引脚。

如图1所示，图1为本申请一实施例提供的读写数据传输示例图，结合写场景作为示例，DQ0~DQ15引脚中的每个DQ引脚接收16bit的写数据，WCK0_t引脚接收WCK0_t，WCK0_c引脚接收WCK0_c，WCK0_t和WCK0_c用于对DQ0~DQ7引脚接收的写数据进行采样，WCK1_t引脚接收WCK1_t，WCK1_c引脚接收WCK1_c，WCK1_t和WCK1_c用于对DQ8~DQ15引脚接收的写数据进行采样。

如图1所示，每个DQ引脚接收16bit的写数据，DQ0~DQ15引脚总共接收256bit数据，存储至主存储阵列中，DMI0和DMI1分别接收16bit校验码数据，存储至校验码存储阵列中。

结合读场景作为示例，阵列读写电路从主存储阵列中读取数据以及从校验码存储阵列中读取校验码数据，并传输至数据传输电路，数据传输电路将读取数据传输至DQ引脚，将校验码数据传输至DMI引脚。如图1所示，阵列读写电路从主存储阵列的256个存储单元中读取256bit数据，并将256bit数据传输至数据传输电路，数据传输电路将每16bit数据传输至DQ0~DQ15引脚中的每个DQ引脚。而后，RDQS0_t引脚接收RDQS0_t，RDQS0_c引脚接收RDQS0_c，RDQS0_t和RDQS0_c用于对DQ0~DQ7引脚输出的读数据进行采样，RDQS1_t引脚接收RDQS1_t，RDQS1_c引脚接收RDQS1_c，RDQS1_t和RDQS1_c用于对DQ8~DQ15引脚输出的读数据进行采样，阵列读写电路从校验码存储阵列中读取32bit校验码数据且将32bit校验码数据分别传输至DMI0引脚和DMI1引脚，即DMI0引脚接收16bit校验码数据，DMI1引脚接收16bit校验码数据。

在对存储器进行测试过程中，如果使用所有引脚进行数据传输、信号传输等，会限制同时测试的存储器的数量，降低测试效率。

图2为本申请一实施例提供的一种存储器的结构示例图。该实施例提供的存储器用于在测试过程中减少存储器的引脚的使用数量，如图2所示，该存储器包括：压缩电路101和数据输入输出选择器102。压缩电路101的输入端接收通过多个数据输入输出引脚的传输路径传输的读取数据，压缩电路101用于对每个数据输入输出引脚的传输路径传输的读取数据分别进行压缩，获得多个压缩数据。数据输入输出选择器102的第一输入端连接压缩电路101的输出端，接收多个压缩数据，数据输入输出选择器102用于在测试模式下将多个压缩数据传输至目标数据输入输出引脚，目标数据输入输出引脚为存储器中的多个数据输入输出引脚中的任意一个。由于在测试模式下，是将每个数据输入输出引脚的传输路径传输的读取数据分别进行压缩后，将多个压缩数据传输至存储器的任意一个数据输入输出引脚，因此在测试模式下只需通过一个数据输入输出引脚输出数据即可，从而在测试时只需要使用一个数据输入输出引脚，减少数据输入输出引脚的使用数量，增加同时测试的存储器的数量，提高测试效率。

其中，数据输入输出引脚的传输路径是指将从存储单元读取的数据传输至数据输入输出引脚的路径，如上述实施例中的阵列读写电路和数据传输电路。

实际应用中，本实施例提供的存储器可应用在各种存储器芯片的测试，作为示例，该存储器可以应用在包括但不限低功耗双倍数据速率同步随机存储器（Low power DoubleData Rage Synchronous Dynamic Random Access Memory，简称LPDDR SDRAM），例如LPDDR5等。本实施例中的存储器可视为待测设备（Device Under Test，简称DUT）。

本实施例中，在测试模式下，可以将目标数据输入输出引脚接收的写入数据中的每位数据分别传输至每个数据输入输出引脚对应的传输路径，以在多个存储单元中写入同一数据，因此任意一个数据输入输出引脚对应的所有传输路径传输的写入数据可以相同。当任意一个数据输入输出引脚对应的传输路径传输的读取数据相同时，压缩电路接收每个数据输入输出引脚对应的传输路径传输的读取数据，并对每个读取数据进行压缩，获得每个数据输入输出引脚对应的压缩数据。若每个数输入输出引脚对应的压缩数据均指示其对应的传输路径传输的读取数据中每位数据均相同，通过多个压缩数据可以确定存储器正常。若部分数据输入输出引脚对应的压缩结果指示其对应的传输路径传输的读取数据中部分数据不同，通过多个压缩数据可以确定存储器存在故障，可能是部分存储单元失效，或部分传输路径出现问题。

其中，压缩电路101可以包括多个子压缩电路1011，每个子压缩电路1011的输入端接收一个数据输入输出引脚的传输路径传输的读取数据，每个数据输入输出引脚包括多个传输路径，每个传输路径传输从一个存储单元读取的1bit数据，因此一个数据输入输出引脚的传输路径传输的读取数据可以包括多个并行的1bit数据。每个子压缩电路1011在接收到对应的数据输入输出引脚的传输路径传输的读取数据后，将对应的数据输入输出引脚的传输路径传输的读取数据进行压缩，获得对应的压缩结果，由于每个压缩结果是根据多个存储单元的读取数据进行压缩获得的，每个压缩结果可以指示其对应的存储单元是否存在缺陷。

实际应用中，每个子压缩电路可以包括异或门和非门，异或门的输入端作为对应的子压缩电路的输入端，接收一个数据输入输出引脚的传输路径传输的读取数据，异或门的输出端连接非门的输入端，非门的输入端作为对应的子压缩电路的输出端，从而能够对对应的数据输入输出引脚的传输路径传输的读取数据进行压缩，获得1bit的压缩数据。

示例的，图2为本申请一实施例示出的读数据传输示例图，图2仅示出DQ6引脚和DQ7引脚，可以理解，存储器包括但不限于DQ6引脚和DQ7引脚，结合图2和图4所示，存储器可以包括DQ0~DQ15引脚，对DQ0引脚的传输路径传输的读取数据进行压缩后，获得第一压缩数据CompResult0；对DQ1引脚的传输路径传输的读取数据进行压缩后，获得第二压缩数据CompResult1；对DQ2引脚的传输路径传输的读取数据进行压缩后，获得第三压缩数据CompResult2；对DQ3引脚的传输路径传输的读取数据进行压缩后，获得第四压缩数据CompResult3；对DQ4引脚的传输路径传输的读取数据进行压缩后，获得第五压缩数据CompResult4；对DQ5引脚的传输路径传输的读取数据进行压缩后，获得第六压缩数据CompResult5；对DQ6引脚的传输路径传输的读取数据进行压缩后，获得第七压缩数据CompResult6；对DQ7引脚的传输路径传输的读取数据进行压缩后，获得第八压缩数据CompResult7；对DQ8引脚的传输路径传输的读取数据进行压缩后，获得第九压缩数据CompResult8；对DQ9引脚的传输路径传输的读取数据进行压缩后，获得第十压缩数据CompResult9；对DQ10引脚的传输路径传输的读取数据进行压缩后，获得第十一压缩数据CompResult10；对DQ11引脚的传输路径传输的读取数据进行压缩后，获得第十二压缩数据CompResult11；对DQ12引脚的传输路径传输的读取数据进行压缩后，获得第十三压缩数据CompResult12；对DQ13引脚的传输路径传输的读取数据进行压缩后，获得第十四压缩数据CompResult13；对DQ14引脚的传输路径传输的读取数据进行压缩后，获得第十五压缩数据CompResult14；对DQ15引脚的传输路径传输的读取数据进行压缩后，获得第十六压缩数据CompResult15。

相应的，当DQ0引脚的传输路径传输的读取数据中的每位数据均相同时，第一压缩数据CompResult0为1，否则为0；当DQ1引脚的传输路径传输的读取数据中的每位数据均相同时，第二压缩数据CompResult1为1，否则为0；当DQ2引脚的传输路径传输的读取数据中的每位数据均相同时，第三压缩数据CompResult2为1，否则为0；当DQ3引脚的传输路径传输的读取数据中的每位数据均相同时，第四压缩数据CompResult3为1，否则为0；当DQ4引脚的传输路径传输的读取数据中的每位数据均相同时，第五压缩数据CompResult4为1，否则为0；当DQ5引脚的传输路径传输的读取数据中的每位数据均相同时，第六压缩数据CompResult5为1，否则为0；当DQ6引脚的传输路径传输的读取数据中的每位数据均相同时，第七压缩数据CompResult6为1，否则为0；当DQ7引脚的传输路径传输的读取数据中的每位数据均相同时，第八压缩数据CompResult7为1，否则为0；当DQ8引脚的传输路径传输的读取数据中的每位数据均相同时，第九压缩数据CompResult8为1，否则为0；当DQ9引脚的传输路径传输的读取数据中的每位数据均相同时，第十压缩数据CompResult9为1，否则为0；当DQ10引脚的传输路径传输的读取数据中的每位数据均相同时，第十一压缩数据CompResult10为1，否则为0；当DQ11引脚的传输路径传输的读取数据中的每位数据均相同时，第十二压缩数据CompResult11为1，否则为0；当DQ12引脚的传输路径传输的读取数据中的每位数据均相同时，第十三压缩数据CompResult12为1，否则为0；当DQ13引脚的传输路径传输的读取数据中的每位数据均相同时，第十四压缩数据CompResult13为1，否则为0；当DQ14引脚的传输路径传输的读取数据中的每位数据均相同时，第十五压缩数据CompResult14为1，否则为0；当DQ15引脚的传输路径传输的读取数据中的每位数据均相同时，第十六压缩数据CompResult15为1，否则为0。

在一些实施例中，数据输入输出选择器还包括第二输入端，第二输入端接收通过目标数据输入输出引脚的传输路径传输的读取数据，数据输入输出选择器还可以在工作模式下将通过目标数据输入输出引脚的传输路径传输的读取数据传输至目标数据输入输出引脚，工作模式可以为读操作。本实施例中，存储器可以在测试模式下将每个数据输入输出引脚的传输路径传输的读取数据分别进行压缩后，将多个压缩数据传输至存储器的任意一个数据输入输出引脚，从而在测试时只需要使用一个数据输入输出引脚，减少数据输入输出引脚的使用数量，增加同时测试的存储器的数量，提高测试效率。还可以在工作模式下将目标数据输入输出引脚的传输路径传输的读取数据传输至目标数据输入输出引脚，保证存储器的正常工作。

在一些实施例中，如图3所示，数据输入输出选择器102包括多个第一选择器1021，每个第一选择器1021对应目标数据输入输出引脚的一个传输路径，每个第一选择器1021的第一输入端接收一个数据输入输出引脚对应的压缩数据，每个第一选择器1021的第二输入端接收通过目标数据输入输出引脚的传输路径传输的读取数据中的一位数据。目标数据输入输出引脚包括多个传输路径，每个传输路径传输一个存储单元的1bit数据，因此每个第一选择器1021接收目标数据输入输出引脚的一个传输路径传输的一个存储单元的1bit数据，还可以接收一个数据输入输出引脚对应的压缩数据，并在工作模式下将接收的目标数据输入输出引脚的一个传输路径传输的一个存储单元的1bit数据传输至目标数据输入输出引脚，在测试模式下将对应的数据输入输出引脚的压缩数据传输至数据输入输出引脚。

示例的，数据输入输出选择器可以包括16个第一选择器，16个第一选择器标记为mux0~mux15。目标数据输入输出引脚的传输路径传输的读取数据包括16 bit的并行数据，分别记为burst0~burst15。

以目标数据输入输出引脚为DQ7引脚示例，mux0的第一输入端接收DQ0引脚对应的第一压缩数据CompResult0，mux0的第二输入端接收burst0；mux1的第一输入端接收DQ1引脚对应的第二压缩数据CompResult1，mux1的第二输入端接收burst1；mux2的第一输入端接收DQ2引脚对应的第三压缩数据CompResult2，mux2的第二输入端接收burst2；mux3的第一输入端接收DQ3引脚对应的第四压缩数据CompResult3，mux3的第二输入端接收burst3；mux4的第一输入端接收DQ4引脚对应的第五压缩数据CompResult4，mux4的第二输入端接收burst4；mux5的第一输入端接收DQ5引脚对应的第六压缩数据CompResult5，mux5的第二输入端接收burst5；mux6的第一输入端接收DQ6引脚对应的第七压缩数据CompResult6，mux6的第二输入端接收burst6；mux7的第一输入端接收DQ7引脚对应的第八压缩数据CompResult7，mux7的第二输入端接收burst7；mux8的第一输入端接收DQ8引脚对应的第九压缩数据CompResult8，mux8的第二输入端接收burst8；mux9的第一输入端接收DQ9引脚对应的第十压缩数据CompResult9，mux9的第二输入端接收burst9；mux10的第一输入端接收DQ10引脚对应的第十一压缩数据CompResult10，mux10的第二输入端接收burst10；mux11的第一输入端接收DQ11引脚对应的第十二压缩数据CompResult11，mux11的第二输入端接收burst11；mux12的第一输入端接收DQ12引脚对应的第十三压缩数据CompResult12，mux12的第二输入端接收burst12；mux13的第一输入端接收DQ13引脚对应的第十四压缩数据CompResult14，mux13的第二输入端接收burst13；mux14的第一输入端接收DQ14引脚对应的第十五压缩数据CompResult14，mux14的第二输入端接收burst14；mux15的第一输入端接收DQ15引脚对应的第十六压缩数据CompResult15，mux15的第二输入端接收burst15。

相应的，在测试模式下，mux0将DQ0引脚对应的第一压缩数据CompResult0传输至DQ7引脚，mux1将DQ1引脚对应的第二压缩数据CompResult1传输至DQ7引脚，mux2将DQ2引脚对应的第三压缩数据CompResult2传输至DQ7引脚，mux3将DQ3引脚对应的第四压缩数据CompResult3传输至DQ7引脚，mux4将DQ4引脚对应的第五压缩数据CompResult4传输至DQ7引脚，mux5将DQ5引脚对应的第六压缩数据CompResult5传输至DQ7引脚，mux6将DQ6引脚对应的第七压缩数据CompResult6传输至DQ7引脚，mux7将DQ7引脚对应的第八压缩数据CompResult7传输至DQ7引脚，mux8将DQ8引脚对应的第九压缩数据CompResult8传输至DQ7引脚，mux9将DQ9引脚对应的第十压缩数据CompResult9传输至DQ7引脚，mux10将DQ10引脚对应的第十一压缩数据CompResult10传输至DQ7引脚，mux11将DQ11引脚对应的第十二压缩数据CompResult11传输至DQ7引脚，mux12将DQ12对应的第十三压缩数据CompResult12传输至DQ7引脚，mux13将DQ13对应的第十四压缩数据CompResult13传输至DQ7引脚，mux14将DQ14对应的第十五压缩数据CompResult14传输至DQ7引脚，mux15将DQ15对应的第十六压缩数据CompResult15传输至DQ7引脚。

在工作模式下，mux0将burst0传输至DQ7引脚，mux1将burst1传输至DQ7引脚，mux2将burst2传输至DQ7引脚，mux3将burst3传输至DQ7引脚，mux4将burst4传输至DQ7引脚，mux5将burst5传输至DQ7引脚，mux6将burst6传输至DQ7引脚，mux7将burst7传输至DQ7引脚，mux8将burst8传输至DQ7引脚，mux9将burst9传输至DQ7引脚，mux10将burst10传输至DQ7引脚，mux11将burst11传输至DQ7引脚，mux12将burst12传输至DQ7引脚，mux13将burst13传输至DQ7引脚，mux14将burst14传输至DQ7引脚，mux15将burst15传输至DQ7引脚。

在一些实施例中，如图2所示，存储器还可以包括第一缓存器（output FIFO）103，第一缓存器103的输入端连接数据输入输出选择器102，第一缓存器103能够接收并存储数据输入输出选择器102输出的数据，可以理解，此处的多个压缩数据为多个1bit的数据，读取数据也为多个1bit的数据。具体的，测试模式下，数据输入输出选择器102输出多个压缩数据，则第一缓存器103可以存储多个压缩数据，并在接收到读命令后，输出该多个压缩数据，在工作模式下，数据输入输出选择器102输出目标数据输入输出引脚的传输路径传输的读取数据，第一缓存器103可以存储目标数据输入输出引脚的传输路径传输的读取数据，并在接收到读命令后，输出目标数据输入输出引脚的传输路径传输的读取数据。

实际应用中，存储器在进行读取操作时，通常通过一个数据输入输出引脚输出一个多bit的串行数据。因此，在从多个存储单元中获取多个1bit的并行数据时，可以先将多个存储单元的多个1bit数据转换为1个多bit的串行数据，而后通过数据输入输出引脚输出一个多bit的串行数据。

在一些实施例中，存储器还可以包括第一并转串电路105，第一并转串电路105的输入端连接第一缓存器103，接收第一缓存器103输出的数据，将第一缓存器103输出的数据进行并转串并输出至目标数据输入输出引脚。具体的，第一并转串电路103能够在接收到多个压缩数据时，将多个压缩数据转换为串行数据并传输至目标数据输入输出引脚，也可以在接收到目标数据输入输出引脚的传输路径传输的读取数据时，将目标数据输入输出引脚的传输路径传输的读取数据转换为串行数据，并传输至目标数据输入输出引脚，使得目标数据输入输出引脚能够接收多个压缩数据对应的串行数据或目标数据输入输出引脚的传输路径传输的读取数据对应的串行数据。

本示例中，在测试模式下，第一并转串电路105能够按照数据输入输出引脚的顺序对多个压缩数据进行排序，以将多个压缩数据转换为串行数据，从而清楚获得每个数据输入输出引脚的传输路径传输的读取数据的压缩结果。具体的，将DQ0引脚对应的第一压缩数据CompResult0，DQ1引脚对应的第二压缩数据CompResult1，DQ2引脚对应的第三压缩数据CompResult2，DQ3引脚对应的第四压缩数据CompResult3，DQ4引脚对应的第五压缩数据CompResult4，DQ5引脚对应的第六压缩数据CompResult5，DQ6引脚对应的第七压缩数据CompResult6，DQ7引脚对应的第八压缩数据CompResult7，DQ8引脚对应的第九压缩数据CompResult8，DQ9引脚对应的第十压缩数据CompResult9，DQ10引脚对应的第十一压缩数据CompResult10，DQ11引脚对应的第十二压缩数据CompResult11，DQ12引脚对应的第十三压缩数据CompResult12，DQ13引脚对应的第十四压缩数据CompResult14，DQ14引脚对应的第十五压缩数据CompResult14，DQ15引脚对应的第十六压缩数据CompResult15，依次进行排序，获得多个压缩数据对应的串行数据。

在一些实施例中，存储器中的多个数据输入输出引脚包括目标数据输入输出引脚和其他数据输入输出引脚，其他数据输入输出引脚可以理解为存储器中的多个数据输入输出引脚中除目标数据输入输出引脚之外的所有数据输入输出引脚。此时，存储器还可以包括第二缓存器，第二缓存器的输入端接收通过其他数据输入输出引脚的传输路径传输的读取数据，第二缓存器能够存储通过其他数据输入输出引脚的传输路径传输的读取数据，第二缓存器还能够在接收到读命令后，输出所存储的其他数据输入输出引脚的传输路径传输的读取数据。例如，目标数据输入输出引脚为DQ7引脚，其他数据输入输出引脚为DQ0~DQ6引脚以及DQ8~DQ15引脚，则第二缓存器能够存储DQ0~DQ6引脚以及DQ8~DQ15引脚的传输路径传输的读取数据，并在接收到读命令后，输出DQ0~DQ6引脚以及DQ8~DQ15引脚的传输路径传输的读取数据。

本示例中，如图3所示，第二缓存器104可以包括多个子缓存器1041，每个子缓存器1041对应一个数据输入输出引脚，每个子缓存器1041的输入端接收其他数据输入输出引脚中的一个数据输入输出引脚的传输路径传输的读取数据，并存储其对应的数据输入输出引脚的传输路径传输的读取数据，并在接收到读命令后，输出其对应的数据输入输出引脚的传输路径传输的读取数据，从而将其他数据输入输出引脚中的每个数据输入输出引脚的传输路径传输的读取数据传输至对应的数据输入输出引脚。可以理解，子缓存器1041只存储一个数据输入输出引脚的传输路径传输的读取数据，第一缓存器105存储目标数据输入输出引脚的传输路径传输的读取数据以及每个数据输入输出引脚对应的压缩数据。

本示例中，在测试模式和工作模式下，均可以将其他数据输入输出引脚的传输路径传输的读取数据传输至第二缓存器，只是，在测试模式下，只采集目标数据输入输出引脚输出的数据，在工作模式下，采集目标数据输入输出引脚和其他数据输入输出引脚输出的数据。

在一些实施例中，存储器可以包括第二并转串电路106，第二并转串电路106的输入端连接第二缓存器104，将第二缓存器104输出的数据进行并转串并输出至其他数据输入输出引脚。具体的，第二并转串电路106能在接收到通过其他数据输入输出引脚的传输路径传输的读取数据后，将通过其他数据输入输出引脚的传输路径传输的读取数据传输至其他数据输入输出引脚，使得其他数据输入输出引脚能够输出其他数据输入输出引脚的传输路径传输的读取数据。

本示例中，第二并转串电路106包括多个子并转串电路1061，每个子并转串电路1061的输入端连接一个子缓存器1041，每个子并转串电路1061接收对应子缓存器1041输出的数据，将对应子缓存器1041输出的数据进行并转串并输出至其他数据输入输出引脚中的一个数据输入输出引脚，从而使得其他数据输入输出引脚中的每个数据输入输出引脚能够输出其对应的传输路径传输的读取数据。

其中，第一并转串电路105可以根据时钟信号（WCK0_t和WCK0_c）将多个数据输入输出引脚对应的多个压缩数据进行并转串并输出至目标数据输入输出引脚，或将目标数据输入输出引脚的传输路径传输的读取数据进行并转串并输出至目标数据输入输出引脚。第二并转串电路106可以根据时钟信号将每个数据输入输出引脚的传输路径传输的读取数据进行并转串并输出至对应的数据输入输出引脚。将多个数据输入输出引脚对应的多个压缩数据进行并转串并输出至目标数据输入输出引脚，或将目标数据输入输出引脚的传输路径传输的读取数据进行并转串并输出至目标数据输入输出引脚。

实际应用中，存储器可以包括WCK1_t引脚、WCK1_c引脚、WCK0_t引脚和WCK0_c引脚，通常WCK1_t引脚接收的WCK1_t和WCK1_c引脚接收的WCK1_c用于对DQ8~DQ15引脚的传输路径传输的读取数据转换为串行数据，WCK0_t引脚接收的WCK0_t和WCK0_c引脚接收的WCK0_c用于对DQ0~DQ7引脚的传输路径传输的读取数据转换为串行数据。本示例中，在测试模式下，可以通过WCK0_t引脚接收WCK0_t，WCK0_c引脚接收WCK0_c，WCK0_t和WCK0_c用于将DQ0~DQ15引脚接收的并行数据转换为串行数据，进一步减少存储器中的引脚的使用数量，提高测试效率。

在一些实施例中，如图4所示，存储器还包括数据掩码引脚，数据掩码引脚接收校验码数据，存储器基于校验码数据对多个数据输入输出引脚的传输路径传输的读取数据进行校验，即通过数据掩码引脚接收的校验数据对从主存储阵列读取的数据进行校验。

本示例中，数据掩码引脚可以包括第一数据掩码引脚和第二数据掩码引脚，第一数据掩码引脚接收第一校验码数据，第二数据掩码引脚接收第二校验码数据。存储器基于第一校验码数据对多个数据输入输出引脚中的部分数据输入输出引脚的传输路径传输的数据进行校验，基于第二校验码数据对多个数据输入输出引脚中的剩余数据输入输出引脚的传输路径传输的数据进行校验。可以理解，剩余数据输入输出引脚为多个数据输入输出引脚中除上述部分数据输入输出引脚之外的其他数据输入输出引脚。

实际应用中，存储器还包括数据掩码引脚，数据掩码引脚可以包括DMI0引脚和DMI1引脚，在进行写操作时，通常DMI0引脚接收的数据掩码用于控制DQ0~DQ7引脚接收的串行数据是否写入主存储阵列，DMI1引脚接收的数据掩码用于控制DQ8~DQ15引脚接收的串行数据是否写入主存储阵列。在进行读操作时，DMI0引脚可以接收第一校验码数据，以对DQ0~DQ7引脚的传输路径传输的读取数据进行校验，DMI1引脚接收第二校验码数据，以对DQ8~DQ15引脚的传输路径传输的读取数据进行校验。

实际应用中，存储器可以包括RDQS0_t引脚、RDQS0_c引脚、RDQS1_t引脚和RDQS1_c引脚，通常RDQS0_t引脚接收的RDQS0_t和RDQS0_c引脚接收的RDQS0_c用于对DQ0~DQ7引脚输出的串行数据进行采样，RDQS1_t引脚接收的RDQS1_t和RDQS1_c引脚接收的RDQS1_c用于对DQ8~DQ15引脚输出的串行数据进行采样。本示例中，在测试模式下，只使用多个数据输入输出引脚中的一个数据输入输出引脚输出多个压缩数据，因而可以通过RDQS0_t引脚接收的RDQS0_t以及RDQS0_c引脚接收的RDQS0_c对该一个数据输入输出引脚输出的多个压缩数据进行采样，进一步减少测试过程中存储器中的引脚的使用数量，提高测试效率。

以上对本申请实施例提供的存储器进行了详细描述，通过压缩电路对每个数据输入输出引脚的传输路径传输的读取数据进行压缩获得压缩数据，在测试模式下通过数据输入输出选择器输出多个压缩数据，从而在测试时只需要使用一个数据输入输出引脚，减少数据输入输出引脚的使用数量，增加同时测试的存储器的数量，提高测试效率。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本申请的真正范围和精神由下面的权利要求书指出。

应当理解的是，本申请并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本申请的范围仅由所附的权利要求书来限制。

Claims (13)

1.一种存储器，其特征在于，包括：

压缩电路，其输入端接收通过多个数据输入输出引脚的传输路径传输的读取数据，用于对每个数据输入输出引脚的传输路径传输的读取数据分别进行压缩，获得多个压缩数据；

数据输入输出选择器，其第一输入端连接所述压缩电路的输出端，接收所述多个压缩数据，用于在测试模式下将所述多个压缩数据传输至目标数据输入输出引脚；

其中，所述目标数据输入输出引脚为所述多个数据输入输出引脚中的任意一个；

任意一个数据输入输出引脚的所有传输路径传输的读取数据相同时，若每个数据输入输出引脚对应的压缩数据均指示其对应的传输路径传输的读取数据中的每位数据均相同，所述多个压缩数据用于指示存储器正常，若部分数据输入输出引脚对应的压缩数据指示其对应的传输路径传输的读取数据中部分数据不同，所述多个压缩数据用于指示存储器存在故障；

所述压缩电路包括多个子压缩电路，每个子压缩电路的输入端接收一个数据输入输出引脚的传输路径传输的读取数据；

每个子压缩电路用于将其对应的数据输入输出引脚的传输路径传输的读取数据进行压缩，获得对应的压缩数据。

2.根据权利要求1所述的存储器，其特征在于，每个所述子压缩电路包括异或门和非门；

所述异或门的输入端作为对应的所述子压缩电路的输入端，接收一个数据输入输出引脚的传输路径传输的读取数据，所述异或门的输出端连接所述非门的输入端，所述非门的输出端作为对应的所述子压缩电路的输出端。

3.根据权利要求1所述的存储器，其特征在于，所述数据输入输出选择器的第二输入端接收通过所述目标数据输入输出引脚的传输路径传输的读取数据，用于在工作模式下将通过所述目标数据输入输出引脚的传输路径传输的读取数据传输至所述目标数据输入输出引脚。

4.根据权利要求3所述的存储器，其特征在于，所述数据输入输出选择器包括多个第一选择器，每个第一选择器对应所述目标数据输入输出引脚的一个传输路径；

每个所述第一选择器的第一输入端接收一个数据输入输出引脚对应的压缩数据，每个所述第一选择器的第二输入端接收通过所述目标数据输入输出引脚的传输路径传输的读取数据中的一位数据；

每个所述第一选择器用于在测试模式下将其对应的数据输入输出引脚的压缩数据传输至所述目标数据输入输出引脚，在工作模式下将通过所述目标数据输入输出引脚的传输路径传输的读取数据中的一位数据传输至所述目标数据输入输出引脚。

5.根据权利要求3所述的存储器，其特征在于，所述存储器包括：

第一缓存器，其输入端连接所述数据输入输出选择器，用于存储所述数据输入输出选择器输出的数据，并在接收到读命令后，输出所述数据输入输出选择器输出的数据。

6.根据权利要求5所述的存储器，其特征在于，所述存储器包括：

第一并转串电路，其输入端连接所述第一缓存器，接收所述第一缓存器输出的数据，将所述第一缓存器输出的数据进行并转串并输出至所述目标数据输入输出引脚。

7.根据权利要求6所述的存储器，其特征在于，在所述测试模式下，所述第一并转串电路具体用于按照所述数据输入输出引脚的顺序对所述多个压缩数据进行排序，以将所述多个压缩数据转换为串行数据。

8.根据权利要求7所述的存储器，其特征在于，所述多个数据输入输出引脚包括目标数据输入输出引脚和其他数据输入输出引脚；

所述存储器包括：

第二缓存器，其输入端接收通过所述其他数据输入输出引脚的传输路径传输的读取数据，用于存储通过所述其他数据输入输出引脚的传输路径传输的读取数据，并在接收到读命令后，输出通过所述其他数据输入输出引脚的传输路径传输的读取数据。

9.根据权利要求8所述的存储器，其特征在于，所述第二缓存器包括多个子缓存器，每个子缓存器的输入端接收通过所述其他数据输入输出引脚中一个数据输入输出引脚的传输路径传输的读取数据，用于存储其对应的数据输入输出引脚的传输路径传输的读取数据，并在接收到所述读命令后，输出其对应的数据输入输出引脚的传输路径传输的读取数据。

10.根据权利要求8所述的存储器，其特征在于，所述存储器包括：

第二并转串电路，其输入端连接所述第二缓存器，接收所述第二缓存器输出的数据，将所述第二缓存器输出的数据进行并转串并输出至所述其他数据输入输出引脚。

11.根据权利要求10所述的存储器，其特征在于，所述第二并转串电路包括多个子并转串电路，每个子并转串电路的输入端连接一个子缓存器，每个子并转串电路接收对应子缓存器输出的数据，将对应子缓存器输出的数据进行并转串并输出至所述其他数据输入输出引脚中的一个数据输入输出引脚。

12.根据权利要求1-11中任意一项所述的存储器，其特征在于，所述存储器还包括：

数据掩码引脚，其接收校验码数据，所述存储器基于所述校验码数据对所述多个数据输入输出引脚的传输路径传输的读取数据进行校验。

13.根据权利要求12所述的存储器，其特征在于，所述数据掩码引脚包括第一数据掩码引脚和第二数据掩码引脚，所述第一数据掩码引脚接收第一校验码数据，所述第二数据掩码引脚接收第二校验码数据；

所述存储器基于所述第一校验码数据对所述多个数据输入输出引脚中的部分数据输入输出引脚的传输路径传输的数据进行校验，基于所述第二校验码数据对所述多个数据输入输出引脚中的剩余数据输入输出引脚的传输路径传输的数据进行校验。