KR20080001604A - 테스트용 듀얼 인 라인 메모리 모듈 및 그 테스트시스템 - Google Patents

테스트용 듀얼 인 라인 메모리 모듈 및 그 테스트시스템 Download PDF

Info

Publication number
KR20080001604A
KR20080001604A KR1020070041097A KR20070041097A KR20080001604A KR 20080001604 A KR20080001604 A KR 20080001604A KR 1020070041097 A KR1020070041097 A KR 1020070041097A KR 20070041097 A KR20070041097 A KR 20070041097A KR 20080001604 A KR20080001604 A KR 20080001604A
Authority
KR
South Korea
Prior art keywords
test
output
input
data
pad
Prior art date
Application number
KR1020070041097A
Other languages
English (en)
Inventor
김경훈
김용기
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to JP2007171095A priority Critical patent/JP2008009991A/ja
Priority to TW096123896A priority patent/TWI349944B/zh
Priority to US11/819,812 priority patent/US7668028B2/en
Publication of KR20080001604A publication Critical patent/KR20080001604A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12015—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising clock generation or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/36—Data generation devices, e.g. data inverters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/26—Accessing multiple arrays
    • G11C2029/2602—Concurrent test

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

본 발명은 여분의 IO를 이용해 테스트 모드로 진입할 수 있는 듀얼 인 라인 메모리 모듈(DUAL IN LINE MEMORY MODULE : DIMM)에 관한 것으로서, 다수의 메모리가 어레이 된 메모리 어레이와, 상기 다수의 메모리 각각에 구비되어, 테스트 모드 동작을 수행하기 위해 외부의 테스트 모드 제어기와 테스트 신호의 입/출력 동작을 수행하는 테스트 신호 입/출력 부, 및 상기 다수의 메모리 각각에 구비되어, 노말 모드동작을 수행하기 위해 외부의 메모리 제어기와 노멀 데이터의 입/출력 동작을 수행하는 노멀 데이터 입/출력 부를 구비하는 테스트용 듀얼 인 라인 메모리 모듈(DIMM)를 제공한다.
DIMM, TEST, PACKAGE

Description

테스트용 듀얼 인 라인 메모리 모듈 및 그 테스트시스템{DUAL IN LINE MEMORY MODULE OF USING TEST AND TEST SYSTEM THEREOF}
도 1은 종래기술에 따른 메모리 제어기와 듀얼 인 라인 메모리 모듈(DIMM)의 구성을 도시한 채널 블록 다이어그램.
도 2는 본 발명의 실시예에 따른 메모리 제어기 및 테스트 모드 제어기와 듀얼 인 라인 메모리 모듈(DIMM)의 구성을 도시한 채널 블록 다이어그램.
도 3은 도 2에 도시된 본 발명의 실시예에 따른 듀얼 인 라인 메모리 모듈(DIMM)을 도시한 블록 다이어그램.
도 4는 동작모드가 X4와 X8 및 X16인 DDR3 SDRAM(Double Data Rate 3 SDRAM)의 일반적인 패키지(package) 볼 아웃(Ball Out) 구성을 나타낸 도면.
도 5는 도 3에서 도시된 본 발명의 실시예에 따른 듀얼 인 라인 메모리 모듈(DIMM)에 속하는 메모리(DRAM)의 구성요소 중 테스트 신호 입/출력부를 상세히 도시한 블록 다이어그램.
도 6은 도 5에 도시된 본 발명의 실시예에 따른 듀얼 인 라인 메모리 모듈(DIMM)에 속하는 메모리(DRAM)의 구성요소 중 테스트 커맨드 디코딩부를 상세히 도시한 회로도.
도 7은 본 발명의 실시예에 따른 듀얼 인 라인 메모리 모듈(DIMM)에서 테스트 모드에 진입하는 과정 및 테스트 동작 수행 후에 데이터가 출력되는 과정을 도시한 타이밍 다이어그램.
*도면의 주요부분에 대한 부호의 설명
100, 170, 270 : 종래기술에 따른 듀얼 인 라인 메모리 모듈(DIMM)
200 : 본 발명의 실시예에 따른 듀얼 인 라인 메모리 모듈(DIMM)
160, 260 : 메모리 제어기 250 : 테스트 모드 제어기
230 : 노멀 데이터 입/출력부 240 : 테스트 신호 입/출력부
234, 244 : 버퍼링부
236, 246 : 데이터 입/출력 패드
232 : 노멀 데이터 입/출력 패스(path)
242 : 테스트 신호 입/출력 패스(path)
202, 204 : 데이터 입/출력 핀(PIN) 224 : 메모리 셀 어레이
228 : 메모리 컨트롤러 2422 : 테스트 커맨드 디코딩부
2424 : 테스트 데이터 변환부
400 : 16X 패키지 볼 아웃(package ball out)
440 : 4X 패키지 볼 아웃(package ball out)
470 : 8X 패키지 볼 아웃(package ball out)
본 발명은 반도체 설계에 관한 것으로서, 특히, 듀얼 인 라인 메모리 모듈(DUAL IN LINE MEMORY MODULE : 이하 DIMM 이라 함)에 관한 것으로, 더 자세히는 여분의 IO를 이용해 테스트 모드 동작을 수행할 수 있는 듀얼 인 라인 메모리 모듈(DIMM)에 관한 것이다.
일반적인 반도체 메모리 장치의 제조 과정에 있어서, 가급적 최종적인 결과물로서의 반도체 메모리 장치의 종류는 제조과정의 후반부에서 이루어질수록 유리하다.
제조 과정의 후반부에서 생산 제품의 세부 종류가 결정될수록 공통된 제조 공정을 거쳐서 제조되는 여러 종류의 생산 제품들에 대해서 공통적인 공정들이 많아질 수 있기 때문이다.
이러한 공정의 공유 개념은 특히 반도체 메모리 장치의 제조 공정에서 중요한 역할을 하게 되는데, 소품종 다량 생산을 기반으로 하는 반도체 메모리 장치의 생산에 있어서는 상기한 제조 과정의 효율성이 제조 업체의 경쟁력을 제고하는 큰 요인이 될 수 있기 때문이다.
반도체 메모리 장치의 중요한 규격 중의 하나로서 비트 구조(bit organization)가 있다. 비트 구조는 x1,x4,x8 등으로 표시되는데, 이는 하나의 어드레스에 의해 선택되는 메모리 셀(cell)의 개수를 표시한다.
즉, 한 번의 어드레싱(addressing)에 의해서 동시에 읽혀지거나 쓰여지는 메모리 셀의 개수를 나타내는 것으로 동일한 용량을 가지는 반도체 메모리 장치일지라도 상이한 구성을 취할 수 있다.
예를 들어, x4의 경우에는 하나의 어드레스가 입력되면 4개의 메모리 셀이 액세스(access)되어 4개의 비트 데이터가 출력되지만, x16의 경우에는 하나의 어드레스가 입력되면, 16개의 메모리 셀이 액세스(access)되어 16개의 비트 데이터가 출력된다.
따라서, 동일한 16M DRAM이라도 16Mx1, 4Mx4, 2Mx8과 같이 각각 다른 구성을 취할 수 있다. 이들 각각은 1비트의 셀이 16M개 모여있는 경우, 4비트의 셀이 4M개 모여 있는 경우, 및 8비트의 셀이 2M개 모여 있는 경우를 의미한다.
한편, 한 번의 어드레싱에 의해서 동시에 읽혀지거나 쓰여지는 비트 수라는 관점에서 반도체 메모리 장치의 일종의 동작 모드로도 표현될 수 있으므로 비트 구조 표현과 동작 모드 표현이 혼재되어 사용될 수 있다.
즉, 반도체 메모리 장치의 x1,x4,x8 동작 모드는 패키징(packaging)을 통해 밀봉된 상태의 반도체 메모리 장치가 몇 개의 데이터 핀을 가질 것인가를 결정하는데 사용되기도 한다.
예를 들면, x1 동작 모드의 경우에는 1개의 데이터 입출력(in/output) 핀 또는 데이터 인(data-in), 데이터 아웃(data-out)이 분리된 두 개의 데이터 핀을 갖는다.
마찬가지로, x4 동작 모드의 경우에는 4개의 데이터 입출력(in/output) 핀 또는 데이터 인(data-in), 데이터 아웃(data-out)이 분리된 8개의 데이터 핀을 갖는다.
또한, x8 동작 모드의 경우에는 8개의 데이터 입출력(in/output) 핀 또는 데이터 인(data-in), 데이터 아웃(data-out)이 분리된 16개의 데이터 핀을 갖는다.
이러한, 반도체 메모리 장치의 동작 모드는, 실제 그 반도체 메모리 소자가 사용되는 분야에 따라 달라질 수 있다.
예를 들면, 고성능이 요구되는 그래픽(graphic) 용도 등을 위해서는 x16의 동작 모드, 나아가서는 x32의 구성의 높은 데이터 대역폭으로 동작하는 반도체 메모리 소자가 존재하며, 일반적으로 사용되는 PC 시스템 및 서버(server) 시스템 시장을 위해서는 x8및 x4의 동작 모드로 사용하는 것이 보편화 되어있다.
그런데, 이렇게 사용용도에 따라 서로 다른 동작 모드를 갖고, 서로 다른 개수의 데이터 핀을 갖는 반도체 메모리 소자를 각각 생산하게 된다면, 각각의 반도체 메모리 소자를 생산하는 과정에서 설계 자체를 다르게 가져가야 하므로, 전술한 바와 같이 제조 과정의 후반부에서 생산 제품의 세부 종류가 결정되기를 바라는 공정의 공유 개념과 상반되는 문제가 발생한다.
따라서, 일반적인 반도체 메모리 소자, 특히 DRAM의 경우에는 생산 과정 중의 웨이퍼(wafer) 상태에는 상기한 비트 구조 구성을 달리 취하여 존재하지 않으며, 패키징을 하는 과정에서 x4,x8 등으로 구분하여 조립된다.
또한, 대용량화와 고성능화를 기하기 위해서 대부분의 반도체 메모리 장치들을 필요로 하는 시스템 형태로 제품화된다.
예를 들면, PC 등에는 여러 개의 반도체 메모리 장치들이 하나의 PCB(Printed Circuit Board)위에 집적된 모듈(module)의 형태로 제품화되고 시스템에 슬롯(slot)을 통해서 실장된다.
이렇게, 시스템 형태로 제품화된 모듈의 형태 중에서 현재 가장 보편적으로 많이 쓰이고 있는 모듈의 형태는 듀얼 인 라인 메모리 모듈(DIMM)이다.
듀얼 인 라인 메모리 모듈(DIMM)은 다양한 형태와 크기를 가지고 있는데, 일반적으로 168핀, 184핀, 240핀 등의 구성을 가진 듀얼 인 라인 메모리 모듈(DIMM)이 존재한다.
현재 가장 보편적인 듀얼 인 라인 메모리 모듈(DIMM)은 184핀의 구성을 취하고 있으며, 완벽한 x64 데이터 버스를 가지고 있어서 64 비트 데이터 대역폭으로 데이터를 전송할 수 있고, 주로 펜티엄 이상의 데스크탑 시스템 또는 서버 시스템에서 메인 메모리로서 사용된다.
언급한 바와 같이 하나의 듀얼 인 라인 메모리 모듈(DIMM)은 모듈 레벨에서 x64의 구성을 가질 수 있다. 이때에는, 하나의 모듈에는 x4 DRAM 16개 또는 x8 DRAM 8개가 실장된다. 하나의 모듈이 모듈 레벨에서 x72의 구성을 가지는 경우도 있는데, 이 경우는 듀얼 인 라인 메모리 모듈(DIMM)에 8개의 비트를 추가해서 데이터 버스 조절과 부분적인 비트 에러를 체크하는데 사용한다.
도 1은 종래기술에 따른 메모리 제어기와 듀얼 인 라인 메모리 모듈(DIMM)의 구성을 도시한 채널 블록 다이어그램이다.
도 1을 참조하면, 종래기술에 따른 다수의 듀얼 인 라인 메모리 모듈(DIMM, 100, 170)이 한 개의 메모리 제어기와 동시에 연결되어 있는 것을 알 수 있다.
또한, 제1듀얼 인 라인 메모리 모듈(DIMM, 100) 및 제2듀얼 인 라인 메모리 모듈(DIMM, 170)은 각각 9개의 DRAM 단품을 포함하고 있고, 각각의 DRAM 단품은 8개의 데이터 핀(DQ0~7)과 클럭 핀(CLK1, CLK2)로 구성되는 것을 알 수 있다.
또한, 듀얼 인 라인 메모리 모듈(DIMM, 100, 170)에 8개의 비트(DQ64~71)를 추가해서 데이터 버스 조절과 부분적인 비트 에러를 체크하는데 사용하는 것을 알 수 있다.
하지만, 전술한 종래의 듀얼 인 라인 메모리 모듈(DIMM, 100, 170)은 실장에서 사용되는 형태로서 테스트 모드(test mode) 또는 비스트(bist)에 진입하여 DRAM안의 구성을 변경할 수 없었다.
즉, DRAM 단품의 경우는 일정한 커맨드(command)와 어드레스(address)의 조합을 통해 DRAM내부의 로직을 변경시키거나 타이밍 컨트롤(timming control)을 통해 불량에 대한 테스트를 할 수 있었으나, 듀얼 인 라인 메모리 모듈(DIMM, 100, 170)의 경우에는 커맨드(command)와 어드레스(address)를 각각의 내부 DRAM 단품에 가해 줄 수 없는 이유로 인해서 테스트 모드에 진입하는 것이 불가능하다는 문제점이 있다.
이렇게, 듀얼 인 라인 메모리 모듈(DIMM, 100, 170) 상태에서 테스트를 할 수 없게 되면, 듀얼 인 라인 메모리 모듈(DIMM, 100, 170)에 구비된 각각의 DRAM 단품을 테스트할 때 발생하지 않았던 에러가 듀얼 인 라인 메모리 모듈(DIMM, 100, 170) 상에서 발생하는 경우, 그 에러의 원인을 알 수 있는 방법이 없다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위해 제안된 것으로서, 여분의 IO를 이용해 테스트 모드 동작을 수행할 수 있는 듀얼 인 라인 메모리 모듈(DIMM)을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 다수의 메모리가 어레이 된 메모리 어레이; 상기 다수의 메모리 각각에 구비되어, 테스트 모드 동작을 수행하기 위해 외부의 테스트 모드 제어기와 테스트 신호의 입/출력 동작을 수행하는 테스트 신호 입/출력 수단; 및 상기 다수의 메모리 각각에 구비되어, 노말 모드동작을 수행하기 위해 외부의 메모리 제어기와 노멀 데이터의 입/출력 동작을 수행하는 노멀 데이터 입/출력 수단을 구비하는 테스트용 듀얼 인 라인 메모리 모듈(DIMM)이 제공된다.
또한, 상기의 기술적 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 메모리의 노말 모드동작을 제어하는 메모리 제어기; 메모리의 테스트 모드 동작을 제어하는 테스트 모드 제어기; 및 상기 메모리 제어기와 다수의 제1핀들이 연결되고, 상기 테스트 모드 제어기와 다수의 제2핀들이 연결되어 노멀 동작 또는 테스트 동작을 선택하여 수행하며, 상기 다수의 제1핀들과 상기 다수의 제2핀들은 서로 중복되지 않는 듀얼 인 라인 메모리 모듈(DIMM)을 구비하는 패키지 된 메모리 테스트 시스템이 제공된다.
또한, 상기의 기술적 과제를 달성하기 위한 본 발명의 또 다른 측면에 따르면, 2n(N은 자연수)의 데이터 입/출력 패드를 포함하는 다수의 메모리를 구비하는 테스트용 듀얼 인 라인 메모리 모듈(DIMM)에서, 테스트 모드 동작을 수행하기 위해 상기 다수의 메모리에서 2n-1의 상기 데이터 입/출력 패드를 사용하여 외부의 테스트 모드 제어기와 테스트 신호의 입/출력 동작을 수행하는 단계; 및 노말 모드동작을 수행하기 위해 상기 다수의 메모리에서 2n-1의 상기 데이터 입/출력 패드 - 테스트 신호의 입/출력 동작을 수행하는 단계에서 사용된 2n-1의 상기 데이터 입/출력 패드와 공유되지 않음 - 를 사용하여 외부의 메모리 제어기와 노멀 데이터의 입/출력 동작을 수행하는 단계을 포함하는 테스트용 듀얼 인 라인 메모리 모듈(DIMM)의 동작방법이 제공된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 실시예에 따른 메모리 제어기 및 테스트 모드 제어기와 듀얼 인 라인 메모리 모듈(DIMM)의 구성을 도시한 채널 블록 다이어그램이다.
도 2를 참조하면, 본 발명의 실시예에 따른 듀얼 인 라인 메모리 모듈(DIMM, 200)과 종래기술에 따른 듀얼 인 라인 메모리 모듈(DIMM, 270)이 한 개의 메모리 제어기(260)에 동시에 연결되어 있는 것을 알 수 있다.
이때, 종래의 기술에 따른 듀얼 인 라인 메모리 모듈(DIMM, 270)이 메모리 제어기(260)에만 연결되어 있는 반면에, 본 발명의 실시예에 따른 듀얼 인 라인 메모리 모듈(DIMM, 200)은 메모리 제어기(260)와 테스트 모드 제어기(250)에 동시에 연결되어 있는 것을 알 수 있다.
즉, 본 발명의 실시예에 따른 듀얼 인 라인 메모리 모듈(DIMM, 200)은, 메모리 제어기(260)와 노말 동작을 수행하고, 테스트 모드 제어기(250)와 테스트 모드 동작을 수행할 수 있다.
따라서, 본 발명의 실시예에 따른 듀얼 인 라인 메모리 모듈(DIMM, 200)에 구비된 다수의 메모리(DRAM)는 메모리 제어기(260)와 테스트 모드 제어기(250)에 동시에 연결되어 있고, 종래의 기술에 따른 듀얼 인 라인 메모리 모듈(DIMM, 270)에 구비된 다수의 메모리(DRAM)는 메모리 제어기(260)만 연결되어 있다.
도 3은 도 2에 도시된 본 발명의 실시예에 따른 듀얼 인 라인 메모리 모듈(DIMM)을 상세히 도시한 블록 다이어그램이다.
도 3을 참조하면, 본 발명의 실시예에 따른 듀얼 인 라인 메모리 모듈(DIMM, 200)은, 다수의 메모리(220)가 어레이 된 메모리 어레이와, 다수의 메모리(220) 각 각에 구비되어, 테스트 모드 동작을 수행하기 위해 외부의 테스트 모드 제어기(250)와 테스트 신호(TEST_SIGNAL(N-BIT))의 입/출력 동작을 수행하는 테스트 신호 입/출력부(240), 및 다수의 메모리(220) 각각에 구비되어, 노말 모드동작을 수행하기 위해 외부의 메모리 제어기(260)와 노멀 데이터(NORMALP_DATA(N-BIT))의 입/출력 동작을 수행하는 노멀 데이터 입/출력부(230)를 구비한다.
여기서, 듀얼 인 라인 메모리 모듈(DIMM)은, 입/출력 핀(PIN, 202, 204)을 통해 테스트 모드 제어기(250) 및 메모리 제어기(260)와 연결된다. 또한, 듀얼 인 라인 메모리 모듈(DIMM)에 구비된 다수의 메모리(220)는, 입/출력 핀(PIN, 202, 204)과 연결되는 DQ패드(PAD, 236, 246)를 구비한다.
따라서, 테스트 신호(TEST_SIGNAL(N-BIT))와 노멀 데이터(NORMALP_DATA(N-BIT))는, 듀얼 인 라인 메모리 모듈(DIMM)에 구비된 입/출력 핀(PIN, 202, 204) 및 다수의 메모리(200)에 구비된 DQ패드(PAD, 236, 246)를 통해 실제적인 입/출력 동작이 발생한다.
그리고, 다수의 메모리(220) 각각은 2N(N은 자연수)의 데이터 입/출력 패드(236, 246)을 구비하며, 테스트 신호 입/출력부(240)와 노멀 데이터 신호 입/출력부(230)은 각각 서로 겹치지 않는 2N-1개의 데이터 입/출력 패드(246, 236)을 사용한다.
즉, N이 4이면, 다수의 메모리(220) 각각은 16개의 데이터 입/출력 패드(236, 246)를 구비하며, 그 중 8개의 데이터 입/출력 패드(246)을 테스트 신호 입/출력부(240)가 사용하고, 나머지 8개의 데이터 입/출력 패드(236)을 노말 데이터 신호 입/출력부(230)가 사용한다.
따라서, 다수의 메모리(220)는 각각 16X로 동작할 수 있는 데이터 입/출력 패드(236, 246)을 구비하지만, 노말 모드에서 8X로 동작하고, 테스트 모드에서 8X로 동작하는 것을 알 수 있다.
도 4는 동작모드가 X4와 X8 및 X16인 DDR3 SDRAM(Double Data Rate 3 SDRAM)의 일반적인 패키지(package) 볼 아웃(Ball Out) 구성을 나타낸 도면이다.
도 4를 참조하면, 동작모드가 각각 X4와 X8 및 X16인 경우에 일반적인 DDR3 SDRAM(Double Data Rate 3 SDRAM)의 패키지 볼 아웃 구성을 알 수 있다.
먼저, X16 패키지 볼 아웃 구성(400)을 살펴보면, 데이터 입/출력 볼 아웃이 LOWER 볼 아웃(410)과 UPPER 볼 아웃(420)으로 나누어져 있는 것을 알 수 있다.
이때, LOWER 볼 아웃(410)과 UPPER 볼 아웃(420)은, 각각 8개의 DQ패드(DQL0 ~ DQL7, DQU0 ~ DQU7)를 포함함으로서, X16 패키지 볼 아웃(Ball Out) 구성(400)에서 총 16개의 DQ패드가 구비되는 것을 알 수 있다.
그리고, X4 패키지 볼 아웃 구성(440)을 살펴보면, 4개의 DQ패드(DQ0 ~ DQ3)를 구비하는 것을 알 수 있다.
또한, X8 패키지 볼 아웃 구성(470)을 살펴보면, 8개의 DQ패드(DQ0 ~ DQ7)를 구비하는 것을 알 수 있다.
그런데, X4 패키지 볼 아웃 구성(440)에 따른 DQ패드(DQ0 ~ DQ3)의 배치와, X8 패키지 볼 아웃 구성(470)에 따른 DQ패드(DQ0 ~ DQ7)의 배치 및, X16 패키지 볼 아웃 구성(400) 중 LOWER 볼 아웃(410)에 따른 DQ패드(DQL0 ~ DQL7)의 배치가 서로 같은 것을 알 수 있다.
따라서, 동작모드가 X16인 DDR3 SDRAM에서 LOWER 볼 아웃(410)에 따른 DQ패드(DQL0 ~ DQL7) 만을 사용하여 동작모드가 X8 또는 X4인 DDR3 SDRAM으로 동작하는 것이 가능하다.
Figure 112007031858882-PAT00001
표 1을 참조하면, 웨이퍼 단계에서 X16에 해당하는 데이터 입/출력 패드를 구비한 칩을 사용하여 패키지 한 후, 옵션으로 사용되는 여분의 패드(X4 PAD, X8 PAD, X16 PAD) - 패키지 단계에서 미리 설정됨 - 에 어떤 전원(power)을 가하느냐에 따라 동일한 칩이 X4/ X8/ X16으로 선택되어 사용될 수 있다는 것을 알 수 있다.
즉, X16로 패키지 되어도 칩 내부에서 퓨즈 옵션(fuse option) 또는 여분의 패드(X4 PAD, X8 PAD, X16 PAD)를 사용하여 동작모드를 바꿀 수 있다.
그리고, 표 1의 내용 중 'TM X4제품'과 'TM X8제품'은 본 발명에서만 유용한 모드로서 나중에 자세히 설명하도록 하겠다.
도 4의 패키지(package) 볼 아웃(Ball Out) 구성 및 도 3에 도시된 본 발명의 실시예에 따른 듀얼 인 라인 메모리 모듈(DIMM, 200)의 구성을 참조하여 본 발명의 실시예에 따른 듀얼 인 라인 메모리 모듈(DIMM, 200)의 동작을 설명하면 다음과 같다.
먼저, 듀얼 인 라인 메모리 모듈(DIMM, 200)의 구성요소 중 다수의 메모리(DRAM, 220) 각각은 X16으로 패키지(package) 되어있다.
이때, X16으로 패키지(package)된 메모리(DRAM)의 UPPER DQ 패드(UDM, UDQS, UDQSB, UDQ0 ~ UDQ7)는 테스트 모드 제어기(250)와 연결되어 테스트 신호(TEST_SIGNAL(N-BIT))를 입/출력하는데 사용한다.
또한, X16으로 패키지(package)된 메모리(DRAM)의 LOWER DQ 패드(LDM, LDQS, LDQSB, LDQ0 ~ LDQ7)는 메모리 제어기(260)와 연결되어 노멀 데이터(NORMALP_DATA(N-BIT))를 입/출력하는데 사용한다.
즉, 듀얼 인 라인 메모리 모듈(DIMM, 200)의 구성요소 중 다수의 메모리(DRAM, 220) 각각은 X16으로 패키지(package) 되지만, 실제 노말 모드 및 테스트 모드에서는 X8로 동작한다.
전술한 표 1의 내용 중 'TM X4제품'은 본 발명에서 X16으로 패키지(package) 되지만, 동작모드는 X4인 제품을 나타낸 것이다.
즉, 다수의 메모리(DRAM, 220)는 테스트 모드 제어기(250)와 UPPER DQ 패드(UDM, UDQS, UDQSB, UDQ0 ~ UDQ7) 중 일부 DQ패드(UDM, UDQS, UDQSB, UDQ0 ~ UDQ3)만을 사용하여 테스트 신호(TEST_SIGNAL(N-BIT))를 입/출력하는데 사용하고, 메모리 제어기(260)와 LOWER DQ 패드(LDM, LDQS, LDQSB, LDQ0 ~ LDQ7) 중 일부 DQ패드(LDM, LDQS, LDQSB, LDQ0 ~ LDQ3)만을 사용하여 노멀 데이터(NORMALP_DATA(N-BIT))를 입/출력하는데 사용한다.
마찬가지로, 'TM X8제품'은 X16으로 패키지(package) 되지만, 동작모드는 X8인 제품을 나타낸 것이다.
즉, 다수의 메모리(DRAM, 220)는 테스트 모드 제어기(250)와 UPPER DQ 패드(UDM, UDQS, UDQSB, UDQ0 ~ UDQ7)를 모두 사용하여 테스트 신호(TEST_SIGNAL(N-BIT))를 입/출력하는데 사용하고, 메모리 제어기(260)와 LOWER DQ 패드(LDM, LDQS, LDQSB, LDQ0 ~ LDQ7)를 모두 사용하여 노멀 데이터(NORMALP_DATA(N-BIT))를 입/출력하는데 사용한다.
도 5는 도 3에서 도시된 본 발명의 실시예에 따른 듀얼 인 라인 메모리 모듈(DIMM)에 속하는 메모리(DRAM)의 구성요소 중 테스트 신호 입/출력부를 상세히 도시한 블록 다이어그램이다.
고 5를 참조하면, 본 발명의 실시예에 따른 듀얼 인 라인 메모리 모듈(DIMM)에 속하는 메모리(DRAM)의 구성요소 중 테스트 신호 입/출력부(240)에서 테스트 신호(TEST_SIGNAL)가 테스트 커맨드(TEST_CMD(N-BIT)) 및 테스트 데이터(TESTP_DATA(N-BIT))로 나누어지는 것을 알 수 있다.
이때, 테스트 신호(TEST_SIGNAL(N-BIT))를 테스트 커맨드(TEST_CMD(N-BIT))와 테스트 데이터(TESTP_DATA(N-BIT))로 나누는 기준을 설명하면 다음과 같다.
먼저, 테스트 모드 제어기(250)에서 생성되어 다수의 메모리(220)에 구비된 메모리 컨트롤러(228)로 입력되는 경우의 테스트 신호(TEST_SIGNAL(N-BIT))를 테스트 커맨드(TEST_CMD(N-BIT))라 한다.
그 이유는, 테스트 모드 제어기(250)에서 생성된 테스트 신호(TEST_SIGNAL(N-BIT))에 응답하여 다수의 메모리(220)가 테스트 모드 동작을 수행하기 때문이다.
그리고, 다수의 메모리(200)에 구비된 메모리 셀 어레이(224)에서 출력되어 테스트 모드 제어기(250)로 출력되는 경우의 테스트 신호(TEST_SIGNAL(N-BIT))를 테스트 데이터(TESTP_DATA(N-BIT))라 한다.
그 이유는, 테스트 모드 동작시 다수의 메모리(200)에 구비된 메모리 셀 어레이(224)에 저장되어 테스트 모드 제어기(250)로 출력되는 데이터는 테스트 모드 동작으로 인해 발생한 데이터이기 때문이다.
구체적으로, 테스트 신호 입/출력부(240)는, 테스트 커맨드(TEST_CMD(N-BIT))와 테스트 데이터(TESTP_DATA(N-BIT))로 이루어진 테스트 신호(TEST_SIGNAL(N-BIT))를 테스트 모드 제어기(260)와 입/출력하기 위해서 DQ패드(UDM, UDQS, UDQSB, UDQ0 ~ UDQ7 - 246)를 구비한다.
이때, DQ패드(UDM, UDQS, UDQSB, UDQ0 ~ UDQ7 - 246)는, 듀얼 인 라인 메모리 모듈(DIMM)에 구비된 입/출력 핀(204)과 연결됨으로써 테스트 모드 제어기(260)와 연결된다.
또한, 테스트 신호 입/출력부(240)는, DQ패드(UDM, UDQS, UDQSB, UDQ0 ~ UDQ7 - 246)을 통해 입력된 테스트 신호(TEST_SIGNAL(N-BIT)) 중 테스트 커맨드(TEST_CMD(N-BIT))를 다수의 메모리(200)에 구비된 테스트 컨트롤러(228)에 전달하거나, 다수의 메모리(200)에 구비된 메모리 셀 어레이(224)에서 출력된 테스트 데이터(TESTP_DATA(N-BIT))를 DQ패드(UDM, UDQS, UDQSB, UDQ0 ~ UDQ7 - 246)로 전달하기 위한 테스트 신호 입/출력 패스(242)를 구비한다.
또한, 테스트 신호 입/출력부(240)는, DQ패드(UDM, UDQS, UDQSB, UDQ0 ~ UDQ7 - 246)와 테스트 신호 입/출력 패스(242) 사이에서 입/출력되는 테스트 신호(TEST_SIGNAL(N-BIT))를 버퍼링하기 위한 버퍼링부(244)를 구비한다.
그리고, 테스트 신호 입/출력부(240)의 구성요소 중 테스트 신호 입/출력 패스(242)는, DQ패드(UDM, UDQS, UDQSB, UDQ0 ~ UDQ7 - 246)를 통해 입력된 테스트 커맨드(TEST_CMD(N-BIT))를 디코딩하여 테스트 모드 선택신호(TEST_MD_SEL(N-BIT))를 생성하기 위한 테스트 커맨드 디코딩부(2422), 및 다수의 메모리(200)에 구비된 메모리 셀 어레이(224)에서 출력된 시리얼(SERIAL) 방식의 테스트 데이터(TESTS_DATA(N-BIT))를 패러랠(PARALLEL) 방식의 테스트 데이터(TESTP_DATA(N-BIT)로 변환하여 출력하기 위한 테스트 데이터 변환부(2424)를 구비한다.
도 6은 도 5에 도시된 본 발명의 실시예에 따른 듀얼 인 라인 메모리 모듈(DIMM)에 속하는 메모리(DRAM)의 구성요소 중 테스트 커맨드 디코딩부를 상세히 도시한 회로도이다.
도 6을 참조하면, 본 발명의 실시예에 따른 듀얼 인 라인 메모리 모듈(DIMM)에 속하는 메모리(DRAM)의 구성요소 중 테스트 커맨드 디코딩부(2422)는, 입력받은 테스트 커맨드(TEST_CMD(N-BI))를, 쓰이는 용도에 따라 DQ패드(UDM, UDQS, UDQSB, UDQ0 ~ UDQ7 - 246) 중 UDQS 패드를 통해 입력되는 테스트 스트로브 신호(UPD_STROBE)와, UDM 패드를 통해 입력되는 테스트 모드 마스크 신호(UPD_MASK), 및 UDQ0 내지 UDQ7을 통해 입력되는 다수의 테스트 동작신호(UPD0, UPD1, UPD2, … , UPD7)로 나누어지는 것을 알 수 있다.
먼저, 테스트 스트로브 신호(UPD_STROBE)는, 다수의 테스트 동작신호(UPD0, UPD1, UPD2, ~ , UPD7)가 입력될 때, 입력 단위의 기준이 되는 신호로서 토글링(toggling)이 한 번 발생할 때, 다수의 테스트 동작신호(UPD0, UPD1, UPD2, ~ , UPD7)가 한번 입력된다.
그리고, 테스트 모드 마스크 신호(UPD_MASK)는, 테스트 모드 동작의 구간에 영향을 미치는 신호로서, 활성화되었을 때, 예정된 논리레벨을 갖는 다수의 테스트 동작신호(UPD0, UPD1, UPD2, … , UPD7)가 입력되면, 테스트 모드로 진입하고, 비활성화되면, 테스트 모드에서 탈출한다.
그리고, 다수의 테스트 동작신호(UPD0, UPD1, UPD2, … , UPD7)는, 예정된 논리레벨 변화를 통해 테스트 모드에서의 테스트 동작을 제어하는 신호이다.
구체적으로, 테스트 커맨드 디코딩부(2422)의 구성을 살펴보면, 테스트 스트로브 신호(UPD_STROBE)와 테스트 모드 마스크 신호(UPD_MASK)에 응답하여 테스트 동작 클럭(TCLK)을 생성하기 위한 테스트 동작 클럭 생성부(2422A), 및 테스트 동작 클럭(TCLK)에 응답하여 다수의 테스트 동작신호(UPD0, UPD1, UPD2, … , UPD7)를 테스트 모드 선택신호(TEST_MD_SEL(N-BIT))로서 출력하는 테스트 모드 선택신호 출력부(2422B)를 구비한다.
여기서, 테스트 동작 클럭 생성부(2422A)는, 제1인버터(INV1)를 통해 입력받은 테스트 모드 마스크 신호(UPD_MASK)의 반전신호와 테스트 스트로브 신호(UPD_STROBE)를 입력받아 테스트 동작 클럭(TCLK)을 출력하는 다수의 낸드게이트(NAND1, NAND2, NAND3, … , NAND8)를 구비한다.
또한, 테스트 모드 선택신호 출력부(2422B)는, 클럭 입력(CLK)으로 테스트 동작 클럭(TCLK)을 입력받고 데이터 입력(D)으로 다수의 테스트 동작신호(UPD0, UPD1, UPD2, … , UPD7)를 입력받아 데이터 출력(Q)으로 테스트 모드 선택신호(TEST_MD_SEL(N-BIT))를 출력하는 다수의 D플립플롭(D-FF1, D-FF2, D-FF3, … , D-FF8)을 구비한다.
도 7은 본 발명의 실시예에 따른 듀얼 인 라인 메모리 모듈(DIMM)에서 테스트 모드에 진입하는 과정 및 테스트 동작 수행 후에 데이터가 출력되는 과정을 도시한 타이밍 다이어그램이다.
도 7을 참조하면, 본 발명의 실시예에 따른 듀얼 인 라인 메모리 모듈(DIMM)에서 테스트 모드에 진입하는 과정과 테스트 동작을 선택하는 과정 및 테스트 동작 종료 후에 테스트 데이터가 출력되는 과정을 알 수 있다.
먼저, (A)를 참조하여 테스트 모드에 진입하는 과정을 살펴보면, 테스트 커맨드(TEST_CMD(N-BIT)) 중 테스트 마스크 신호(UPD_MASK)가 로직'하이'(High)로 활성화된 상태에서 테스트 스트로브 신호(UPD_STROBE)가 토글링(toggling) 하는 것에 대응하여 테스트 동작신호(UPD0, UPD1, UPD2, … , UPD7)가 테스트 모드 진입에 해당하는 논리레벨을 갖는 경우 테스트 모드에 진입하게 된다.
그리고, 테스트 동작을 선택하는 과정은, 테스트 모드에 진입하는 과정과 마찬가지로 테스트 커맨드(TEST_CMD(N-BIT)) 중 테스트 마스크 신호(UPD_MASK)가 로직'하이'(High)로 활성화된 상태에서 테스트 스트로브 신호(UPD_STROBE)가 토글링(toggling) 하는 것에 대응하여 테스트 동작신호(UPD0, UPD1, UPD2, … , UPD7)가 예정된 테스트 동작에 해당하는 논리레벨을 갖는 경우 예정된 테스트 동작을 선택하게 된다.
이때, 테스트 동작을 선택은 테스트 모드에 진입한 후에 발생되어야 하므로, 만약, 테스트 모드에 진입하지 않은 상태에서 테스트 동작을 선택하기 위해 테스트 동작신호(UPD0, UPD1, UPD2, … , UPD7)가 입력된다면, 정상적인 테스트 동작을 수행하지 않는다.
그리고, 테스트 동작 종료 후에 다수의 메모리(220)에 구비된 메모리 셀 어레이(224)에서 출력되는 테스트 데이터(TESTS_DATA)가 테스트 신호 입/출력부(240)를 통과하는 과정은, 테스트 모드에 진입하는 과정이나 테스트 동작을 선택하는 과정과 유사하지만 다음과 같은 차이점이 있다.
먼저, 테스트 데이터(TESTS_DATA)도 테스트 커맨드(TEST_CMD(N-BIT))와 마찬가지로 DQ패드(UDM, UDQS, UDQSB, UDQ0 ~ UDQ7 - 246) 중 UDM 패드를 통해 출력되는 테스트 마스크 신호(UPD_MASK)와 UDQS 패드를 통해 출력되는 테스트 스트로브 신호(UPD_STROBE)를 사용한다.
하지만, 테스트 커맨드(TEST_CMD(N-BIT))에서는 DQ패드(UDM, UDQS, UDQSB, UDQ0 ~ UDQ7 - 246) 중 UDQ0 내지 UDQ7을 통해 다수의 테스트 동작신호(UPD0, UPD1, UPD2, … , UPD7)를 입력받았지만, 테스트 데이터(TESTS_DATA)에서는 다수의 테스트 데이터(UPTD0 ~ UPTD7)를 출력한다.
따라서, 테스트 데이터(TESTS_DATA)가 테스트 신호 입/출력부(240)를 통해 출력되는 경우, 테스트 데이터(TESTS_DATA) 중 테스트 마스크 신호(UPD_MASK)가 로직'로우'로(Low)로 비활성화된 상태에서 테스트 스트로브 신호(UPD_STROBE)가 토글링 하는 것에 대응하여 다수의 테스트 데이터(UPTD0 ~ UPTD7)의 논리레벨을 통해 결정되는 데이터 신호(D1 ~ D7)가 출력된다.
그리고, (B)를 참조하면, 다수의 테스트 동작을 연속적으로 선택하는 과정을 알 수 있다.
구체적으로, (A)에서는 테스트 모드에 진입하는 과정과 테스트 동작을 선택하는 과정 및 테스트 동작 종료 후에 테스트 데이터가 출력되는 과정이 연속적으로 한 번 발생하여 테스트 동작을 수행하였지만, (B)에서는 테스트 모드에 진입하는 과정과 테스트 동작을 선택하는 과정을 연속적으로 두 번 수행함으로써 두 개의 테스트 동작을 연속적으로 선택하고, 테스트 데이터가 출력되는 과정이 두 번 반복 됨으로써 연속적으로 선택되었던 두 개의 테스트 동작에 대한 결과를 출력한다.
또한, (B)에서는 두 번의 테스트 동작이 연속적으로 수행하는 경우에 대해 설명하였지만, 두 번 보다 많은 테스트 동작이 연속적으로 수행되는 경우도 (B)와 유사한 방법으로 수행할 수 있다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면 실제 동작모드보다 더 많은 입/출력 패드를 구비하는 메모리를 사용하여 듀얼 인 라인 메모리 모듈(DIMM)를 구성함으로써, 듀얼 인 라인 메모리 모듈(DIMM)에 구비된 각각의 메모리가 여분의 입/출력 패드를 사용하여 듀얼 인 라인 메모리 모듈(DIMM) 외부의 메모리 제어기 및 테스트 모드 제어기에 동시에 연결되도록 할 수 있다.
즉, 듀얼 인 라인 메모리 모듈(DIMM) 상에서도 노말 모드 및 테스트 모드에 선택적으로 진입할 수 있는 효과가 있다.
이로 인해, 듀얼 인 라인 메모리 모듈(DIMM)을 사용하는 환경이 일렉 환경 - 외부 장비를 이용하여 테스트 함 - 이 아니라, 실장 환경 - 실제 제품이 사용되는 환경. 즉, 외부 장비를 이용하지 않음 - 인 경우에도 테스트 모드 및 노말 모드에 선택적으로 진입할 수 있으므로, 테스트 분석 시간을 효과적으로 줄일 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어서 명백할 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
전술한 본 발명은 패키지 레벨에서 여분의 입/출력 패드를 사용하여 메모리 제어기 및 테스트 모드 제어기에 동시에 연결가능한 메모리를 사용하여 듀얼 인 라인 메모리 모듈(DIMM)를 구성함으로써 듀얼 인 라인 메모리 모듈(DIMM) 상에서도 테스트 모드에 진입할 수 있는 효과가 있다.
즉, 일렉 환경 - 외부 장비를 이용하여 테스트 함 - 이 아니라, 실장 환경 - 실제 제품이 사용되는 환경. 즉, 외부 장비를 이용하지 않음 - 에서 테스트 모드 에 진입할 수 있으므로, 테스트 분석 시간을 효과적으로 줄일 수 있는 효과가 있다.

Claims (25)

  1. 다수의 메모리가 어레이 된 메모리 어레이;
    상기 다수의 메모리 각각에 구비되어, 테스트 모드 동작을 수행하기 위해 외부의 테스트 모드 제어기와 테스트 신호의 입/출력 동작을 수행하는 테스트 신호 입/출력 수단; 및
    상기 다수의 메모리 각각에 구비되어, 노말 모드동작을 수행하기 위해 외부의 메모리 제어기와 노멀 데이터의 입/출력 동작을 수행하는 노멀 데이터 입/출력 수단
    을 구비하는 테스트용 듀얼 인 라인 메모리 모듈(DIMM).
  2. 제1항에 있어서,
    상기 다수의 메모리 각각은 2N(N은 자연수)의 데이터 입/출력 패드을 구비하며, 상기 테스트 신호 입/출력 수단과 상기 노멀 데이터 신호 입/출력 수단은 각각 서로 겹치지 않는 2N-1개의 데이터 입/출력 패드을 사용하는 것을 특징으로 하는 테스트용 듀얼 인 라인 메모리 모듈(DIMM).
  3. 제2항에 있어서,
    상기 N은 4인 것을 특징으로 하는 테스트용 듀얼 인 라인 메모리 모듈(DIMM).
  4. 제1항에 있어서,
    상기 테스트 신호는,
    상기 테스트 모드 제어기에서 생성되어 상기 다수의 메모리에 구비된 메모리 컨트롤러로 입력되는 테스트 커맨드와,
    상기 다수의 메모리에 구비된 메모리 셀 어레이에서 상기 테스트 모드 제어기로 출력되는 테스트 데이터를 포함하는 것을 특징으로 하는 테스트용 듀얼 인 라인 메모리 모듈(DIMM).
  5. 제4항에 있어서,
    상기 테스트 신호 입/출력 수단은,
    상기 테스트 모드 제어기와 연결된 DQ패드;
    상기 DQ패드를 통해 입력되는 상기 테스트 커맨드를 상기 메모리 컨트롤러로 전달하거나, 상기 메모리 셀 어레이에서 출력되는 상기 테스트 데이터를 상기 DQ패드로 전달하기 위한 테스트 신호 입/출력 패스(Path); 및
    상기 DQ패드와 상기 테스트 신호 입/출럭 패스(Path) 사이에서 입/출력되는 상기 테스트 커맨드와 상기 테스트 데이터를 입력받아 버퍼링하기 위한 버퍼링부를 구비하는 것을 특징으로 하는 테스트용 듀얼 인 라인 메모리 모듈(DIMM).
  6. 제5항에 있어서,
    상기 테스트 신호 입/출력 패스(Path)는,
    상기 DQ패드를 통해 입력된 상기 테스트 커맨드를 디코딩하여 테스트 모드 선택신호를 생성하기 위한 테스트 커맨드 디코딩부; 및
    상기 메모리 셀 어레이에서 출력된 시리얼(SERIAL) 방식의 상기 테스트 데이터를 패러랠(PARALLEL) 방식으로 변환하기 위한 테스트 데이터 변환부를 구비하는 것을 특징으로 하는 테스트용 듀얼 인 라인 메모리 모듈(DIMM).
  7. 제4항 내지 제6항에 있어서,
    상기 테스트 커맨드는,
    테스트 스트로브(strobe) 신호와,
    테스트 모드 진입을 제어하기 위한 테스트 모드 마스크(mask) 신호와,
    테스트 모드 동작을 선택하기 위한 다수의 테스트 동작신호를 포함하는 것을 특징으로 하는 테스트용 듀얼 인 라인 메모리 모듈(DIMM).
  8. 제7항에 있어서,
    상기 테스트 커맨드 디코딩부는,
    상기 테스트 스트로브 신호와 상기 테스트 모드 마스크 신호에 응답하여 테스트 동작 클럭을 생성하기 위한 테스트 동작 클럭 생성부; 및
    상기 테스트 동작 클럭에 응답하여 상기 다수의 테스트 동작신호를 상기 테스트 모드 선택신호로서 출력하는 테스트 모드 선택신호 출력부를 구비하는 것을 특징으로 하는 테스트용 듀얼 인 라인 메모리 모듈(DIMM).
  9. 제6항에 있어서,
    상기 버퍼링부는,
    상기 DQ패드로부터 상기 테스트 커맨드를 입력받아 버퍼링하여 상기 테스트 모드 디코더로 전달하기 위한 입력버퍼; 및
    상기 테스트 데이터 변환부에서 출력되는 상기 테스트 데이터를 버퍼링하여 상기 DQ패드로 전달하기 위한 출력버퍼를 구비하는 것을 특징으로 하는 테스트용 듀얼 인 라인 메모리 모듈(DIMM).
  10. 제1항에 있어서,
    상기 노멀 데이터 입/출력 수단은,
    상기 메모리 제어기와 연결하기 위한 DQ패드;
    상기 DQ패드를 통해 입력되는 상기 노멀 데이터를 상기 다수의 메모리에 구비된 메모리 셀 어레이로 전달하거나, 상기 메모리 셀 어레이에서 출력되는 상기 노멀 데이터를 상기 DQ패드로 전달하기 위한 노멀 데이터 입/출력 패스(Path); 및
    상기 DQ패드와 상기 노멀 데이터 입/출럭 패스(Path) 사이에서 입/출력되는 상기 노멀 데이터를 입력받아 버퍼링하여 출력하기 위한 버퍼링부를 구비하는 것을 특징으로 하는 테스트용 듀얼 인 라인 메모리 모듈(DIMM).
  11. 메모리의 노말 모드동작을 제어하는 메모리 제어기;
    메모리의 테스트 모드 동작을 제어하는 테스트 모드 제어기; 및
    상기 메모리 제어기와 다수의 제1핀들이 연결되고, 상기 테스트 모드 제어기와 다수의 제2핀들이 연결되어 노멀 동작 또는 테스트 동작을 선택하여 수행하며, 상기 다수의 제1핀들과 상기 다수의 제2핀들은 서로 중복되지 않는 듀얼 인 라인 메모리 모듈(DIMM)
    을 구비하는 패키지 된 메모리 테스트 시스템.
  12. 제11항에 있어서,
    상기 듀얼 인 라인 메모리 모듈(DIMM)은,
    다수의 메모리가 어레이 된 메모리 어레이;
    상기 다수의 메모리 각각에 구비되어, 테스트 모드 동작을 수행하기 위해 상기 테스트 모드 제어기와 테스트 신호의 입/출력 동작을 수행하는 테스트 신호 입/출력 수단; 및
    상기 다수의 메모리 각각에 구비되어, 노말 모드동작을 수행하기 위해 상기 메모리 제어기와 노멀 데이터의 입/출력 동작을 수행하는 노멀 데이터 입/출력 수단을 구비하는 것을 특징으로 하는 패키지 된 메모리 테스트 시스템.
  13. 제12항에 있어서,
    상기 다수의 메모리 각각은 2N(N은 자연수)의 데이터 입/출력 패드을 구비하며, 상기 테스트 신호 입/출력 수단과 상기 노멀 데이터 신호 입/출력 수단은 각각 서로 겹치지 않는 2N-1개의 데이터 입/출력 패드을 사용하는 것을 특징으로 하는 패키지 된 메모리 테스트 시스템.
  14. 제13항에 있어서,
    상기 N은 4인 것을 특징으로 하는 패키지 된 메모리 테스트 시스템.
  15. 제12항에 있어서,
    상기 테스트 신호는,
    상기 테스트 모드 제어기에서 생성되어 상기 다수의 메모리에 구비된 메모리 컨트롤러로 입력되는 테스트 커맨드와,
    상기 다수의 메모리에 구비된 메모리 셀 어레이에서 상기 테스트 모드 제어기로 출력되는 테스트 데이터를 포함하는 것을 특징으로 하는 패키지 된 메모리 테스트 시스템.
  16. 제15항에 있어서,
    상기 테스트 신호 입/출력 수단은,
    상기 테스트 모드 제어기와 연결된 DQ패드;
    상기 DQ패드를 통해 입력되는 상기 테스트 커맨드를 상기 메모리 컨트롤러로 전달하거나, 상기 메모리 셀 어레이에서 출력되는 상기 테스트 데이터를 상기 DQ패드로 전달하기 위한 테스트 신호 입/출력 패스(Path); 및
    상기 DQ패드와 상기 테스트 신호 입/출럭 패스(Path) 사이에서 입/출력되는 상기 테스트 커맨드와 상기 테스트 데이터를 입력받아 버퍼링하기 위한 버퍼링부를 구비하는 것을 특징으로 하는 패키지 된 메모리 테스트 시스템.
  17. 제16항에 있어서,
    상기 테스트 신호 입/출력 패스(Path)는,
    상기 DQ패드를 통해 입력된 상기 테스트 커맨드를 디코딩하여 테스트 모드 선택신호를 생성하기 위한 테스트 커맨드 디코딩부; 및
    상기 메모리 셀 어레이에서 출력된 시리얼(SERIAL) 방식의 상기 테스트 데이터를 패러랠(PARALLEL) 방식으로 변환하기 위한 테스트 데이터 변환부를 구비하는 것을 특징으로 하는 패키지 된 메모리 테스트 시스템.
  18. 제15항 내지 제17항에 있어서,
    상기 테스트 커맨드는,
    테스트 스트로브(strobe) 신호와,
    테스트 모드 진입을 제어하기 위한 테스트 모드 마스크(mask) 신호와,
    테스트 모드 동작을 선택하기 위한 다수의 테스트 동작신호를 포함하는 것을 특징으로 하는 패키지 된 메모리 테스트 시스템.
  19. 제18항에 있어서,
    상기 테스트 커맨드 디코딩부는,
    상기 테스트 스트로브 신호와 상기 테스트 모드 마스크 신호에 응답하여 테스트 동작 클럭을 생성하기 위한 테스트 동작 클럭 생성부; 및
    상기 테스트 동작 클럭에 응답하여 상기 다수의 테스트 동작신호를 상기 테스트 모드 선택신호로서 출력하는 테스트 모드 선택신호 출력부를 구비하는 것을 특징으로 하는 패키지 된 메모리 테스트 시스템.
  20. 제17항에 있어서,
    상기 버퍼링부는,
    상기 DQ패드로부터 상기 테스트 커맨드를 입력받아 버퍼링하여 상기 테스트 모드 디코더로 전달하기 위한 입력버퍼; 및
    상기 테스트 데이터 변환부에서 출력되는 상기 테스트 데이터를 버퍼링하여 상기 DQ패드로 전달하기 위한 출력버퍼를 구비하는 것을 특징으로 하는 패키지 된 메모리 테스트 시스템.
  21. 제12항에 있어서,
    상기 노멀 데이터 입/출력 수단은,
    상기 메모리 제어기와 연결하기 위한 DQ패드;
    상기 DQ패드를 통해 입력되는 상기 노멀 데이터를 상기 다수의 메모리에 구 비된 메모리 셀 어레이로 전달하거나, 상기 메모리 셀 어레이에서 출력되는 상기 노멀 데이터를 상기 DQ패드로 전달하기 위한 노멀 데이터 입/출력 패스(Path); 및
    상기 DQ패드와 상기 노멀 데이터 입/출럭 패스(Path) 사이에서 입/출력되는 상기 노멀 데이터를 입력받아 버퍼링하여 출력하기 위한 버퍼링부를 구비하는 것을 특징으로 하는 패키지 된 메모리 테스트 시스템.
  22. 2n(N은 자연수)의 데이터 입/출력 패드를 포함하는 다수의 메모리를 구비하는 테스트용 듀얼 인 라인 메모리 모듈(DIMM)에서,
    테스트 모드 동작을 수행하기 위해 상기 다수의 메모리에서 2n-1의 상기 데이터 입/출력 패드를 사용하여 외부의 테스트 모드 제어기와 테스트 신호의 입/출력 동작을 수행하는 단계; 및
    노말 모드동작을 수행하기 위해 상기 다수의 메모리에서 2n-1의 상기 데이터 입/출력 패드 - 테스트 신호의 입/출력 동작을 수행하는 단계에서 사용된 2n-1의 상기 데이터 입/출력 패드와 공유되지 않음 - 를 사용하여 외부의 메모리 제어기와 노멀 데이터의 입/출력 동작을 수행하는 단계
    을 포함하는 테스트용 듀얼 인 라인 메모리 모듈(DIMM)의 동작방법.
  23. 제22항에 있어서,
    상기 N은 4인 것을 특징으로 하는 테스트용 듀얼 인 라인 메모리 모듈(DIMM)의 동작방법.
  24. 제22항에 있어서,
    상기 테스트 신호는,
    상기 테스트 모드 제어기에서 생성되어 상기 다수의 메모리에 구비된 메모리 컨트롤러로 입력되는 테스트 커맨드와,
    상기 다수의 메모리에 구비된 메모리 셀 어레이에서 상기 테스트 모드 제어기로 출력되는 테스트 데이터를 포함하는 것을 특징으로 하는 테스트용 듀얼 인 라인 메모리 모듈(DIMM)의 동작방법.
  25. 제24항에 있어서,
    상기 테스트 신호의 입/출력 동작을 수행하는 단계는,
    상기 테스트 모드 제어기로부터 입력받은 상기 테스트 커맨드를 디코딩함으로써 테스트 모드 선택신호를 생성하여 상기 다수의 메모리에 구비된 메모리 컨트롤러에 전달하는 단계; 및
    상기 다수의 메모리에 구비된 메모리 셀 어레이에서 출력된 시리얼(SERIAL) 방식의 상기 테스트 데이터를 패러랠(PARALLEL) 방식으로 변환하여 상기 테스트 모드 제어기에 전달하는 단계를 포함하는 것을 특징으로 하는 테스트용 듀얼 인 라인 메모리 모듈(DIMM)의 동작방법.
KR1020070041097A 2006-06-29 2007-04-27 테스트용 듀얼 인 라인 메모리 모듈 및 그 테스트시스템 KR20080001604A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2007171095A JP2008009991A (ja) 2006-06-29 2007-06-28 テスト用デュアルインラインメモリモジュール及びそのテストシステム
TW096123896A TWI349944B (en) 2006-06-29 2007-06-29 Dual in-line memory module, memory test system, and method for operating the dual in-line memory module
US11/819,812 US7668028B2 (en) 2006-06-29 2007-06-29 Dual in-line memory module, memory test system, and method for operating the dual in-line memory module

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020060059594 2006-06-29
KR20060059594 2006-06-29

Publications (1)

Publication Number Publication Date
KR20080001604A true KR20080001604A (ko) 2008-01-03

Family

ID=39213588

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070041097A KR20080001604A (ko) 2006-06-29 2007-04-27 테스트용 듀얼 인 라인 메모리 모듈 및 그 테스트시스템

Country Status (2)

Country Link
KR (1) KR20080001604A (ko)
TW (1) TWI349944B (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100911186B1 (ko) * 2008-02-14 2009-08-06 주식회사 하이닉스반도체 반도체 장치 및 그 장치의 데이터 출력 방법
KR20200010708A (ko) * 2018-07-20 2020-01-31 (주)메리테크 듀얼 인 라인 메모리 모듈 안정성 및 테스트 효율 향상을 위한 분산 시스템
KR102070643B1 (ko) * 2018-07-20 2020-04-02 주식회사 메리테크 듀얼 인 라인 메모리 모듈 안정성 및 테스트 효율 향상을 위한 분산 시스템

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100911186B1 (ko) * 2008-02-14 2009-08-06 주식회사 하이닉스반도체 반도체 장치 및 그 장치의 데이터 출력 방법
US7679969B2 (en) 2008-02-14 2010-03-16 Hynix Semiconductor Inc. Semiconductor memory device utilizing data mask signal for sharing an input/output channel in a test mode and data output method using the same
KR20200010708A (ko) * 2018-07-20 2020-01-31 (주)메리테크 듀얼 인 라인 메모리 모듈 안정성 및 테스트 효율 향상을 위한 분산 시스템
KR102070643B1 (ko) * 2018-07-20 2020-04-02 주식회사 메리테크 듀얼 인 라인 메모리 모듈 안정성 및 테스트 효율 향상을 위한 분산 시스템

Also Published As

Publication number Publication date
TWI349944B (en) 2011-10-01
TW200818216A (en) 2008-04-16

Similar Documents

Publication Publication Date Title
US7466603B2 (en) Memory accessing circuit system
US8724410B2 (en) Semiconductor memory device and method for testing same
US20090154271A1 (en) Semiconductor memory device and method for testing the same
KR20060093085A (ko) 반도체 집적 회로
US7668028B2 (en) Dual in-line memory module, memory test system, and method for operating the dual in-line memory module
JP3918317B2 (ja) 半導体記憶装置
JP4309086B2 (ja) 半導体集積回路装置
US6807116B2 (en) Semiconductor circuit device capable of accurately testing embedded memory
US6798701B2 (en) Semiconductor integrated circuit device having data input/output configuration variable
JP2001057100A (ja) 半導体メモリ装置
KR20120068620A (ko) 반도체 메모리 장치 및 그 테스트 방법
KR100576453B1 (ko) 병렬 테스트 회로를 포함하는 메모리 장치
US9618575B2 (en) Semiconductor device having plural data input/output terminals configured for write test and read test operations
KR20080001604A (ko) 테스트용 듀얼 인 라인 메모리 모듈 및 그 테스트시스템
KR100744027B1 (ko) 테스트 모드 제어 장치
US20080077746A1 (en) Multi-port memory device
KR102077073B1 (ko) 반도체 장치
JP2010003388A (ja) 半導体記憶装置およびそのテスト方法
JP5612249B2 (ja) 半導体記憶装置
JP2008299993A (ja) 半導体記憶装置
KR20040089188A (ko) 상대 어드레스 방식으로 모든 메모리 셀들의 액세스가가능하게 하는 반도체 메모리 장치
KR100549871B1 (ko) 데이터 핀의 상태에 의해서 동작 모드가 결정되는 반도체메모리 장치 및 이를 이용한 동작 모드 결정 방법
CN115881206B (zh) 存储器
KR100412993B1 (ko) 동기식 반도체 메모리 소자
KR100738967B1 (ko) 반도체 메모리의 상태 데이터 출력장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E601 Decision to refuse application
J201 Request for trial against refusal decision
J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20090417

Effective date: 20091127