JP2008009991A - テスト用デュアルインラインメモリモジュール及びそのテストシステム - Google Patents
テスト用デュアルインラインメモリモジュール及びそのテストシステム Download PDFInfo
- Publication number
- JP2008009991A JP2008009991A JP2007171095A JP2007171095A JP2008009991A JP 2008009991 A JP2008009991 A JP 2008009991A JP 2007171095 A JP2007171095 A JP 2007171095A JP 2007171095 A JP2007171095 A JP 2007171095A JP 2008009991 A JP2008009991 A JP 2008009991A
- Authority
- JP
- Japan
- Prior art keywords
- test
- output
- input
- data input
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Ceased
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
- G11C2029/5602—Interface to device under test
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
【解決手段】複数のメモリがアレイされたメモリアレイと、前記複数のメモリのそれぞれに備えられて、テストモード動作を行うために、外部のテストモード制御機とテスト信号の入出力動作を行うテスト信号入出力手段と、前記複数のメモリのそれぞれに備えられて、ノーマルモード動作を行うために、外部のメモリ制御機とノーマルデータの入出力動作を行うノーマルデータ入出力手段とを備えることを特徴とする。
【選択図】図3
Description
図4のパッケージボールアウト構成及び図3に示された本発明の実施形態に係るDIMM200の構成を参照し、本発明の実施形態に係るDIMM200の動作を説明すると、次のとおりである。
前述した表1の内容のうち、「TM X4製品」は、本発明において、X16でパッケージされるが、動作モードは、X4の製品を示したものである。
上述のとおり、本発明の実施形態を採用すれば、実際に、動作モードより更に多くの入出力パッドを備えるメモリを用いてDIMMを構成することにより、DIMMに備えられたそれぞれのメモリが余分な入出力パッドを用いてDIMMの外部のメモリ制御機及びテストモード制御機に同時に接続することができる。
160、260 メモリ制御機
200 本発明の実施形態に係るデュアルインラインメモリモジュール
202、204 データ入出力ピン
224 メモリセルアレイ
228 メモリ制御機
230 ノーマルデータ入出力部
232 ノーマルデータ入出力パス
234、244 バッファリング部
236、246 DQパッド
240 テスト信号入出力部
242 テスト信号入出力パス
250 テストモード制御機
400 16Xパッケージボールアウト
440 4Xパッケージボールアウト
470 8Xパッケージボールアウト
2422 テストコマンドデコード部
2424 テストデータ変換部
Claims (25)
- 複数のメモリがアレイされたメモリアレイと、
前記複数のメモリのそれぞれに備えられて、テストモード動作を行うために、外部のテストモード制御機とテスト信号の入出力動作を行うテスト信号入出力手段と、
前記複数のメモリのそれぞれに備えられて、ノーマルモード動作を行うために、外部のメモリ制御機とノーマルデータの入出力動作を行うノーマルデータ入出力手段と
を備えることを特徴とするテスト用デュアルインラインメモリモジュール。 - 前記複数のメモリのそれぞれが、2N(Nは自然数)のデータ入出力パッドを備え、前記テスト信号入出力手段及び前記ノーマルデータ信号入出力手段が、それぞれ互いに重複しない2N−1個のデータ入出力パッドを用いることを特徴とする請求項1に記載のテスト用デュアルインラインメモリモジュール。
- 前記Nが、4であることを特徴とする請求項2に記載のテスト用デュアルインラインメモリモジュール。
- 前記テスト信号が、
前記テストモード制御機から生成されて、前記複数のメモリに備えられたメモリ制御機に入力されるテストコマンドと、
前記複数のメモリに備えられたメモリセルアレイから前記テストモード制御機に出力されるテストデータと
を備えることを特徴とする請求項1に記載のテスト用デュアルインラインメモリモジュール。 - 前記テスト信号入出力手段が、
前記テストモード制御機と接続されるデータ入出力パッドと、
該データ入出力パッドを介して入力される前記テストコマンドを前記メモリ制御機に伝達したり、又は前記メモリセルアレイから出力される前記テストデータを前記データ入出力パッドに伝達するテスト信号入出力パスと、
前記データ入出力パッドと前記テスト信号入出力パスとの間で入出力される前記テストコマンド及び前記テストデータを受信してバッファリングするバッファリング部と
を備えることを特徴とする請求項4に記載のテスト用デュアルインラインメモリモジュール。 - 前記テスト信号入出力パスが、
前記データ入出力パッドを介して入力された前記テストコマンドをデコードしてテストモード選択信号を生成するテストコマンドデコード部と、
前記メモリセルアレイから出力されたシリアル方式の前記テストデータをパラレル方式に変換するテストデータ変換部と
を備えることを特徴とする請求項5に記載のテスト用デュアルインラインメモリモジュール。 - 前記テストコマンドが、
テストストローブ信号と、
テストモードへの移行を制御するテストモードマスク信号と、
テストモード動作を選択する複数のテスト動作信号と
を備えることを特徴とする請求項4〜6のいずれか1項に記載のテスト用デュアルインラインメモリモジュール。 - 前記テストコマンドデコード部が、
前記テストストローブ信号及び前記テストモードマスク信号に応答してテスト動作クロックを生成するテスト動作クロック生成部と、
前記テスト動作クロックに応答して、前記複数のテスト動作信号を前記テストモード選択信号として出力するテストモード選択信号出力部と
を備えることを特徴とする請求項7に記載のテスト用デュアルインラインメモリモジュール。 - 前記バッファリング部が、
前記データ入出力パッドから前記テストコマンドを受信し、バッファリングして前記テストモードデコーダに伝達する入力バッファと、
前記テストデータ変換部から出力される前記テストデータをバッファリングして、前記データ入出力パッドに伝達する出力バッファと
を備えることを特徴とする請求項6に記載のテスト用デュアルインラインメモリモジュール。 - 前記ノーマルデータ入出力手段が、
前記メモリ制御機と接続されるデータ入出力パッドと、
該データ入出力パッドを介して入力される前記ノーマルデータを、前記複数のメモリに備えられたメモリセルアレイに伝達したり、又は前記メモリセルアレイから出力される前記ノーマルデータを、前記データ入出力パッドに伝達するノーマルデータ入出力パスと、
前記データ入出力パッドと前記ノーマルデータ入出力パスとの間において入出力される前記ノーマルデータを受信し、バッファリングして出力するバッファリング部と
を備えることを特徴とする請求項1に記載のテスト用デュアルインラインメモリモジュール。 - メモリのノーマルモード動作を制御するメモリ制御機と、
メモリのテストモード動作を制御するテストモード制御機と、
前記メモリ制御機と複数の第1のピンとが接続され、前記テストモード制御機と複数の第2のピンとが接続されて、ノーマル動作又はテスト動作を選択して行い、前記複数の第1のピンと前記複数の第2のピンとが互いに重複しないデュアルインラインメモリモジュールと
を備えることを特徴とするパッケージされたメモリテストシステム。 - 前記デュアルインラインメモリモジュールが、
複数のメモリがアレイされるメモリアレイと、
前記複数のメモリのそれぞれに備えられて、テストモード動作を行うために、前記テストモード制御機とテスト信号の入出力動作を行うテスト信号入出力手段と、
前記複数のメモリのそれぞれに備えられて、ノーマルモード動作を行うために、前記メモリ制御機とノーマルデータの入出力動作を行うノーマルデータ入出力手段と
を備えることを特徴とする請求項11に記載のパッケージされたメモリテストシステム。 - 前記複数のメモリのそれぞれが、2N(Nは自然数)のデータ入出力パッドを備え、前記テスト信号入出力手段及び前記ノーマルデータ信号入出力手段が、それぞれ互いに重複しない2N−1個のデータ入出力パッドを用いることを特徴とする請求項12に記載のパッケージされたメモリテストシステム。
- 前記Nが、4であることを特徴とする請求項13に記載のパッケージされたメモリテストシステム。
- 前記テスト信号が、
前記テストモード制御機から生成されて、前記複数のメモリに備えられたメモリ制御機に入力されるテストコマンドと、
前記複数のメモリに備えられたメモリセルアレイから前記テストモード制御機に出力されるテストデータと
を備えることを特徴とする請求項12に記載のパッケージされたメモリテストシステム。 - 前記テスト信号入出力手段が、
前記テストモード制御機と接続されたデータ入出力パッドと、
該データ入出力パッドを介して入力される前記テストコマンドを、前記メモリ制御機に伝達したり、又は前記メモリセルアレイから出力される前記テストデータを前記データ入出力パッドに伝達するテスト信号入出力パスと、
前記データ入出力パッドと前記テスト信号入出力パスとの間において入出力される前記テストコマンド及び前記テストデータを受信し、バッファリングするバッファリング部と
を備えることを特徴とする請求項15に記載のパッケージされたメモリテストシステム。 - 前記テスト信号入出力パスが、
前記データ入出力パッドを介して入力された前記テストコマンドをデコードしてテストモード選択信号を生成するテストコマンドデコード部と、
前記メモリセルアレイから出力されたシリアル方式の前記テストデータをパラレル方式に変換するテストデータ変換部と
を備えることを特徴とする請求項16に記載のパッケージされたメモリテストシステム。 - 前記テストコマンドが、
テストストローブ信号と、
テストモードへの移行を制御するテストモードマスク信号と、
テストモード動作を選択する複数のテスト動作信号と
を備えることを特徴とする請求項15〜17のいずれか1項に記載のパッケージされたメモリテストシステム。 - 前記テストコマンドデコード部が、
前記テストストローブ信号及び前記テストモードマスク信号に応答してテスト動作クロックを生成するテスト動作クロック生成部と、
前記テスト動作クロックに応答して、前記複数のテスト動作信号を前記テストモード選択信号として出力するテストモード選択信号出力部と
を備えることを特徴とする請求項18に記載のパッケージされたメモリテストシステム。 - 前記バッファリング部が、
前記データ入出力パッドから前記テストコマンドを受信し、バッファリングして前記テストモードデコーダに伝達する入力バッファと、
前記テストデータ変換部から出力される前記テストデータをバッファリングして、前記データ入出力パッドに伝達する出力バッファと
を備えることを特徴とする請求項17に記載のパッケージされたメモリテストシステム。 - 前記ノーマルデータ入出力手段が、
前記メモリ制御機と接続されるデータ入出力パッドと、
該データ入出力パッドを介して入力される前記ノーマルデータを前記複数のメモリに備えられたメモリセルアレイに伝達したり、又は前記メモリセルアレイから出力される前記ノーマルデータを前記データ入出力パッドに伝達するノーマルデータ入出力パスと、
前記データ入出力パッドと前記ノーマルデータ入出力パスとの間において入出力される前記ノーマルデータを受信し、バッファリングして出力するバッファリング部と
を備えることを特徴とする請求項12に記載のパッケージされたメモリテストシステム。 - 2N(Nは自然数)のデータ入出力パッドを含む複数のメモリを備えるテスト用デュアルインラインメモリモジュールにおいて、
テストモード動作を行うために、前記複数のメモリで2N−1の前記データ入出力パッドを用いて外部のテストモード制御機とテスト信号の入出力動作を行うステップと、
ノーマルモード動作を行うために、前記複数のメモリで2N−1の前記データ入出力パッド(テスト信号の入出力動作を行うステップで用いられた2N−1の前記データ入出力パッドと共有しない)を用いて外部のメモリ制御機とノーマルデータの入出力動作を行うステップと
を含むことを特徴とするテスト用デュアルインラインメモリモジュールの動作方法。 - 前記Nが、4であることを特徴とする請求項22に記載のテスト用デュアルインラインメモリモジュールの動作方法。
- 前記テスト信号が、
前記テストモード制御機から生成されて、前記複数のメモリに備えられたメモリ制御機に入力されるテストコマンドと、
前記複数のメモリに備えられたメモリセルアレイから前記テストモード制御機に出力されるテストデータと
を備えることを特徴とする請求項22に記載のテスト用デュアルインラインメモリモジュールの動作方法。 - 前記テスト信号の入出力動作を行うステップが、
前記テストモード制御機から受信した前記テストコマンドをデコードすることによってテストモード選択信号を生成して、前記複数のメモリに備えられたメモリ制御機に伝達するステップと、
前記複数のメモリに備えられたメモリセルアレイから出力されたシリアル方式の前記テストデータをパラレル方式に変換して前記テストモード制御機に伝達するステップと
を含むことを特徴とする請求項24に記載のテスト用デュアルインラインメモリモジュールの動作方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR20060059594 | 2006-06-29 | ||
KR1020070041097A KR20080001604A (ko) | 2006-06-29 | 2007-04-27 | 테스트용 듀얼 인 라인 메모리 모듈 및 그 테스트시스템 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008009991A true JP2008009991A (ja) | 2008-01-17 |
Family
ID=38876467
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007171095A Ceased JP2008009991A (ja) | 2006-06-29 | 2007-06-28 | テスト用デュアルインラインメモリモジュール及びそのテストシステム |
Country Status (2)
Country | Link |
---|---|
US (1) | US7668028B2 (ja) |
JP (1) | JP2008009991A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010537264A (ja) * | 2007-08-17 | 2010-12-02 | インターナショナル・ビジネス・マシーンズ・コーポレーション | プログラマブル診断メモリ・モジュール |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008009991A (ja) * | 2006-06-29 | 2008-01-17 | Hynix Semiconductor Inc | テスト用デュアルインラインメモリモジュール及びそのテストシステム |
JP2009266258A (ja) | 2008-04-22 | 2009-11-12 | Hitachi Ltd | 半導体装置 |
KR20110138626A (ko) * | 2010-06-21 | 2011-12-28 | 삼성전자주식회사 | 병렬 테스트 장치를 탑재한 메모리 모듈 |
US10261697B2 (en) | 2015-06-08 | 2019-04-16 | Samsung Electronics Co., Ltd. | Storage device and operating method of storage device |
CN107507637B (zh) * | 2017-09-18 | 2024-02-27 | 深圳市江波龙电子股份有限公司 | 一种低功耗双列直插式存储器及其增强驱动方法 |
WO2020117700A1 (en) | 2018-12-03 | 2020-06-11 | Rambus Inc. | Dram interface mode with improved channel integrity and efficiency at high signaling rates |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1116342A (ja) * | 1997-06-23 | 1999-01-22 | Fujitsu Ltd | 品種切り替え可能な半導体装置及びその動作試験方法 |
JP2000150564A (ja) * | 1998-11-11 | 2000-05-30 | Infineon Technologies Ag | 半導体集積チップ |
JP2002042497A (ja) * | 2000-07-21 | 2002-02-08 | Toshiba Corp | 半導体記憶装置 |
JP2003294813A (ja) * | 2002-04-03 | 2003-10-15 | Nec Electronics Corp | 組込み自己テスト回路及び設計検証方法 |
JP2004030865A (ja) * | 2002-06-24 | 2004-01-29 | Hynix Semiconductor Inc | パッケージテスト時間を低減させるための半導体メモリ素子 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06275693A (ja) * | 1993-03-20 | 1994-09-30 | Hitachi Ltd | ダイナミック型ram |
US5377144A (en) * | 1993-07-27 | 1994-12-27 | Texas Instruments Inc. | Memory array reconfiguration for testing |
US5793775A (en) * | 1996-01-26 | 1998-08-11 | Micron Quantum Devices, Inc. | Low voltage test mode operation enable scheme with hardware safeguard |
JP2000076853A (ja) * | 1998-06-17 | 2000-03-14 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
JP2000124791A (ja) * | 1998-10-19 | 2000-04-28 | Mitsubishi Electric Corp | バッファ回路 |
KR100310418B1 (ko) * | 1999-01-18 | 2001-11-02 | 김영환 | 데이타 출력버퍼 |
US7051130B1 (en) | 1999-10-19 | 2006-05-23 | Rambus Inc. | Integrated circuit device that stores a value representative of a drive strength setting |
JP2001159999A (ja) * | 1999-12-03 | 2001-06-12 | Mitsubishi Electric Corp | 半導体集積回路およびメモリ処理システム |
JP2001210095A (ja) | 2000-01-24 | 2001-08-03 | Mitsubishi Electric Corp | メモリモジュール |
JP2001274323A (ja) | 2000-03-24 | 2001-10-05 | Hitachi Ltd | 半導体装置とそれを搭載した半導体モジュール、および半導体装置の製造方法 |
DE10055001A1 (de) * | 2000-11-07 | 2002-05-16 | Infineon Technologies Ag | Speicheranordnung mit einem zentralen Anschlussfeld |
JP2003317499A (ja) | 2002-04-26 | 2003-11-07 | Mitsubishi Electric Corp | 半導体記憶装置およびそれを用いたメモリシステム |
US7222280B1 (en) * | 2003-04-15 | 2007-05-22 | Credence Systems Corporation | Diagnostic process for automated test equipment |
US8164368B2 (en) * | 2005-04-19 | 2012-04-24 | Micron Technology, Inc. | Power savings mode for memory systems |
JP2008009991A (ja) * | 2006-06-29 | 2008-01-17 | Hynix Semiconductor Inc | テスト用デュアルインラインメモリモジュール及びそのテストシステム |
-
2007
- 2007-06-28 JP JP2007171095A patent/JP2008009991A/ja not_active Ceased
- 2007-06-29 US US11/819,812 patent/US7668028B2/en not_active Expired - Fee Related
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1116342A (ja) * | 1997-06-23 | 1999-01-22 | Fujitsu Ltd | 品種切り替え可能な半導体装置及びその動作試験方法 |
JP2000150564A (ja) * | 1998-11-11 | 2000-05-30 | Infineon Technologies Ag | 半導体集積チップ |
JP2002042497A (ja) * | 2000-07-21 | 2002-02-08 | Toshiba Corp | 半導体記憶装置 |
JP2003294813A (ja) * | 2002-04-03 | 2003-10-15 | Nec Electronics Corp | 組込み自己テスト回路及び設計検証方法 |
JP2004030865A (ja) * | 2002-06-24 | 2004-01-29 | Hynix Semiconductor Inc | パッケージテスト時間を低減させるための半導体メモリ素子 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010537264A (ja) * | 2007-08-17 | 2010-12-02 | インターナショナル・ビジネス・マシーンズ・コーポレーション | プログラマブル診断メモリ・モジュール |
Also Published As
Publication number | Publication date |
---|---|
US7668028B2 (en) | 2010-02-23 |
US20080002493A1 (en) | 2008-01-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100393232B1 (ko) | 제1 또는 제2메모리 아키텍쳐로의 구현이 가능한 반도체메모리 장치 및 이를 이용한 메모리 시스템 | |
JP2008009991A (ja) | テスト用デュアルインラインメモリモジュール及びそのテストシステム | |
JP2000182399A (ja) | 半導体記憶装置及びその制御方法 | |
JP2009026403A (ja) | 半導体装置 | |
JP2007287307A (ja) | マルチポートメモリ素子 | |
JP2011112411A (ja) | 半導体装置 | |
US6798701B2 (en) | Semiconductor integrated circuit device having data input/output configuration variable | |
US6807116B2 (en) | Semiconductor circuit device capable of accurately testing embedded memory | |
JP2001057100A (ja) | 半導体メモリ装置 | |
JP2004030865A (ja) | パッケージテスト時間を低減させるための半導体メモリ素子 | |
US8441832B2 (en) | Semiconductor device and test method thereof | |
US9618575B2 (en) | Semiconductor device having plural data input/output terminals configured for write test and read test operations | |
TW201913661A (zh) | 資料控制電路以及包括其的半導體記憶裝置和半導體系統 | |
KR20050089900A (ko) | 병렬 테스트 회로를 포함하는 메모리 장치 | |
KR20080001604A (ko) | 테스트용 듀얼 인 라인 메모리 모듈 및 그 테스트시스템 | |
US6791896B2 (en) | Semiconductor memory device capable of changing an address space thereof | |
JP2008299993A (ja) | 半導体記憶装置 | |
KR100744027B1 (ko) | 테스트 모드 제어 장치 | |
JPH11306796A (ja) | 半導体記憶装置 | |
KR20070068057A (ko) | 반도체 메모리 장치를 위한 입력 데이터 생성 장치 | |
CN115881206B (zh) | 存储器 | |
KR20150012759A (ko) | 반도체 장치 | |
JP2012033241A (ja) | 半導体装置、及び半導体試験方法 | |
CN116052753B (zh) | 存储器 | |
KR100549871B1 (ko) | 데이터 핀의 상태에 의해서 동작 모드가 결정되는 반도체메모리 장치 및 이를 이용한 동작 모드 결정 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100611 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20120323 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120326 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20120402 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120410 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120709 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20120814 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121213 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20130206 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130226 |
|
A045 | Written measure of dismissal of application [lapsed due to lack of payment] |
Free format text: JAPANESE INTERMEDIATE CODE: A045 Effective date: 20130625 |