JP2001274323A - 半導体装置とそれを搭載した半導体モジュール、および半導体装置の製造方法 - Google Patents
半導体装置とそれを搭載した半導体モジュール、および半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 ＴＣＰの組立プロセスを用い、テープコス
ト、バーンインおよび試験コストを低減し、さらに基板
コスト、モジュール実装コストを低減することができる
半導体装置と、それを搭載した半導体モジュールを提供
する。 【解決手段】 ４チップ（１バンク１６ビットタイプ）
搭載型のメモリＴＣＰであって、１つの２層配線層構造
のテープ１と、このテープ１に搭載される４個のチップ
２などから構成され、１組の対向する２辺に共通信号端
子３が配置され、他方の１辺に独立信号端子４が配置さ
れ、２辺の共通信号端子３は共通信号配線によって互い
に電気的に接続されている。さらに、このメモリＴＣＰ
が基板の表面および裏面に搭載されたＤＩＭＭは、長方
形状の基板の長辺の一方の辺に複数の外部端子が形成さ
れ、この外部端子が並ぶ方向に沿ってメモリＴＣＰの独
立信号端子４が並ぶように搭載されている。
ト、バーンインおよび試験コストを低減し、さらに基板
コスト、モジュール実装コストを低減することができる
半導体装置と、それを搭載した半導体モジュールを提供
する。 【解決手段】 ４チップ（１バンク１６ビットタイプ）
搭載型のメモリＴＣＰであって、１つの２層配線層構造
のテープ１と、このテープ１に搭載される４個のチップ
２などから構成され、１組の対向する２辺に共通信号端
子３が配置され、他方の１辺に独立信号端子４が配置さ
れ、２辺の共通信号端子３は共通信号配線によって互い
に電気的に接続されている。さらに、このメモリＴＣＰ
が基板の表面および裏面に搭載されたＤＩＭＭは、長方
形状の基板の長辺の一方の辺に複数の外部端子が形成さ
れ、この外部端子が並ぶ方向に沿ってメモリＴＣＰの独
立信号端子４が並ぶように搭載されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置とそれ
を搭載した半導体モジュール、および半導体モジュール
の製造技術に関し、特に１つのテープに複数のチップを
搭載するテープキャリア型半導体装置（ＴＣＰ：Ｔａｐ
ｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）と、このＴＣＰ
を複数搭載した半導体モジュールに適用して有効な技術
に関する。
を搭載した半導体モジュール、および半導体モジュール
の製造技術に関し、特に１つのテープに複数のチップを
搭載するテープキャリア型半導体装置（ＴＣＰ：Ｔａｐ
ｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）と、このＴＣＰ
を複数搭載した半導体モジュールに適用して有効な技術
に関する。
【０００２】
【従来の技術】たとえば、従来のテープキャリアパッケ
ージ製造技術として、ＤＲＡＭなどのメモリＴＣＰを造
る場合は、リード配線を形成した一連の絶縁テープを用
い、この絶縁テープに個々のメモリチップを順次搭載
し、最終的にメモリチップとリード配線とを１対とした
１チップ内蔵のＴＣＰパッケージがある。
ージ製造技術として、ＤＲＡＭなどのメモリＴＣＰを造
る場合は、リード配線を形成した一連の絶縁テープを用
い、この絶縁テープに個々のメモリチップを順次搭載
し、最終的にメモリチップとリード配線とを１対とした
１チップ内蔵のＴＣＰパッケージがある。
【０００３】このメモリＴＣＰの製造において、たとえ
ば選別工程では、それまでのテープ状で加工されてきた
ものが個片に切断された状態で流れる。たとえば、特開
平６−３７１４１号公報に記載のこのテープ個片は、ア
ウターリードの周辺にテストプローブ用パッドを設ける
ことが必須で、外形サイズはＴＳＯＰ（Ｔｈｉｎ Ｓｍ
ａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）などと比較
して面積で４倍以上を占める。従って、バーンインや試
験用のソケットもＴＳＯＰ用と比較して面積で４倍以上
の大きなものを使っている。さらに、試験を終えたもの
は、最終工程でテープ個片からアウターリード部で切断
され、同時にアウターリードはガルウイング状に成形さ
れ、トレイに収納される。
ば選別工程では、それまでのテープ状で加工されてきた
ものが個片に切断された状態で流れる。たとえば、特開
平６−３７１４１号公報に記載のこのテープ個片は、ア
ウターリードの周辺にテストプローブ用パッドを設ける
ことが必須で、外形サイズはＴＳＯＰ（Ｔｈｉｎ Ｓｍ
ａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）などと比較
して面積で４倍以上を占める。従って、バーンインや試
験用のソケットもＴＳＯＰ用と比較して面積で４倍以上
の大きなものを使っている。さらに、試験を終えたもの
は、最終工程でテープ個片からアウターリード部で切断
され、同時にアウターリードはガルウイング状に成形さ
れ、トレイに収納される。
【０００４】さらに、このメモリＴＣＰを、たとえばメ
モリモジュールとして製品化する際には、モジュール実
装工程において、再び１つ１つトレイからピックアップ
され、複数のメモリＴＣＰが基板上にマウントされ、所
定の容量のメモリモジュールとして完成される。
モリモジュールとして製品化する際には、モジュール実
装工程において、再び１つ１つトレイからピックアップ
され、複数のメモリＴＣＰが基板上にマウントされ、所
定の容量のメモリモジュールとして完成される。
【０００５】
【発明が解決しようとする課題】ところで、前記のよう
なメモリＴＣＰとそれを搭載したメモリモジュールの技
術について、本発明者が検討した結果、以下のようなこ
とが明らかとなった。たとえば、メモリＴＣＰの製造に
おいては、バーンインおよび試験のためのテープ個片が
大きいため、ＴＳＯＰと比較して装着できるソケットサ
イズが大きくなる。このため、バーンインや試験用のボ
ードに付けられるソケット数が大幅に少なくなり、結果
処理数の減少、換言すればコストアップを招いている。
なメモリＴＣＰとそれを搭載したメモリモジュールの技
術について、本発明者が検討した結果、以下のようなこ
とが明らかとなった。たとえば、メモリＴＣＰの製造に
おいては、バーンインおよび試験のためのテープ個片が
大きいため、ＴＳＯＰと比較して装着できるソケットサ
イズが大きくなる。このため、バーンインや試験用のボ
ードに付けられるソケット数が大幅に少なくなり、結果
処理数の減少、換言すればコストアップを招いている。
【０００６】さらに、封止工程まではテープ状態でＴＡ
Ｂ（Ｔａｐｅ ＡｕｔｏｍａｔｅｄＢｏｎｄｉｎｇ）プ
ロセスそのもので流れるものが、選別工程以降は個別に
切断され、メモリモジュール実装工程で再度１つ１つ実
装されている。これは実装コストおよび実装面積の観点
からは不利である。よって、テープのままメモリモジュ
ール工程に供給され、テープからの切り離しと基板への
搭載が同時にできれば、効率良い低コストプロセスの実
現につながると考えられる。
Ｂ（Ｔａｐｅ ＡｕｔｏｍａｔｅｄＢｏｎｄｉｎｇ）プ
ロセスそのもので流れるものが、選別工程以降は個別に
切断され、メモリモジュール実装工程で再度１つ１つ実
装されている。これは実装コストおよび実装面積の観点
からは不利である。よって、テープのままメモリモジュ
ール工程に供給され、テープからの切り離しと基板への
搭載が同時にできれば、効率良い低コストプロセスの実
現につながると考えられる。
【０００７】また、メモリモジュールの例としては、た
とえば特開平４−３５０９６１号公報に記載されるもの
が挙げられ、テープのリード配線を多層とし、絶縁フィ
ルムを介して搭載された複数のチップ間を電気的に接続
したメモリモジュールが提案されている。ところで、こ
の技術は、テープのリード配線とチップをワイヤボンデ
ィングにより接続するものであり、またチップ間に共通
の共通信号用リード配線をモジュールの一辺に引き回す
必要があるため、各共通信号毎に配線層が必要となる。
よって、テープ構造が極めて多層となるので、テープの
設計が難しくなるとともに、コストの面で不利になるこ
とが考えられる。
とえば特開平４−３５０９６１号公報に記載されるもの
が挙げられ、テープのリード配線を多層とし、絶縁フィ
ルムを介して搭載された複数のチップ間を電気的に接続
したメモリモジュールが提案されている。ところで、こ
の技術は、テープのリード配線とチップをワイヤボンデ
ィングにより接続するものであり、またチップ間に共通
の共通信号用リード配線をモジュールの一辺に引き回す
必要があるため、各共通信号毎に配線層が必要となる。
よって、テープ構造が極めて多層となるので、テープの
設計が難しくなるとともに、コストの面で不利になるこ
とが考えられる。
【０００８】そこで、本発明の目的は、ＴＣＰの組立プ
ロセスを用い、テープの設計を簡素化し、かつバーンイ
ンおよび試験における同時処理数を増加することによっ
て、テープコストを低減するとともに、バーンインおよ
び試験コストを低減することができる半導体装置、さら
に複数の半導体装置を搭載し、基板の設計を簡素化し、
かつモジュール実装を効率良く行うことによって、基板
コストを低減するとともに、モジュール実装コストを低
減することができる半導体モジュールを提供するもので
ある。
ロセスを用い、テープの設計を簡素化し、かつバーンイ
ンおよび試験における同時処理数を増加することによっ
て、テープコストを低減するとともに、バーンインおよ
び試験コストを低減することができる半導体装置、さら
に複数の半導体装置を搭載し、基板の設計を簡素化し、
かつモジュール実装を効率良く行うことによって、基板
コストを低減するとともに、モジュール実装コストを低
減することができる半導体モジュールを提供するもので
ある。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１１】すなわち、本発明による第１の半導体装置
は、基本的なマルチチップＴＣＰの構造として、１つの
テープに複数のチップを搭載するテープキャリア型半導
体装置であって、１組の対向する２辺に共通信号端子を
配置し、他方の１辺に独立信号端子を配置し、前記２辺
の共通信号端子は共通信号配線によって互いに電気的に
接続されているものである。
は、基本的なマルチチップＴＣＰの構造として、１つの
テープに複数のチップを搭載するテープキャリア型半導
体装置であって、１組の対向する２辺に共通信号端子を
配置し、他方の１辺に独立信号端子を配置し、前記２辺
の共通信号端子は共通信号配線によって互いに電気的に
接続されているものである。
【００１２】また、本発明による第２の半導体装置は、
２分割可能なマルチチップＴＣＰの構造として、１つの
テープに複数のチップを搭載するテープキャリア型半導
体装置であって、１組の対向する２辺に共通信号端子を
配置し、他方の１辺に独立信号端子を配置し、前記１組
の対向する２辺に配置された共通信号端子は左右ミラー
対称に配置されているものである。さらに、前記テープ
を中央から切断することによって、２つのミラー対称テ
ープキャリア型半導体装置となるものである。
２分割可能なマルチチップＴＣＰの構造として、１つの
テープに複数のチップを搭載するテープキャリア型半導
体装置であって、１組の対向する２辺に共通信号端子を
配置し、他方の１辺に独立信号端子を配置し、前記１組
の対向する２辺に配置された共通信号端子は左右ミラー
対称に配置されているものである。さらに、前記テープ
を中央から切断することによって、２つのミラー対称テ
ープキャリア型半導体装置となるものである。
【００１３】さらに、本発明による第３の半導体装置
は、リード型のマルチチップＴＣＰの構造として、１つ
のテープに複数のチップを搭載するテープキャリア型半
導体装置であって、１組の対向する２辺に共通信号端子
を配置し、他方の１辺に独立信号端子を配置し、さらに
前記共通信号端子および前記独立信号端子に連続して延
び、かつ前記テープから突出するリードを有し、前記２
辺の共通信号端子は共通信号配線によって互いに電気的
に接続されているものである。さらに、前記独立信号端
子のリードに対向する他辺に、搭載されたチップとは電
気的に接続しない複数の支持リードを有するものであ
る。
は、リード型のマルチチップＴＣＰの構造として、１つ
のテープに複数のチップを搭載するテープキャリア型半
導体装置であって、１組の対向する２辺に共通信号端子
を配置し、他方の１辺に独立信号端子を配置し、さらに
前記共通信号端子および前記独立信号端子に連続して延
び、かつ前記テープから突出するリードを有し、前記２
辺の共通信号端子は共通信号配線によって互いに電気的
に接続されているものである。さらに、前記独立信号端
子のリードに対向する他辺に、搭載されたチップとは電
気的に接続しない複数の支持リードを有するものであ
る。
【００１４】さらに、本発明による第４の半導体装置
は、積層可能なマルチチップＴＣＰの構造として、１つ
のテープに複数のチップを搭載するテープキャリア型半
導体装置であって、１組の対向する２辺に共通信号端子
を配置し、他方の１辺に第１の独立信号端子、および前
記テープに搭載されているチップとは電気的に接続され
ていない第２の独立信号端子を配置した半導体装置を積
層し、上段の第１の独立信号端子と下段の第２の独立信
号端子が接続され、上段の第２の独立信号端子と下段の
第１の独立信号端子が接続されているものである。さら
に、前記積層された半導体装置はテープ・オン・テープ
構造、リード・オン・テープ構造、あるいはリード・オ
ン・リード構造で積層されているものである。
は、積層可能なマルチチップＴＣＰの構造として、１つ
のテープに複数のチップを搭載するテープキャリア型半
導体装置であって、１組の対向する２辺に共通信号端子
を配置し、他方の１辺に第１の独立信号端子、および前
記テープに搭載されているチップとは電気的に接続され
ていない第２の独立信号端子を配置した半導体装置を積
層し、上段の第１の独立信号端子と下段の第２の独立信
号端子が接続され、上段の第２の独立信号端子と下段の
第１の独立信号端子が接続されているものである。さら
に、前記積層された半導体装置はテープ・オン・テープ
構造、リード・オン・テープ構造、あるいはリード・オ
ン・リード構造で積層されているものである。
【００１５】また、前記第１、第２、第３、第４の半導
体装置の構造において、前記チップのパッドは、前記共
通信号配線に接続されるパッドが前記独立信号端子から
遠いところに配置され、独立信号配線に接続されるパッ
ドが前記独立信号端子の近くに配置されているものであ
る。さらに、前記テープに形成された前記共通信号配線
と独立信号配線は同一面にあり、互いに交差しないもの
である。
体装置の構造において、前記チップのパッドは、前記共
通信号配線に接続されるパッドが前記独立信号端子から
遠いところに配置され、独立信号配線に接続されるパッ
ドが前記独立信号端子の近くに配置されているものであ
る。さらに、前記テープに形成された前記共通信号配線
と独立信号配線は同一面にあり、互いに交差しないもの
である。
【００１６】また、前記テープは１層テープ、あるいは
２層テープであり、前記２層テープは、前記共通信号配
線と独立信号配線がある面の反対面に接地電位プレーン
パターンおよび電源電位プレーンパターンがその大部分
に形成されているものである。さらに、前記チップの主
面と前記２層テープの信号配線間には絶縁材が介在され
ているものである。
２層テープであり、前記２層テープは、前記共通信号配
線と独立信号配線がある面の反対面に接地電位プレーン
パターンおよび電源電位プレーンパターンがその大部分
に形成されているものである。さらに、前記チップの主
面と前記２層テープの信号配線間には絶縁材が介在され
ているものである。
【００１７】さらに、前記テープにチップ部品が搭載さ
れているものである。また、前記テープの一面に前記チ
ップを取り囲むように配置された枠を有し、前記枠は熱
放散性の良いプラスチックまたは金属からなるものであ
る。また、前記チップに固着された金属板を有するもの
である。
れているものである。また、前記テープの一面に前記チ
ップを取り囲むように配置された枠を有し、前記枠は熱
放散性の良いプラスチックまたは金属からなるものであ
る。また、前記チップに固着された金属板を有するもの
である。
【００１８】また、前記テープに認識マークパターンを
有するものである。さらに、前記テープにピン表示用イ
ンデックスを有するものである。
有するものである。さらに、前記テープにピン表示用イ
ンデックスを有するものである。
【００１９】さらに、前記他方の１辺には、前記独立信
号端子と、前記テープに搭載されているチップとは電気
的に接続されていない他の独立信号端子を配置している
ものである。
号端子と、前記テープに搭載されているチップとは電気
的に接続されていない他の独立信号端子を配置している
ものである。
【００２０】また、本発明による第１の半導体モジュー
ルは、長方形状の基板の長辺の一方の辺に複数の外部端
子が形成されており、複数の前記第１の半導体装置を搭
載した半導体モジュールであって、前記外部端子が並ぶ
方向に沿って独立信号端子が並ぶように搭載しているも
のである。さらに、４チップ搭載の前記第１の半導体装
置と、２チップ搭載の前記第２の半導体装置とが混載さ
れているものである。
ルは、長方形状の基板の長辺の一方の辺に複数の外部端
子が形成されており、複数の前記第１の半導体装置を搭
載した半導体モジュールであって、前記外部端子が並ぶ
方向に沿って独立信号端子が並ぶように搭載しているも
のである。さらに、４チップ搭載の前記第１の半導体装
置と、２チップ搭載の前記第２の半導体装置とが混載さ
れているものである。
【００２１】さらに、本発明による第２の半導体モジュ
ールは、長方形状の基板の長辺の一方の辺に複数の外部
端子が形成されており、複数の前記第３の半導体装置を
搭載した半導体モジュールであって、前記外部端子が並
ぶ方向に沿って独立信号端子が並ぶように搭載している
ものである。さらに、４チップ搭載の前記第１の半導体
装置と、２チップ搭載の前記第２の半導体装置とが混載
されているものである。
ールは、長方形状の基板の長辺の一方の辺に複数の外部
端子が形成されており、複数の前記第３の半導体装置を
搭載した半導体モジュールであって、前記外部端子が並
ぶ方向に沿って独立信号端子が並ぶように搭載している
ものである。さらに、４チップ搭載の前記第１の半導体
装置と、２チップ搭載の前記第２の半導体装置とが混載
されているものである。
【００２２】さらに、本発明による第３の半導体モジュ
ールは、長方形状の基板の長辺の一方の辺に複数の外部
端子が形成されており、複数の前記第４の半導体装置を
搭載した半導体モジュールであって、前記外部端子が並
ぶ方向に沿って独立信号端子が並ぶように搭載している
ものである。さらに、前記複数の半導体装置はテープ・
オン・テープ構造、リード・オン・テープ構造、リード
・オン・リード構造、あるいはリード・オン・ボード構
造で積層され、前記リード・オン・ボード構造は下段の
半導体装置のリードを上段の半導体装置のリードが跨い
で実装し、前記上段の半導体装置のリードの方が長いも
のである。また、４チップ搭載の前記第１の半導体装置
と、２チップ搭載の前記第２の半導体装置とが混載され
ているものである。
ールは、長方形状の基板の長辺の一方の辺に複数の外部
端子が形成されており、複数の前記第４の半導体装置を
搭載した半導体モジュールであって、前記外部端子が並
ぶ方向に沿って独立信号端子が並ぶように搭載している
ものである。さらに、前記複数の半導体装置はテープ・
オン・テープ構造、リード・オン・テープ構造、リード
・オン・リード構造、あるいはリード・オン・ボード構
造で積層され、前記リード・オン・ボード構造は下段の
半導体装置のリードを上段の半導体装置のリードが跨い
で実装し、前記上段の半導体装置のリードの方が長いも
のである。また、４チップ搭載の前記第１の半導体装置
と、２チップ搭載の前記第２の半導体装置とが混載され
ているものである。
【００２３】また、前記第１、第２、第３の半導体モジ
ュールの構造において、前記外部端子と前記複数の半導
体装置との間に、樹脂封止型半導体装置が搭載されてい
るものである。さらに、前記基板の搭載面とチップ主面
とが対向するように実装されているものである。
ュールの構造において、前記外部端子と前記複数の半導
体装置との間に、樹脂封止型半導体装置が搭載されてい
るものである。さらに、前記基板の搭載面とチップ主面
とが対向するように実装されているものである。
【００２４】また、本発明のよる半導体モジュールの製
造方法は、テープキャリア型半導体装置の組立プロセス
のテープ切断工程において、複数のチップおきに共通信
号端子が形成されている一連のテープを、前記共通信号
端子が互いに２分されるようにほぼ中心線に沿って切断
して複数チップ搭載のテープキャリア型半導体装置を完
成するものである。さらに、前記共通信号端子のない部
分で前記複数チップ搭載のテープキャリア型半導体装置
を２分割するものである。また、前記複数チップ搭載の
テープキャリア型半導体装置を完成する際に４チップ毎
に切断し、さらに前記共通信号端子のない部分で２チッ
プ単位に切断するものである。
造方法は、テープキャリア型半導体装置の組立プロセス
のテープ切断工程において、複数のチップおきに共通信
号端子が形成されている一連のテープを、前記共通信号
端子が互いに２分されるようにほぼ中心線に沿って切断
して複数チップ搭載のテープキャリア型半導体装置を完
成するものである。さらに、前記共通信号端子のない部
分で前記複数チップ搭載のテープキャリア型半導体装置
を２分割するものである。また、前記複数チップ搭載の
テープキャリア型半導体装置を完成する際に４チップ毎
に切断し、さらに前記共通信号端子のない部分で２チッ
プ単位に切断するものである。
【００２５】よって、本発明によれば、基本的なマルチ
チップＴＣＰの構造としての第１の半導体装置、２分割
可能なマルチチップＴＣＰの構造としての第２の半導体
装置、リード型のマルチチップＴＣＰの構造としての第
３の半導体装置、および積層可能なマルチチップＴＣＰ
の構造としての第４の半導体装置を製造することがで
き、さらにこれらの半導体装置を組み合わせ、第１の半
導体装置（第２の半導体装置を混載）を搭載した第１の
半導体モジュール、第３の半導体装置（第１の半導体装
置、第２の半導体装置を混載）を搭載した第２の半導体
モジュール、および第４の半導体装置（第１の半導体装
置、第２の半導体装置を混載）を搭載した第３の半導体
モジュールを製造することができる。
チップＴＣＰの構造としての第１の半導体装置、２分割
可能なマルチチップＴＣＰの構造としての第２の半導体
装置、リード型のマルチチップＴＣＰの構造としての第
３の半導体装置、および積層可能なマルチチップＴＣＰ
の構造としての第４の半導体装置を製造することがで
き、さらにこれらの半導体装置を組み合わせ、第１の半
導体装置（第２の半導体装置を混載）を搭載した第１の
半導体モジュール、第３の半導体装置（第１の半導体装
置、第２の半導体装置を混載）を搭載した第２の半導体
モジュール、および第４の半導体装置（第１の半導体装
置、第２の半導体装置を混載）を搭載した第３の半導体
モジュールを製造することができる。
【００２６】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一部材には同一の符号を付
し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一部材には同一の符号を付
し、その繰り返しの説明は省略する。
【００２７】図１は本発明の一実施の形態の半導体装置
とそれを搭載した半導体モジュールとの関係を示すブロ
ック図、図２および図３は本実施の形態の半導体装置を
示す平面図および断面図、図４は２層テープを示す表面
および裏面パターン図、図５はチップの主面を示す平面
図、図６〜図１４は半導体装置の変形例を示す説明図、
図１５は本実施の形態の半導体装置を搭載した半導体モ
ジュールを示す平面図および裏面図、図１６〜図２４は
半導体モジュールの変形例を示す説明図、図２５および
図２６は半導体装置と、それを搭載した半導体モジュー
ルの製造プロセスを示すフロー図である。
とそれを搭載した半導体モジュールとの関係を示すブロ
ック図、図２および図３は本実施の形態の半導体装置を
示す平面図および断面図、図４は２層テープを示す表面
および裏面パターン図、図５はチップの主面を示す平面
図、図６〜図１４は半導体装置の変形例を示す説明図、
図１５は本実施の形態の半導体装置を搭載した半導体モ
ジュールを示す平面図および裏面図、図１６〜図２４は
半導体モジュールの変形例を示す説明図、図２５および
図２６は半導体装置と、それを搭載した半導体モジュー
ルの製造プロセスを示すフロー図である。
【００２８】まず、図１により、本実施の形態の半導体
装置とそれを搭載した半導体モジュールとの関係の一例
を説明する。図１に示す半導体モジュールは、たとえば
６４ビット２バンクのアンバッファードＤＩＭＭ（Ｄｕ
ａｌ Ｉｎ−ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）
であり、ＡやＢなどの４チップの纏まり、すなわちＡ：
１バンク１６ビットタイプ、Ｂ：２バンク８ビットタイ
プ、で構成することができる。また、同様に２チップの
纏まりでは１バンク８ビットタイプや２バンク４ビット
タイプ、あるいは８チップの纏まりでは１バンク３２ビ
ットタイプや２バンク１６ビットタイプ、でも構成する
ことが可能である。この図１を構成するこれらのチップ
の纏まり部分は、１つの半導体モジュールとして形成す
ることができる。それらのうち、以下においては、主に
４チップのマルチチップモジュールの１バンク１６ビッ
トタイプを例に、その特徴を説明する。
装置とそれを搭載した半導体モジュールとの関係の一例
を説明する。図１に示す半導体モジュールは、たとえば
６４ビット２バンクのアンバッファードＤＩＭＭ（Ｄｕ
ａｌ Ｉｎ−ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）
であり、ＡやＢなどの４チップの纏まり、すなわちＡ：
１バンク１６ビットタイプ、Ｂ：２バンク８ビットタイ
プ、で構成することができる。また、同様に２チップの
纏まりでは１バンク８ビットタイプや２バンク４ビット
タイプ、あるいは８チップの纏まりでは１バンク３２ビ
ットタイプや２バンク１６ビットタイプ、でも構成する
ことが可能である。この図１を構成するこれらのチップ
の纏まり部分は、１つの半導体モジュールとして形成す
ることができる。それらのうち、以下においては、主に
４チップのマルチチップモジュールの１バンク１６ビッ
トタイプを例に、その特徴を説明する。
【００２９】図１において、Ｄ０〜Ｄ３１は各チップを
表し、クロックイネーブル信号ＣＫＥ１がＣＫＥとして
チップＤ１６〜Ｄ３１に、クロックイネーブル信号ＣＫ
Ｅ０がＣＫＥとしてチップＤ０〜Ｄ１６に、アドレス信
号Ａ０〜Ａ１３がチップＤ０〜Ｄ３１に、ロウアドレス
ストローブ信号／ＲＡＳがチップＤ６〜Ｄ３１に、カラ
ムアドレスストローブ信号／ＣＡＳがチップＤ０〜Ｄ３
１に、ライトイネーブル信号／ＷＥがチップＤ０〜Ｄ３
１に、電源電位ＶｄｄがチップＤ０〜Ｄ３１に、接地電
位ＶｓｓがチップＤ０〜Ｄ３１にそれぞれ供給される。
また、チップセレクト信号／Ｓ０はチップＤ０〜Ｄ３，
Ｄ８〜Ｄ１１に、チップセレクト信号／Ｓ１はチップＤ
１６〜Ｄ１９，Ｄ２４〜Ｄ２７に、チップセレクト信号
／Ｓ２はチップＤ４〜Ｄ７，Ｄ１２〜Ｄ１５に、チップ
セレクト信号／Ｓ３はチップＤ２０〜Ｄ２３，Ｄ２８〜
Ｄ３１にそれぞれ供給される。
表し、クロックイネーブル信号ＣＫＥ１がＣＫＥとして
チップＤ１６〜Ｄ３１に、クロックイネーブル信号ＣＫ
Ｅ０がＣＫＥとしてチップＤ０〜Ｄ１６に、アドレス信
号Ａ０〜Ａ１３がチップＤ０〜Ｄ３１に、ロウアドレス
ストローブ信号／ＲＡＳがチップＤ６〜Ｄ３１に、カラ
ムアドレスストローブ信号／ＣＡＳがチップＤ０〜Ｄ３
１に、ライトイネーブル信号／ＷＥがチップＤ０〜Ｄ３
１に、電源電位ＶｄｄがチップＤ０〜Ｄ３１に、接地電
位ＶｓｓがチップＤ０〜Ｄ３１にそれぞれ供給される。
また、チップセレクト信号／Ｓ０はチップＤ０〜Ｄ３，
Ｄ８〜Ｄ１１に、チップセレクト信号／Ｓ１はチップＤ
１６〜Ｄ１９，Ｄ２４〜Ｄ２７に、チップセレクト信号
／Ｓ２はチップＤ４〜Ｄ７，Ｄ１２〜Ｄ１５に、チップ
セレクト信号／Ｓ３はチップＤ２０〜Ｄ２３，Ｄ２８〜
Ｄ３１にそれぞれ供給される。
【００３０】さらに、入出力データＤＱ０〜ＤＱ３はチ
ップＤ０，Ｄ１６、入出力データＤＱ４〜ＤＱ７はチッ
プＤ１，Ｄ１７、入出力データＤＱ８〜ＤＱ１１はチッ
プＤ２，Ｄ１８、入出力データＤＱ１２〜ＤＱ１５はチ
ップＤ３，Ｄ１９、入出力データＤＱ１６〜ＤＱ１９は
チップＤ４，Ｄ２０、入出力データＤＱ２０〜ＤＱ２３
はチップＤ５，Ｄ２１、入出力データＤＱ２４〜ＤＱ２
７はチップＤ６，Ｄ２２、入出力データＤＱ２８〜ＤＱ
３１はチップＤ７，Ｄ２３、入出力データＤＱ３２〜Ｄ
Ｑ３５はチップＤ８，Ｄ２４、入出力データＤＱ３６〜
ＤＱ３９はチップＤ９，Ｄ２５、入出力データＤＱ４０
〜ＤＱ４３はチップＤ１０，Ｄ２６、入出力データＤＱ
４４〜ＤＱ４７はチップＤ１１，Ｄ２７、入出力データ
ＤＱ４８〜ＤＱ５１はチップＤ１２，Ｄ２８、入出力デ
ータＤＱ５２〜ＤＱ５５はチップＤ１３，Ｄ２９、入出
力データＤＱ５６〜ＤＱ５９はチップＤ１４，Ｄ３０、
入出力データＤＱ６０〜ＤＱ６３はチップＤ１５，Ｄ３
１のそれぞれ入出力データとなる。
ップＤ０，Ｄ１６、入出力データＤＱ４〜ＤＱ７はチッ
プＤ１，Ｄ１７、入出力データＤＱ８〜ＤＱ１１はチッ
プＤ２，Ｄ１８、入出力データＤＱ１２〜ＤＱ１５はチ
ップＤ３，Ｄ１９、入出力データＤＱ１６〜ＤＱ１９は
チップＤ４，Ｄ２０、入出力データＤＱ２０〜ＤＱ２３
はチップＤ５，Ｄ２１、入出力データＤＱ２４〜ＤＱ２
７はチップＤ６，Ｄ２２、入出力データＤＱ２８〜ＤＱ
３１はチップＤ７，Ｄ２３、入出力データＤＱ３２〜Ｄ
Ｑ３５はチップＤ８，Ｄ２４、入出力データＤＱ３６〜
ＤＱ３９はチップＤ９，Ｄ２５、入出力データＤＱ４０
〜ＤＱ４３はチップＤ１０，Ｄ２６、入出力データＤＱ
４４〜ＤＱ４７はチップＤ１１，Ｄ２７、入出力データ
ＤＱ４８〜ＤＱ５１はチップＤ１２，Ｄ２８、入出力デ
ータＤＱ５２〜ＤＱ５５はチップＤ１３，Ｄ２９、入出
力データＤＱ５６〜ＤＱ５９はチップＤ１４，Ｄ３０、
入出力データＤＱ６０〜ＤＱ６３はチップＤ１５，Ｄ３
１のそれぞれ入出力データとなる。
【００３１】また、データマスク信号ＤＱＭ０はチップ
Ｄ０，Ｄ１，Ｄ１６，Ｄ１７、データマスク信号ＤＱＭ
１はチップＤ２，Ｄ３，Ｄ１８，Ｄ１９、データマスク
信号ＤＱＭ２はチップＤ４，Ｄ５，Ｄ２０，Ｄ２１、デ
ータマスク信号ＤＱＭ３はチップＤ６，Ｄ７，Ｄ２２，
Ｄ２３、データマスク信号ＤＱＭ４はチップＤ８，Ｄ
９，Ｄ２４，Ｄ２５、データマスク信号ＤＱＭ５はチッ
プＤ１０，Ｄ１１，Ｄ２６，Ｄ２７、データマスク信号
ＤＱＭ６はチップＤ１２，Ｄ１３，Ｄ２８，Ｄ２９、デ
ータマスク信号ＤＱＭ７はチップＤ１４，Ｄ１５，Ｄ３
０，Ｄ３１のそれぞれ信号となる。
Ｄ０，Ｄ１，Ｄ１６，Ｄ１７、データマスク信号ＤＱＭ
１はチップＤ２，Ｄ３，Ｄ１８，Ｄ１９、データマスク
信号ＤＱＭ２はチップＤ４，Ｄ５，Ｄ２０，Ｄ２１、デ
ータマスク信号ＤＱＭ３はチップＤ６，Ｄ７，Ｄ２２，
Ｄ２３、データマスク信号ＤＱＭ４はチップＤ８，Ｄ
９，Ｄ２４，Ｄ２５、データマスク信号ＤＱＭ５はチッ
プＤ１０，Ｄ１１，Ｄ２６，Ｄ２７、データマスク信号
ＤＱＭ６はチップＤ１２，Ｄ１３，Ｄ２８，Ｄ２９、デ
ータマスク信号ＤＱＭ７はチップＤ１４，Ｄ１５，Ｄ３
０，Ｄ３１のそれぞれ信号となる。
【００３２】次に、図２（平面図）および図３（図２の
Ｘ−Ｘ’切断断面図）により、本実施の形態の半導体装
置の構成の一例を説明する。本実施の形態の半導体装置
は、前記図１に示す４チップ（１バンク１６ビットタイ
プ）で、１つのテープに複数のチップを搭載するメモリ
ＴＣＰであって、１つの２層配線層構造のテープ１と、
このテープ１に搭載される４個のチップ２などから構成
され、１組の対向する２辺に共通信号端子３が配置さ
れ、他方の１辺に独立信号端子４が配置され、２辺の共
通信号端子３は共通信号配線によって互いに電気的に接
続されている。
Ｘ−Ｘ’切断断面図）により、本実施の形態の半導体装
置の構成の一例を説明する。本実施の形態の半導体装置
は、前記図１に示す４チップ（１バンク１６ビットタイ
プ）で、１つのテープに複数のチップを搭載するメモリ
ＴＣＰであって、１つの２層配線層構造のテープ１と、
このテープ１に搭載される４個のチップ２などから構成
され、１組の対向する２辺に共通信号端子３が配置さ
れ、他方の１辺に独立信号端子４が配置され、２辺の共
通信号端子３は共通信号配線によって互いに電気的に接
続されている。
【００３３】テープ１は、たとえば絶縁基材５の表面お
よび裏面に配線パターン６，７が形成された２層テープ
からなり、たとえば図４（ａ：表面、ｂ：裏面）に示す
ように、表面に共通信号配線８と独立信号配線９の配線
パターンが同一面に互いに交差することなく形成され、
裏面には接地電位プレーンパターン１０および電源電位
プレーンパターン１１が形成され、電気的な導通が必要
な表面の配線パターンと裏面のプレーンパターンや、共
通信号端子３および独立信号端子４の表面と裏面間はス
ルーホール（ビアホール＆ランド）１２により接続され
ている。このテープ１は、一例として、たとえば絶縁基
材５がポリイミド樹脂などのテープ部材からなり、配線
パターン６，７が銅箔などの金属薄膜からなり、また表
面および裏面の配線パターン上には、チップ主面との短
絡防止用あるいは外部環境からの保護用にポリイミド樹
脂などの絶縁コート材１３，１４が被着されている。
よび裏面に配線パターン６，７が形成された２層テープ
からなり、たとえば図４（ａ：表面、ｂ：裏面）に示す
ように、表面に共通信号配線８と独立信号配線９の配線
パターンが同一面に互いに交差することなく形成され、
裏面には接地電位プレーンパターン１０および電源電位
プレーンパターン１１が形成され、電気的な導通が必要
な表面の配線パターンと裏面のプレーンパターンや、共
通信号端子３および独立信号端子４の表面と裏面間はス
ルーホール（ビアホール＆ランド）１２により接続され
ている。このテープ１は、一例として、たとえば絶縁基
材５がポリイミド樹脂などのテープ部材からなり、配線
パターン６，７が銅箔などの金属薄膜からなり、また表
面および裏面の配線パターン上には、チップ主面との短
絡防止用あるいは外部環境からの保護用にポリイミド樹
脂などの絶縁コート材１３，１４が被着されている。
【００３４】このテープ１は、平面形状が略長方形から
なり、短辺の対向する２辺（図２においては両サイド）
の表面および裏面に共通信号端子３が配置され、長辺の
１辺（図２においては下方）の表面および裏面に独立信
号端子４が配置され、表面において、２辺の共通信号端
子３間は長辺方向に延びる各共通信号配線８によって各
チップ２に跨って共通に接続され、１辺の独立信号端子
４は各独立信号配線９によって各チップ２毎に独立に接
続されている。また、このテープ１には、各チップ２の
搭載位置に対応して４個の開口部１５が設けられてお
り、各開口部１５を介して各チップ２とテープ１のイン
ナーリード１６とが接続されるようになっている。この
インナーリード１６の部分は、一例として、たとえば銅
箔に金メッキが施されている。また、共通信号端子３お
よび独立信号端子４はアウターリード１７となる。
なり、短辺の対向する２辺（図２においては両サイド）
の表面および裏面に共通信号端子３が配置され、長辺の
１辺（図２においては下方）の表面および裏面に独立信
号端子４が配置され、表面において、２辺の共通信号端
子３間は長辺方向に延びる各共通信号配線８によって各
チップ２に跨って共通に接続され、１辺の独立信号端子
４は各独立信号配線９によって各チップ２毎に独立に接
続されている。また、このテープ１には、各チップ２の
搭載位置に対応して４個の開口部１５が設けられてお
り、各開口部１５を介して各チップ２とテープ１のイン
ナーリード１６とが接続されるようになっている。この
インナーリード１６の部分は、一例として、たとえば銅
箔に金メッキが施されている。また、共通信号端子３お
よび独立信号端子４はアウターリード１７となる。
【００３５】共通信号端子３としては、アドレス信号Ａ
０〜Ａ１３、チップセレクト信号／ＣＳ、ロウアドレス
ストローブ信号／ＲＡＳ、カラムアドレスストローブ信
号／ＣＡＳ、ライトイネーブル信号／ＷＥ、クロックイ
ネーブル信号ＣＫＥ、クロック信号ＣＬＫなどを入力す
るための端子と、接地電位Ｖｓｓ、電源電位Ｖｄｄなど
を供給するための端子がある。独立信号端子４には、入
出力データＤＱ、データマスク信号ＤＱＭなどを入出力
するための端子がある。
０〜Ａ１３、チップセレクト信号／ＣＳ、ロウアドレス
ストローブ信号／ＲＡＳ、カラムアドレスストローブ信
号／ＣＡＳ、ライトイネーブル信号／ＷＥ、クロックイ
ネーブル信号ＣＫＥ、クロック信号ＣＬＫなどを入力す
るための端子と、接地電位Ｖｓｓ、電源電位Ｖｄｄなど
を供給するための端子がある。独立信号端子４には、入
出力データＤＱ、データマスク信号ＤＱＭなどを入出力
するための端子がある。
【００３６】また、このテープ１は、共通信号端子３お
よび独立信号端子４が長辺方向の切断線１８に対して左
右ミラー対称に配置されている。すなわち、共通信号端
子３は、短辺の対向する２辺に同じ並びで同じ間隔で配
置され、また独立信号端子４は長辺の左右で同じ間隔で
配置され、これによってテープ１を切断線１８で切断す
ることによって、２個ずつのチップ２が搭載される２つ
のメモリＴＣＰを製造することが可能な構造となってい
る。
よび独立信号端子４が長辺方向の切断線１８に対して左
右ミラー対称に配置されている。すなわち、共通信号端
子３は、短辺の対向する２辺に同じ並びで同じ間隔で配
置され、また独立信号端子４は長辺の左右で同じ間隔で
配置され、これによってテープ１を切断線１８で切断す
ることによって、２個ずつのチップ２が搭載される２つ
のメモリＴＣＰを製造することが可能な構造となってい
る。
【００３７】各チップ２はそれぞれ、たとえばＤＲＡＭ
などのメモリチップからなり、内部にメモリ回路が形成
され、このメモリ回路の電極を外部に引き出すためのパ
ッド１９が主面上、たとえば図５に示すように長辺方向
に沿って中央部に一列で配置されている、いわゆるセン
ターパッド構造となっている。各チップ２の一列配列の
パッド１９は、テープ１の共通信号配線８に接続される
共通信号用パッドが独立信号端子４から遠いところに配
置され、独立信号配線９に接続される独立信号用パッド
が独立信号端子４の近くに配置されている。
などのメモリチップからなり、内部にメモリ回路が形成
され、このメモリ回路の電極を外部に引き出すためのパ
ッド１９が主面上、たとえば図５に示すように長辺方向
に沿って中央部に一列で配置されている、いわゆるセン
ターパッド構造となっている。各チップ２の一列配列の
パッド１９は、テープ１の共通信号配線８に接続される
共通信号用パッドが独立信号端子４から遠いところに配
置され、独立信号配線９に接続される独立信号用パッド
が独立信号端子４の近くに配置されている。
【００３８】以上のように構成されるメモリＴＣＰにお
いて、テープ１と各チップ２との電気的な接続は、チッ
プ２の主面がテープ１のインナーリード１６の配線層側
になるように搭載され、テープ１上の長辺方向に延びる
各共通信号配線８の各チップ２に対応するインナーリー
ド１６と各チップ２のパッド１９とがそれぞれ接続さ
れ、これによって各チップ２から２辺の共通信号端子３
まで電気的に接続され、またテープ１上の各独立信号配
線４の各チップ２に対応するインナーリード１６と各チ
ップ２のパッド１９とがそれぞれ接続され、これによっ
て各チップ２から１辺の独立信号端子４まで電気的に接
続される。このテープ１と各チップ２との接続後は、チ
ップ２上のパッド１９とテープ１上のインナーリード１
６との接続部分などの電気的な露出部分が、一例とし
て、たとえばエポキシ樹脂などの封止レジン２０でポッ
ティングされて封止される。
いて、テープ１と各チップ２との電気的な接続は、チッ
プ２の主面がテープ１のインナーリード１６の配線層側
になるように搭載され、テープ１上の長辺方向に延びる
各共通信号配線８の各チップ２に対応するインナーリー
ド１６と各チップ２のパッド１９とがそれぞれ接続さ
れ、これによって各チップ２から２辺の共通信号端子３
まで電気的に接続され、またテープ１上の各独立信号配
線４の各チップ２に対応するインナーリード１６と各チ
ップ２のパッド１９とがそれぞれ接続され、これによっ
て各チップ２から１辺の独立信号端子４まで電気的に接
続される。このテープ１と各チップ２との接続後は、チ
ップ２上のパッド１９とテープ１上のインナーリード１
６との接続部分などの電気的な露出部分が、一例とし
て、たとえばエポキシ樹脂などの封止レジン２０でポッ
ティングされて封止される。
【００３９】前記のようなメモリＴＣＰにおいては、後
に図２５で説明するが、ＴＣＰの組立プロセスのテープ
切断工程で、テープリールなどに巻かれ、４チップおき
に共通信号端子３が形成されている一連のテープを、共
通信号端子３が互いに２分されるように切断することに
よって、テープ１に４個のチップ２を搭載した４チップ
搭載のメモリＴＣＰを製造することができ、さらに共通
信号端子３のない切断線１８で２つに切断することによ
って、それぞれに２個のチップ２を搭載した２チップ搭
載のメモリＴＣＰを製造することが可能である。
に図２５で説明するが、ＴＣＰの組立プロセスのテープ
切断工程で、テープリールなどに巻かれ、４チップおき
に共通信号端子３が形成されている一連のテープを、共
通信号端子３が互いに２分されるように切断することに
よって、テープ１に４個のチップ２を搭載した４チップ
搭載のメモリＴＣＰを製造することができ、さらに共通
信号端子３のない切断線１８で２つに切断することによ
って、それぞれに２個のチップ２を搭載した２チップ搭
載のメモリＴＣＰを製造することが可能である。
【００４０】また、前記のようなメモリＴＣＰに対し
て、たとえば図６〜図１４に示すような変形例が考えら
れる。図６〜図１４に基づいて順に説明する。
て、たとえば図６〜図１４に示すような変形例が考えら
れる。図６〜図１４に基づいて順に説明する。
【００４１】図６は、テープ２１のインナーリード１６
の配線層がチップ２の主面から遠くなるようにボンディ
ングする場合の構造を示すメモリＴＣＰの断面図であ
る。この構造においては、各チップ２の各パッド１９上
には、一例として、たとえば金ボールなどのバンプ２２
が被着され、そしてテープ２１の表面側にチップ２の主
面側が搭載され、テープ２１の裏面側配線層のインナー
リード１６と各チップ２上のバンプ２２とがそれぞれ接
続され、これによって各チップ２から共通信号端子３お
よび独立信号端子４まで電気的に接続される。このテー
プ２１と各チップ２との接続後は、同様に、チップ２上
のバンプ２２とテープ２１上のインナーリード１６との
接続部分などの電気的な露出部分が封止レジン２０でポ
ッティングされて封止される。
の配線層がチップ２の主面から遠くなるようにボンディ
ングする場合の構造を示すメモリＴＣＰの断面図であ
る。この構造においては、各チップ２の各パッド１９上
には、一例として、たとえば金ボールなどのバンプ２２
が被着され、そしてテープ２１の表面側にチップ２の主
面側が搭載され、テープ２１の裏面側配線層のインナー
リード１６と各チップ２上のバンプ２２とがそれぞれ接
続され、これによって各チップ２から共通信号端子３お
よび独立信号端子４まで電気的に接続される。このテー
プ２１と各チップ２との接続後は、同様に、チップ２上
のバンプ２２とテープ２１上のインナーリード１６との
接続部分などの電気的な露出部分が封止レジン２０でポ
ッティングされて封止される。
【００４２】図７は、２層のテープ２３を用い、メモリ
ＴＣＰを積層する場合の構造を示すメモリＴＣＰの平面
図である。この構造においては、テープ２３の長辺の１
辺に独立信号端子４と、テープ２３に搭載されているチ
ップ２とは電気的に接続されていないダミー端子２４を
配置したメモリＴＣＰが積層され、上段の独立信号端子
４と下段のダミー端子２４が接続され、上段のダミー端
子２４と下段の独立信号端子４が接続される。すなわ
ち、メモリＴＣＰを２段に積層するために、上段と下段
のメモリＴＣＰを区別するためのチップセレクト信号／
ＣＳを入力するダミー端子２４が共通信号端子３として
設けられ、また上段（または下段）のメモリＴＣＰの入
出力データＤＱを入出力するためのダミー端子２４が独
立信号端子４として設けられている。さらに、テープ２
３の形状も、テープ・オン・テープ構造による積層を容
易にするために、たとえば共通信号端子３が配列されて
いる辺と独立信号端子４が配列されている辺の角部に矩
形の切り欠き２５が設けられている。
ＴＣＰを積層する場合の構造を示すメモリＴＣＰの平面
図である。この構造においては、テープ２３の長辺の１
辺に独立信号端子４と、テープ２３に搭載されているチ
ップ２とは電気的に接続されていないダミー端子２４を
配置したメモリＴＣＰが積層され、上段の独立信号端子
４と下段のダミー端子２４が接続され、上段のダミー端
子２４と下段の独立信号端子４が接続される。すなわ
ち、メモリＴＣＰを２段に積層するために、上段と下段
のメモリＴＣＰを区別するためのチップセレクト信号／
ＣＳを入力するダミー端子２４が共通信号端子３として
設けられ、また上段（または下段）のメモリＴＣＰの入
出力データＤＱを入出力するためのダミー端子２４が独
立信号端子４として設けられている。さらに、テープ２
３の形状も、テープ・オン・テープ構造による積層を容
易にするために、たとえば共通信号端子３が配列されて
いる辺と独立信号端子４が配列されている辺の角部に矩
形の切り欠き２５が設けられている。
【００４３】図８は、２層のテープ２６を用い、このテ
ープ２６から突出するリード２７を有する場合の構造を
示すメモリＴＣＰの平面図および断面図である。この構
造においては、共通信号端子３および独立信号端子４に
連続して延び、かつテープ２６から突出するリード２７
が設けられている。すなわち、リード２７の銅箔だけを
絶縁基材５より突出させ、ガルウイング状にリードフォ
ーミングしてアウターリード１７が形成されている。こ
の構造は、アウターリード１７のフォーミング寸法を変
えることにより、ダミー端子２４なしでも積層が容易に
可能な構造となっている。
ープ２６から突出するリード２７を有する場合の構造を
示すメモリＴＣＰの平面図および断面図である。この構
造においては、共通信号端子３および独立信号端子４に
連続して延び、かつテープ２６から突出するリード２７
が設けられている。すなわち、リード２７の銅箔だけを
絶縁基材５より突出させ、ガルウイング状にリードフォ
ーミングしてアウターリード１７が形成されている。こ
の構造は、アウターリード１７のフォーミング寸法を変
えることにより、ダミー端子２４なしでも積層が容易に
可能な構造となっている。
【００４４】図９は、１層のテープ２８を用いた場合の
構造を示すメモリＴＣＰの平面図および断面図である。
この構造においては、図９（ｃ）に示すように絶縁基材
５の片面のみに配線パターンが形成されたテープ２８が
用いられ、接地電位および電源電位の配線２９は信号配
線と同じように銅箔などの金属薄膜からなり、共通信号
配線８および独立信号配線９が同一面に互いに交差する
ことなく形成されている。また、銅箔のリード２７が絶
縁基材５より突出され、ガルウイング状にリードフォー
ミングされてアウターリード１７が形成されている。こ
の構造も、ダミー端子２４を介してリード・オン・リー
ド構造の積層が可能で、またダミー端子２４なしでも、
アウターリード１７の長さを変えてガルウイング成形す
ることにより容易に積層が可能な構造となっている。ま
た、１層のテープ２８は２層のテープよりも製造工程が
少なくてすみ、安価に製造できる。
構造を示すメモリＴＣＰの平面図および断面図である。
この構造においては、図９（ｃ）に示すように絶縁基材
５の片面のみに配線パターンが形成されたテープ２８が
用いられ、接地電位および電源電位の配線２９は信号配
線と同じように銅箔などの金属薄膜からなり、共通信号
配線８および独立信号配線９が同一面に互いに交差する
ことなく形成されている。また、銅箔のリード２７が絶
縁基材５より突出され、ガルウイング状にリードフォー
ミングされてアウターリード１７が形成されている。こ
の構造も、ダミー端子２４を介してリード・オン・リー
ド構造の積層が可能で、またダミー端子２４なしでも、
アウターリード１７の長さを変えてガルウイング成形す
ることにより容易に積層が可能な構造となっている。ま
た、１層のテープ２８は２層のテープよりも製造工程が
少なくてすみ、安価に製造できる。
【００４５】図１０は、２層のテープ３０を用い、テー
プ３０のチップ搭載面に電源のノイズ対策用のバイパス
コンデンサ３１を搭載する構造を示すメモリＴＣＰの平
面図および裏面図である。この構造においては、テープ
３０の裏面の接地電位プレーンパターン１０と電源電位
プレーンパターン１１からそれぞれスルーホール３２を
通じて接続されるパッド３３を表面に設け、電源電位に
接続されるパッド３３と接地電位に接続されるパッド３
３との間に受動素子であるバイパスコンデンサ３１が接
続されるように搭載されている。また、バイパスコンデ
ンサ３１の他に、抵抗などの受動素子を搭載する際に
は、テープ３０の表面のパッド間に受動素子が接続され
て搭載される。バイパスコンデンサ３１をメモリＴＣＰ
のテープ３０上に、チップに近接して搭載することによ
って、実装基板などに搭載した場合に比べてよりノイズ
低減される。
プ３０のチップ搭載面に電源のノイズ対策用のバイパス
コンデンサ３１を搭載する構造を示すメモリＴＣＰの平
面図および裏面図である。この構造においては、テープ
３０の裏面の接地電位プレーンパターン１０と電源電位
プレーンパターン１１からそれぞれスルーホール３２を
通じて接続されるパッド３３を表面に設け、電源電位に
接続されるパッド３３と接地電位に接続されるパッド３
３との間に受動素子であるバイパスコンデンサ３１が接
続されるように搭載されている。また、バイパスコンデ
ンサ３１の他に、抵抗などの受動素子を搭載する際に
は、テープ３０の表面のパッド間に受動素子が接続され
て搭載される。バイパスコンデンサ３１をメモリＴＣＰ
のテープ３０上に、チップに近接して搭載することによ
って、実装基板などに搭載した場合に比べてよりノイズ
低減される。
【００４６】図１１は、テープ３４に実装性向上のため
の支持リード３５を有する構造を示すメモリＴＣＰの平
面図である。この構造においては、独立信号端子４が配
列されている辺と相対する辺に、独立信号端子４のリー
ド２７と同じような配列および形状で、チップ２とは電
気的に接続しない複数の支持リード３５が設けられてい
る。この構造は、共通信号端子３および独立信号端子４
のリード２７と支持リード３５により、テープ３４の４
辺を支えることができるので、メモリＴＣＰの安定した
実装が可能となっている。
の支持リード３５を有する構造を示すメモリＴＣＰの平
面図である。この構造においては、独立信号端子４が配
列されている辺と相対する辺に、独立信号端子４のリー
ド２７と同じような配列および形状で、チップ２とは電
気的に接続しない複数の支持リード３５が設けられてい
る。この構造は、共通信号端子３および独立信号端子４
のリード２７と支持リード３５により、テープ３４の４
辺を支えることができるので、メモリＴＣＰの安定した
実装が可能となっている。
【００４７】図１２は、前記図１１のテープ３４に対し
て、このテープ３４に変形を防止するための枠３６を有
する構造を示すメモリＴＣＰの平面図および断面図であ
る。この構造においては、たとえば金属またはプラスチ
ックなどの材料からなる枠３６が、テープ３４の表面に
チップ２を囲むように周囲に固定されている。この構造
は、前記図１１の利点に加えて、テープ３４の反り、ね
じれ、たわみなどの変形を枠３６により防止することが
できるので、さらにメモリＴＣＰの実装性を向上させる
ことが可能となっている。
て、このテープ３４に変形を防止するための枠３６を有
する構造を示すメモリＴＣＰの平面図および断面図であ
る。この構造においては、たとえば金属またはプラスチ
ックなどの材料からなる枠３６が、テープ３４の表面に
チップ２を囲むように周囲に固定されている。この構造
は、前記図１１の利点に加えて、テープ３４の反り、ね
じれ、たわみなどの変形を枠３６により防止することが
できるので、さらにメモリＴＣＰの実装性を向上させる
ことが可能となっている。
【００４８】図１３は、実装性と熱放散性の向上のため
の金属板３７を有する構造を示すメモリＴＣＰの平面図
および断面図である。この構造においては、たとえば前
記図１１のテープ３４に搭載された４個のチップ２を被
うような大きさの金属板３７が熱伝導性の良い接着剤な
どでチップ２の裏面に直接固定されている。この構造
は、前記図１１、図１２の利点に加えて、主にチップ２
の固定によりテープ３４全体の変形を防止することがで
きるとともに、チップ２の発熱を金属板３７を通じて放
散することができるので、メモリＴＣＰの実装性の向上
と熱放散性の向上とを兼ね備えることが可能となってい
る。
の金属板３７を有する構造を示すメモリＴＣＰの平面図
および断面図である。この構造においては、たとえば前
記図１１のテープ３４に搭載された４個のチップ２を被
うような大きさの金属板３７が熱伝導性の良い接着剤な
どでチップ２の裏面に直接固定されている。この構造
は、前記図１１、図１２の利点に加えて、主にチップ２
の固定によりテープ３４全体の変形を防止することがで
きるとともに、チップ２の発熱を金属板３７を通じて放
散することができるので、メモリＴＣＰの実装性の向上
と熱放散性の向上とを兼ね備えることが可能となってい
る。
【００４９】図１４は、テープ３８にパッケージの向
き、ボンディング時の位置を認識するための表示を有す
る構造を示すメモリＴＣＰの平面図である。この構造に
おいては、ピン表示用インデックスとして、たとえば共
通信号端子３の１番ピンを表すために、共通信号端子３
のリード２７が配列されている辺と支持リード３５が配
列されている辺との角部が切断されて切断部３９が形成
され、さらに２分割後のパッケージの向きを区別するた
めに左右のパッケージで異なり、かつ各パッケージで左
右非対称の位置に切り欠き４０が設けられている。この
構造では、４チップ搭載のパッケージ構造でも、２分割
した２チップ搭載のパッケージ構造でも、切断部３９お
よび切り欠き４０によるピン表示用インデックスにより
パッケージの向きが認識可能となっている。
き、ボンディング時の位置を認識するための表示を有す
る構造を示すメモリＴＣＰの平面図である。この構造に
おいては、ピン表示用インデックスとして、たとえば共
通信号端子３の１番ピンを表すために、共通信号端子３
のリード２７が配列されている辺と支持リード３５が配
列されている辺との角部が切断されて切断部３９が形成
され、さらに２分割後のパッケージの向きを区別するた
めに左右のパッケージで異なり、かつ各パッケージで左
右非対称の位置に切り欠き４０が設けられている。この
構造では、４チップ搭載のパッケージ構造でも、２分割
した２チップ搭載のパッケージ構造でも、切断部３９お
よび切り欠き４０によるピン表示用インデックスにより
パッケージの向きが認識可能となっている。
【００５０】また、ボンディング時の認識マークパター
ンとして、共通信号端子３のリード２７が配列されてい
る辺と独立信号端子４が配列されている辺との角部に、
たとえばインナーリード１６の配線層で絶縁基材５より
突出させて形成し、中央をくり抜いた構造の位置合わせ
用パターン４１が設けられ、これとともに、前記切り欠
き４０の部分に同じようにインナーリード１６の配線層
で中央をくり抜いた構造の位置合わせ用パターン４１が
設けられている。この構造では、４チップ搭載のパッケ
ージ構造でも、２チップ搭載のパッケージ構造でも、イ
ンナーリード１６のボンディング時に位置合わせ用パタ
ーン４１を用いてテープ３８とチップ１との位置合わせ
が可能となっている。
ンとして、共通信号端子３のリード２７が配列されてい
る辺と独立信号端子４が配列されている辺との角部に、
たとえばインナーリード１６の配線層で絶縁基材５より
突出させて形成し、中央をくり抜いた構造の位置合わせ
用パターン４１が設けられ、これとともに、前記切り欠
き４０の部分に同じようにインナーリード１６の配線層
で中央をくり抜いた構造の位置合わせ用パターン４１が
設けられている。この構造では、４チップ搭載のパッケ
ージ構造でも、２チップ搭載のパッケージ構造でも、イ
ンナーリード１６のボンディング時に位置合わせ用パタ
ーン４１を用いてテープ３８とチップ１との位置合わせ
が可能となっている。
【００５１】次に、図１５（平面図および裏面図）によ
り、本実施の形態の半導体モジュールの構成の一例を説
明する。本実施の形態の半導体モジュールは、たとえば
前記図１においてＡのようにメモリＴＣＰを１バンク１
６ビットタイプで構成し、図２および図３のような構造
のメモリＴＣＰを搭載し、１６８ピン、アンバッファー
ドＤＩＭＭのメモリモジュールであって、長方形状の基
板５１と、この基板５１の表面および裏面に搭載される
８個（表面に４個、裏面に４個）のメモリＴＣＰ５２な
どから構成され、長方形状の基板５１の長辺の一方の辺
に複数の外部端子５３が形成され、この外部端子５３が
並ぶ方向に沿ってメモリＴＣＰ５２の独立信号端子４が
並ぶように搭載されている。
り、本実施の形態の半導体モジュールの構成の一例を説
明する。本実施の形態の半導体モジュールは、たとえば
前記図１においてＡのようにメモリＴＣＰを１バンク１
６ビットタイプで構成し、図２および図３のような構造
のメモリＴＣＰを搭載し、１６８ピン、アンバッファー
ドＤＩＭＭのメモリモジュールであって、長方形状の基
板５１と、この基板５１の表面および裏面に搭載される
８個（表面に４個、裏面に４個）のメモリＴＣＰ５２な
どから構成され、長方形状の基板５１の長辺の一方の辺
に複数の外部端子５３が形成され、この外部端子５３が
並ぶ方向に沿ってメモリＴＣＰ５２の独立信号端子４が
並ぶように搭載されている。
【００５２】基板５１は、たとえば平面形状が略長方形
からなり、表面および裏面に４個ずつのメモリＴＣＰ５
２が長辺方向に並んで配置され、長辺の１辺（図１５
（ａ）の表面においては下方、（ｂ）の裏面においては
上方）にそれぞれ外部端子５３が配置され、主にメモリ
ＴＣＰ５２の共通信号端子３に接続される外部端子５３
は表面および裏面ともに中央部に、独立信号端子４に接
続される外部端子５３は表面および裏面それぞれに中央
部を除いた短辺側に設けられている。
からなり、表面および裏面に４個ずつのメモリＴＣＰ５
２が長辺方向に並んで配置され、長辺の１辺（図１５
（ａ）の表面においては下方、（ｂ）の裏面においては
上方）にそれぞれ外部端子５３が配置され、主にメモリ
ＴＣＰ５２の共通信号端子３に接続される外部端子５３
は表面および裏面ともに中央部に、独立信号端子４に接
続される外部端子５３は表面および裏面それぞれに中央
部を除いた短辺側に設けられている。
【００５３】また、この基板５１は、隣接するメモリＴ
ＣＰ５２間を共通信号配線領域５４でそれぞれ接続し、
さらに中央部のメモリＴＣＰ５２間から長辺の１辺の外
部端子５３に延びるように共通信号配線領域５４が設け
られ、また独立信号配線領域５５は各メモリＴＣＰ５２
からそれぞれ長辺の１辺の外部端子５３に延びるように
設けられている。また、基板５１の表面および裏面に
は、電源のノイズ対策用のコンデンサ５６と、入出力デ
ータダンピング用の抵抗５７などが搭載されている。こ
の基板５１は、多層配線層基板からなり、一例として、
たとえば絶縁基材がエポキシ樹脂などからなり、配線層
が銅箔などの金属薄膜からなり、また表面および裏面の
配線層には保護用にポリイミド樹脂などの絶縁コート材
が被着されている。
ＣＰ５２間を共通信号配線領域５４でそれぞれ接続し、
さらに中央部のメモリＴＣＰ５２間から長辺の１辺の外
部端子５３に延びるように共通信号配線領域５４が設け
られ、また独立信号配線領域５５は各メモリＴＣＰ５２
からそれぞれ長辺の１辺の外部端子５３に延びるように
設けられている。また、基板５１の表面および裏面に
は、電源のノイズ対策用のコンデンサ５６と、入出力デ
ータダンピング用の抵抗５７などが搭載されている。こ
の基板５１は、多層配線層基板からなり、一例として、
たとえば絶縁基材がエポキシ樹脂などからなり、配線層
が銅箔などの金属薄膜からなり、また表面および裏面の
配線層には保護用にポリイミド樹脂などの絶縁コート材
が被着されている。
【００５４】外部端子５３には、共通信号用として、ア
ドレス信号Ａ０〜Ａ１３、ロウアドレスストローブ信号
／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ラ
イトイネーブル信号／ＷＥ、クロックイネーブル信号Ｃ
ＫＥ０，ＣＫＥ１、クロック信号ＣＫ０〜ＣＫ３、チェ
ックビット信号ＣＢ０〜ＣＢ７、チップセレクト信号／
Ｓ０〜／Ｓ３、バンクセレクトアドレス信号ＢＡ０，Ｂ
Ａ１や、ライトプロテクト信号ＷＰ、シリアル入出力デ
ータＳＤＡ、シリアルクロック信号ＳＣＬ、シリアルア
ドレス信号ＳＡ０〜ＳＡ２などを入出力するための端子
と、接地電位Ｖｓｓ、電源電位Ｖｄｄなどを供給するた
めの端子がある。独立信号用には、入出力データＤＱ０
〜ＤＱ６３、データマスク信号ＤＱＭＢ０〜ＤＱＭＢ７
などを入出力するための端子がある。
ドレス信号Ａ０〜Ａ１３、ロウアドレスストローブ信号
／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ラ
イトイネーブル信号／ＷＥ、クロックイネーブル信号Ｃ
ＫＥ０，ＣＫＥ１、クロック信号ＣＫ０〜ＣＫ３、チェ
ックビット信号ＣＢ０〜ＣＢ７、チップセレクト信号／
Ｓ０〜／Ｓ３、バンクセレクトアドレス信号ＢＡ０，Ｂ
Ａ１や、ライトプロテクト信号ＷＰ、シリアル入出力デ
ータＳＤＡ、シリアルクロック信号ＳＣＬ、シリアルア
ドレス信号ＳＡ０〜ＳＡ２などを入出力するための端子
と、接地電位Ｖｓｓ、電源電位Ｖｄｄなどを供給するた
めの端子がある。独立信号用には、入出力データＤＱ０
〜ＤＱ６３、データマスク信号ＤＱＭＢ０〜ＤＱＭＢ７
などを入出力するための端子がある。
【００５５】また、前記のようなメモリモジュールに対
して、たとえば図１６〜図２４に示すような変形例が考
えられる。図１６〜図２４に基づいて順に説明する。
して、たとえば図１６〜図２４に示すような変形例が考
えられる。図１６〜図２４に基づいて順に説明する。
【００５６】図１６は、１６８ピン、レジスタードＤＩ
ＭＭのメモリモジュールを示す平面図および裏面図であ
る。このメモリモジュールにおいては、ランダムに発生
するメモリセルソフトエラーを救済するためのＥＣＣ
（Ｅｒｒｏｒ Ｃｈｅｃｋｉｎｇ ａｎｄ Ｃｏｒｒｅ
ｃｔｉｎｇ）モード用に８ビットが付加され、基板５８
の表面にこの８ビットのメモリＴＣＰ５９が追加されて
実装され、合計で９個のメモリＴＣＰ５２，５９が搭載
された６４ビット＋８ビットのＤＩＭＭとなっている。
ＭＭのメモリモジュールを示す平面図および裏面図であ
る。このメモリモジュールにおいては、ランダムに発生
するメモリセルソフトエラーを救済するためのＥＣＣ
（Ｅｒｒｏｒ Ｃｈｅｃｋｉｎｇ ａｎｄ Ｃｏｒｒｅ
ｃｔｉｎｇ）モード用に８ビットが付加され、基板５８
の表面にこの８ビットのメモリＴＣＰ５９が追加されて
実装され、合計で９個のメモリＴＣＰ５２，５９が搭載
された６４ビット＋８ビットのＤＩＭＭとなっている。
【００５７】さらに、基板５８には、電源のノイズ対策
用のコンデンサ５６、入出力データダンピング用の抵抗
５７などの受動素子の他に、外部端子５３とメモリＴＣ
Ｐ５２，５９との間にリード端子を用いた樹脂封止型半
導体装置、たとえば基板５８の表面にＥＥＰＲＯＭ６０
のＴＳＯＰ（Ｔｈｉｎ Ｓｍａｌｌ ＯｕｔｌｉｎｅＰ
ａｃｋａｇｅ）、裏面にレジスタ６１、ＰＬＬ（Ｐｈａ
ｓｅ ＬｏｃｋｅｄＬｏｏｐ）６２、インバータ６３な
どのＴＳＯＰが搭載され、これによりシステムからの信
号をレジスタ６１に保持し、このレジスタ６１によりシ
ステムとは分離してメモリＴＣＰ５２，５９の駆動を制
御することが可能となっている。
用のコンデンサ５６、入出力データダンピング用の抵抗
５７などの受動素子の他に、外部端子５３とメモリＴＣ
Ｐ５２，５９との間にリード端子を用いた樹脂封止型半
導体装置、たとえば基板５８の表面にＥＥＰＲＯＭ６０
のＴＳＯＰ（Ｔｈｉｎ Ｓｍａｌｌ ＯｕｔｌｉｎｅＰ
ａｃｋａｇｅ）、裏面にレジスタ６１、ＰＬＬ（Ｐｈａ
ｓｅ ＬｏｃｋｅｄＬｏｏｐ）６２、インバータ６３な
どのＴＳＯＰが搭載され、これによりシステムからの信
号をレジスタ６１に保持し、このレジスタ６１によりシ
ステムとは分離してメモリＴＣＰ５２，５９の駆動を制
御することが可能となっている。
【００５８】また、基板５８の外部端子５３、共通信号
配線領域５４、独立信号配線領域５５などは、前記図１
５と同様の規則に従って設けられている。なお、外部端
子５３の信号割り付けは、ドントユース信号ＤＵ、レジ
スタードイネーブル信号ＲＥＧＥが追加された以外は前
記図１５のアンバッファードＤＩＭＭとほぼ同様であ
る。また、ロウアドレスストローブ信号は／ＲＥ、カラ
ムアドレスストローブ信号は／ＣＥ、電源電位はＶｃｃ
としている。
配線領域５４、独立信号配線領域５５などは、前記図１
５と同様の規則に従って設けられている。なお、外部端
子５３の信号割り付けは、ドントユース信号ＤＵ、レジ
スタードイネーブル信号ＲＥＧＥが追加された以外は前
記図１５のアンバッファードＤＩＭＭとほぼ同様であ
る。また、ロウアドレスストローブ信号は／ＲＥ、カラ
ムアドレスストローブ信号は／ＣＥ、電源電位はＶｃｃ
としている。
【００５９】図１７は、１４４ピン、ＳＯ（Ｓｍａｌｌ
Ｏｏｕｔｌｉｎｅ）ＤＩＭＭのメモリモジュールを示
す平面図および裏面図である。このメモリモジュールに
おいては、前記図１５、図１６と比べて小さなサイズの
基板６４を用い、この基板６４の表面および裏面に２個
ずつ、合計で４個のメモリＴＣＰ５２が搭載された６４
ビットのＳＯＤＩＭＭとなっている。
Ｏｏｕｔｌｉｎｅ）ＤＩＭＭのメモリモジュールを示
す平面図および裏面図である。このメモリモジュールに
おいては、前記図１５、図１６と比べて小さなサイズの
基板６４を用い、この基板６４の表面および裏面に２個
ずつ、合計で４個のメモリＴＣＰ５２が搭載された６４
ビットのＳＯＤＩＭＭとなっている。
【００６０】また、基板６４の外部端子５３、共通信号
配線領域５４、独立信号配線領域５５などは、前記図１
５、図１６と同様の規則に従って設けられている。な
お、外部端子５３は、アドレス信号Ａ０〜Ａ１３、ロウ
アドレスストローブ信号／ＲＡＳ、カラムアドレススト
ローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、ク
ロックイネーブル信号ＣＫＥ０，ＣＫＥ１、バンクセレ
クトアドレス信号ＢＡ０，ＢＡ１、シリアル入出力デー
タＳＤＡ、シリアルクロック信号ＳＣＬ、入出力データ
ＤＱ０〜ＤＱ６３、データマスク信号ＤＱＭＢ０〜ＤＱ
ＭＢ７、接地電位Ｖｓｓ、電源電位Ｖｄｄなどは前記図
１５、図１６と同様に設けられ、クロック信号ＣＬＫ
０，ＣＬＫ１、チップセレクト信号／Ｓ０，／Ｓ１など
はメモリＴＣＰ５２の数に対応して減っている。
配線領域５４、独立信号配線領域５５などは、前記図１
５、図１６と同様の規則に従って設けられている。な
お、外部端子５３は、アドレス信号Ａ０〜Ａ１３、ロウ
アドレスストローブ信号／ＲＡＳ、カラムアドレススト
ローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、ク
ロックイネーブル信号ＣＫＥ０，ＣＫＥ１、バンクセレ
クトアドレス信号ＢＡ０，ＢＡ１、シリアル入出力デー
タＳＤＡ、シリアルクロック信号ＳＣＬ、入出力データ
ＤＱ０〜ＤＱ６３、データマスク信号ＤＱＭＢ０〜ＤＱ
ＭＢ７、接地電位Ｖｓｓ、電源電位Ｖｄｄなどは前記図
１５、図１６と同様に設けられ、クロック信号ＣＬＫ
０，ＣＬＫ１、チップセレクト信号／Ｓ０，／Ｓ１など
はメモリＴＣＰ５２の数に対応して減っている。
【００６１】図１８（ａ）は、基板６５上にメモリＴＣ
Ｐ６６，６７を積層し、この積層されたメモリＴＣＰ６
６，６７をテープ・オン・テープ構造で積層実装したメ
モリモジュールを示す断面図で、図１８（ｂ）はその信
号端子６８，６９の接続部拡大図、図１８（ｃ）は上段
に積層されるメモリＴＣＰ６７の平面図である。このメ
モリモジュールにおいては、メモリＴＣＰ６６は前記図
７のようにダミー端子２４を有する構造で、絶縁基材５
の表面および裏面に配線パターン６，７による信号端子
を有する２層テープを用い、メモリＴＣＰ６７は図１８
（ｃ）に示すように信号端子の成形および長さが異な
り、ダミー端子２４と入出力データＤＱの端子がメモリ
ＴＣＰ６６と積層した際に重ならないように形成されて
おり、これら２種類のメモリＴＣＰ６６，６７を用い
て、基板６５の表面にだけメモリＴＣＰ６６，６７が２
段重ねで搭載されている。すなわち、信号端子６８の長
いメモリＴＣＰ６６を上段に、信号端子６９の短いメモ
リＴＣＰ６７を下段にして、上段のメモリＴＣＰ６６の
裏面の信号端子６８と下段のメモリＴＣＰ６７の表面の
信号端子６９が、たとえば半田などの接続材料７０によ
り接続され、さらに下段のメモリＴＣＰ６７の裏面の信
号端子６９が基板６５の基板パッド上に接続材料７０に
より接続され、これによって上段および下段のメモリＴ
ＣＰ６６，６７と基板６５を電気的に接続することがで
きる。
Ｐ６６，６７を積層し、この積層されたメモリＴＣＰ６
６，６７をテープ・オン・テープ構造で積層実装したメ
モリモジュールを示す断面図で、図１８（ｂ）はその信
号端子６８，６９の接続部拡大図、図１８（ｃ）は上段
に積層されるメモリＴＣＰ６７の平面図である。このメ
モリモジュールにおいては、メモリＴＣＰ６６は前記図
７のようにダミー端子２４を有する構造で、絶縁基材５
の表面および裏面に配線パターン６，７による信号端子
を有する２層テープを用い、メモリＴＣＰ６７は図１８
（ｃ）に示すように信号端子の成形および長さが異な
り、ダミー端子２４と入出力データＤＱの端子がメモリ
ＴＣＰ６６と積層した際に重ならないように形成されて
おり、これら２種類のメモリＴＣＰ６６，６７を用い
て、基板６５の表面にだけメモリＴＣＰ６６，６７が２
段重ねで搭載されている。すなわち、信号端子６８の長
いメモリＴＣＰ６６を上段に、信号端子６９の短いメモ
リＴＣＰ６７を下段にして、上段のメモリＴＣＰ６６の
裏面の信号端子６８と下段のメモリＴＣＰ６７の表面の
信号端子６９が、たとえば半田などの接続材料７０によ
り接続され、さらに下段のメモリＴＣＰ６７の裏面の信
号端子６９が基板６５の基板パッド上に接続材料７０に
より接続され、これによって上段および下段のメモリＴ
ＣＰ６６，６７と基板６５を電気的に接続することがで
きる。
【００６２】図１９は、基板７１上にメモリＴＣＰ７
２，７３を積層し、この積層されたメモリＴＣＰ７２，
７３をリード・オン・テープ構造で積層実装したメモリ
モジュールを示す断面図である。このメモリモジュール
においては、前記図８のように２層テープの絶縁基材５
から突出するリード２７を有するメモリＴＣＰ７２と、
前記図７のように絶縁基材５の表面および裏面に信号端
子を有する２層テープを用いたメモリＴＣＰ７３を用い
て、基板７１の表面にだけ２段重ねで搭載されている。
すなわち、図８のメモリＴＣＰ７２を上段に、図７のメ
モリＴＣＰ７３を下段にして、上段のメモリＴＣＰ７２
のリード２７による信号端子７４と下段のメモリＴＣＰ
７３の表面の信号端子７５が接続材料７０により接続さ
れ、さらに下段のメモリＴＣＰ７３の裏面の信号端子７
５が基板７１の基板パッド上に接続され、これによって
上段および下段のメモリＴＣＰ７２，７３と基板７１を
電気的に接続することができる。
２，７３を積層し、この積層されたメモリＴＣＰ７２，
７３をリード・オン・テープ構造で積層実装したメモリ
モジュールを示す断面図である。このメモリモジュール
においては、前記図８のように２層テープの絶縁基材５
から突出するリード２７を有するメモリＴＣＰ７２と、
前記図７のように絶縁基材５の表面および裏面に信号端
子を有する２層テープを用いたメモリＴＣＰ７３を用い
て、基板７１の表面にだけ２段重ねで搭載されている。
すなわち、図８のメモリＴＣＰ７２を上段に、図７のメ
モリＴＣＰ７３を下段にして、上段のメモリＴＣＰ７２
のリード２７による信号端子７４と下段のメモリＴＣＰ
７３の表面の信号端子７５が接続材料７０により接続さ
れ、さらに下段のメモリＴＣＰ７３の裏面の信号端子７
５が基板７１の基板パッド上に接続され、これによって
上段および下段のメモリＴＣＰ７２，７３と基板７１を
電気的に接続することができる。
【００６３】図２０は、基板７６上にメモリＴＣＰ７
７，７８を積層し、この積層されたメモリＴＣＰ７７，
７８をリード・オン・ボード構造で積層実装したメモリ
モジュールを示す断面図である。このメモリモジュール
においては、前記図８のように２層テープの絶縁基材５
から突出するリード２７を有する構造で、リード２７の
成形および長さが異なる２種類のメモリＴＣＰ７７，７
８を用いて、基板７６の表面にだけメモリＴＣＰ７７，
７８が２段重ねで搭載されている。すなわち、リード２
７の長いメモリＴＣＰ７７を上段に、リード２７の短い
メモリＴＣＰ７８を下段にして、上段のメモリＴＣＰ７
７のリード２７による信号端子７９が基板７６の外側の
基板パッド上に、下段のメモリＴＣＰ７８のリード２７
による信号端子８０がそれより内側の基板パッド上にそ
れぞれ接続材料７０により接続され、これによって上段
および下段のメモリＴＣＰ７７，７８と基板７６を電気
的に接続することができる。
７，７８を積層し、この積層されたメモリＴＣＰ７７，
７８をリード・オン・ボード構造で積層実装したメモリ
モジュールを示す断面図である。このメモリモジュール
においては、前記図８のように２層テープの絶縁基材５
から突出するリード２７を有する構造で、リード２７の
成形および長さが異なる２種類のメモリＴＣＰ７７，７
８を用いて、基板７６の表面にだけメモリＴＣＰ７７，
７８が２段重ねで搭載されている。すなわち、リード２
７の長いメモリＴＣＰ７７を上段に、リード２７の短い
メモリＴＣＰ７８を下段にして、上段のメモリＴＣＰ７
７のリード２７による信号端子７９が基板７６の外側の
基板パッド上に、下段のメモリＴＣＰ７８のリード２７
による信号端子８０がそれより内側の基板パッド上にそ
れぞれ接続材料７０により接続され、これによって上段
および下段のメモリＴＣＰ７７，７８と基板７６を電気
的に接続することができる。
【００６４】なお、図２０のように、前記図８のような
リード２７を有する構造で、リード２７の成形および長
さが異なる２種類のメモリＴＣＰ７７，７８を用いる場
合には、リード２７による信号端子７９，８０を基板７
６の外側と内側の基板パッドに接続するのではなく、リ
ード・オン・リード構造の積層実装により、リード２７
の長い上段のメモリＴＣＰ７７の信号端子７９と、リー
ド２７の短い下段のメモリＴＣＰ７８の信号端子８０を
接続材料７０により接続し、さらに下段のメモリＴＣＰ
７８の信号端子８０を基板７６の基板パッド上に接続す
ることによっても、上段および下段のメモリＴＣＰ７
７，７８と基板７６を電気的に接続することができる。
リード２７を有する構造で、リード２７の成形および長
さが異なる２種類のメモリＴＣＰ７７，７８を用いる場
合には、リード２７による信号端子７９，８０を基板７
６の外側と内側の基板パッドに接続するのではなく、リ
ード・オン・リード構造の積層実装により、リード２７
の長い上段のメモリＴＣＰ７７の信号端子７９と、リー
ド２７の短い下段のメモリＴＣＰ７８の信号端子８０を
接続材料７０により接続し、さらに下段のメモリＴＣＰ
７８の信号端子８０を基板７６の基板パッド上に接続す
ることによっても、上段および下段のメモリＴＣＰ７
７，７８と基板７６を電気的に接続することができる。
【００６５】図２１は、基板８１の両面にメモリＴＣＰ
８２，８３を積層し、この積層されたメモリＴＣＰ８
２，８３をテープ・オン・テープ構造で積層実装したメ
モリモジュールを示す断面図である。このメモリモジュ
ールにおいては、前記図１８のように基板の表面にだけ
メモリＴＣＰを２段重ねで搭載したものに対して、さら
に基板８１の裏面にも、表面と同じようにメモリＴＣＰ
８２，８３が２段重ねで搭載され、これによって表面と
裏面で別々に信号端子８４，８５が接続され、上段およ
び下段のメモリＴＣＰ８２，８３と基板８１を電気的に
接続することができるので、図１８に比べて２倍の容量
および入出力ビット構成とすることができる。
８２，８３を積層し、この積層されたメモリＴＣＰ８
２，８３をテープ・オン・テープ構造で積層実装したメ
モリモジュールを示す断面図である。このメモリモジュ
ールにおいては、前記図１８のように基板の表面にだけ
メモリＴＣＰを２段重ねで搭載したものに対して、さら
に基板８１の裏面にも、表面と同じようにメモリＴＣＰ
８２，８３が２段重ねで搭載され、これによって表面と
裏面で別々に信号端子８４，８５が接続され、上段およ
び下段のメモリＴＣＰ８２，８３と基板８１を電気的に
接続することができるので、図１８に比べて２倍の容量
および入出力ビット構成とすることができる。
【００６６】図２２は、前記図２１のように、基板８６
の両面にメモリＴＣＰ８７，８８を積層し、この積層さ
れたメモリＴＣＰ８７，８８をテープ・オン・テープ構
造で積層実装したメモリモジュールにおける独立信号の
信号端子８９，９０の接続を示す側面図（ａ）および概
略斜視図（ｂ）と、メモリＴＣＰを示す平面図（ｃ）で
ある。この信号端子８９，９０の接続は、チップセレク
ト信号／ＣＳの例を用いて説明すると、前記図７のよう
にダミー端子２４を有し、かつ上段のメモリＴＣＰ８７
にはチップセレクト信号／ＣＳ１の信号端子８９とこれ
に隣接してダミー端子２４が設けられ、一方、下段のメ
モリＴＣＰ８８には逆の配置でチップセレクト信号／Ｃ
Ｓ１に対応する位置にダミー端子２４、ダミー端子２４
に対応する位置にチップセレクト信号／ＣＳ２の信号端
子９０が設けられている２種類のメモリＴＣＰ８７，８
８を用いて、積層された場合に上段のメモリＴＣＰ８７
のチップセレクト信号／ＣＳ１の信号端子８９と下段の
メモリＴＣＰ８８のダミー端子２４が接続され、上段の
メモリＴＣＰ８７のダミー端子２４と下段のメモリＴＣ
Ｐ８８のチップセレクト信号／ＣＳ２の信号端子９０が
接続される。
の両面にメモリＴＣＰ８７，８８を積層し、この積層さ
れたメモリＴＣＰ８７，８８をテープ・オン・テープ構
造で積層実装したメモリモジュールにおける独立信号の
信号端子８９，９０の接続を示す側面図（ａ）および概
略斜視図（ｂ）と、メモリＴＣＰを示す平面図（ｃ）で
ある。この信号端子８９，９０の接続は、チップセレク
ト信号／ＣＳの例を用いて説明すると、前記図７のよう
にダミー端子２４を有し、かつ上段のメモリＴＣＰ８７
にはチップセレクト信号／ＣＳ１の信号端子８９とこれ
に隣接してダミー端子２４が設けられ、一方、下段のメ
モリＴＣＰ８８には逆の配置でチップセレクト信号／Ｃ
Ｓ１に対応する位置にダミー端子２４、ダミー端子２４
に対応する位置にチップセレクト信号／ＣＳ２の信号端
子９０が設けられている２種類のメモリＴＣＰ８７，８
８を用いて、積層された場合に上段のメモリＴＣＰ８７
のチップセレクト信号／ＣＳ１の信号端子８９と下段の
メモリＴＣＰ８８のダミー端子２４が接続され、上段の
メモリＴＣＰ８７のダミー端子２４と下段のメモリＴＣ
Ｐ８８のチップセレクト信号／ＣＳ２の信号端子９０が
接続される。
【００６７】また、入出力データＤＱを入出力するため
の独立信号についても同様に、上段のメモリＴＣＰ８７
には入出力データＤＱの信号端子８９とこれに隣接して
ダミー端子２４が設けられ、一方、下段のメモリＴＣＰ
８８には逆の配置で入出力データＤＱに対応する位置に
ダミー端子２４、ダミー端子２４に対応する位置に入出
力データＤＱの信号端子９０が設けられ、上段のメモリ
ＴＣＰ８７の入出力データＤＱの信号端子８９と下段の
メモリＴＣＰ８８のダミー端子２４が接続され、上段の
メモリＴＣＰ８７のダミー端子２４と下段のメモリＴＣ
Ｐ８８の入出力データＤＱの信号端子９０が接続され
る。
の独立信号についても同様に、上段のメモリＴＣＰ８７
には入出力データＤＱの信号端子８９とこれに隣接して
ダミー端子２４が設けられ、一方、下段のメモリＴＣＰ
８８には逆の配置で入出力データＤＱに対応する位置に
ダミー端子２４、ダミー端子２４に対応する位置に入出
力データＤＱの信号端子９０が設けられ、上段のメモリ
ＴＣＰ８７の入出力データＤＱの信号端子８９と下段の
メモリＴＣＰ８８のダミー端子２４が接続され、上段の
メモリＴＣＰ８７のダミー端子２４と下段のメモリＴＣ
Ｐ８８の入出力データＤＱの信号端子９０が接続され
る。
【００６８】図２３は、前記図１５のように基板の両面
にメモリＴＣＰを搭載するメモリモジュールに対して、
メモリＴＣＰの配置を変えた構造のメモリモジュールを
示す平面図である。このメモリモジュールにおいては、
基板９１の表面および裏面に４個ずつのメモリＴＣＰ９
２が長辺方向および短辺方向に２行×２列で配置されて
いる。この構造においても、長方形状の基板９１の長辺
の一方の辺に複数の外部端子９３が形成され、この外部
端子９３が並ぶ方向に沿ってメモリＴＣＰ９２の独立信
号端子４が並ぶように搭載されている。
にメモリＴＣＰを搭載するメモリモジュールに対して、
メモリＴＣＰの配置を変えた構造のメモリモジュールを
示す平面図である。このメモリモジュールにおいては、
基板９１の表面および裏面に４個ずつのメモリＴＣＰ９
２が長辺方向および短辺方向に２行×２列で配置されて
いる。この構造においても、長方形状の基板９１の長辺
の一方の辺に複数の外部端子９３が形成され、この外部
端子９３が並ぶ方向に沿ってメモリＴＣＰ９２の独立信
号端子４が並ぶように搭載されている。
【００６９】図２４は、前記図１において、メモリＴＣ
ＰをＢのように２バンク８ビットタイプで構成し、４チ
ップのマルチチップパッケージの２バンク８ビットタイ
プを例に、アンバッファードＤＩＭＭのメモリモジュー
ルを示す平面図である。このメモリモジュールに搭載さ
れるメモリＴＣＰ９５は、それぞれ２バンク８ビットタ
イプのチップが４個搭載されている。そして、このメモ
リＴＣＰ９５を搭載したメモリモジュールは、基板９４
の表面および裏面に４個ずつのメモリＴＣＰ９５が長辺
方向に並んで配置されている。この構造においても、長
方形状の基板９４の長辺の一方の辺に複数の外部端子９
６が形成され、この外部端子９６が並ぶ方向に沿ってメ
モリＴＣＰ９５の独立信号端子４が並ぶように搭載され
ている。
ＰをＢのように２バンク８ビットタイプで構成し、４チ
ップのマルチチップパッケージの２バンク８ビットタイ
プを例に、アンバッファードＤＩＭＭのメモリモジュー
ルを示す平面図である。このメモリモジュールに搭載さ
れるメモリＴＣＰ９５は、それぞれ２バンク８ビットタ
イプのチップが４個搭載されている。そして、このメモ
リＴＣＰ９５を搭載したメモリモジュールは、基板９４
の表面および裏面に４個ずつのメモリＴＣＰ９５が長辺
方向に並んで配置されている。この構造においても、長
方形状の基板９４の長辺の一方の辺に複数の外部端子９
６が形成され、この外部端子９６が並ぶ方向に沿ってメ
モリＴＣＰ９５の独立信号端子４が並ぶように搭載され
ている。
【００７０】次に、図２５（メモリＴＣＰのフロー図）
および図２６（メモリモジュールのフロー図）により、
本実施の形態のメモリＴＣＰと、それを搭載したメモリ
モジュールの製造方法の一例を説明する。
および図２６（メモリモジュールのフロー図）により、
本実施の形態のメモリＴＣＰと、それを搭載したメモリ
モジュールの製造方法の一例を説明する。
【００７１】メモリＴＣＰの製造においては、まずチッ
プ２、テープリールなどに巻かれた一連のテープ１、封
止レジン２０などを用意する。
プ２、テープリールなどに巻かれた一連のテープ１、封
止レジン２０などを用意する。
【００７２】バンプ付け工程（Ｓ１０１）において、チ
ップ２のパッド１９上に金ボールを搭載してバンプ２２
を付ける。この工程は、前記図６のような構造において
は必要があるが、前記図３のような構造ではバンプ２２
を付ける必要がないので省略することができる。
ップ２のパッド１９上に金ボールを搭載してバンプ２２
を付ける。この工程は、前記図６のような構造において
は必要があるが、前記図３のような構造ではバンプ２２
を付ける必要がないので省略することができる。
【００７３】インナーリードボンディング工程（Ｓ１０
２）において、テープ１とチップ２との位置合わせを行
い、ボンディングツールをインナーリード１６の上から
押し当てて、ダイレクトボンディングを行う。この工程
では、前記図３のような構造においては、１ピンずつシ
ングルポイントのボンディングによりアルミニウム電極
のパッド１９に加熱・加圧し、前記図６のような構造で
は全ピン一括してバンプ２２に加熱・加圧する。
２）において、テープ１とチップ２との位置合わせを行
い、ボンディングツールをインナーリード１６の上から
押し当てて、ダイレクトボンディングを行う。この工程
では、前記図３のような構造においては、１ピンずつシ
ングルポイントのボンディングによりアルミニウム電極
のパッド１９に加熱・加圧し、前記図６のような構造で
は全ピン一括してバンプ２２に加熱・加圧する。
【００７４】外観検査工程（Ｓ１０３）において、イン
ナーリードボンディング後のテープ１のインナーリード
１６とチップ２上のパッド１９、あるいはバンプ２２と
の接続状態などを検査し、接続不良などがないかを確認
する。ここで、良品と確認されたものは以降の工程に進
み、良品でないものは不良品として取り除く。
ナーリードボンディング後のテープ１のインナーリード
１６とチップ２上のパッド１９、あるいはバンプ２２と
の接続状態などを検査し、接続不良などがないかを確認
する。ここで、良品と確認されたものは以降の工程に進
み、良品でないものは不良品として取り除く。
【００７５】インナーリード部レジン塗布・硬化工程
（Ｓ１０４）において、外観検査で良品と確認されたも
のに対して、チップ２上のパッド１９、あるいはバンプ
２２とテープ１上のインナーリード１６との接続部分な
どの電気的な露出部分に封止レジン２０をポッティング
して封止する。
（Ｓ１０４）において、外観検査で良品と確認されたも
のに対して、チップ２上のパッド１９、あるいはバンプ
２２とテープ１上のインナーリード１６との接続部分な
どの電気的な露出部分に封止レジン２０をポッティング
して封止する。
【００７６】テープ切断工程（Ｓ１０５）において、チ
ップ２が搭載され、４チップおきに共通信号端子３が形
成されている一連のテープ１を共通信号端子３が互いに
２分されるように切断する。このテープ１の切断によ
り、テストソケットへの装着に適した形状およびサイズ
となる。
ップ２が搭載され、４チップおきに共通信号端子３が形
成されている一連のテープ１を共通信号端子３が互いに
２分されるように切断する。このテープ１の切断によ
り、テストソケットへの装着に適した形状およびサイズ
となる。
【００７７】オープン／ショート試験工程（Ｓ１０６）
において、バーンイン前に、共通信号端子３、独立信号
端子４などの入出力ピンのオープン／ショート検査など
を行う。ここで、良品と確認されたものは以降の工程に
進み、良品でないものは不良品として取り除く。
において、バーンイン前に、共通信号端子３、独立信号
端子４などの入出力ピンのオープン／ショート検査など
を行う。ここで、良品と確認されたものは以降の工程に
進み、良品でないものは不良品として取り除く。
【００７８】バーンイン工程（Ｓ１０７）において、オ
ープン／ショート試験で良品と確認されたものに対し
て、所定の温度条件において、定格もしくはそれを越え
る電源電圧を印加し、各メモリ回路などに実動作に近い
信号を印加しながらスクリーニングを行う。
ープン／ショート試験で良品と確認されたものに対し
て、所定の温度条件において、定格もしくはそれを越え
る電源電圧を印加し、各メモリ回路などに実動作に近い
信号を印加しながらスクリーニングを行う。
【００７９】電気的特性試験工程（Ｓ１０８）におい
て、入出力ピン間のオープン／ショート検査、リーク電
流検査や、電源電流（動作時、スタンバイ時）の測定な
どのＤＣテストと、メモリ回路に対して所定のテストパ
ターンを用いて書き込み／読み出し動作を行う機能検
査、タイミングマージンの測定などのファンクションテ
ストを行う。ここで、良品と確認されたものは以降の工
程に進み、良品でないものは不良品として取り除く。
て、入出力ピン間のオープン／ショート検査、リーク電
流検査や、電源電流（動作時、スタンバイ時）の測定な
どのＤＣテストと、メモリ回路に対して所定のテストパ
ターンを用いて書き込み／読み出し動作を行う機能検
査、タイミングマージンの測定などのファンクションテ
ストを行う。ここで、良品と確認されたものは以降の工
程に進み、良品でないものは不良品として取り除く。
【００８０】外形切断工程（Ｓ１０９）において、電気
的特性試験で良品と確認されたものに対して、４個のチ
ップ２が搭載されたテープ１を共通信号端子３および独
立信号端子４を残してチップ２の近傍で切断し、その
後、アウターリード１７の成形などを行う。これによ
り、テープ１に４個のチップ２を搭載した４チップ搭載
のメモリＴＣＰ５２となる。さらに、共通信号端子３の
ない切断線１８で２つに切断することにより、テープ１
に２個のチップ２を搭載した２チップ搭載のメモリＴＣ
Ｐとなる。
的特性試験で良品と確認されたものに対して、４個のチ
ップ２が搭載されたテープ１を共通信号端子３および独
立信号端子４を残してチップ２の近傍で切断し、その
後、アウターリード１７の成形などを行う。これによ
り、テープ１に４個のチップ２を搭載した４チップ搭載
のメモリＴＣＰ５２となる。さらに、共通信号端子３の
ない切断線１８で２つに切断することにより、テープ１
に２個のチップ２を搭載した２チップ搭載のメモリＴＣ
Ｐとなる。
【００８１】外観検査工程（Ｓ１１０）において、メモ
リＴＣＰ５２としての最終的な検査として、４チップ搭
載のメモリＴＣＰ５２（２チップ搭載のメモリＴＣＰ）
の外観検査を行う。これにより、良品と確認されたメモ
リＴＣＰ５２はメモリＴＣＰ製造プロセスの工程内の搬
送トレイに収納して、メモリモジュール製造工程へ供給
することができる。
リＴＣＰ５２としての最終的な検査として、４チップ搭
載のメモリＴＣＰ５２（２チップ搭載のメモリＴＣＰ）
の外観検査を行う。これにより、良品と確認されたメモ
リＴＣＰ５２はメモリＴＣＰ製造プロセスの工程内の搬
送トレイに収納して、メモリモジュール製造工程へ供給
することができる。
【００８２】なお、このメモリＴＣＰ製造プロセスにお
いて、たとえばチップ２として良品であると選別された
ＫＧＤ（Ｋｎｏｗｎ Ｇｏｏｄ Ｄｉａ）、ＷＰＰ（Ｗ
ａｆｅｒ Ｐｒｏｃｅｓｓ Ｐａｃｋａｇｅ）などを用
いた場合には、インナーリード部レジン塗布・硬化工程
（Ｓ１０４）後に電気的特性試験工程（Ｓ１１１）を行
い、その後、外形切断工程（Ｓ１０９）に移行するか、
あるいはテープリールに巻き取り、メモリモジュール製
造工程へ供給することができる。
いて、たとえばチップ２として良品であると選別された
ＫＧＤ（Ｋｎｏｗｎ Ｇｏｏｄ Ｄｉａ）、ＷＰＰ（Ｗ
ａｆｅｒ Ｐｒｏｃｅｓｓ Ｐａｃｋａｇｅ）などを用
いた場合には、インナーリード部レジン塗布・硬化工程
（Ｓ１０４）後に電気的特性試験工程（Ｓ１１１）を行
い、その後、外形切断工程（Ｓ１０９）に移行するか、
あるいはテープリールに巻き取り、メモリモジュール製
造工程へ供給することができる。
【００８３】続いて、メモリモジュールの製造において
は、まず基板５１、メモリＴＣＰ５２、コンデンサ５６
および抵抗５７などの実装部品、半田ペーストなどを用
意する。
は、まず基板５１、メモリＴＣＰ５２、コンデンサ５６
および抵抗５７などの実装部品、半田ペーストなどを用
意する。
【００８４】半田塗布（裏面）工程（Ｓ２０１）におい
て、基板５１の裏面のパッド上に印刷機で半田ペースト
を塗布する。
て、基板５１の裏面のパッド上に印刷機で半田ペースト
を塗布する。
【００８５】部品搭載工程（Ｓ２０２）において、基板
５１の裏面にメモリＴＣＰ５２、コンデンサ５６および
抵抗５７などの受動素子などを搭載する。
５１の裏面にメモリＴＣＰ５２、コンデンサ５６および
抵抗５７などの受動素子などを搭載する。
【００８６】半田付け工程（Ｓ２０３）において、基板
５１のパッドと搭載された実装部品のメモリＴＣＰ５
２、コンデンサ５６、抵抗５７などの端子とを接続す
る。この工程では、たとえばメモリＴＣＰ５２の端子が
テープ構造の場合は半田ペーストを溶融して圧着により
接合し、またリード構造の場合はリフローにより加熱し
て半田ペーストを溶融させて半田付けを行うなどの方法
が用いられる。
５１のパッドと搭載された実装部品のメモリＴＣＰ５
２、コンデンサ５６、抵抗５７などの端子とを接続す
る。この工程では、たとえばメモリＴＣＰ５２の端子が
テープ構造の場合は半田ペーストを溶融して圧着により
接合し、またリード構造の場合はリフローにより加熱し
て半田ペーストを溶融させて半田付けを行うなどの方法
が用いられる。
【００８７】半田塗布（表面）工程（Ｓ２０４）、部品
搭載工程（Ｓ２０５）、半田付け工程（Ｓ２０６）にお
いては、前記基板５１の裏面への半田塗布、部品搭載、
半田付けと同じように、表面に対して半田塗布、部品搭
載、半田付けを行う。
搭載工程（Ｓ２０５）、半田付け工程（Ｓ２０６）にお
いては、前記基板５１の裏面への半田塗布、部品搭載、
半田付けと同じように、表面に対して半田塗布、部品搭
載、半田付けを行う。
【００８８】外観検査工程（Ｓ２０７）において、基板
５１の裏面および表面の部品搭載および半田付け工程後
の基板５１上のパッドと搭載部品の端子との接続状態な
どを検査し、接続不良などがないかを確認する。ここ
で、良品と確認されたものは以降の工程に進み、良品で
ないものは不良品として取り除く。
５１の裏面および表面の部品搭載および半田付け工程後
の基板５１上のパッドと搭載部品の端子との接続状態な
どを検査し、接続不良などがないかを確認する。ここ
で、良品と確認されたものは以降の工程に進み、良品で
ないものは不良品として取り除く。
【００８９】電気的特性試験工程（Ｓ２０８）におい
て、外観検査で良品と確認されたものに対して、外部端
子間のオープン／ショート検査、リーク電流検査や、電
源電流（動作時、スタンバイ時）の測定などのＤＣテス
トと、メモリ回路に対して所定のテストパターンを用い
て書き込み／読み出し動作を行う機能検査、タイミング
マージンの測定などのファンクションテストを行う。こ
こで、良品と確認されたものは以降の工程に進み、良品
でないものは不良品として取り除く。
て、外観検査で良品と確認されたものに対して、外部端
子間のオープン／ショート検査、リーク電流検査や、電
源電流（動作時、スタンバイ時）の測定などのＤＣテス
トと、メモリ回路に対して所定のテストパターンを用い
て書き込み／読み出し動作を行う機能検査、タイミング
マージンの測定などのファンクションテストを行う。こ
こで、良品と確認されたものは以降の工程に進み、良品
でないものは不良品として取り除く。
【００９０】ケース装着工程（Ｓ２０９）において、電
気的特性試験で良品と確認されたものに対して、基板５
１に搭載されたメモリＴＣＰ５２を被い、外部端子５３
が露出するようにメモリモジュールにケースを装着す
る。
気的特性試験で良品と確認されたものに対して、基板５
１に搭載されたメモリＴＣＰ５２を被い、外部端子５３
が露出するようにメモリモジュールにケースを装着す
る。
【００９１】製品表示工程（Ｓ２１０）において、ケー
スが装着されたメモリモジュールに、このメモリモジュ
ールの製品名、ロット番号などを印字する。
スが装着されたメモリモジュールに、このメモリモジュ
ールの製品名、ロット番号などを印字する。
【００９２】出荷検査工程（Ｓ２１１）において、製品
表示が完了したメモリモジュールを出荷する前に最終検
査を行う。これにより、良品と確認されたメモリモジュ
ールは製品として出荷することができる。
表示が完了したメモリモジュールを出荷する前に最終検
査を行う。これにより、良品と確認されたメモリモジュ
ールは製品として出荷することができる。
【００９３】なお、このメモリモジュール製造プロセス
においては、前記メモリＴＣＰ製造プロセスでチップ２
としてＫＧＤ、ＷＰＰなどを用いた場合には、テープリ
ールに巻き取られて供給されたものに対して、テープ１
から切断すると同時に搭載する外形切断・同時搭載工程
（Ｓ２１２）を行い、その後、他の実装部品の部品搭載
工程（Ｓ２０２，Ｓ２０５）からの処理を行うことによ
って、良品のメモリモジュールは製品として出荷するこ
とができる。
においては、前記メモリＴＣＰ製造プロセスでチップ２
としてＫＧＤ、ＷＰＰなどを用いた場合には、テープリ
ールに巻き取られて供給されたものに対して、テープ１
から切断すると同時に搭載する外形切断・同時搭載工程
（Ｓ２１２）を行い、その後、他の実装部品の部品搭載
工程（Ｓ２０２，Ｓ２０５）からの処理を行うことによ
って、良品のメモリモジュールは製品として出荷するこ
とができる。
【００９４】従って、本実施の形態のメモリＴＣＰによ
れば、短辺の対向する２辺に共通信号端子３が配置さ
れ、長辺の１辺に独立信号端子４が配置され、２辺の共
通信号端子３は共通信号配線８によって互いに電気的に
接続されていることにより、以下のような効果を得るこ
とができる。
れば、短辺の対向する２辺に共通信号端子３が配置さ
れ、長辺の１辺に独立信号端子４が配置され、２辺の共
通信号端子３は共通信号配線８によって互いに電気的に
接続されていることにより、以下のような効果を得るこ
とができる。
【００９５】（１）共通信号端子３をテープ１の両サイ
ドの短辺に、独立信号端子４をテープ１の下方の長辺に
配置することで、メモリモジュールの下方の長辺に配置
される外部端子５３のピン配置により近くなるため、基
板５１の設計を簡素化することができる。
ドの短辺に、独立信号端子４をテープ１の下方の長辺に
配置することで、メモリモジュールの下方の長辺に配置
される外部端子５３のピン配置により近くなるため、基
板５１の設計を簡素化することができる。
【００９６】（２）共通信号端子３および独立信号端子
４が左右ミラー対称の配列のため、表裏左右に関係なく
基板５１上にレイアウトできるので、基板５１の配置の
自由度を向上させることができる。また、テープ１を中
央から切断することにより、２個のミラーパッケージを
得ることができる。
４が左右ミラー対称の配列のため、表裏左右に関係なく
基板５１上にレイアウトできるので、基板５１の配置の
自由度を向上させることができる。また、テープ１を中
央から切断することにより、２個のミラーパッケージを
得ることができる。
【００９７】（３）インターポーザ構造として、チップ
２の狭いパッド１９のパッドピッチ（たとえば１００〜
５０μｍ）を、テープ１の広いアウターリード１７のリ
ードピッチ（たとえば０．５ｍｍ以上）に拡大すること
ができる。
２の狭いパッド１９のパッドピッチ（たとえば１００〜
５０μｍ）を、テープ１の広いアウターリード１７のリ
ードピッチ（たとえば０．５ｍｍ以上）に拡大すること
ができる。
【００９８】（４）積層実装用のダミー端子２４を付け
ることで、各層間で分けて引き出した独立信号端子４を
このダミー端子２４を介して基板５１に接続することで
容易に積層できるため、テープ１上の信号端子でも積層
実装が容易になる。
ることで、各層間で分けて引き出した独立信号端子４を
このダミー端子２４を介して基板５１に接続することで
容易に積層できるため、テープ１上の信号端子でも積層
実装が容易になる。
【００９９】（５）２層のテープ２６を用い、このテー
プ２６から突出するリード２７を設ける構造では、アウ
ターリード１７のフォーミング寸法を変えることによ
り、ダミー端子２４なしでも容易に積層することができ
る。
プ２６から突出するリード２７を設ける構造では、アウ
ターリード１７のフォーミング寸法を変えることによ
り、ダミー端子２４なしでも容易に積層することができ
る。
【０１００】（６）１層のテープ２８を用い、このテー
プ２８から突出するリード２７を設ける構造では、テー
プ２８のコストを低減するとともに、ダミー端子２４を
介してリード・オン・リード構造の積層が可能であり、
またダミー端子２４なしでもアウターリード１７の長さ
を変えて容易に積層することができる。
プ２８から突出するリード２７を設ける構造では、テー
プ２８のコストを低減するとともに、ダミー端子２４を
介してリード・オン・リード構造の積層が可能であり、
またダミー端子２４なしでもアウターリード１７の長さ
を変えて容易に積層することができる。
【０１０１】（７）独立信号端子４が配列された辺と相
対する辺に支持リード３５を設けることで、テープ３４
を共通信号端子３および独立信号端子４のリード２７と
支持リード３５により支えることができるため、メモリ
ＴＣＰ５２を安定して実装し、実装性を向上させること
ができる。
対する辺に支持リード３５を設けることで、テープ３４
を共通信号端子３および独立信号端子４のリード２７と
支持リード３５により支えることができるため、メモリ
ＴＣＰ５２を安定して実装し、実装性を向上させること
ができる。
【０１０２】（８）テープ３４の表面にチップ２を囲む
ように枠３６を固定することで、テープ３４の反り、ね
じれ、たわみなどの変形を防止することができ、さらに
メモリＴＣＰ５２の実装性を向上させることができる。
ように枠３６を固定することで、テープ３４の反り、ね
じれ、たわみなどの変形を防止することができ、さらに
メモリＴＣＰ５２の実装性を向上させることができる。
【０１０３】（９）テープ３４に搭載されたチップ２に
金属板３７が直接固定されることで、テープ全体の変形
を防止するとともに、チップ２の発熱を金属板３７を通
じて放散することができるので、メモリＴＣＰ５２の実
装性の向上と熱放散性の向上とを兼ね備えることでき
る。
金属板３７が直接固定されることで、テープ全体の変形
を防止するとともに、チップ２の発熱を金属板３７を通
じて放散することができるので、メモリＴＣＰ５２の実
装性の向上と熱放散性の向上とを兼ね備えることでき
る。
【０１０４】（１０）テープ３８の角部の切断部３９に
よるピン表示用インデックスと左右非対称の位置に切り
欠き４０を設けることで、４チップ搭載のパッケージ構
造、２分割した２チップ搭載のパッケージ構造でもパッ
ケージの向きを認識することができる。
よるピン表示用インデックスと左右非対称の位置に切り
欠き４０を設けることで、４チップ搭載のパッケージ構
造、２分割した２チップ搭載のパッケージ構造でもパッ
ケージの向きを認識することができる。
【０１０５】（１１）中央をくり抜いた構造の位置合わ
せ用パターン４１を設けることで、４チップ搭載のパッ
ケージ構造、２チップ搭載のパッケージ構造でも、イン
ナーリード１６のボンディング時に位置合わせ用パター
ン４１を認識マークとして用いてテープ１とチップ２と
の位置合わせを行うことができる。
せ用パターン４１を設けることで、４チップ搭載のパッ
ケージ構造、２チップ搭載のパッケージ構造でも、イン
ナーリード１６のボンディング時に位置合わせ用パター
ン４１を認識マークとして用いてテープ１とチップ２と
の位置合わせを行うことができる。
【０１０６】（１２）複数のチップ２を同時にオープン
／ショート試験、バーンインおよび電気的特性試験がで
きるため、バーンインおよび試験コストの低減を図るこ
とができる。
／ショート試験、バーンインおよび電気的特性試験がで
きるため、バーンインおよび試験コストの低減を図るこ
とができる。
【０１０７】さらに、本実施の形態のメモリモジュール
によれば、前記のような効果を有するメモリＴＣＰ５２
を搭載し、長方形状の基板５１の長辺の一方の辺に複数
の外部端子５３が形成され、この外部端子５３が並ぶ方
向に沿ってメモリＴＣＰ５２の独立信号端子４が並ぶよ
うに搭載されていることにより、以下のような効果を得
ることができる。
によれば、前記のような効果を有するメモリＴＣＰ５２
を搭載し、長方形状の基板５１の長辺の一方の辺に複数
の外部端子５３が形成され、この外部端子５３が並ぶ方
向に沿ってメモリＴＣＰ５２の独立信号端子４が並ぶよ
うに搭載されていることにより、以下のような効果を得
ることができる。
【０１０８】（２１）１チップのメモリＴＣＰに比較し
て１チップに占めるアウターリード１７の占有面積が小
さいため、基板５１への高密度実装が可能であり、メモ
リモジュールの高集積化を図ることができる。
て１チップに占めるアウターリード１７の占有面積が小
さいため、基板５１への高密度実装が可能であり、メモ
リモジュールの高集積化を図ることができる。
【０１０９】（２２）テープ１上で主要な配線が完了し
ているため、基板５１の配線が簡素化され、スルーホー
ル数も大幅に減少し、基板５１の層数の低減の可能性も
あるので、基板５１のコストを低減することができる。
ているため、基板５１の配線が簡素化され、スルーホー
ル数も大幅に減少し、基板５１の層数の低減の可能性も
あるので、基板５１のコストを低減することができる。
【０１１０】（２３）同一容量のチップ２を実装する同
一容量のメモリモジュールで比較すると、搭載パッケー
ジ数が減少し、搭載コストを低減することができる。ま
た、接続ポイントも減少し、接続部の検査に要するコス
トが低減するので、メモリモジュールの実装コストを低
減することができる。
一容量のメモリモジュールで比較すると、搭載パッケー
ジ数が減少し、搭載コストを低減することができる。ま
た、接続ポイントも減少し、接続部の検査に要するコス
トが低減するので、メモリモジュールの実装コストを低
減することができる。
【０１１１】（２４）同一サイズで次世代品並の大容量
メモリモジュールを実現し、ＰＣ（Ｐｅｒｓｏｎａｌ
Ｃｏｍｐｕｔｅｒ）やＷＳ（Ｗｏｒｋ−Ｓｔａｔｉｏ
ｎ）などのシステムの小型化や内蔵メモリの大容量化に
寄与するので、システムの小型、大容量化を図ることが
できる。
メモリモジュールを実現し、ＰＣ（Ｐｅｒｓｏｎａｌ
Ｃｏｍｐｕｔｅｒ）やＷＳ（Ｗｏｒｋ−Ｓｔａｔｉｏ
ｎ）などのシステムの小型化や内蔵メモリの大容量化に
寄与するので、システムの小型、大容量化を図ることが
できる。
【０１１２】（２５）メモリＴＣＰとメモリモジュール
との関係において、６４ビット２バンクでは、４チップ
の纏まりにより１バンク１６ビットタイプ、２バンク８
ビットタイプで構成したり、２チップの纏まりにより１
バンク８ビットタイプや２バンク４ビットタイプ、ある
いは８チップの纏まりにより１バンク３２ビットタイプ
や２バンク１６ビットタイプでも構成することができ
る。
との関係において、６４ビット２バンクでは、４チップ
の纏まりにより１バンク１６ビットタイプ、２バンク８
ビットタイプで構成したり、２チップの纏まりにより１
バンク８ビットタイプや２バンク４ビットタイプ、ある
いは８チップの纏まりにより１バンク３２ビットタイプ
や２バンク１６ビットタイプでも構成することができ
る。
【０１１３】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
【０１１４】たとえば、前記実施の形態においては、本
発明者によってなされた発明をその属する技術分野であ
るメモリモジュールに適用した場合について説明した
が、これに限定されるものではなく、さらにメモリ内蔵
製品、たとえばＰＣなどのマザーボード上のメモリ代替
（メモリの構成（ワード×ビット）がモジュールの構成
そのものにできるため）などに応用することも可能であ
る。
発明者によってなされた発明をその属する技術分野であ
るメモリモジュールに適用した場合について説明した
が、これに限定されるものではなく、さらにメモリ内蔵
製品、たとえばＰＣなどのマザーボード上のメモリ代替
（メモリの構成（ワード×ビット）がモジュールの構成
そのものにできるため）などに応用することも可能であ
る。
【０１１５】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【０１１６】（１）１組の対向する２辺に共通信号端子
を配置し、他方の１辺に独立信号端子を配置し、２辺の
共通信号端子は共通信号配線によって互いに電気的に接
続されていることで、１つのテープに複数のチップを搭
載した基本的なマルチチップＴＣＰを得ることが可能と
なる。
を配置し、他方の１辺に独立信号端子を配置し、２辺の
共通信号端子は共通信号配線によって互いに電気的に接
続されていることで、１つのテープに複数のチップを搭
載した基本的なマルチチップＴＣＰを得ることが可能と
なる。
【０１１７】（２）１組の対向する２辺に共通信号端子
を配置し、他方の１辺に独立信号端子を配置し、１組の
対向する２辺に配置された共通信号端子は左右ミラー対
称に配置されていることで、２分割可能なマルチチップ
ＴＣＰを得ることができ、さらにテープを中央から切断
することによって、２つのミラー対称ＴＣＰを得ること
が可能となる。また、表裏左右に関係なく基板上にレイ
アウトできるので、基板配置の自由度を向上させること
も可能となる。
を配置し、他方の１辺に独立信号端子を配置し、１組の
対向する２辺に配置された共通信号端子は左右ミラー対
称に配置されていることで、２分割可能なマルチチップ
ＴＣＰを得ることができ、さらにテープを中央から切断
することによって、２つのミラー対称ＴＣＰを得ること
が可能となる。また、表裏左右に関係なく基板上にレイ
アウトできるので、基板配置の自由度を向上させること
も可能となる。
【０１１８】（３）１組の対向する２辺に共通信号端子
を配置し、他方の１辺に独立信号端子を配置し、さらに
共通信号端子および独立信号端子に連続して延び、かつ
テープから突出するリードを有し、２辺の共通信号端子
は共通信号配線によって互いに電気的に接続されている
ことで、リード型のマルチチップＴＣＰを得ることが可
能となる。
を配置し、他方の１辺に独立信号端子を配置し、さらに
共通信号端子および独立信号端子に連続して延び、かつ
テープから突出するリードを有し、２辺の共通信号端子
は共通信号配線によって互いに電気的に接続されている
ことで、リード型のマルチチップＴＣＰを得ることが可
能となる。
【０１１９】（４）１組の対向する２辺に共通信号端子
を配置し、他方の１辺に第１の独立信号端子、およびテ
ープに搭載されているチップとは電気的に接続されてい
ない第２の独立信号端子を配置した半導体装置を積層
し、上段の第１の独立信号端子と下段の第２の独立信号
端子が接続され、上段の第２の独立信号端子と下段の第
１の独立信号端子が接続されていることで、積層可能な
マルチチップＴＣＰを得ることができ、さらに半導体装
置はテープ・オン・テープ構造、リード・オン・テープ
構造、あるいはリード・オン・リード構造で積層するこ
とが可能となる。
を配置し、他方の１辺に第１の独立信号端子、およびテ
ープに搭載されているチップとは電気的に接続されてい
ない第２の独立信号端子を配置した半導体装置を積層
し、上段の第１の独立信号端子と下段の第２の独立信号
端子が接続され、上段の第２の独立信号端子と下段の第
１の独立信号端子が接続されていることで、積層可能な
マルチチップＴＣＰを得ることができ、さらに半導体装
置はテープ・オン・テープ構造、リード・オン・テープ
構造、あるいはリード・オン・リード構造で積層するこ
とが可能となる。
【０１２０】（５）チップのパッドは、共通信号配線に
接続されるパッドが独立信号端子から遠いところに配置
され、独立信号配線に接続されるパッドが独立信号端子
の近くに配置されているので、基板の共通信号配線と独
立信号配線の配置領域を容易に分離でき、さらに半導体
モジュールの一辺に配置される外部端子のピン配置によ
り近くなるため、基板の設計を簡素化することが可能と
なる。
接続されるパッドが独立信号端子から遠いところに配置
され、独立信号配線に接続されるパッドが独立信号端子
の近くに配置されているので、基板の共通信号配線と独
立信号配線の配置領域を容易に分離でき、さらに半導体
モジュールの一辺に配置される外部端子のピン配置によ
り近くなるため、基板の設計を簡素化することが可能と
なる。
【０１２１】（６）テープに形成された共通信号配線と
独立信号配線は同一面にあり、互いに交差しないので、
テープの構造を簡略化することが可能となる。さらに、
共通信号配線と独立信号配線の同一面に接地電位、電源
電位の配線パターンを形成することで、１層テープで実
現でき、また共通信号配線と独立信号配線がある面の反
対面に接地電位プレーンパターンおよび電源電位プレー
ンパターンを形成することで、２層テープで実現するこ
とが可能となる。
独立信号配線は同一面にあり、互いに交差しないので、
テープの構造を簡略化することが可能となる。さらに、
共通信号配線と独立信号配線の同一面に接地電位、電源
電位の配線パターンを形成することで、１層テープで実
現でき、また共通信号配線と独立信号配線がある面の反
対面に接地電位プレーンパターンおよび電源電位プレー
ンパターンを形成することで、２層テープで実現するこ
とが可能となる。
【０１２２】（７）２層テープで実現し、このテープか
ら突出するリードを有する場合には、アウターリードの
フォーミング寸法を変えることができるので、他の独立
信号端子なしでも容易に積層することが可能となる。
ら突出するリードを有する場合には、アウターリードの
フォーミング寸法を変えることができるので、他の独立
信号端子なしでも容易に積層することが可能となる。
【０１２３】（８）１層テープで実現し、このテープか
ら突出するリードを有する場合には、テープのコストを
低減するとともに、他の独立信号端子を介してリード・
オン・リードの積層が可能であり、また他の独立信号端
子なしでもアウターリードの長さを変えて容易に積層す
ることが可能となる。
ら突出するリードを有する場合には、テープのコストを
低減するとともに、他の独立信号端子を介してリード・
オン・リードの積層が可能であり、また他の独立信号端
子なしでもアウターリードの長さを変えて容易に積層す
ることが可能となる。
【０１２４】（９）チップの主面とテープの信号配線間
には絶縁材が介在されているので、テープ上の信号配線
の短絡を防止することができるので、テープ上にチップ
の主面側を搭載することが可能となる。
には絶縁材が介在されているので、テープ上の信号配線
の短絡を防止することができるので、テープ上にチップ
の主面側を搭載することが可能となる。
【０１２５】（１０）テープにチップ部品を搭載するこ
とができるので、電源のノイズ対策用のバイパスコンデ
ンサなどを搭載することが可能となる。
とができるので、電源のノイズ対策用のバイパスコンデ
ンサなどを搭載することが可能となる。
【０１２６】（１１）独立信号端子のリードに対向する
他辺に、搭載されたチップとは電気的に接続しない複数
の支持リードを有する場合には、テープを共通信号端子
および独立信号端子のリードと支持リードにより支える
ことができるので、ＴＣＰを安定して実装し、実装性を
向上させることが可能となる。
他辺に、搭載されたチップとは電気的に接続しない複数
の支持リードを有する場合には、テープを共通信号端子
および独立信号端子のリードと支持リードにより支える
ことができるので、ＴＣＰを安定して実装し、実装性を
向上させることが可能となる。
【０１２７】（１２）テープの一面にチップを取り囲む
ように枠を配置する場合には、テープの反り、ねじれ、
たわみなどの変形を防止することができるので、さらに
ＴＣＰの実装性を向上させることが可能となる。さら
に、熱放散性の良いプラスチックまたは金属からなる枠
を用いることで、熱放散性も向上させることが可能とな
る。
ように枠を配置する場合には、テープの反り、ねじれ、
たわみなどの変形を防止することができるので、さらに
ＴＣＰの実装性を向上させることが可能となる。さら
に、熱放散性の良いプラスチックまたは金属からなる枠
を用いることで、熱放散性も向上させることが可能とな
る。
【０１２８】（１３）チップに金属板を固着する場合に
は、金属板によりテープ全体の変形を防止するととも
に、チップの発熱を金属板を通じて放散することができ
るので、ＴＣＰの実装性の向上と熱放散性の向上とを兼
ね備えることが可能となる。
は、金属板によりテープ全体の変形を防止するととも
に、チップの発熱を金属板を通じて放散することができ
るので、ＴＣＰの実装性の向上と熱放散性の向上とを兼
ね備えることが可能となる。
【０１２９】（１４）テープに認識マークパターンを有
する場合には、インナーリードのボンディング時に認識
マークパターンを用いてテープとチップとの位置合わせ
を行うことが可能となる。さらに、２分割したパッケー
ジ構造でも、認識マークパターンを位置合わせ用に用い
ることが可能である。
する場合には、インナーリードのボンディング時に認識
マークパターンを用いてテープとチップとの位置合わせ
を行うことが可能となる。さらに、２分割したパッケー
ジ構造でも、認識マークパターンを位置合わせ用に用い
ることが可能である。
【０１３０】（１５）テープにピン表示用インデックス
を有する場合には、ピン表示用インデックスによりパッ
ケージの向きを認識することが可能となる。さらに、２
分割したパッケージ構造でも、ピン表示用インデックス
をパッケージの向きを認識する場合に用いることが可能
である。
を有する場合には、ピン表示用インデックスによりパッ
ケージの向きを認識することが可能となる。さらに、２
分割したパッケージ構造でも、ピン表示用インデックス
をパッケージの向きを認識する場合に用いることが可能
である。
【０１３１】（１６）他方の１辺には独立信号端子と、
テープに搭載されているチップとは電気的に接続されて
いない他の独立信号端子を配置していることで、テープ
の各層間で分けて引き出した独立信号端子をこの他の独
立信号端子を介して基板に接続することができるので、
テープ基材上の端子でもＴＣＰの積層実装が容易に可能
となる。
テープに搭載されているチップとは電気的に接続されて
いない他の独立信号端子を配置していることで、テープ
の各層間で分けて引き出した独立信号端子をこの他の独
立信号端子を介して基板に接続することができるので、
テープ基材上の端子でもＴＣＰの積層実装が容易に可能
となる。
【０１３２】（１７）インターポーザ構造として、チッ
プの狭いパッドピッチを広いアウターリードピッチに拡
大することができるので、基板の配線の引き回しなどを
容易に簡略化することが可能となる。
プの狭いパッドピッチを広いアウターリードピッチに拡
大することができるので、基板の配線の引き回しなどを
容易に簡略化することが可能となる。
【０１３３】（１８）複数のチップを同時に、バーンイ
ンおよび電気的特性試験することができるので、バーン
インおよび試験コストを低減することが可能となる。
ンおよび電気的特性試験することができるので、バーン
インおよび試験コストを低減することが可能となる。
【０１３４】（１９）長辺の一方の辺に複数の外部端子
が形成された長方形状の基板に、基本的なマルチチップ
ＴＣＰ、２分割可能なマルチチップＴＣＰ、リード型の
マルチチップＴＣＰ、および積層可能なマルチチップＴ
ＣＰを組み合わせて搭載することで、これらのＴＣＰが
混載された半導体モジュールを製造することが可能とな
る。特に、複数チップ搭載のＴＣＰと、これを２分割し
たＴＣＰとを混載した半導体モジュールを得ることが可
能となり、またＴＣＰを積層する半導体モジュールで
は、複数のＴＣＰをテープ・オン・テープ構造、リード
・オン・テープ構造、リード・オン・リード構造、ある
いはリード・オン・ボード構造で積層することが可能と
なる。
が形成された長方形状の基板に、基本的なマルチチップ
ＴＣＰ、２分割可能なマルチチップＴＣＰ、リード型の
マルチチップＴＣＰ、および積層可能なマルチチップＴ
ＣＰを組み合わせて搭載することで、これらのＴＣＰが
混載された半導体モジュールを製造することが可能とな
る。特に、複数チップ搭載のＴＣＰと、これを２分割し
たＴＣＰとを混載した半導体モジュールを得ることが可
能となり、またＴＣＰを積層する半導体モジュールで
は、複数のＴＣＰをテープ・オン・テープ構造、リード
・オン・テープ構造、リード・オン・リード構造、ある
いはリード・オン・ボード構造で積層することが可能と
なる。
【０１３５】（２０）外部端子と複数のＴＣＰとの間に
樹脂封止型半導体装置を搭載することができるので、レ
ジスタ、ＰＬＬ、インバータなどのＴＳＯＰを搭載して
レジスタードＤＩＭＭなどの半導体モジュールを得るこ
とが可能となる。
樹脂封止型半導体装置を搭載することができるので、レ
ジスタ、ＰＬＬ、インバータなどのＴＳＯＰを搭載して
レジスタードＤＩＭＭなどの半導体モジュールを得るこ
とが可能となる。
【０１３６】（２１）基板の搭載面とチップ主面とが対
向するように実装することができるので、チップ主面を
保護することができるとともに、チップの裏面に熱放散
性の金属板などを固着することが可能となる。
向するように実装することができるので、チップ主面を
保護することができるとともに、チップの裏面に熱放散
性の金属板などを固着することが可能となる。
【０１３７】（２２）１チップのＴＣＰに比較して１チ
ップに占めるアウターリードの占有面積が小さいため、
基板への高密度実装が可能となるので、半導体モジュー
ルの高集積化を図ることが可能となる。
ップに占めるアウターリードの占有面積が小さいため、
基板への高密度実装が可能となるので、半導体モジュー
ルの高集積化を図ることが可能となる。
【０１３８】（２３）テープ上で主要な配線が完了して
いるため、基板の配線が簡素化され、スルーホール数も
大幅に減少し、基板層数の低減の可能性もあるので、基
板コストの低減が可能となる。
いるため、基板の配線が簡素化され、スルーホール数も
大幅に減少し、基板層数の低減の可能性もあるので、基
板コストの低減が可能となる。
【０１３９】（２４）同一容量のメモリチップを実装す
る同一容量のメモリモジュールで比較すると、搭載パッ
ケージ数が減少し、搭載コストを低減することができ、
また接続ポイントも減少し、接続部の検査に要するコス
トが低減するので、メモリモジュールの実装コストの低
減が可能となる。
る同一容量のメモリモジュールで比較すると、搭載パッ
ケージ数が減少し、搭載コストを低減することができ、
また接続ポイントも減少し、接続部の検査に要するコス
トが低減するので、メモリモジュールの実装コストの低
減が可能となる。
【０１４０】（２５）同一サイズで次世代品並の大容量
メモリモジュールを実現し、ＰＣやＷＳなどのシステム
の小型化や内蔵メモリの大容量化に寄与するので、シス
テムの小型、大容量化を図ることが可能となる。
メモリモジュールを実現し、ＰＣやＷＳなどのシステム
の小型化や内蔵メモリの大容量化に寄与するので、シス
テムの小型、大容量化を図ることが可能となる。
【０１４１】（２６）メモリＴＣＰとメモリモジュール
との関係において、６４ビット２バンクでは、４チップ
の纏まりにより１バンク１６ビットタイプ、２バンク８
ビットタイプで構成したり、２チップの纏まりにより１
バンク８ビットタイプや２バンク４ビットタイプ、ある
いは８チップの纏まりにより１バンク３２ビットタイプ
や２バンク１６ビットタイプでも構成するなど、容量と
入出力ビット数、バンク数などとの関係から種々のメモ
リＴＣＰ、メモリモジュールを構成することが可能とな
る。
との関係において、６４ビット２バンクでは、４チップ
の纏まりにより１バンク１６ビットタイプ、２バンク８
ビットタイプで構成したり、２チップの纏まりにより１
バンク８ビットタイプや２バンク４ビットタイプ、ある
いは８チップの纏まりにより１バンク３２ビットタイプ
や２バンク１６ビットタイプでも構成するなど、容量と
入出力ビット数、バンク数などとの関係から種々のメモ
リＴＣＰ、メモリモジュールを構成することが可能とな
る。
【図１】本発明の一実施の形態の半導体装置とそれを搭
載した半導体モジュールとの関係を示すブロック図であ
る。
載した半導体モジュールとの関係を示すブロック図であ
る。
【図２】本実施の形態の半導体装置を示す平面図であ
る。
る。
【図３】（ａ），（ｂ）は本実施の形態の半導体装置を
示す断面図および部分拡大断面図である。
示す断面図および部分拡大断面図である。
【図４】（ａ），（ｂ）は本実施の形態において、２層
テープを示す表面および裏面パターン図である。
テープを示す表面および裏面パターン図である。
【図５】本実施の形態において、チップの主面を示す平
面図である。
面図である。
【図６】（ａ），（ｂ）は本実施の形態の変形例とし
て、テープのインナーリードがチップ主面から遠くなる
ようにボンディングする場合のメモリＴＣＰを示す断面
図および部分拡大断面図である。
て、テープのインナーリードがチップ主面から遠くなる
ようにボンディングする場合のメモリＴＣＰを示す断面
図および部分拡大断面図である。
【図７】本実施の形態の変形例として、メモリＴＣＰを
積層する場合のメモリＴＣＰを示す平面図である。
積層する場合のメモリＴＣＰを示す平面図である。
【図８】（ａ），（ｂ）は本実施の形態の変形例とし
て、テープから突出するリードを有する場合のメモリＴ
ＣＰを示す平面図および断面図である。
て、テープから突出するリードを有する場合のメモリＴ
ＣＰを示す平面図および断面図である。
【図９】（ａ），（ｂ），（ｃ）は本実施の形態の変形
例として、１層テープを用いた場合のメモリＴＣＰを示
す平面図および断面図である。
例として、１層テープを用いた場合のメモリＴＣＰを示
す平面図および断面図である。
【図１０】（ａ），（ｂ）は本実施の形態の変形例とし
て、テープのチップ搭載面にコンデンサを搭載する構造
のメモリＴＣＰを示す平面図および裏面図である。
て、テープのチップ搭載面にコンデンサを搭載する構造
のメモリＴＣＰを示す平面図および裏面図である。
【図１１】本実施の形態の変形例として、テープに支持
リードを有する構造のメモリＴＣＰを示す平面図であ
る。
リードを有する構造のメモリＴＣＰを示す平面図であ
る。
【図１２】（ａ），（ｂ）は本実施の形態の変形例とし
て、テープ３４に枠を有する構造のメモリＴＣＰを示す
平面図および断面図である。
て、テープ３４に枠を有する構造のメモリＴＣＰを示す
平面図および断面図である。
【図１３】（ａ），（ｂ）は本実施の形態の変形例とし
て、チップ上に金属板を有する構造のメモリＴＣＰを示
す平面図および断面図である。
て、チップ上に金属板を有する構造のメモリＴＣＰを示
す平面図および断面図である。
【図１４】本実施の形態の変形例として、テープにパッ
ケージの向き、ボンディング時の位置を認識するための
表示を有する構造のメモリＴＣＰを示す平面図である。
ケージの向き、ボンディング時の位置を認識するための
表示を有する構造のメモリＴＣＰを示す平面図である。
【図１５】（ａ），（ｂ）は本実施の形態の半導体装置
を搭載した半導体モジュールを示す平面図および裏面図
である。
を搭載した半導体モジュールを示す平面図および裏面図
である。
【図１６】（ａ），（ｂ）は本実施の形態の変形例とし
て、レジスタードＤＩＭＭのメモリモジュールを示す平
面図および裏面図である。
て、レジスタードＤＩＭＭのメモリモジュールを示す平
面図および裏面図である。
【図１７】（ａ），（ｂ）は本実施の形態の変形例とし
て、ＳＯＤＩＭＭのメモリモジュールを示す平面図およ
び裏面図である。
て、ＳＯＤＩＭＭのメモリモジュールを示す平面図およ
び裏面図である。
【図１８】（ａ），（ｂ），（ｃ）は本実施の形態の変
形例として、テープ・オン・テープ構造で積層実装した
メモリモジュールを示す断面図および部分拡大断面図
と、上段のメモリＴＣＰを示す平面図である。
形例として、テープ・オン・テープ構造で積層実装した
メモリモジュールを示す断面図および部分拡大断面図
と、上段のメモリＴＣＰを示す平面図である。
【図１９】（ａ），（ｂ）は本実施の形態の変形例とし
て、リード・オン・テープ構造で積層実装したメモリモ
ジュールを示す断面図および部分拡大断面図である。
て、リード・オン・テープ構造で積層実装したメモリモ
ジュールを示す断面図および部分拡大断面図である。
【図２０】（ａ），（ｂ）は本実施の形態の変形例とし
て、リード・オン・ボード構造で積層実装したメモリモ
ジュールを示す断面図および部分拡大断面図である。
て、リード・オン・ボード構造で積層実装したメモリモ
ジュールを示す断面図および部分拡大断面図である。
【図２１】（ａ），（ｂ）は本実施の形態の変形例とし
て、基板の両面にリード・オン・ボード構造で積層実装
したメモリモジュールを示す断面図および部分拡大断面
図である。
て、基板の両面にリード・オン・ボード構造で積層実装
したメモリモジュールを示す断面図および部分拡大断面
図である。
【図２２】（ａ），（ｂ），（ｃ）は本実施の形態の変
形例として、基板の両面にリード・オン・ボード構造で
積層実装したメモリモジュールにおける独立信号の信号
端子の接続を示す側面図および概略斜視図と、メモリＴ
ＣＰを示す平面図である。
形例として、基板の両面にリード・オン・ボード構造で
積層実装したメモリモジュールにおける独立信号の信号
端子の接続を示す側面図および概略斜視図と、メモリＴ
ＣＰを示す平面図である。
【図２３】本実施の形態の変形例として、メモリＴＣＰ
の配置を変えた構造のメモリモジュールを示す平面図で
ある。
の配置を変えた構造のメモリモジュールを示す平面図で
ある。
【図２４】本実施の形態の変形例として、アンバッファ
ードＤＩＭＭ（２バンク８ビットタイプ）のメモリモジ
ュールを示す平面図である。
ードＤＩＭＭ（２バンク８ビットタイプ）のメモリモジ
ュールを示す平面図である。
【図２５】本実施の形態の半導体装置の製造プロセスを
示すフロー図である。
示すフロー図である。
【図２６】本実施の形態の半導体装置を搭載した半導体
モジュールの製造プロセスを示すフロー図である。
モジュールの製造プロセスを示すフロー図である。
１ テープ ２ チップ ３ 共通信号端子 ４ 独立信号端子 ５ 絶縁基材 ６，７ 配線パターン ８ 共通信号配線 ９ 独立信号配線 １０ 接地電位プレーンパターン １１ 電源電位プレーンパターン １２ スルーホール １３，１４ 絶縁コート材 １５ 開口部 １６ インナーリード １７ アウターリード １８ 切断線 １９ パッド ２０ 封止レジン ２１，２３，２６，２８，３０，３４，３８ テープ ２２ バンプ ２４ ダミー端子 ２５ 切り欠き ２７ リード ２９ 配線 ３１ バイパスコンデンサ ３２ スルーホール ３３ パッド ３５ 支持リード ３６ 枠 ３７ 金属板 ３９ 切断部 ４０ 切り欠き ４１ 位置合わせ用パターン ５１ 基板 ５２ メモリＴＣＰ ５３ 外部端子 ５４ 共通信号配線領域 ５５ 独立信号配線領域 ５６ コンデンサ ５７ 抵抗 ５８，６４，６５，７１，７６，８１，８６，９１，９
４ 基板 ５９，６６，６７，７２，７３，７７，７８，８２，８
３，８７，８８，９２，９５ メモリＴＣＰ ６０ ＥＥＰＲＯＭ ６１ レジスタ ６２ ＰＬＬ ６３ インバータ ６８，６９，７４，７５，７９，８０，８４，８５，８
９，９０ 信号端子 ７０ 接続材料 ９３，９６ 外部端子
４ 基板 ５９，６６，６７，７２，７３，７７，７８，８２，８
３，８７，８８，９２，９５ メモリＴＣＰ ６０ ＥＥＰＲＯＭ ６１ レジスタ ６２ ＰＬＬ ６３ インバータ ６８，６９，７４，７５，７９，８０，８４，８５，８
９，９０ 信号端子 ７０ 接続材料 ９３，９６ 外部端子
フロントページの続き (72)発明者 管野 利夫 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 津久井 誠一郎 群馬県高崎市西横手町１番地１ 日立東部 セミコンダクタ株式会社内 (72)発明者 長岡 講二 群馬県高崎市西横手町１番地１ 日立東部 セミコンダクタ株式会社内 (72)発明者 佐藤 朝彦 群馬県高崎市西横手町１番地１ 日立東部 セミコンダクタ株式会社内
Claims (55)
- 【請求項１】 １つのテープに複数のチップを搭載する
テープキャリア型半導体装置であって、１組の対向する
２辺に共通信号端子を配置し、他方の１辺に独立信号端
子を配置し、前記２辺の共通信号端子は共通信号配線に
よって互いに電気的に接続されていることを特徴とする
半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、前
記チップのパッドは、前記共通信号配線に接続されるパ
ッドが前記独立信号端子から遠いところに配置され、独
立信号配線に接続されるパッドが前記独立信号端子の近
くに配置されていることを特徴とする半導体装置。 - 【請求項３】 請求項１記載の半導体装置において、前
記テープに形成された前記共通信号配線と独立信号配線
は同一面にあり、互いに交差しないことを特徴とする半
導体装置。 - 【請求項４】 請求項１記載の半導体装置において、前
記テープは１層テープであることを特徴とする半導体装
置。 - 【請求項５】 請求項１記載の半導体装置において、前
記テープは２層テープであることを特徴とする半導体装
置。 - 【請求項６】 請求項５記載の半導体装置において、前
記２層テープは、前記共通信号配線と独立信号配線があ
る面の反対面に接地電位プレーンパターンおよび電源電
位プレーンパターンが形成されていることを特徴とする
半導体装置。 - 【請求項７】 請求項５記載の半導体装置において、前
記チップの主面と前記２層テープの信号配線間には絶縁
材が介在されていることを特徴とする半導体装置。 - 【請求項８】 請求項１記載の半導体装置において、前
記テープに受動素子が搭載されていることを特徴とする
半導体装置。 - 【請求項９】 請求項１記載の半導体装置において、前
記テープの一面に前記チップを取り囲むように配置され
た枠を有することを特徴とする半導体装置。 - 【請求項１０】 請求項９記載の半導体装置において、
前記枠は、熱放散性の良いプラスチックまたは金属から
なることを特徴とする半導体装置。 - 【請求項１１】 請求項１記載の半導体装置において、
前記チップに固着された金属板を有することを特徴とす
る半導体装置。 - 【請求項１２】 請求項１記載の半導体装置において、
前記テープに認識マークパターンを有することを特徴と
する半導体装置。 - 【請求項１３】 請求項１記載の半導体装置において、
前記テープにピン表示用インデックスを有することを特
徴とする半導体装置。 - 【請求項１４】 請求項１記載の半導体装置において、
前記他方の１辺には、前記独立信号端子と、前記テープ
に搭載されているチップとは電気的に接続されていない
他の独立信号端子を配置していることを特徴とする半導
体装置。 - 【請求項１５】 １つのテープに複数のチップを搭載す
るテープキャリア型半導体装置であって、１組の対向す
る２辺に共通信号端子を配置し、他方の１辺に独立信号
端子を配置し、前記１組の対向する２辺に配置された共
通信号端子は左右ミラー対称に配置されていることを特
徴とする半導体装置。 - 【請求項１６】 請求項１５記載の半導体装置におい
て、前記テープを前記独立信号端子が配置された１辺の
中央線に沿って切断することによって、２つのミラー対
称テープキャリア型半導体装置となることを特徴とする
半導体装置。 - 【請求項１７】 請求項１６記載の半導体装置におい
て、前記２つのミラー対称テープキャリア型半導体装置
のそれぞれの前記テープに認識マークパターンを有する
ことを特徴とする半導体装置。 - 【請求項１８】 請求項１６記載の半導体装置におい
て、前記２つのミラー対称テープキャリア型半導体装置
のそれぞれの前記テープにピン表示用インデックスを有
することを特徴とする半導体装置。 - 【請求項１９】 １つのテープに複数のチップを搭載す
るテープキャリア型半導体装置であって、１組の対向す
る２辺に共通信号端子を配置し、他方の１辺に独立信号
端子を配置し、さらに前記共通信号端子および前記独立
信号端子に連続して延び、かつ前記テープから突出する
リードを有し、前記２辺の共通信号端子は共通信号配線
によって互いに電気的に接続されていることを特徴とす
る半導体装置。 - 【請求項２０】 請求項１９記載の半導体装置におい
て、前記チップのパッドは、前記共通信号配線に接続さ
れるパッドが前記独立信号端子から遠いところに配置さ
れ、独立信号配線に接続されるパッドが前記独立信号端
子の近くに配置されていることを特徴とする半導体装
置。 - 【請求項２１】 請求項１９記載の半導体装置におい
て、前記テープに形成された前記共通信号配線と独立信
号配線は同一面にあり、互いに交差しないことを特徴と
する半導体装置。 - 【請求項２２】 請求項１９記載の半導体装置におい
て、前記テープに受動素子が搭載されていることを特徴
とする半導体装置。 - 【請求項２３】 請求項１９記載の半導体装置におい
て、前記独立信号端子のリードに対向する他辺に、搭載
されたチップとは電気的に接続しない複数の支持リード
を有することを特徴とする半導体装置。 - 【請求項２４】 請求項１９記載の半導体装置におい
て、前記テープの一面に前記チップを取り囲むように配
置された枠を有することを特徴とする半導体装置。 - 【請求項２５】 請求項２４記載の半導体装置におい
て、前記枠は、熱放散性の良いプラスチックまたは金属
からなることを特徴とする半導体装置。 - 【請求項２６】 請求項１９記載の半導体装置におい
て、前記チップに固着された金属板を有することを特徴
とする半導体装置。 - 【請求項２７】 請求項１９記載の半導体装置におい
て、前記テープに認識マークパターンを有することを特
徴とする半導体装置。 - 【請求項２８】 請求項１９記載の半導体装置におい
て、前記テープにピン表示用インデックスを有すること
を特徴とする半導体装置。 - 【請求項２９】 １つのテープに複数のチップを搭載す
るテープキャリア型半導体装置であって、１組の対向す
る２辺に共通信号端子を配置し、他方の１辺に第１の独
立信号端子、および前記テープに搭載されているチップ
とは電気的に接続されていない第２の独立信号端子を配
置した半導体装置を積層し、上段の第１の独立信号端子
と下段の第２の独立信号端子が接続され、上段の第２の
独立信号端子と下段の第１の独立信号端子が接続されて
いることを特徴とする積層型の半導体装置。 - 【請求項３０】 請求項２９記載の半導体装置におい
て、前記積層された半導体装置は、それぞれがテープ上
に形成された前記信号端子どうしを接続することによっ
て積層されていることを特徴とする積層型の半導体装
置。 - 【請求項３１】 請求項２９記載の半導体装置におい
て、前記積層された半導体装置は、下段がテープ上に信
号端子が形成された構造で上段が前記信号端子から連続
して延びるリード端子からなる構造であって、互いに積
層されていることを特徴とする積層型の半導体装置。 - 【請求項３２】 請求項２９記載の半導体装置におい
て、前記積層された半導体装置は、それぞれが信号端子
から連続して延びるリード端子を有する構造で前記リー
ド端子どうしを接続することによって積層されているこ
とを特徴とする積層型の半導体装置。 - 【請求項３３】 請求項２９記載の半導体装置におい
て、前記テープに認識マークパターンを有することを特
徴とする積層型の半導体装置。 - 【請求項３４】 請求項２９記載の半導体装置におい
て、前記テープにピン表示用インデックスを有すること
を特徴とする積層型の半導体装置。 - 【請求項３５】 長方形状の基板の長辺の一方の辺に複
数の外部端子が形成されており、１組の対向する２辺に
共通信号端子を配置し、他方の１辺に独立信号端子を配
置し、前記２辺の共通信号端子は共通信号配線によって
互いに電気的に接続され、１つのテープに複数のチップ
を搭載するテープキャリア型半導体装置を複数搭載した
半導体モジュールであって、前記外部端子が並ぶ方向に
沿って前記独立信号端子が並ぶように搭載していること
を特徴とする半導体モジュール。 - 【請求項３６】 請求項３５記載の半導体モジュールに
おいて、前記外部端子と前記複数のテープキャリア型半
導体装置との間に、樹脂封止型半導体装置が搭載されて
いることを特徴とする半導体モジュール。 - 【請求項３７】 請求項３５記載の半導体モジュールに
おいて、１つのテープ上に４チップ搭載した前記テープ
キャリア型半導体装置と、１組の対向する２辺に共通信
号端子を配置し、他方の１辺に独立信号端子を配置し、
前記１組の対向する２辺に配置された共通信号端子は左
右ミラー対称に配置され、１つのテープ上に２チップ搭
載したテープキャリア型半導体装置とが混載されている
ことを特徴とする半導体モジュール。 - 【請求項３８】 請求項３５記載の半導体モジュールに
おいて、前記基板の搭載面とチップ主面とが対向するよ
うに実装されていることを特徴とする半導体モジュー
ル。 - 【請求項３９】 長方形状の基板の長辺の一方の辺に複
数の外部端子が形成されており、１組の対向する２辺に
共通信号端子を配置し、他方の１辺に独立信号端子を配
置し、さらに前記共通信号端子および前記独立信号端子
に連続して延び、かつテープから突出するリードを有
し、前記２辺の共通信号端子は共通信号配線によって互
いに電気的に接続され、１つのテープに複数のチップを
搭載するテープキャリア型半導体装置を複数搭載した半
導体モジュールであって、前記外部端子が並ぶ方向に沿
って前記独立信号端子が並ぶように搭載していることを
特徴とする半導体モジュール。 - 【請求項４０】 請求項３９記載の半導体モジュールに
おいて、前記外部端子と前記複数のテープキャリア型半
導体装置との間に、樹脂封止型半導体装置が搭載されて
いることを特徴とする半導体モジュール。 - 【請求項４１】 請求項３９記載の半導体モジュールに
おいて、１つのテープ上に４チップ搭載した前記テープ
キャリア型半導体装置と、１組の対向する２辺に共通信
号端子を配置し、他方の１辺に独立信号端子を配置し、
前記１組の対向する２辺に配置された共通信号端子は左
右ミラー対称に配置され、１つのテープ上に２チップ搭
載したテープキャリア型半導体装置とが混載されている
ことを特徴とする半導体モジュール。 - 【請求項４２】 請求項３９記載の半導体モジュールに
おいて、前記基板の搭載面とチップ主面とが対向するよ
うに実装されていることを特徴とする半導体モジュー
ル。 - 【請求項４３】 長方形状の基板の長辺の一方の辺に複
数の外部端子が形成されており、１組の対向する２辺に
共通信号端子を配置し、他方の１辺に第１の独立信号端
子、およびテープに搭載されているチップとは電気的に
接続されていない第２の独立信号端子を配置した半導体
装置を積層し、上段の第１の独立信号端子と下段の第２
の独立信号端子が接続され、上段の第２の独立信号端子
と下段の第１の独立信号端子が接続され、１つのテープ
に複数のチップを搭載するテープキャリア型半導体装置
を複数搭載した半導体モジュールであって、前記外部端
子が並ぶ方向に沿って前記独立信号端子が並ぶように搭
載していることを特徴とする半導体モジュール。 - 【請求項４４】 請求項４３記載の半導体モジュールに
おいて、前記複数のテープキャリア型半導体装置は、そ
れぞれがテープ上に形成された前記信号端子どうしを接
続することによって積層されていることを特徴とする半
導体モジュール。 - 【請求項４５】 請求項４３記載の半導体モジュールに
おいて、前記複数のテープキャリア型半導体装置は、下
段がテープ上に信号端子が形成された構造で上段が前記
信号端子から連続して延びるリード端子からなる構造で
あって、互いに積層されていることを特徴とする半導体
モジュール。 - 【請求項４６】 請求項４３記載の半導体モジュールに
おいて、前記複数のテープキャリア型半導体装置は、そ
れぞれが信号端子から連続して延びるリード端子を有す
る構造で前記リード端子どうしを接続することによって
積層されていることを特徴とする半導体モジュール。 - 【請求項４７】 請求項４３記載の半導体モジュールに
おいて、前記複数のテープキャリア型半導体装置は、そ
れぞれが信号端子から連続して延びるリード端子を有す
る構造で、下段に搭載されるテープキャリア型半導体装
置の前記リード端子を上段に搭載されるテープキャリア
型半導体装置の前記リード端子が跨いで実装基板上に積
層されていることを特徴とするリード・オン・ボード構
造の半導体モジュール。 - 【請求項４８】 請求項４７記載の半導体モジュールに
おいて、前記リード・オン・ボード構造において、前記
上段のテープキャリア型半導体装置のリードの方が長い
ことを特徴とする半導体モジュール。 - 【請求項４９】 請求項４３記載の半導体モジュールに
おいて、前記外部端子と前記複数のテープキャリア型半
導体装置との間に、樹脂封止型半導体装置が搭載されて
いることを特徴とする半導体モジュール。 - 【請求項５０】 請求項４３記載の半導体モジュールに
おいて、１つのテープ上に４チップ搭載した前記テープ
キャリア型半導体装置と、１組の対向する２辺に共通信
号端子を配置し、他方の１辺に独立信号端子を配置し、
前記１組の対向する２辺に配置された共通信号端子は左
右ミラー対称に配置され、１つのテープ上に２チップ搭
載したテープキャリア型半導体装置とが混載されている
ことを特徴とする半導体モジュール。 - 【請求項５１】 請求項４３記載の半導体モジュールに
おいて、前記基板の搭載面とチップ主面とが対向するよ
うに実装されていることを特徴とする半導体モジュー
ル。 - 【請求項５２】 複数の半導体チップが搭載された一連
のテープであって、前記半導体チップが複数毎に区切ら
れるように共通信号端子が形成され、前記共通信号端子
に垂直な方向、かつ前記複数の半導体チップの一方の辺
に沿って複数の独立信号端子が形成されている一連のテ
ープを用意する工程と、前記共通信号端子が互いに２分
されるように前記共通信号端子のほぼ中心線に沿って切
断することによって前記複数の半導体チップの両側の辺
に沿って共通信号端子が形成される工程と、前記複数の
独立信号端子が前記テープの側面に露出するようにテー
プを切断することによって１つのテープ上に前記複数の
半導体チップを有するテープキャリア型半導体装置を完
成することを特徴とする半導体装置の製造方法。 - 【請求項５３】 請求項５２記載の半導体装置の製造方
法において、さらに前記両側の共通信号端子のほぼ中央
であって、前記半導体チップ間において前記複数チップ
搭載のテープキャリア型半導体装置を２分割することを
特徴とする半導体装置の製造方法。 - 【請求項５４】 請求項５２記載の半導体装置の製造方
法において、前記複数チップ搭載のテープキャリア型半
導体装置を完成する際に４チップ毎に切断することを特
徴とする半導体装置の製造方法。 - 【請求項５５】 請求項５４記載の半導体装置の製造方
法において、さらに前記共通信号端子のほぼ中央であっ
て、前記半導体チップ間において前記４チップ搭載のテ
ープキャリア型半導体装置を２チップ単位に切断するこ
とを特徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000084858A JP2001274323A (ja) | 2000-03-24 | 2000-03-24 | 半導体装置とそれを搭載した半導体モジュール、および半導体装置の製造方法 |
| US09/800,503 US6756661B2 (en) | 2000-03-24 | 2001-03-08 | Semiconductor device, a semiconductor module loaded with said semiconductor device and a method of manufacturing said semiconductor device |
| US09/810,403 US20010026008A1 (en) | 2000-03-24 | 2001-03-19 | Semiconductor device, a semiconductor module loaded with said semiconductor device and a method of manufacturing said semiconductor device |
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