JPH10256474A - 高容量メモリモジュール - Google Patents
高容量メモリモジュールInfo
- Publication number
- JPH10256474A JPH10256474A JP9055856A JP5585697A JPH10256474A JP H10256474 A JPH10256474 A JP H10256474A JP 9055856 A JP9055856 A JP 9055856A JP 5585697 A JP5585697 A JP 5585697A JP H10256474 A JPH10256474 A JP H10256474A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- glass epoxy
- substrate
- memory module
- epoxy substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015654 memory Effects 0.000 title claims abstract description 138
- 239000003990 capacitor Substances 0.000 title claims description 6
- 239000000758 substrate Substances 0.000 claims abstract description 65
- 239000004593 Epoxy Substances 0.000 claims abstract description 49
- 239000011521 glass Substances 0.000 claims abstract description 49
- 239000011347 resin Substances 0.000 claims abstract description 13
- 229920005989 resin Polymers 0.000 claims abstract description 13
- 238000007789 sealing Methods 0.000 claims abstract description 13
- 230000000149 penetrating effect Effects 0.000 claims description 3
- 238000003475 lamination Methods 0.000 claims description 2
- 230000010354 integration Effects 0.000 abstract description 9
- 239000003344 environmental pollutant Substances 0.000 abstract 1
- 231100000719 pollutant Toxicity 0.000 abstract 1
- 238000000034 method Methods 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 229910000679 solder Inorganic materials 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 230000000191 radiation effect Effects 0.000 description 2
- 230000008646 thermal stress Effects 0.000 description 2
- 239000000356 contaminant Substances 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 高容量のメモリチップを複数実装でき基板上
の高集積化が可能なメモリモジュールに改善するととも
に、生産効率を向上でき低コストの高容量メモリモジュ
ールを提供する。 【解決手段】 チップ中心から左右自在に配線可能なセ
ンターパッド３ａを有するメモリベアチップ３を設け、
中層配線パターン等によりＩ／Ｏ端子９とヴァイアホー
ルを有する接続パッド１０とが接続されたガラエポ基板
１を設け、このガラエポ基板１の裏表両面に複数の凹部
を備えメモリベアチップ３を複数搭載し、ボンディング
ワイヤ４によりチップから裏表面の接続パッド１０に２
本以上の共通信号を接続し配線パターンを減少させ、こ
のガラエポ基板の凹部周囲にダム枠２を装着し、封止樹
脂５を流入させ封止するとともに、高速アクセスモード
と、リフレッシュサイクルとを選択可能なジャンパ８と
を設ける。
の高集積化が可能なメモリモジュールに改善するととも
に、生産効率を向上でき低コストの高容量メモリモジュ
ールを提供する。 【解決手段】 チップ中心から左右自在に配線可能なセ
ンターパッド３ａを有するメモリベアチップ３を設け、
中層配線パターン等によりＩ／Ｏ端子９とヴァイアホー
ルを有する接続パッド１０とが接続されたガラエポ基板
１を設け、このガラエポ基板１の裏表両面に複数の凹部
を備えメモリベアチップ３を複数搭載し、ボンディング
ワイヤ４によりチップから裏表面の接続パッド１０に２
本以上の共通信号を接続し配線パターンを減少させ、こ
のガラエポ基板の凹部周囲にダム枠２を装着し、封止樹
脂５を流入させ封止するとともに、高速アクセスモード
と、リフレッシュサイクルとを選択可能なジャンパ８と
を設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、高容量メモリモジ
ュールに係り、より詳しくはパーソナルコンピュータ等
に用いられるメモリモジュールの構造に関する。
ュールに係り、より詳しくはパーソナルコンピュータ等
に用いられるメモリモジュールの構造に関する。
【０００２】
【従来の技術】従来のメモリモジュールは、デュアルイ
ンラインパッケージ、またはフラットパッケージのよう
なプラスティックによりモールドされた主流のメモリＩ
Ｃチップ（１６Ｍ ＤＲＡＭ）を複数ガラエポ基板等の
片面もしくは両面に半田付けした構造を有するメモリモ
ジュールがよく知られている。しかし、パーソナルコン
ピュータなどに用いられるメモリモジュールは、時代の
ニーズにより高容量化、高集積化が要求され、メモリを
実装するため高度な高密度実装技術が必要とされる。こ
の高容量化、高集積化を実現する方法として、次世代タ
イプのメモリＩＣチップ（６４Ｍ ＤＲＡＭ）を用いる
方法がある。このような次世代タイプのメモリＩＣチッ
プ（６４Ｍ ＤＲＡＭ）を用いることにより、従来の主
流メモリＩＣチップ（１６Ｍ ＤＲＡＭ）を使用するの
に対し同じスペースで高いメモリ容量を得ることができ
る。また従来、高容量化、高集積化を実現するための方
法として、テープキャリアパッケージ（ＴＣＰ）ＩＣを
用いて２段に実装することにより、従来のプラスティッ
クモールドされたメモリＩＣチップに比べＩＣチップの
厚みが薄くなり、小スペースを実現することができる。
ンラインパッケージ、またはフラットパッケージのよう
なプラスティックによりモールドされた主流のメモリＩ
Ｃチップ（１６Ｍ ＤＲＡＭ）を複数ガラエポ基板等の
片面もしくは両面に半田付けした構造を有するメモリモ
ジュールがよく知られている。しかし、パーソナルコン
ピュータなどに用いられるメモリモジュールは、時代の
ニーズにより高容量化、高集積化が要求され、メモリを
実装するため高度な高密度実装技術が必要とされる。こ
の高容量化、高集積化を実現する方法として、次世代タ
イプのメモリＩＣチップ（６４Ｍ ＤＲＡＭ）を用いる
方法がある。このような次世代タイプのメモリＩＣチッ
プ（６４Ｍ ＤＲＡＭ）を用いることにより、従来の主
流メモリＩＣチップ（１６Ｍ ＤＲＡＭ）を使用するの
に対し同じスペースで高いメモリ容量を得ることができ
る。また従来、高容量化、高集積化を実現するための方
法として、テープキャリアパッケージ（ＴＣＰ）ＩＣを
用いて２段に実装することにより、従来のプラスティッ
クモールドされたメモリＩＣチップに比べＩＣチップの
厚みが薄くなり、小スペースを実現することができる。
【０００３】さらに従来、高容量化、高集積化を実現す
るための方法として、ベアチップを基板に接着しボンデ
ィングワイヤによりワイヤリングしたＣＯＢメモリモジ
ュールがよく知られている。このような技術としては、
例えば特願平６−２９３０５９号公報に記載がある。こ
のようなＣＯＢメモリモジュールを使用することによ
り、基板上にメモリベアチップを搭載し、チップのパッ
ドと基板とをワイヤボンディングした構造を有している
ため小型化、薄型が容易に実現できコストを低減するこ
とができる。このように従来のメモリモジュールは、時
代のニーズによる高容量化、高集積化に応じて高密度実
装技術により高容量化、高集積化を実現していた。
るための方法として、ベアチップを基板に接着しボンデ
ィングワイヤによりワイヤリングしたＣＯＢメモリモジ
ュールがよく知られている。このような技術としては、
例えば特願平６−２９３０５９号公報に記載がある。こ
のようなＣＯＢメモリモジュールを使用することによ
り、基板上にメモリベアチップを搭載し、チップのパッ
ドと基板とをワイヤボンディングした構造を有している
ため小型化、薄型が容易に実現できコストを低減するこ
とができる。このように従来のメモリモジュールは、時
代のニーズによる高容量化、高集積化に応じて高密度実
装技術により高容量化、高集積化を実現していた。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
メモリモジュールは、プラスティックモールドされた主
流のメモリＩＣチップ（１６Ｍ ＤＲＡＭ）を用いて、
ＪＥＤＥＣ規格（１４４ｐｉｎ ８−ｂｙｔｅ ＳＯ
ＤＩＭＭ）のモジュール（高さ２５．４ｍｍ）にて、３
２ＭＢのメモリモジュールを実現することは実装面積
（体積）の制約により困難であるという不具合があっ
た。また、次世代メモリＩＣチップ（６４Ｍ ＤＲＡ
Ｍ）を用いてメモリモジュールにより小型化が実現でき
るが、世代交代するまでメモリＩＣのビット単価は高く
最適なコストパフォーマンスが望めないという不具合が
あった。
メモリモジュールは、プラスティックモールドされた主
流のメモリＩＣチップ（１６Ｍ ＤＲＡＭ）を用いて、
ＪＥＤＥＣ規格（１４４ｐｉｎ ８−ｂｙｔｅ ＳＯ
ＤＩＭＭ）のモジュール（高さ２５．４ｍｍ）にて、３
２ＭＢのメモリモジュールを実現することは実装面積
（体積）の制約により困難であるという不具合があっ
た。また、次世代メモリＩＣチップ（６４Ｍ ＤＲＡ
Ｍ）を用いてメモリモジュールにより小型化が実現でき
るが、世代交代するまでメモリＩＣのビット単価は高く
最適なコストパフォーマンスが望めないという不具合が
あった。
【０００５】また、次世代メモリＩＣチップを用いてメ
モリモジュールを実現すると、世代交代し主流になるま
でメモリＩＣの供給メーカが限られ、メモリＩＣの製品
ラインナップも乏しいため、所望の性能（アクセスタイ
ム、リフレッシュレート、電圧仕様等）を付加するモジ
ュール設計において自由度が少くなくなる。また、テー
プキャリアパッケージ（ＴＣＰ）実装にてメモリモジュ
ールを実現すると、構造上リード部からの熱伝導のみで
放熱効果を期待しなければならないため高い放熱特性を
得ることができないという不具合があった。また、テー
プキャリアパッケージは、搭載ＤＲＡＭメモリＩＣの電
気特性によりサブストレートには各ＩＣに内蔵された負
電源回路によりマイナス電位にバイアス（バックバイア
ス）されているので、電気的故障を防止するため保護カ
バーにより絶縁する必要がありコストが高くなる不具合
があった。
モリモジュールを実現すると、世代交代し主流になるま
でメモリＩＣの供給メーカが限られ、メモリＩＣの製品
ラインナップも乏しいため、所望の性能（アクセスタイ
ム、リフレッシュレート、電圧仕様等）を付加するモジ
ュール設計において自由度が少くなくなる。また、テー
プキャリアパッケージ（ＴＣＰ）実装にてメモリモジュ
ールを実現すると、構造上リード部からの熱伝導のみで
放熱効果を期待しなければならないため高い放熱特性を
得ることができないという不具合があった。また、テー
プキャリアパッケージは、搭載ＤＲＡＭメモリＩＣの電
気特性によりサブストレートには各ＩＣに内蔵された負
電源回路によりマイナス電位にバイアス（バックバイア
ス）されているので、電気的故障を防止するため保護カ
バーにより絶縁する必要がありコストが高くなる不具合
があった。
【０００６】また、プラスティックモールドされたメモ
リＩＣを用いてメモリモジュールを実現した場合、モジ
ュール仕様に対応した搭載メモリＩＣおよびモジュール
基板を用意する必要があった。さらに従来のベアチップ
を利用しＣＯＢメモリモジュールを実現した場合、ボン
ディングワイヤは、ベアチップの周囲に形成されたＩ／
Ｏパッドによりワイヤリングされるため実装において基
板上にスペースを確保しなければならず、基板上に搭載
できるベアチップの個数も限定されてしまう不具合があ
った。
リＩＣを用いてメモリモジュールを実現した場合、モジ
ュール仕様に対応した搭載メモリＩＣおよびモジュール
基板を用意する必要があった。さらに従来のベアチップ
を利用しＣＯＢメモリモジュールを実現した場合、ボン
ディングワイヤは、ベアチップの周囲に形成されたＩ／
Ｏパッドによりワイヤリングされるため実装において基
板上にスペースを確保しなければならず、基板上に搭載
できるベアチップの個数も限定されてしまう不具合があ
った。
【０００７】本発明は、このような従来技術の問題点を
解決し、高容量のメモリベアチップを複数実装でき基板
上の高集積化が可能なメモリモジュールに改善するとと
もに、生産効率を向上でき低コストの高容量メモリモジ
ュールを提供することを目的とする。
解決し、高容量のメモリベアチップを複数実装でき基板
上の高集積化が可能なメモリモジュールに改善するとと
もに、生産効率を向上でき低コストの高容量メモリモジ
ュールを提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は上述の課題を解
決するために、メモリベアチップの長手方向で対向する
両辺の中心にパッドを備え左右自在に配線可能なセンタ
ーパッドを有するメモリベアチップを設け、ヴァイアホ
ールを備えメモリベアチップのボンディングワイヤを少
なくとも２本以上の信号接続が可能な接続パッドを備え
これに連通したＩ／Ｏ端子を有するガラエポ基板を設
け、この基板に複数の凹部を設けこの凹部にメモリベア
チップを複数搭載するとともに、メモリベアチップのセ
ンターパッドとガラエポ基板上の接続パッドとを接続す
るボンディングワイヤと、ガラエポ基板に搭載したメモ
リベアチップを封止する封止樹脂と、ガラエポ基板の表
裏両面に装着し凹部周囲を包囲し封止樹脂の積層を容易
にするダム枠とを設ける。
決するために、メモリベアチップの長手方向で対向する
両辺の中心にパッドを備え左右自在に配線可能なセンタ
ーパッドを有するメモリベアチップを設け、ヴァイアホ
ールを備えメモリベアチップのボンディングワイヤを少
なくとも２本以上の信号接続が可能な接続パッドを備え
これに連通したＩ／Ｏ端子を有するガラエポ基板を設
け、この基板に複数の凹部を設けこの凹部にメモリベア
チップを複数搭載するとともに、メモリベアチップのセ
ンターパッドとガラエポ基板上の接続パッドとを接続す
るボンディングワイヤと、ガラエポ基板に搭載したメモ
リベアチップを封止する封止樹脂と、ガラエポ基板の表
裏両面に装着し凹部周囲を包囲し封止樹脂の積層を容易
にするダム枠とを設ける。
【０００９】ここでガラエポ基板は、ヴァイアホールの
信号を基板内に接続する中層配線パターンおよび表層パ
ターンを設け、この中層配線パターンおよび表層パター
ンをＩ／Ｏ端子に信号接続するとともに、ガラエポ基板
に高速アクセスモード、リフレッシュサイクルなどの信
号線がパターン化され電源へのプルアップ、グランドへ
のプルダウンをジャンパ線の有無によりモジュールの仕
様を自由に変更できるよう設け、電源インピーダンスを
下げるためコンデンサと、モジュール識別用のＥＥＰＲ
ＯＭとを実装し、メモリベアチップ、ダム枠、封止樹脂
を、ガラエポ基板上でモジュール厚み方向を中心に表裏
が対称に設け、表面または裏面では左右対称の構造を有
するように設ける。
信号を基板内に接続する中層配線パターンおよび表層パ
ターンを設け、この中層配線パターンおよび表層パター
ンをＩ／Ｏ端子に信号接続するとともに、ガラエポ基板
に高速アクセスモード、リフレッシュサイクルなどの信
号線がパターン化され電源へのプルアップ、グランドへ
のプルダウンをジャンパ線の有無によりモジュールの仕
様を自由に変更できるよう設け、電源インピーダンスを
下げるためコンデンサと、モジュール識別用のＥＥＰＲ
ＯＭとを実装し、メモリベアチップ、ダム枠、封止樹脂
を、ガラエポ基板上でモジュール厚み方向を中心に表裏
が対称に設け、表面または裏面では左右対称の構造を有
するように設ける。
【００１０】
【発明の実施の形態】次に添付図面を参照して本発明に
よる高容量メモリモジュールの実施形態を詳細に説明す
る。図１は、本発明による高容量メモリモジュールの実
施形態を一部切り欠いた状態を示す斜視図であり、図２
は図１に示すメモリモジュールのＡ−Ａ’断面図であ
り、また図３は図１に示すメモリモジュールのボンディ
ングワイヤのワイヤリング例を示す上面図である。ま
た、図４は図１に示すメモリモジュールによる３２ＭＢ
メモリを実現したモジュールのブロック図を示してい
る。
よる高容量メモリモジュールの実施形態を詳細に説明す
る。図１は、本発明による高容量メモリモジュールの実
施形態を一部切り欠いた状態を示す斜視図であり、図２
は図１に示すメモリモジュールのＡ−Ａ’断面図であ
り、また図３は図１に示すメモリモジュールのボンディ
ングワイヤのワイヤリング例を示す上面図である。ま
た、図４は図１に示すメモリモジュールによる３２ＭＢ
メモリを実現したモジュールのブロック図を示してい
る。
【００１１】図１〜図３に示すように、本発明による高
容量メモリモジュールは、中心部にセンターパッド３ａ
を有するメモリベアチップ３をガラエポ基板１に接着し
ＣＯＢ技術により実装するとともに、封止樹脂５でメモ
リベアチップ３を気密封止したメモリモジュールであ
る。メモリベアチップ３は、矩形の板状の本体に複数の
メモリ素子が形成されており、この本体の長手方向に対
向する左右両辺の中心にセンターパット３ａを設けたＬ
ＯＣ用チップである。このメモリベアチップ３は、中心
から左右自由にボンディングワイヤ４を振り分けてワイ
ヤリングできるように中心部にＩ／Ｏパッドが形成され
ている。この際、メモリベアチップ３の長手方向に対向
する両辺エッジ部とボンディングワイヤ４とが電気的に
接触しないように（図２参照）ワイヤリングしている。
容量メモリモジュールは、中心部にセンターパッド３ａ
を有するメモリベアチップ３をガラエポ基板１に接着し
ＣＯＢ技術により実装するとともに、封止樹脂５でメモ
リベアチップ３を気密封止したメモリモジュールであ
る。メモリベアチップ３は、矩形の板状の本体に複数の
メモリ素子が形成されており、この本体の長手方向に対
向する左右両辺の中心にセンターパット３ａを設けたＬ
ＯＣ用チップである。このメモリベアチップ３は、中心
から左右自由にボンディングワイヤ４を振り分けてワイ
ヤリングできるように中心部にＩ／Ｏパッドが形成され
ている。この際、メモリベアチップ３の長手方向に対向
する両辺エッジ部とボンディングワイヤ４とが電気的に
接触しないように（図２参照）ワイヤリングしている。
【００１２】図２に示すようにガラエポ基板１には、メ
モリベアチップ３を接着し実装するため、基板表面に凹
部１ａ、１ｂを、また裏面には凹部１ｃ、１ｄが各々設
けてある。この基板の表面および裏面に設けられた凹部
１ａ、１ｂ、１ｃ、１ｄは、深さをメモリベアチップ３
の厚みと同寸法に設けてある。この際、メモリベアチッ
プのボンディング面とガラエポ基板のボンディング面
は、ほぼ±５０μｍ以内に収まるようになる。また基板
表面の凹部１ａと凹部１ｂとは、お互いに左右対称の形
状に設けてあり、同様に基板裏面の凹部１ｃ、１ｄも左
右対称の形状に設けられている。
モリベアチップ３を接着し実装するため、基板表面に凹
部１ａ、１ｂを、また裏面には凹部１ｃ、１ｄが各々設
けてある。この基板の表面および裏面に設けられた凹部
１ａ、１ｂ、１ｃ、１ｄは、深さをメモリベアチップ３
の厚みと同寸法に設けてある。この際、メモリベアチッ
プのボンディング面とガラエポ基板のボンディング面
は、ほぼ±５０μｍ以内に収まるようになる。また基板
表面の凹部１ａと凹部１ｂとは、お互いに左右対称の形
状に設けてあり、同様に基板裏面の凹部１ｃ、１ｄも左
右対称の形状に設けられている。
【００１３】図１に示すように凹部１ａ、１ｂ、１ｃ、
１ｄには、各々メモリベアチップ３が４個づつ接着され
ている。この４個のメモリベアチップ３は、ガラエポ基
板１とメモリベアチップ３との長手方向の辺がお互いに
平行になるように設置し縦２個、横２個に配列させ搭載
してある。このように本発明による高容量メモリモジュ
ールは、ガラエポ基板１の表裏両面にメモリベアチップ
３を１６個実装できるように設けてあり、ガラエポ基板
１とチップとが密着しているため放熱効果が向上する。
また本発明による高容量メモリモジュールは、チップを
実装した後も基板上の左右が対称であり、また基板の表
面と裏面とはお互いに同一形状を有し対称に設けられて
いる。これにより熱応力が基板上で均一とな反りなどに
高い効果を得ることができる。
１ｄには、各々メモリベアチップ３が４個づつ接着され
ている。この４個のメモリベアチップ３は、ガラエポ基
板１とメモリベアチップ３との長手方向の辺がお互いに
平行になるように設置し縦２個、横２個に配列させ搭載
してある。このように本発明による高容量メモリモジュ
ールは、ガラエポ基板１の表裏両面にメモリベアチップ
３を１６個実装できるように設けてあり、ガラエポ基板
１とチップとが密着しているため放熱効果が向上する。
また本発明による高容量メモリモジュールは、チップを
実装した後も基板上の左右が対称であり、また基板の表
面と裏面とはお互いに同一形状を有し対称に設けられて
いる。これにより熱応力が基板上で均一とな反りなどに
高い効果を得ることができる。
【００１４】また、凹部を設けたキャビティ構造のガラ
エポ基板１と、メモリベアチップ３とを組合わせること
により、モジュールの厚み寸法がＴＣＰ品３．８ｍｍに
対して本発明のモジュールは３．０ｍｍと２０％薄くで
きる。さらに、ガラエポ基板に凹部１を設けキャビティ
構造にすることにより、ボンディングワイヤとメモリベ
アチップとの距離を、ほぼ１００μｍ確保できるように
なる。図３に示すように、ガラエポ基板上の凹部１ａ、
１ｂに搭載されたメモリベアチップ３のワイヤリング方
法は、ＬＯＣ用のメモリベアチップ３−１、３−２の中
心に設けたセンターパッド３ａからガラエポ基板１上の
接続パッド１０ａ、１０ｂ、１０ｃにボンディングワイ
ヤ４により左右に振り分けられワイヤリングされる。こ
のように、センターパッド３ａから交互に左右に振り分
けることによりボンディングワイヤ４の長さが長くて
も、隣接したワイヤ同志が接触しないよう配線すること
可能である。
エポ基板１と、メモリベアチップ３とを組合わせること
により、モジュールの厚み寸法がＴＣＰ品３．８ｍｍに
対して本発明のモジュールは３．０ｍｍと２０％薄くで
きる。さらに、ガラエポ基板に凹部１を設けキャビティ
構造にすることにより、ボンディングワイヤとメモリベ
アチップとの距離を、ほぼ１００μｍ確保できるように
なる。図３に示すように、ガラエポ基板上の凹部１ａ、
１ｂに搭載されたメモリベアチップ３のワイヤリング方
法は、ＬＯＣ用のメモリベアチップ３−１、３−２の中
心に設けたセンターパッド３ａからガラエポ基板１上の
接続パッド１０ａ、１０ｂ、１０ｃにボンディングワイ
ヤ４により左右に振り分けられワイヤリングされる。こ
のように、センターパッド３ａから交互に左右に振り分
けることによりボンディングワイヤ４の長さが長くて
も、隣接したワイヤ同志が接触しないよう配線すること
可能である。
【００１５】またメモリベアチップ３−１と、メモリベ
アチップ３−２との間に設けた接続パッド１０ｂには、
メモリベアチップ３−１からのボンディングワイヤ４
と、メモリベアチップ３−２からのボンディングワイヤ
４とが２本ワイヤリングできるように設けてある。ボン
ディングワイヤ４がワイヤリングされた接続パッド１０
ａ、１０ｂ、１０ｃには、ガラエポ基板１を貫通するヴ
ィアホールが設けられてあり、表裏面の配線を容易にで
きるよう形成されている（図２参照）。このように、ワ
イヤリングの工夫により配線パターンを半減し高容量メ
モリモジュールを実現するため、２本以上のボンディン
グワイヤ４をワイヤリングできる接続パッド１０を設け
るとともに、中心にセンターパド３ａを有し左右自由に
ワイヤリングできるメモリベアチップ３を使用し、これ
により特別な方法を用いなくても高集積化を実現するこ
ができる。
アチップ３−２との間に設けた接続パッド１０ｂには、
メモリベアチップ３−１からのボンディングワイヤ４
と、メモリベアチップ３−２からのボンディングワイヤ
４とが２本ワイヤリングできるように設けてある。ボン
ディングワイヤ４がワイヤリングされた接続パッド１０
ａ、１０ｂ、１０ｃには、ガラエポ基板１を貫通するヴ
ィアホールが設けられてあり、表裏面の配線を容易にで
きるよう形成されている（図２参照）。このように、ワ
イヤリングの工夫により配線パターンを半減し高容量メ
モリモジュールを実現するため、２本以上のボンディン
グワイヤ４をワイヤリングできる接続パッド１０を設け
るとともに、中心にセンターパド３ａを有し左右自由に
ワイヤリングできるメモリベアチップ３を使用し、これ
により特別な方法を用いなくても高集積化を実現するこ
ができる。
【００１６】またメモリベアチップ３は、ガラエポ基板
１の表面と裏面とに各々設けた左右の凹部に左右対称に
実装され、表面と裏面とが同じ形状になるよう実装され
る。さらにガラエポ基板を貫通するヴィアホールを有す
る接続パッド１０を設け実装するため、メモリベアチッ
プ３のワイヤリングが容易に行え配線効率を向上するこ
とが可能となる。図１に示すように、凹部１ａ、１ｂ、
１ｃ、１ｄに実装されたメモリベアチップ３は、長手方
向に対向する両辺エッジ部と、ボンディングワイヤ４と
の接触を防止し、メモリベアチップ３が外気に触れ汚染
物質により汚染されないように封止樹脂５により封止さ
れている。この封止樹脂５を流入する際、基板周辺に樹
脂が流れないようにダム枠２をガラエポ基板上に装着し
ている。
１の表面と裏面とに各々設けた左右の凹部に左右対称に
実装され、表面と裏面とが同じ形状になるよう実装され
る。さらにガラエポ基板を貫通するヴィアホールを有す
る接続パッド１０を設け実装するため、メモリベアチッ
プ３のワイヤリングが容易に行え配線効率を向上するこ
とが可能となる。図１に示すように、凹部１ａ、１ｂ、
１ｃ、１ｄに実装されたメモリベアチップ３は、長手方
向に対向する両辺エッジ部と、ボンディングワイヤ４と
の接触を防止し、メモリベアチップ３が外気に触れ汚染
物質により汚染されないように封止樹脂５により封止さ
れている。この封止樹脂５を流入する際、基板周辺に樹
脂が流れないようにダム枠２をガラエポ基板上に装着し
ている。
【００１７】ダム枠２は、メモリベアチップ３が挿入さ
れる凹部１ａ、１ｂを包囲する略正方形の２つの枠２
ａ、２ｂを設け、この枠２ａ、２ｂを接合する補助部材
２ｃにより形成されている。枠２ａと枠２ｂとは、同寸
法で補助部材２ｃを中心に対称であり、裏表の両面は対
称に設けられている。このダム枠２は、ガラエポ基板１
の裏表の両面に装着され、図２に示すように裏面にダム
枠２−２、表面にダム枠２−１が各々装着されている。
このようにダム枠２をガラエポ基板１の裏表両面に装着
しているため基板の反りを防止することができる。また
ダム枠２またはメモリベアチップ３のように部品を共用
して使用することにより製造を容易に行えるとともにコ
ストを低減することが可能になる。
れる凹部１ａ、１ｂを包囲する略正方形の２つの枠２
ａ、２ｂを設け、この枠２ａ、２ｂを接合する補助部材
２ｃにより形成されている。枠２ａと枠２ｂとは、同寸
法で補助部材２ｃを中心に対称であり、裏表の両面は対
称に設けられている。このダム枠２は、ガラエポ基板１
の裏表の両面に装着され、図２に示すように裏面にダム
枠２−２、表面にダム枠２−１が各々装着されている。
このようにダム枠２をガラエポ基板１の裏表両面に装着
しているため基板の反りを防止することができる。また
ダム枠２またはメモリベアチップ３のように部品を共用
して使用することにより製造を容易に行えるとともにコ
ストを低減することが可能になる。
【００１８】またガラエポ基板１上には、電源インピー
ダンスを下げるためのコンデンサ６とモジュール識別用
のＥＥＰＲＯＭ７が半田付けされている。さらにメモリ
モジュールの仕様選択が行えるＩ／Ｏ端子９を設けてい
る。このコンデンサ６、ＥＥＰＲＯＭ７およびＩ／Ｏ端
子９は、ガラエポ基板１の表裏両面に設けられ同様な構
造に構成されている。本発明による高容量メモリモジュ
ールの３２ＭＢメモリモジュールは、図４に示すよう
に、メモリチップＤ０、Ｄ１．．．Ｄ１５がガラエポ基
板の裏面および表面に各々１６個装着されている。これ
は、図２に示すメモリベアチップ３−１、３−２、３−
３、３−４に相当し、メモリモジュール１個当たり１ｂ
ａｎｋ×４ｂｉｔ仕様となっている。
ダンスを下げるためのコンデンサ６とモジュール識別用
のＥＥＰＲＯＭ７が半田付けされている。さらにメモリ
モジュールの仕様選択が行えるＩ／Ｏ端子９を設けてい
る。このコンデンサ６、ＥＥＰＲＯＭ７およびＩ／Ｏ端
子９は、ガラエポ基板１の表裏両面に設けられ同様な構
造に構成されている。本発明による高容量メモリモジュ
ールの３２ＭＢメモリモジュールは、図４に示すよう
に、メモリチップＤ０、Ｄ１．．．Ｄ１５がガラエポ基
板の裏面および表面に各々１６個装着されている。これ
は、図２に示すメモリベアチップ３−１、３−２、３−
３、３−４に相当し、メモリモジュール１個当たり１ｂ
ａｎｋ×４ｂｉｔ仕様となっている。
【００１９】メモリベアチップは、１６個全てが同一の
アクセスタイミングを有するメモリチップを使用してお
り、センターパド３ａからワイヤリングされる共通信号
は、図４に示すように例えば１／００部が１６個（ＤＱ
０、ＤＱ４、ＤＱ８、ＤＱ１２、ＤＱ１６、ＤＱ２０、
ＤＱ２４、ＤＱ２８、ＤＱ３２、ＤＱ３６、ＤＱ４０、
ＤＱ４４、ＤＱ４８、ＤＱ５２、ＤＱ５６、ＤＱ６０）
あり、さらに１６個のメモリチップは、ガラエポ基板１
の表裏両面に２分されている。この場合、例えば表面の
ＤＱ０と、裏面のＤＱ３２とが１つの接続パッド１０
ａ、１０ｃにワイヤリングされガラエポ基板を貫通する
ヴァイアホールにより接続されている。このように１つ
の接続パッドで２つのボンディングワイヤをワイヤリン
グしている。同様に１／０１、１／０２、１／０３部も
接続パッドのヴァイアホールにより各々ワイヤリングさ
れている。
アクセスタイミングを有するメモリチップを使用してお
り、センターパド３ａからワイヤリングされる共通信号
は、図４に示すように例えば１／００部が１６個（ＤＱ
０、ＤＱ４、ＤＱ８、ＤＱ１２、ＤＱ１６、ＤＱ２０、
ＤＱ２４、ＤＱ２８、ＤＱ３２、ＤＱ３６、ＤＱ４０、
ＤＱ４４、ＤＱ４８、ＤＱ５２、ＤＱ５６、ＤＱ６０）
あり、さらに１６個のメモリチップは、ガラエポ基板１
の表裏両面に２分されている。この場合、例えば表面の
ＤＱ０と、裏面のＤＱ３２とが１つの接続パッド１０
ａ、１０ｃにワイヤリングされガラエポ基板を貫通する
ヴァイアホールにより接続されている。このように１つ
の接続パッドで２つのボンディングワイヤをワイヤリン
グしている。同様に１／０１、１／０２、１／０３部も
接続パッドのヴァイアホールにより各々ワイヤリングさ
れている。
【００２０】またＣＡＳ，ＲＡＳ、ＷＥ、ＯＥ、および
電源ラインＶｃｃ（図示せず）、アドレスラインＧＮＤ
（図示せず）などの共通信号は、接続パッド１０ｂを用
いて１個の接続パッドにメモリベアチップ４個分（裏面
２個、表面２個）のボンディングワイヤをワイヤリング
している。このように、接続パッド１０ａ、１０ｂ、１
０ｃを用いてガラエポ基板上の配線パターンを最小限に
抑えて信号接続されている。なお各接続パッドからは該
当するモジュールのＩ／Ｏ端子９へ中層配線パターン１
１ａおよび表層パターン１１ｂ、１１ｃ（図２参照）に
て信号接続されている。これによりヴァイアホールの使
用効率が高まるため小型化が可能となり規格寸法では従
来比２倍の高容量メモリモジュールが実現できる。
電源ラインＶｃｃ（図示せず）、アドレスラインＧＮＤ
（図示せず）などの共通信号は、接続パッド１０ｂを用
いて１個の接続パッドにメモリベアチップ４個分（裏面
２個、表面２個）のボンディングワイヤをワイヤリング
している。このように、接続パッド１０ａ、１０ｂ、１
０ｃを用いてガラエポ基板上の配線パターンを最小限に
抑えて信号接続されている。なお各接続パッドからは該
当するモジュールのＩ／Ｏ端子９へ中層配線パターン１
１ａおよび表層パターン１１ｂ、１１ｃ（図２参照）に
て信号接続されている。これによりヴァイアホールの使
用効率が高まるため小型化が可能となり規格寸法では従
来比２倍の高容量メモリモジュールが実現できる。
【００２１】また図４に示すように、従来のプラスティ
ックモールドされたメモリＩＣでは高速アクセスモード
（ＦＰ／ＥＤＯ）の選択と、リフレッシュサイクル（２
ｋ／４ｋ）の選択とが製品の仕様毎に設定してあるのに
対し、本発明のメモリモジュールは、モールドパッケー
ジの内部ワイヤリングオプションで設けたジャンパ設定
（半田オプションＪ１、Ｊ２）により切替えることがで
きる。このように、一つのメモリモジュールで自由に複
数の設定が行えるように設けてある。またジャンパ設定
は、図１に示すジャンパ８により行われ、ジャンパ８
（Ｊ１、Ｊ２）のＯＰＥＮ／ＳＨＯＲＴにより、モジュ
ールの高速アクセスモードおよびリフレッシュレートの
選択できる。
ックモールドされたメモリＩＣでは高速アクセスモード
（ＦＰ／ＥＤＯ）の選択と、リフレッシュサイクル（２
ｋ／４ｋ）の選択とが製品の仕様毎に設定してあるのに
対し、本発明のメモリモジュールは、モールドパッケー
ジの内部ワイヤリングオプションで設けたジャンパ設定
（半田オプションＪ１、Ｊ２）により切替えることがで
きる。このように、一つのメモリモジュールで自由に複
数の設定が行えるように設けてある。またジャンパ設定
は、図１に示すジャンパ８により行われ、ジャンパ８
（Ｊ１、Ｊ２）のＯＰＥＮ／ＳＨＯＲＴにより、モジュ
ールの高速アクセスモードおよびリフレッシュレートの
選択できる。
【００２２】以上、本発明によってなされた高容量メモ
リモジュールの実施の形態を詳細に説明したが、本発明
は前述の実施の形態に限定されるものではなく、その要
旨を逸脱しない範囲で変更可能である。略正方形の形状
を有するダム枠は、形状が略正方形に限定されるもので
はなく例えば、楕円形状のダム枠でもよい。また、上記
実施の形態では、本発明のメモリモジュールを高速アク
セスモードとリフレッシュサイクルとのいずれかを選択
できる半田オプションを備えたメモリモジュールを例に
説明した。しかし、本発明は特にこれに限定されるもの
ではなく、勿論半田オプションの無い、いずれかの機能
を備えたメモリモジュールにも適用可能である。この場
合、上記実施の形態に示したような汎用性が無くなる
が、その代わり回路構成が簡単になるので、個別に大量
生産を行った場合にはコストパフォーマンスの高いメモ
リモジュールを期待することができる。
リモジュールの実施の形態を詳細に説明したが、本発明
は前述の実施の形態に限定されるものではなく、その要
旨を逸脱しない範囲で変更可能である。略正方形の形状
を有するダム枠は、形状が略正方形に限定されるもので
はなく例えば、楕円形状のダム枠でもよい。また、上記
実施の形態では、本発明のメモリモジュールを高速アク
セスモードとリフレッシュサイクルとのいずれかを選択
できる半田オプションを備えたメモリモジュールを例に
説明した。しかし、本発明は特にこれに限定されるもの
ではなく、勿論半田オプションの無い、いずれかの機能
を備えたメモリモジュールにも適用可能である。この場
合、上記実施の形態に示したような汎用性が無くなる
が、その代わり回路構成が簡単になるので、個別に大量
生産を行った場合にはコストパフォーマンスの高いメモ
リモジュールを期待することができる。
【００２３】
【発明の効果】このように本発明による高容量メモリモ
ジュールによれば、プラスティックモールド品による同
容量のメモリＩＣを用いた場合、２倍の実装数のメモリ
チップが実装でき、ＪＥＤＥＣ規格（１４４ｐｉｎ ８
−ｂｙｔｅ ＳＯ ＤＩＭＭ）では、２倍の容量のメモ
リモジュールが実現できる。また、ＴＣＰを２段重し２
倍の容量を実現する方法に比べ、モジュール厚み寸法が
２０％薄くできるとともに、メモリベアチップのサブス
トレートがガラエポ基板に接着しており放熱特性が良好
になる。
ジュールによれば、プラスティックモールド品による同
容量のメモリＩＣを用いた場合、２倍の実装数のメモリ
チップが実装でき、ＪＥＤＥＣ規格（１４４ｐｉｎ ８
−ｂｙｔｅ ＳＯ ＤＩＭＭ）では、２倍の容量のメモ
リモジュールが実現できる。また、ＴＣＰを２段重し２
倍の容量を実現する方法に比べ、モジュール厚み寸法が
２０％薄くできるとともに、メモリベアチップのサブス
トレートがガラエポ基板に接着しており放熱特性が良好
になる。
【００２４】また生産効率を向上するためアクセスモー
ドやリフレッシュサイクルをモールドパッケージの内部
ワイヤリングオプションでジャンパの有無により仕様選
択ができるように共用設計することにより、メモリＩＣ
の内部信号をメモリモジュールに自由に取り出せるとと
もに、ジャンパ設定によりモジュール仕様を容易に変更
することができる。これによりモジュールは、１品種の
み生産し出荷の際にユーザニーズに対応したモジュール
仕様にジャンパ設定するとともに検査して出荷すれば良
く生産効率が向上できる。またガラエポ基板、ダム枠お
よび封止樹脂を、モジュール厚み方向の裏表両面の形状
が同じに形成され対称の構造を有しているため、ガラエ
ポ基板のマウント工程が容易になり、熱応力が表裏両面
において同一であるためメモリモジュールの反りの発生
を防止できる。
ドやリフレッシュサイクルをモールドパッケージの内部
ワイヤリングオプションでジャンパの有無により仕様選
択ができるように共用設計することにより、メモリＩＣ
の内部信号をメモリモジュールに自由に取り出せるとと
もに、ジャンパ設定によりモジュール仕様を容易に変更
することができる。これによりモジュールは、１品種の
み生産し出荷の際にユーザニーズに対応したモジュール
仕様にジャンパ設定するとともに検査して出荷すれば良
く生産効率が向上できる。またガラエポ基板、ダム枠お
よび封止樹脂を、モジュール厚み方向の裏表両面の形状
が同じに形成され対称の構造を有しているため、ガラエ
ポ基板のマウント工程が容易になり、熱応力が表裏両面
において同一であるためメモリモジュールの反りの発生
を防止できる。
【００２５】また、ボンディングワイヤとメモリベアチ
ップとの距離をほぼ１００μｍ確保できるため、従来の
ような電気的ショートを防止するため絶縁を施す前処理
が不必要になる。またメモリベアチップのボンディング
面とガラエポ基板のボンディング面とは、お互い装着す
る際、高さの誤差が少ないためボンディングの安定性と
高速ボンディングとが可能となり高い生産性が得ること
ができる。さらに、メモリベアチップの中心にセンター
パッドを設けボンディングワイヤを隣接しないよう左右
交互に振り分けてワイヤリングすることにより、ガラエ
ポ基板の接続パッドのピッチが広く取れ設計が容易にな
るとともに、ワイヤボンディングの加工コストも削減し
安定生産するこができる。
ップとの距離をほぼ１００μｍ確保できるため、従来の
ような電気的ショートを防止するため絶縁を施す前処理
が不必要になる。またメモリベアチップのボンディング
面とガラエポ基板のボンディング面とは、お互い装着す
る際、高さの誤差が少ないためボンディングの安定性と
高速ボンディングとが可能となり高い生産性が得ること
ができる。さらに、メモリベアチップの中心にセンター
パッドを設けボンディングワイヤを隣接しないよう左右
交互に振り分けてワイヤリングすることにより、ガラエ
ポ基板の接続パッドのピッチが広く取れ設計が容易にな
るとともに、ワイヤボンディングの加工コストも削減し
安定生産するこができる。
【図１】本発明による高容量メモリモジュールの実施形
態を一部切り欠いた状態を示す斜視図。
態を一部切り欠いた状態を示す斜視図。
【図２】図１に示すメモリモジュールのＡ−Ａ’断面
図。
図。
【図３】図１に示すメモリモジュールのボンディングワ
イヤのワイヤリング例を示す上面図。
イヤのワイヤリング例を示す上面図。
【図４】図１に示すメモリモジュールによる３２ＭＢメ
モリを実現したモジュールのブロック図。
モリを実現したモジュールのブロック図。
１ ガラエポ基板 １ａ １ｂ、１ｃ 凹部 ２ ダム枠 ２ａ ２ｂ 枠 ２ｃ 補助部材 ３ メモリベアチップ ３ａ センターパッド ４ ボンディングワイヤ ５ 封止樹脂 ６ コンデンサ ７ ＥＥＰＲＯＭ ８ ジャンパ ９ Ｉ／Ｏ端子 １０ａ、１０ｂ、１０ｃ 接続パッド １１ａ、１１ｂ、１１ｃ 配線パターン
Claims (5)
- 【請求項１】 複数のＩ／Ｏ端子と配線パターンを有す
る基板を設け、この基板上にメモリベアチップを複数搭
載しワイヤボンディングするとともに樹脂により封止し
たＣＯＢメモリモジュールにおいて、 前記メモリベアチップの長手方向で対向する両辺の中心
にパッドを備え左右自在に配線可能なセンターパッドを
有するメモリベアチップと、 前記基板に複数の凹部を設けキャビティ構造を有しこの
凹部に前記メモリベアチップを複数搭載するとともに、
前記基板を貫通するヴァイアホールを備えメモリベアチ
ップのボンディングワイヤを少なくとも２本以上の信号
接続が可能な接続パッドを備えこれに連通したＩ／Ｏ端
子とを有するガラエポ基板と、 前記メモリベアチップのセンターパッドと前記ガラエポ
基板の接続パッドとを接続すボンディングワイヤと、 前記ガラエポ基板に搭載したメモリベアチップを封止す
る封止樹脂と、前記ガラエポ基板に装着され凹部周囲を
包囲し前記封止樹脂の積層を容易にするダム枠とを設け
たことを特徴とする高容量メモリモジュール。 - 【請求項２】 請求項１に記載の高容量メモリモジュー
ルにおいて、 前記ガラエポ基板は、前記ヴァイアホールの信号を基板
内の中層配線パターンおよび表層パターンにより接続す
るとともに、これらの配線パターンは前記Ｉ／Ｏ端子に
信号接続されていることを特徴とする高容量メモリモジ
ュール。 - 【請求項３】 請求項１に記載の高容量メモリモジュー
ルにおいて、 前記ガラエポ基板には、高速アクセスモード、リフレッ
シュサイクルなどの信号線がパターン化され電源へのプ
ルアップ、グランドへのプルダウンをジャンパ線の有無
によりモジュールの部品仕様を自由に変更できるように
したことを特徴とする高容量メモリモジュール。 - 【請求項４】 請求項１に記載の高容量メモリモジュー
ルにおいて、 前記ガラエポ基板には、電源インピーダンスを下げるた
めコンデンサと、モジュール識別用のＥＥＰＲＯＭとが
実装されていることを特徴とする高容量メモリモジュー
ル。 - 【請求項５】 請求項１に記載の高容量メモリモジュー
ルにおいて、 前記メモリベアチップ、ダム枠、封止樹脂は、ガラエポ
基板上でモジュール厚み方向を中心に表裏が対称である
とともに、表面または裏面は左右対称の構造を有してい
ることを特徴とする高容量メモリモジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05585697A JP3799120B2 (ja) | 1997-03-11 | 1997-03-11 | 高容量メモリモジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05585697A JP3799120B2 (ja) | 1997-03-11 | 1997-03-11 | 高容量メモリモジュール |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10256474A true JPH10256474A (ja) | 1998-09-25 |
| JP3799120B2 JP3799120B2 (ja) | 2006-07-19 |
Family
ID=13010708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05585697A Expired - Fee Related JP3799120B2 (ja) | 1997-03-11 | 1997-03-11 | 高容量メモリモジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3799120B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6388318B1 (en) | 1999-05-06 | 2002-05-14 | Hitachi, Ltd. | Surface mount-type package of ball grid array with multi-chip mounting |
| US6727581B2 (en) | 2002-04-02 | 2004-04-27 | Renesas Technology Corp. | Semiconductor module |
| US6727584B2 (en) | 2002-04-03 | 2004-04-27 | Renesas Technology Corp. | Semiconductor module |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20220018184A (ko) | 2020-08-06 | 2022-02-15 | 삼성전자주식회사 | 반도체 칩 모듈 |
-
1997
- 1997-03-11 JP JP05585697A patent/JP3799120B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6388318B1 (en) | 1999-05-06 | 2002-05-14 | Hitachi, Ltd. | Surface mount-type package of ball grid array with multi-chip mounting |
| US6452266B1 (en) | 1999-05-06 | 2002-09-17 | Hitachi, Ltd. | Semiconductor device |
| US6617196B2 (en) | 1999-05-06 | 2003-09-09 | Hitachi, Ltd. | Semiconductor device |
| US6727581B2 (en) | 2002-04-02 | 2004-04-27 | Renesas Technology Corp. | Semiconductor module |
| US6727584B2 (en) | 2002-04-03 | 2004-04-27 | Renesas Technology Corp. | Semiconductor module |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3799120B2 (ja) | 2006-07-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0147259B1 (ko) | 적층형 패키지 및 그 제조방법 | |
| US6724074B2 (en) | Stack semiconductor chip package and lead frame | |
| US6768660B2 (en) | Multi-chip memory devices and modules including independent control of memory chips | |
| US6208546B1 (en) | Memory module | |
| JP4707446B2 (ja) | 半導体装置 | |
| US7848153B2 (en) | High speed memory architecture | |
| US6313998B1 (en) | Circuit board assembly having a three dimensional array of integrated circuit packages | |
| US8848391B2 (en) | Co-support component and microelectronic assembly | |
| US9368477B2 (en) | Co-support circuit panel and microelectronic packages | |
| US20020181216A1 (en) | Electronic module having a three dimensional array of carrier-mounted integrated circuit packages | |
| US20140055942A1 (en) | Co-support module and microelectronic assembly | |
| KR20010081699A (ko) | 고용량 메모리 카드 | |
| US11594522B2 (en) | Semiconductor devices with duplicated die bond pads and associated device packages and methods of manufacture | |
| US20140097547A1 (en) | Semiconductor device | |
| KR20180067695A (ko) | 제어된 임피던스 부하를 갖는 고대역폭 메모리 응용 | |
| US6943454B1 (en) | Memory module | |
| JP3799120B2 (ja) | 高容量メモリモジュール | |
| US6707142B2 (en) | Package stacked semiconductor device having pin linking means | |
| US20030067082A1 (en) | Apparatus and methods for stacking integrated circuit devices with interconnected stacking structure | |
| WO2014035950A1 (en) | Co-support system and microelectronic assembly | |
| KR200319437Y1 (ko) | 핀 접속부를 구비하는 패키지 적층형 반도체 장치 | |
| JPS62104149A (ja) | 集積回路チツプ・モジユ−ル | |
| KR200283835Y1 (ko) | 핀 접속부를 구비하는 패키지 적층형 반도체 소자 | |
| JPH04267361A (ja) | リードレスチップキャリア | |
| JP2000164794A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040311 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050819 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050830 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051028 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060328 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060424 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100428 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110428 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120428 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |