KR200319437Y1 - 핀 접속부를 구비하는 패키지 적층형 반도체 장치 - Google Patents

핀 접속부를 구비하는 패키지 적층형 반도체 장치 Download PDF

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KR200319437Y1
KR200319437Y1 KR20-2002-0023474U KR20020023474U KR200319437Y1 KR 200319437 Y1 KR200319437 Y1 KR 200319437Y1 KR 20020023474 U KR20020023474 U KR 20020023474U KR 200319437 Y1 KR200319437 Y1 KR 200319437Y1
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Abstract

본 고안은 패키지 적층 기술에 관한 것으로, 패키지 적층형 반도체 장치는 복수의 전극 패드가 형성된 반도체 칩과, 전극 패드를 외부와 전기적으로 연결하는 복수의 전도성 리드 및 반도체 칩과 전도성 리드의 일부를 봉지(encapsulate)하는 패키지 몸체를 각각 포함하는 상하부 반도체 패키지를 적층하여 구현된다. 복수의 전도성 리드는 반도체 칩의 전원 신호를 위한 전원 핀과, 데이터 입출력을 위한 데이터 핀, 제어 신호를 위한 제어 신호 핀 및 NC 핀을 포함한다. 적층형 소자는 상부 반도체 패키지의 전도성 리드와 하부 반도체 패키지의 전도성 리드를 전원 핀, 데이터 핀, 제어 신호 핀별로 일대일 연결하는 복수의 핀 접속부를 포함하며, 상부 반도체 패키지의 복수의 전도성 리드는 핀 접속부 이외의 핀 연결 수단에 의해 인접 NC 핀과 연결되는 최소한 하나의 제어 핀을 포함하며, 상기 NC 핀과 연결된 제어 핀은 이에 대응되는 하부 반도체 패키지의 제어 핀 대신 상기 NC 핀과 대응되는 하부 패키지의 NC 핀과 전기적으로 연결된다. 상기 핀 연결 수단은 중앙 관통부를 갖는 점퍼 수단이나, 양쪽 개방부를 갖는 점퍼 수단, 또는 리본 와이어 또는 인접 NC 핀과 직접 접촉하도록 절곡 가공된 제어 핀에 의해 구현되거나, 제어핀과 이에 인접한 NC 핀 사이에 연결된 댐바를 절단하지 않고 남겨둠으로써 구현되거나, 상부 패키지에 브리지 리드를 갖는 리드 프레임을 사용하여 구현될 수도 있다. 적층형 소자는 열 방출 수단을 구비한다.

Description

핀 접속부를 구비하는 패키지 적층형 반도체 장치{Package Stacked Semiconductor Device Comprising Pin Connection Unit}
본 고안은 패키지 적층형 반도체 장치 및 그 제조 기술에 관한 것으로서, 좀 더 구체적으로는 복수의 반도체 패키지를 적층하여 하나의 반도체 장치로서 동작시키기 위한 핀 연결 수단을 구비하는 패키지 적층형 반도체 장치에 관한 것이다.
반도체 장치의 용량을 높이는 방법 중 하나는 여러 개의 칩 또는 패키지를 적층하여 하나의 제품으로 구현하는 것이다. 이러한 반도체 장치 적층 기술은 개별 반도체 장치의 집적도 향상과 고성능화에 따라 반도체 칩 자체의 크기가 증가하면서 요구되는 반도체 장치의 실장밀도 향상을 위해서도 필요하다. 적층형 반도체 장치는 패키지되지 않은 개별 칩을 여러 개 적층하는 칩 적층형 소자로 구현될 수도 있고, 조립 공정이 끝난 패키지 소자 여러 개를 적층한 패키지 적층형 소자로 구현될 수도 있다.
종래 패키지 적층형 반도체 장치는 예컨대, 미국 특허 제5,313,096호에 개시된 것처럼 여러 패키지를 리드 프레임 위에 수직 방향으로 적층한 다음, 상하 패키지의 전도성 패드들을 솔더 스트립(solder strip)을 통해 전기적으로 연결함으로써 구현되거나, 미국 특허 제5,978,227호에 개시된 것처럼 상하 패키지의 전기적 연결을 위해, 상하 패키지 사이에 리드 프레임 또는 PCB를 두고 중간 리드 프레임의 제1 단자를 상부 패키지의 외부 리드와 접속하고 중간 리드 프레임의 제2 단자를 하부 패키지의 외부 리드와 접속함으로써 구현될 수 있다.
이러한 종래 적층 기술에서는 패키지 소자 이외에 패키지 적층을 위한 추가적인 구성(즉, 솔더 스트립, 중간 리드 프레임)이 필요한데, 도 1의 종래 적층형 패키지에서는 적층을 위한 추가 구성을 개별 패키지 내부에서 구현한다.
도 1은 미국 특허 제6,242,285호 "리드를 직접 연결한 반도체 패키지 소자의적층형 패키지 및 이를 위한 적층 방법(stacked package of semiconductor package units via direct connection between leads and stacking method therefor)"에 개시된 구조인데, 이 종래 적층형 패키지에서는 상하부 패키지(ICB, ICA)의 리드들(P1A, P1B, …)을 일대일로 직접 연결한다. 다만, 상부 패키지(ICB)의 일부 리드 즉, P19B리드는 그 길이를 짧게 하여 대응되는 하부 패키지의 리드 즉, P19A리드와 직접 연결되지 않도록 한다. P19B리드는 패키지 내부의 적층을 위한 추가 구성을 통해 하부 패키지 ICA의 다른 리드 예컨대, P15A와 전기적으로 연결된다. P19B리드와 P15A리드를 전기적으로 연결하는 방법은 도 1b에 도시한 것처럼 상부 패키지 ICB의 CS(Chip Select) 리드(15)와 외부 NC(No Connection) 리드(19)를 직접 연결하는 버스 바 리드(419B)를 통해 리드 프레임 구조 변경을 통해 연결하는 것과, 도 1c에 도시한 것처럼 CS 리드(15)와 외부 NC 리드(19)를 점퍼 와이어(319JPB)를 통해 연결하는 2가지 방법이 있다. 점퍼 와이어(319JPB)는 리드 프레임 리드와 칩 전극 패드를 연결하는 다른 와이어(312B, 319B)와 달리 리드와 리드를 연결한다는 차이가 있다.
이러한 직접 적층 기술(DST; Direct Stacking Technology)을 이용한 종래 적층형 패키지는 메모리 모듈 설계에 특별한 고려가 필요 없이 메모리 용량 증가가 가능하다는 장점이 있다.
그러나, 종래 구조의 패키지 적층형 소자는 개별 패키지 내부의 구조(리드 프레임 리드)를 변경하거나 별도의 와이어 본딩(점퍼 와이어)이 필요하다는 단점이 있고, 적층을 위한 추가 구성을 패키지 외부에서 달성하는 종래 구조에서도 솔더 스트립이나 중간 리드 프레임 또는 PCB를 사용하려면 비용 추가와 공정 복잡화를 감수해야 한다.
본 고안의 목적은 간단하고 쉽게 패키지 적층형 반도체 장치를 구현하는 것이다.
본 고안의 다른 목적은 패키지 적층형 반도체 장치의 제조 공정을 단순화하여 생산성을 높일 수 있는 패키지 적층형 반도체 장치를 제공하는 것이다.
도 1a는 종래 패키지 적층형 반도체 장치의 사시도.
도 1b는 도 1a의 종래 패키지 적층형 반도체 장치에서 패키지 연결을 위한 일례를 나타내는 부분 절단 평면도.
도 1c는 도 1a의 종래 패키지 적층형 반도체 장치에서 패키지 연결을 위한 다른 예를 나타내는 부분 절단 평면도.
도 2a는 본 고안의 제1 구현예에 따른 패키지 적층형 반도체 장치의 정면도이고, 도 2b는 도 2a의 측면도이다.
도 3은 본 고안에 적용될 수 있는 패키지 소자의 핀 구성도이다.
도 4a는 본 고안의 제2 구현예에 따른 패키지 적층형 반도체 장치에 사용되는 핀 연결 수단의 사시도이고, 도 4b는 도 4a의 핀 연결 수단을 사용한 패키지 적층형 반도체 장치의 부분 확대도이다.
도 5는 본 고안의 제3 구현예에 따른 패키지 적층형 반도체 장치에 사용되는 핀 연결 수단의 단면도이다.
도 6은 본 고안의 제4 구현예에 따른 패키지 적층형 반도체 장치에 사용되는 핀 연결 수단의 구조를 나타내는 패키지 소자의 평단면도이다.
도 7a는 본 고안의 제5 구현예에 따른 패키지 적층형 반도체 장치의 평면도이고, 도 7b는 본 고안의 제5 구현예에 따라 적층된 반도체 장치의 정면도이다.
도 8과 도 9는 본 고안의 제6 구현예에 따라 열방출 수단을 구비한 패키지 적층형 반도체 장치의 정면도이다.
도 10은 본 고안의 제7 구현예에 따는 패키지 적층형 반도체 장치에 사용하기에 적합한 브리지 리드를 갖는 리프 프레임의 평면도이다.
<도면의 주요 부호에 대한 설명>
200, 700: 패키지 적층형 반도체 장치
210A, 210B, 710A, 710B: 개별 패키지 소자
212, 214: 전도성 리드
213: 핀 접속부
220, 230, 245, 247: 핀 연결 수단
720, 730: 절단되지 않는 댐바
800, 810: 열방출 수단
900: 리드 프레임(lead frame)
910, 920: 브리지 리드(bridge lead)
본 고안에 따른 패키지 적층형 반도체 장치는 복수의 전극 패드가 형성된 반도체 칩과, 상기 전극 패드를 외부와 전기적으로 연결하는 복수의 전도성 리드 및 상기 반도체 칩과 전도성 리드의 일부를 봉지하는 패키지 몸체를 각각 포함하는 상부 반도체 패키지와 하부 반도체 패키지를 적층하여 구현된다. 여기서, 복수의 전도성 리드는 상기 반도체 칩의 전원 신호를 위한 전원 핀과, 데이터 입출력을 위한 데이터 핀, 제어 신호를 위한 제어 신호 핀 및 여분의 미접속(NC; No Connection) 핀을 포함한다. 적층형 반도체 장치는 상기 상부 반도체 패키지의 전도성 리드와 하부 반도체 패키지의 전도성 리드를 전원 핀, 데이터 핀, 제어 신호 핀별로 일대일 연결하는 복수의 핀 접속부를 포함하며, 상부 반도체 패키지의 복수의 전도성 리드는 핀 접속부 이외의 핀 연결 수단에 의해 인접 NC 핀과 연결되는 최소한 하나의 제어 핀을 포함하며, 상기 NC 핀과 연결된 제어 핀은 이에 대응되는 하부 반도체 패키지의 제어 핀 대신 상기 NC 핀과 대응되는 하부 패키지의 NC 핀과 전기적으로 연결된다.
본 고안에 따르면, 상기 핀 연결 수단은 중앙 관통부를 갖는 점퍼 수단이나, 양쪽 개방부를 갖는 점퍼 수단 또는 내부 리드에 연결되는 리본 와이어에 의해 구현된다. 핀 연결 수단은 상부 패키지의 특정 제어 핀을 인접 NC 핀과 직접 접촉하도록 상기 제어 핀을 절곡 가공함으로써 구현될 수도 있다.
본 고안의 다른 구현예에 따른 패키지 적층형 반도체 장치에서, 상부 반도체 패키지와 하부 반도체 패키지는 각각 복수의 전극 패드가 형성된 반도체 칩과, 상기 전극 패드를 외부와 전기적으로 연결하는 복수의 전도성 리드 및 상기 반도체 칩과 전도성 리드의 일부를 봉지하는 패키지 몸체를 각각 포함하며, 복수의 전도성 리드는 상기 반도체 칩의 전원 신호를 위한 전원 핀과, 데이터 입출력을 위한 데이터 핀, 제어 신호를 위한 제어 신호 핀 및 여분의 미접속(NC; No Connection) 핀을 포함하고, 적층형 반도체 장치는 상기 상부 반도체 패키지의 전도성 리드와 하부 반도체 패키지의 전도성 리드를 전원 핀, 데이터 핀, 제어 신호 핀별로 일대일 연결하는 복수의 핀 접속부를 포함하며, 상기 상부 반도체 패키지의 복수의 전도성 리드는 댐바(dam bar)에 의해 인접 NC 핀과 연결되는 최소한 하나의 제어 핀을 포함하며, 이 제어 핀은 이에 대응되는 하부 반도체 패키지의 제어 핀과는 직접 닿지 않도록 길이가 짧으며, 상기 상부 패키지의 NC 핀은 이와 대응되는 하부 패키지의 NC 핀과 전기적으로 연결되어 있는 것을 특징으로 한다.
본 고안의 또 다른 구현예에 따르면, 댐바에 의한 핀 연결 수단 이외에, 상부 패키지의 댐바로부터 외부 리드 쪽으로 일정한 거리만큼 떨어진 위치에 브리지 리드(bridge lead)를 형성함으로써 상부 패키지의 NC 핀과 인접 핀이 전기적으로 연결되도록 하여 핀 연결 수단을 구현할 수 있다.
구현예
이하 도면을 참조로 본 고안의 구현예에 대해 설명한다.
도 2는 본 고안의 제1 구현예에 따른 패키지 적층형 반도체 장치의 구조의 나타낸다.
패키지 적층형 반도체 장치(200)는 상부 반도체 패키지(210A)와 하부 반도체 패키지(210B)가 적층되어 형성되는데, 상하부 반도체 패키지는 동일한 구조와 기능의 반도체 칩을 포함한다. 반도체 칩은 활성면(active surface)에 복수의 전극 패드(electrode pad)가 형성되어 있고, 이 전극 패드는 반도체 칩이 외부와 전기적으로 소통되도록 하기 위한 것이다. 적층 소자(200)의 상하부 패키지는 상하부 반도체 칩의 활성면이 동일한 방향 예컨대, 도 2a에서 위쪽 방향을 향하도록 적층된다. 상하부 반도체 패키지 각각은 일반적인 구조의 반도체 패키지뿐만 아니라, DDP(Dual Die Package) 구조의 반도체 패키지를 포함한다.
상하부 패키지(210A, 210B)는 각각의 패키지 몸체(216A, 216B)와 복수의 전도성 리드(212, 214)를 포함한다. 패키지 몸체는 예컨대 플라스틱 수지이고, 전도성 리드(212, 214)는 각각의 반도체 칩에 형성된 전극 패드와 예컨대, 금속 와이어에 의해 전기적으로 연결되어 있다. 전극 패드와 연결된 전도성 리드 부분을 내부 리드라 하고 패키지 몸체 외부로 노출된 부분을 외부 리드라 한다. 외부 리드는 패키지를 외부 소자 예컨대, 인쇄회로기판(PCB)에 실장하기에 적합하도록 일정한 모양으로 절곡되어 있는데, 도 2b에서 보는 것처럼 본 고안의 제1 구현예에 따른 패키지 유형은 걸-윙(gull-wing) 형상으로 외부 리드가 절곡되어 있다.
전도성 리드(212, 214)는 반도체 칩의 전원 신호를 위한 전원 핀, 번지 신호를 위한 번지 신호 핀, 데이터 입출력을 위한 데이터 핀, 제어 신호를 위한 제어 신호 핀 및 여분의 미접속(NC; No Connection) 핀을 포함한다. 예컨대, 도 3에 도시한 것처럼, 512M DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory)를 상하부 반도체 칩으로 사용하는 경우, VDD(전원 전압), VDDQ(DQ 전원 전압), VSS(접지), VSSQ(DQ 접지), VREF(기준 전압)가 전원 핀이고, A0-12, BA0-1(Bank Address)가 번지 신호 입력 핀으로 사용되며, DQ0-3(×4인 경우) 또는 DQ0-7(×8인 경우) 또는 DQ0-15(×16인 경우), DQS(Data Strobe)가 데이터 입출력 핀, CK(Clock), CKE0-1(Clock Enable), CS0-1(Chip Select), RAS(Row Address Strobe), CAS(Column Address Strobe), WE(Write Enable), DM(Data Mask)이 제어 신호 핀, NC가 미접속 핀으로 사용된다.
도 3은 64M에서 1G까지 적용되는 DDR SDRAM(×4, ×8, ×16)의 TSOP2 및 LSOJ 구현을 위한 JEDEC 표준(JESD79 Release 2)에 따른 것으로서, ×4, ×8, ×16 각각에 대하여 도면에 나타낸 바와 같이 핀 구성에 차이가 있으며, 24번 /CS 핀, 25번 NC 핀, 43번 NC 핀, 44번 CKE 핀 각각은 적층 소자의 경우 24번 CS0/ 핀, 25번 CS1/ 핀, 43번 CKE1 핀, 44번 CKE0 핀으로 구성된다. CS/(CS0/, CS1/)는 칩 선택용 제어 신호로서, CS/ 핀에 '하이(high)' 신호가 인가되면 모든 명령 신호는 마스크(mask)된다. CS/ 신호는 다중 뱅크를 갖는 시스템을 외부 뱅크 선택할 수 있도록 한다. CKE/는 클록 인에이블을 위한 제어 신호로서, CKE/ 핀에 '하이' 신호가 인가되면, 내부 클록 신호, 입력 버퍼 및 출력 드라이버가 동작 상태로 된다.
본 고안의 패키지 적층형 소자에서 상부 패키지의 전도성 리드와 하부 반도체 패키지의 전도성 리드는 상기 전원 핀, 번지 신호 핀, 데이터 핀, 제어 신호 핀별로 일대일 연결되는데, 핀 접속부(213)가 이들을 연결한다. 핀 접속부(213)는 예컨대, 솔더(solder) 접합부이다.
상하부 패키지는 다음과 같은 과정으로 적층될 수 있다. 먼저, 외부 리드 절곡과 마킹 공정 및 검사 공정이 끝난 개별 패키지를 준비한다. 적층 소자의 상부 패키지로 사용할 패키지에 대해, 절곡된 외부 리드를 변형하여 절곡된 부분을 곧게 편다. 적층 소자의 하부 패키지로 사용할 패키지에 대해서는 외부 리드의 변형 단계를 적용하지 않는다. 외부 리드가 변형된 상부 패키지(210A)를 하부 패키지(210B) 위에 정렬하고 패키지 몸체(216A, 216B)가 어긋나지 않도록 하여 상하부 패키지를 부착한다. 패키지의 부착에는 예컨대, 접착 수단(211)을 사용할 수 있다. 접착 수단(211)은 접착제와 접착 테이프를 포함한다. 접착 수단(211)은 열 전도성이 우수한 재질을 사용하여 상하부 패키지에서 발생되는 열이 접착 수단(211)을 통해 외부로 방출되도록 하는 것도 가능하다. 상부 패키지의 변형된 외부 리드(212)의 끝부분은 도 2b에서 보는 것처럼 하부 패키지의 외부 리드(214)의 어깨 부분과 접촉한다. 상하부 패키지의 외부 리드의 접촉 부분을 예컨대, 솔더링(soldering)하여 핀 접속부(213)를 형성한다. 핀 접속부(213)를 형성하는 솔더링은 예컨대, 솔더 디핑법(solder dipping)에 의해 수행될 수 있다. 상부 패키지의 변형된 외부 리드(212)는 금속성 리드의 탄성에 의해 하부 패키지의 외부 리드 어깨부에 밀착되기 때문에, 솔더 핀 접속부(213)의 신뢰성은 매우 좋다.
본 고안의 패키지 적층형 반도체 장치에서 상부 반도체 패키지의 복수의 전도성 리드 중 최소한 하나의 리드는 그에 대응되는 하부 패키지의 리드와 연결되지 않는다. 즉, 도 2a에서 상부 패키지(210A)의 핀 P24U는 하부 패키지(210B)의 핀 P24B와 연결되지 않고, 인접 핀 P25U와 연결된다. P25U는 미접속 핀 (NC 핀)으로 하부 패키지(210B)의 NC 핀 P25B와 핀 접속부(213)에 의해 전기적으로 연결되어 있다.
상부 패키지의 특정 핀 P24U를 이에 대응되는 하부 패키지의 핀 P24U와 연결하지 않고, 인접 NC 핀 P25U와 이에 대응되는 하부 패키지의 NC 핀 P25B와 연결하는 구조는 여러 가지 형태로 구현될 수 있다.
즉, 도 2a의 제1 구현예와 같이, 핀 P24U를 옆으로 절곡 가공하여 인접 NC 핀 P25U와 접촉하도록 할 수 있다. 상부 패키지(210A)의 핀 P24U에는 하부 패키지(210B)의 NC 핀 P25B를 통해 외부에서 제어 신호 예컨대, CS0 신호가 공급되고, 하부 패키지(201B)의 핀 P24B에는 외부에서 제어 신호 CS1 신호가 공급되어 상하부 패키지를선택할 수 있다. 도 3의 예를 들어 설명하면, 상부 패키지의 CKE 핀(44번 핀)을 인접 NC 핀(43번 핀)과 접촉하도록 하여, CKE 신호를 상하부 패키지에 선택적으로 공급하는 것도 가능하다.
도 4a는 본 고안의 제2 구현예에 따른 패키지 적층형 반도체 장치에 사용되는 핀 연결 수단의 사시도이고, 도 4b는 도 4a의 핀 연결 수단을 사용한 패키지 적층형 반도체 장치의 부분 확대도이다.
제2 구현예에서는 상부 패키지(210A)의 특정 핀(예컨대, P24U)을 절곡 가공하지 않고, 점퍼 수단(220)을 이용하여 인접 NC 핀(P25U)와 연결되도록 한다. 점퍼 수단(220)은 금속으로 되어 있으며, 전도성 몸체(222)와 중앙 관통부(224)를 포함한다. 중앙 관통부에는 인접하는 2개의 리드 P24U, P25U가 삽입되고, 삽입된 핀들은 중앙 관통부(224)의 전도성 내벽에 밀착 접촉되므로, 2개의 핀들은 점퍼 수단(220)의 전도성 몸체(222)를 통해 전기적으로 서로 연결된다. 점퍼 수단(220)을 사용하는 제2 구현예에서는 상부 패키지(201A)의 핀 P24U의 길이를 다른 핀과 달리 짧게 절단하여 하부 패키지(210B)의 대응 핀 P24B와 일정한 거리 'd' 만큼 떨어져 서로 닿지 않도록 하는 것이 바람직하다.
도 5는 본 고안의 제3 구현예에 따른 패키지 적층형 반도체 장치에 사용되는 핀 연결 수단의 단면도이다.
제3 구현예에 사용되는 점퍼 수단(230)은 제2 구현예의 점퍼 수단(220)과 달리 중앙 관통부(224)를 포함하지 않고 옆으로 누운 'H'자 모양으로 되어 있다. 즉, 점퍼 수단(230)은 전기 전도성 몸체(232)와 몸체 양쪽의 개방부(234)를 포함한다. 상부 패키지(210A)의 리드 P24U와 P25U는 점퍼 수단(230)의 양쪽 개방부(234)와 밀착 접촉하고, 전도성 몸체(232)를 통해 전기적으로 서로 연결된다.
도 6은 본 고안의 제4 구현예에 따른 패키지 적층형 반도체 장치에 사용되는 핀 연결 수단의 구조를 나타내는 패키지 소자의 평단면도이다.
제4 구현예의 패키지 적층형 반도체 장치에 사용되는 핀 연결 수단은 제1 내지 제3 구현예와는 달리 개별 패키지 내부 구조에 구현된다. 즉, 도 6a에 나타낸 것처럼, 상부 패키지(210A)에 실장된 반도체 칩(240)의 내부 리드 L24U와 이에 인접한 NC 리드 L25U를 리본 와이어(245, ribbon wire)와 연결하고, 내부 리드 L44U와 이에 인접한 NC 리드 L43U를 리본 와이어(247)로 연결함으로써, 핀 연결 수단을 구현한다.
NC 리드 L25U, L43U를 제외한 나머지 리드들은 그와 대응되는 칩(240)의 전극 패드(242)와 금속 와이어(244)를 통해 전기적으로 연결되어 있다. 리본 와이어(245, 247)는 도 6b에 도시한 바와 같이, 그 둘레를 모두 솔더링(248)할 수 있다.
도 7a는 본 고안의 제5 구현예에 따른 패키지 적층형 반도체 장치의 평면도이고, 도 7b는 본 고안의 제5 구현예에 따라 적층된 반도체 장치의 정면도이다.
제5 구현예는 상부 패키지(710A)를 구성하는 리드 프레임의 일부 댐바(dam bar; 720, 730)를 절단하지 않고 남겨 둠으로써 적층된 상부 반도체 패키지의 특정 제어핀이 하부 반도체 패키지의 미접속 NC 핀을 통해 외부와 전기적으로 연결되도록 한다. 예컨대, 도 7a에서 보는 것처럼, 상부 패키지(710)의 24번 핀 /CS와 25번 핀 NC 사이에 연결된 댐바(720)와 43번 핀 NC와 44번 핀 CKE 사이에 연결된 댐바(730)는 절단되지 않고 남아 있다. 댐바는 리드 프레임에 원래 포함되어 있는 구조로서, 패키지의 몸체를 형성하는 예컨대, 성형(molding) 공정에서 몰딩 수지가 밖으로 흘러나오지 않도록 막는 역할을 하며, 성형 공정이 끝나면 댐바를 절단하는 개별 리드들이 전기적으로 분리되도록 하는 것이 일반적인 조립 공정이다. 그러나, 본 고안에서는 일부 댐바(720, 730)를 절단하지 않고 남겨두어 미접속 핀 리드가 제어 핀 리드와 전기적으로 연결되도록 한다.
도 7b에서 보는 것처럼, 상부 패키지(710A)의 NC 핀과 /CS 핀은 댐바(720)에 의해 연결되어 있고, 상부 패키지(710A)의 NC 핀은 하부 패키지(710B)의 NC 핀과 연결된다. 따라서, 외부에서 하부 패키지(710B)의 NC 핀을 통해 상부 패키지(710A)의 /CS 핀에 제어 신호를 공급하는 것이 가능하다. 상부 패키지(710A)의 /CS 핀은 하부 패키지(710B)의 /CS 핀과 닿지 않도록 그 길이를 짧게 할 필요가 있다. 이렇게 함으로써, 예컨대, 상부 패키지(710A)의 24번 핀에 CS0/ 신호를 공급하고 하부 패키지(710B)의 24번 핀에는 CS1/ 신호를 공급하는 것이 가능하다. 상부 패키지(710A)의 24번 핀은 경로 '하부 패키지의 25번 핀 - 상부 패키지의 25번 핀 - 댐바 - 상부 패키지의 24번 핀'를 통해 CS0/ 신호가 외부에서 공급된다. CKE0 신호와 CKE1 신호도 이와 마찬가지의 방식으로 적층된 반도체 장치에 제공된다.
본 고안의 제5 구현예에 따르면, 이미 존재하고 있는 리드 프레임의 구성인 댐바를 활용함으로써 적층된 2개의 반도체 패키지를 하나의 반도체 장치로 동작할 수 있게 하기 때문에, 적층 소자의 동작을 위한 별도의 추가 구성이 필요 없고 이를 위한 제조 공정의 추가나 변경이 최소화된다.
도 8과 도 9는 본 고안의 제6 구현예에 따라 열방출 수단을 구비한 패키지 적층형 반도체 장치의 정면도이다. 열방출 수단(800, 810)은 열전도성이 우수한 금속 예컨대, 구리(Cu)로 된 금속판으로서, 상부 패키지의 윗면과 상하부 패키지의 측면에 밀착된다. 도 9에 나타낸 것처럼, 열방출 수단(810)을 상하부 패키지 사이의 접촉면에도 존재하도록 하는 것도 가능하다.
도 10은 본 고안의 제7 구현예에 따른 패키지 적층형 반도체 장치에 사용하기에 적합한 리드 프레임의 평면도이다.
제7 구현예는 적층 소자를 구성하는 상부 패키지를 제조할 때, 리드 프레임(900)의 일부 리드에 브리지 리드(910, 920; bridge lead)를 형성하여 예컨대, 24번 리드와 25번 리드가 전기적으로 서로 연결되게 하고, 43번 리드와 44번 리드를 연결되게 한다. 도 10에 도시한 리드 프레임은 분리 구멍(930; unit slit hole), 패키지 몸체가 형성될 영역을 정의하는 몰딩선(932), 타이 바(934; tie bar), 레일(936; strip rail), 이송 구멍(938; feeding hole) 및 내부 리드(950), 외부 리드(960), 댐바(970)를 포함한다. LOC 구조의 리드 프레임인 경우 접착 필름(980)를 내부 리드(950) 선단에 부착할 수도 있다. 브리지 리드(910, 920)는댐바(970)로부터 외부 리드(960) 쪽으로 일정한 거리만큼 떨어진 위치에 형성된다.
이러한 브리지 리드(910, 920)를 포함하는 리드 프레임으로 제조된 상부 패키지를 브리지 리드가 없는 리드 프레임으로 제조된 하부 패키지에 적층할 경우, 도 4b, 도 7b, 도 8과 도 9에 나타낸 것처럼, 상부 패키지의 한쪽 외부 리드(예컨대, 24번 핀 리드와 43번 핀 리드)의 길이를 짧게 하여 하부 패키지의 외부 리드와 닿지 않도록 하여야 한다. 이렇게 함으로써, 앞의 구현예와 마찬가지로, 상부 패키지의 24번 핀에 CS0/ 신호를 공급하고 하부 패키지의 24번 핀에는 CS1/ 신호를 공급하며, 상부 패키지의 44번 핀에 CKE0 신호를 공급하고, 하부 패키지의 43번 핀에 CKE1 신호를 공급할 수 있다. 제7 구현예에서는 댐바의 절단을 선택적으로 하지 않고 리드 프레임의 외부 리드 구조를 변경함으로써, 적층 패키지의 동작을 용이하고 간단한 공정으로 가능하게 할 수 있다.
본 고안에 따르면 간단한 외부 리드 구조 변경이나 간단한 핀 연결 수단을 사용하거나 댐바를 사용함으로써, 패키지 소자를 효과적으로 적층할 수 있다. 또한, 패키지 소자의 적층을 위한 추가의 공정이나 복잡한 절차가 필요하지 않기 때문에, 패키지 적층형 반도체 장치의 생산성을 높일 수 있고, 신뢰성이 높은 핀 접속부를 구현할 수 있다. 또한, 적층된 소자에 열방출 수단을 적용하여 소자의 동작 중에 발생하는 열을 외부로 효과적으로 방출할 수 있다.

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  8. 하부 반도체 패키지와 상부 반도체 패키지가 적층된 패키지 적층형 반도체 장치로서,
    상기 상부 반도체 패키지와 하부 반도체 패키지는 각각 복수의 전극 패드가 형성된 반도체 칩과, 상기 전극 패드를 외부와 전기적으로 연결하는 복수의 전도성 리드 및 상기 반도체 칩과 전도성 리드의 일부를 봉지하는 패키지 몸체를 각각 포함하며,
    상기 복수의 전도성 리드는 상기 반도체 칩의 전원 신호를 위한 전원 핀과, 데이터 입출력을 위한 데이터 핀, 제어 신호를 위한 제어 신호 핀 및 여분의 미접속(NC; No Connection) 핀을 포함하고,
    적층형 반도체 장치는 상기 상부 반도체 패키지의 전도성 리드와 하부 반도체 패키지의 전도성 리드를 전원 핀, 데이터 핀, 제어 신호 핀별로 일대일 연결하는 복수의 핀 접속부를 포함하며,
    상기 상부 반도체 패키지의 복수의 전도성 리드는 댐바(dam bar)에 의해 인접 NC 핀과 연결되는 최소한 하나의 제어 핀을 포함하며, 이 제어 핀 또는 이와 연결된 NC 핀 중 어느 하나는 이에 대응되는 하부 반도체 패키지의 핀과는 직접 닿지 않도록 길이가 짧으며, 상기 상부 패키지의 제어 핀 또는 이와 연결된 NC 핀 중 나머지 하나는 이와 대응되는 하부 패키지의 핀과 전기적으로 연결되어 있는 것을 특징으로 하는 패키지 적층형 반도체 장치.
  9. 제8항에서, 상기 제어 핀은 칩 선택 제어 신호와 클록 신호 제어 핀을 포함하는 것을 특징으로 하는 패키지 적층형 반도체 장치.
  10. 하부 반도체 패키지와 상부 반도체 패키지가 적층된 패키지 적층형 반도체 장치로서,
    상기 상부 반도체 패키지와 하부 반도체 패키지는 각각 복수의 전극 패드가 형성된 반도체 칩과, 상기 전극 패드를 외부와 전기적으로 연결하는 복수의 전도성 리드 및 상기 반도체 칩과 전도성 리드의 일부를 봉지하는 패키지 몸체를 각각 포함하며,
    상기 복수의 전도성 리드는 상기 반도체 칩의 전원 신호를 위한 전원 핀과, 데이터 입출력을 위한 데이터 핀, 제어 신호를 위한 제어 신호 핀 및 여분의 미접속(NC; No Connection) 핀을 포함하고,
    적층형 반도체 장치는 상기 상부 반도체 패키지의 전도성 리드와 하부 반도체 패키지의 전도성 리드를 전원 핀, 데이터 핀, 제어 신호 핀별로 일대일 연결하는 복수의 핀 접속부를 포함하며,
    상기 상부 반도체 패키지의 복수의 전도성 리드는 브리지 리드(bridge lead)에 의해 인접 NC 핀과 연결되는 최소한 하나의 제어 핀을 포함하며, 이 제어 핀 또는 이와 연결된 NC 핀 중 어느 하나는 이에 대응되는 하부 반도체 패키지의 핀과는 직접 닿지 않도록 길이가 짧으며, 상기 상부 패키지의 제어 핀 또는 이와 연결된 NC 핀 중 나머지 하나는 이와 대응되는 하부 패키지의 핀과 전기적으로 연결되어 있는 것을 특징으로 하는 패키지 적층형 반도체 장치.
  11. 제10항에서, 상기 제어 핀은 칩 선택 제어 신호와 클록 신호 제어 핀을 포함하는 것을 특징으로 하는 패키지 적층형 반도체 장치.
  12. 제10항에서, 상기 브리지 리드는 댐바에서 외부 리드 쪽으로 일정한 거리만큼 떨어진 곳에 형성되는 것을 특징으로 하는 패키지 적층형 반도체 장치.
  13. 제8항 또는 제10항에서, 상기 상부 반도체 패키지의 윗면과는 최소한 밀착되는 열 방출 수단을 더 포함하는 것을 특징으로 하는 패키지 적층형 반도체 장치.
  14. 제8항 또는 제10항에서, 상기 반도체 칩은 DDR SDRAM인 것을 특징으로 하는 패키지 적층형 반도체 장치.
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