KR20000009367A - 적층패키지를 위한 반도체칩 및 반도체칩의 적층패키지 방법 - Google Patents

적층패키지를 위한 반도체칩 및 반도체칩의 적층패키지 방법 Download PDF

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Abstract

개시된 내용은 반도체칩의 리드프레임(핀)을 특수하게 연결하여 제작하고, 이러한 리드프레임을 갖는 반도체칩을 이용하여 다층으로 적층하기 위한, 적층 패키지(package)를 위한 반도체칩 및 반도체칩의 적층패키지 방법에 관한 것이다. 본 발명의 반도체칩은, 해당 반도체칩의 칩선택핀을 연결하기 위한 내부 본딩와이어를 각 리드프레임에 번갈아 연결시킨 특징을 갖는다. 또한 본 발명의 적층패키지 방법은 이러한 특수구조의 리드프레임을 갖는 반도체칩을 다층으로 쌓아 각 반도체칩에 구비된 다수의 핀을 각각 연결함으로써 달성된다. 따라서 본 발명은, 특수하게 본딩와이어된 리드프레임을 구비하고 있는 반도체칩을 이용하여, 적어도 둘 이상의 반도체칩을 간단한 방법으로 적층시킴으로써, 단위면적당 집적도를 향상시키는 효과를 제공한다.

Description

적층패키지를 위한 반도체칩 및 반도체칩의 적층패키지 방법
본 발명은 반도체칩을 적층하는 방법에 관한 것으로, 특히 다수의 반도체칩을 적층할 수 있도록 반도체칩의 리드프레임(핀)을 특수하게 연결하여 제작하고, 이러한 리드프레임을 갖는 반도체칩을 이용하여 적층하기 위한, 적층 패키지(package)를 위한 반도체칩 및 반도체칩의 적층패키지 방법에 관한 것이다.
반도체칩을 인쇄회로기판(PCB;Printed Circuit Board)에 장착시키는 방법은 매우 다양하게 발전하고 있다. 그 중에서도, 모든 전자기기들이 소형화되고 휴대용 제품들이 등장함에 따라, 단위공간의 실장효율을 향상시키기 위한 패키지(package) 기술은 중요한 관심사이다. 이에 따라 최근에는 실장효율을 획기적으로 배가시키기 위하여 복수의 반도체칩을 적층하는 적층패키지 기술이 실용화되는 추세에 있다.
이러한 적층패키지에 관한 종래의 기술을 도 1 및 도 2에 도시하였다.
도 1은 표준 TSOP형 반도체칩을 단일(single)로 패키지하기 위한 종래의 기술을 설명하기 위한 도면으로, 도 1a는 반도체칩의 사시도이고, 도 1b는 반도체칩의 단면도이다.
도시한 바와 같이, 반도체칩의 외부는 반도체칩의 내부회로를 보호하기 위한 몰딩화합물(12)과, 반도체칩을 인쇄회로기판에 연결하기 위한 다수의 리드(14, `핀'이라고도 함)가 나타나 있다. 도시한 바와 같이, 반도체칩을 단일로 장착할 때는 납땜 등에 의해 솔더링(soldering, 고착연결)함으로써, 반도체칩에 부착된 리드(14)의 끝부분을 인쇄회로기판에 부착시킨다.
도 2는 복수의 반도체칩을 적층하는 종래의 기술을 나타낸 것으로, 도 2a는 두 개의 반도체칩을 적층시킨 종래 기술의 일례에 대한 사시도이고, 도 2b는 적층된 두 반도체칩의 단면도이다.
도시한 바와 같이, 종래의 적층기술은 몰딩화합물 및 다수의 리드를 갖는 상부 반도체칩(10b)과 하부 반도체칩(10a)을, 헤더(16,header)라고 부르는 연결선을 사용하여 연결시킨다. 이러한 구조로 반도체칩을 적층하기 위해서는 도 2b에 도시된 바와 같이, 두 반도체칩의 다수 리드들을 'ㄱ'자 형태로 만든 다음, 헤더(16)를 별도로 이용하여 연결한다.
하지만 위와 같은 종래의 반도체칩 적층방법은, 헤더라는 연결선을 별도로 사용해야 하는 불편함이 있다.
어느 정도 떨어진 리드간을 연결할 때는 적층된 반도체칩의 상부 빈 공간을 이용해야 한다. 또한, 반도체칩의 동작을 선택하기 위한 칩선택선(Chip Selection)은 적층된 두 반도체칩에서 같은 위치에 있으므로, 도 2a의 16e번의 헤더와 같이 중간부분을 끊고 반대편에 사용하지 않는 핀으로 연결해야 하는 문제점이 있다. 그리고, 반도체칩의 리드폭(리드피치)이 줄어듦에 따라, 헤드를 별도로 사용하여 연결하는 것 자체가 어려운 문제점이 있다.
따라서 본 발명의 목적은 전술한 문제점을 해결할 수 있도록, 반도체칩 제작시 각 반도체칩에 연결하기 위한 칩선택선의 위치를 변경하고, 이러한 특수형태의 반도체칩을 사용하여 다층으로 적층시키기 위한 적층패키지를 위한 반도체칩 및 반도체칩의 적층패키지 방법을 제공함에 있다.
도 1은 단일패키지를 형성하는 종래의 기술을 나타낸 도면으로,
도 1a는 반도체칩의 사시도이고, 도 1b는 반도체칩의 단면도이다.
도 2는 복수의 반도체칩을 적층하기 위한 종래의 기술을 나타낸 것으로,
도 2a는 적층된 종래 기술의 사시도이고, 도 2b는 단면도이다.
도 3a 및 도 3b는 본 발명의 적층패키지 방법에 이용되는 두 반도체칩들의 핀위치를 나타낸 도면.
도 4는 본 발명의 적층패키지를 형성하기 위한 반도체칩의 내부구조도.
도 5는 복수의 반도체칩을 적층하기 위한 본 발명에 따른 적층패키지 방법의 일예시도로, 도 5a는 본 발명의 방법에 의한 사시도이고, 도 5b는 단면도이다.
도 6은 본 발명의 방법에 따른 두 반도체칩의 동작을 설명하기 위한 도면.
※ 도면의 주요부분에 대한 부호의 설명
10,10a,10b, 30a,30b : 반도체칩
12,12a,12b, 32a,32b,304 : 몰딩화합물
14a,14b, 34a,34b,303 : 리드프레임(핀) 16,16a∼16g : 헤더
301 : 반도체회로다이 301p : 연결패드
302 : 본딩와이어
이와 같은 목적을 달성하기 위한 본 발명의 적층패키지를 위한 반도체칩은, 소정의 기능을 수행하며 상기 반도체칩의 작동상태를 선택하는 선택패드가 포함된 다수의 외부연결패드를 구비하고 있는 반도체회로다이; 상기 반도체칩에 연결해야 할 외부회로와, 상기 반도체칩간을 연결하는 다수의 리드프레임; 상기 반도체회로다이의 선택패드를 상기 다수의 리드프레임 중 소정의 제1리드프레임들(예비핀)중의 하나와 번갈아 연결하고, 상기 반도체회로다이의 다수의 외부연결패드를 상기 다수의 리드프레임 중 소정의 제2리드프레임들(실제 사용되는 다수의 어드레스핀, 데이터핀 및 제어핀)에 연결하기 위한 본딩와이어; 및, 상기 반도체칩의 다수 구성부들을 보호하기 위한 칩보호부를 구비하고 있다
또한, 이와 같은 목적을 달성하기 위한 본 발명의 방법은, 칩선택핀의 위치가 다른 반도체칩들을 이용하여, (1) 상기 반도체칩들을 연결하기 위한 회로기판에 하나의 반도체칩을 연결하는 단계; 및, (2) 상기 제1단계에서 연결된 반도체칩 상부의 지정된 위치에, 하나 이상의 반도체칩들을 위치시켜 반도체칩들의 각 핀들을 연결하는 단계에 의해 달성된다.
이하, 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
도 3a 및 도 3b는 본 발명의 적층패키지 방법에 이용되는 두 반도체칩들의 핀위치를 나타낸 도면이다.
도시한 바와 같이, 본 발명에서는 두 메모리반도체칩을 일례로 하여, 본 발명에 따른 반도체칩 및 반도체칩의 적층패키지 방법을 설명한다.
본 발명에서 예로 들고 있는 두 반도체칩(30a,30b)은 54개의 핀(PIN)을 가진 64메가 에스디램(이하 `64M SDRAM'으로 표기)이다. 64M SDRAM의 54개 핀은 크게, 14개의 어드레스핀, 4개의 데이터핀, 반도체칩내부의 다이(반도체칩의 내부회로)와 연결되지 않은 15개의 NC핀(No Connection 핀), 그리고 반도체칩의 동작을 제어하기 위한 다수의 제어신호핀들로 구성되어 있다. 두 반도체칩(30a,30b)의 연결 및 동작에 대해서는 뒤에서 자세히 설명한다
도 3a의 A형 반도체칩(30a)과 도 3b의 B형 반도체칩(30b)의 각 핀들의 위치는, 19번 및 36번 핀의 위치를 제외하고는 모두 같다. 즉, A형 반도체칩(30a)에서 19번의 CS(Chip Selection)핀은, B형 반도체칩(30b)에서는 36번 핀으로 변경되어 있다. 전술한 바와 같이, NC핀은 반도체칩내부의 다이와 연결되지 않은 것을 나타낸다. CS핀은 각 반도체칩(30a,30b)의 동작을 선택하기 위한 핀이다. 즉, 각 반도체칩(30a,30b)에 있어서 CS핀에 신호가 인가되어야, 해당 반도체칩이 동작가능상태로 되는 것이다.
도 4는 본 발명의 적층패키지를 형성하기 위한 반도체칩의 내부구조도이다.
도시한 바와 같이 반도체칩은, 해당 반도체칩만의 기능을 수행하기 위해 특수한 기능의 회로가 집적되어(integrated) 있는 다이(Die,301)를 내부에 포함하고 있다. 또한 반도체칩에는, 해당 반도체칩과 외부회로간을 연결하기 위한 다수의 리드프레임(lead frame, 303)들을 구비하고 있다. 이 리드프레임(303)은 간략하게 `리드'라 부르기도 하며, 일반적으로 핀(pin)이라 부르는 것도 이 리드프레임(303)을 의미한다. 다이와 리드프레임을 연결하는 것은 본딩와이어(bonding wire, 302)이다. 마지막으로, 몰딩화합물(molding compound, 304)은 반도체회로다이(301), 본딩와이어(302) 및 리드프레임(303)을 보호하기 위한 물질이다.
다이(301)는, 실제로 반도체 공정에 의해 집적(integrated)되어 있어 실제로 주요기능을 담당하는 반도체칩의 핵심부이며, 이 다이의 둘레에는 본딩와이어(302)를 연결하기 위한 다수의 연결패드(301p)들이 위치하고 있다. 다수의 연결패드중 CS기능을 수행하도록 설계된 특정의 연결패드에 리드프레임을 하면, 이 핀(리드프레임)은 칩선택의 기능을 수행하게 된다.
따라서, 반도체칩의 동작을 선택하는 CS기능의 연결패드를 19번 핀(리드프레임)에 연결하면 도 3a와 같은 A형 반도체칩이 형성되고, CS기능의 연결패드를 36번 핀(리드프레임)에 연결하면 도 3b의 B형 반도체칩과 같은 핀구조가 형성된다.
도 5는 복수의 반도체칩을 적층하기 위한 본 발명에 따른 적층패키지 방법의 일예시도로, 도 5a는 본 발명의 방법에 의한 사시도이고, 도 5b는 단면도이다.
도 5a에 나타낸 바와 같이, 하부 반도체칩(30a)은 회로기판에 연결하게 되며 상부 반도체칩(30b)은 하부 반도체칩의 각 핀에 솔더링(soldering)하여 적층시키게 된다. 이를 위해, 상부 반도체칩의 리드프레임(34b)은 하부 반도체칩의 리드프레임(34a)과 달리 'ㄱ'자 형태로 형성하게 되며, 본 발명의 적층패키지 방법은 종래의 기술과 달리 헤더를 사용하지 않고, 하부 반도체칩의 각 핀에 납땜 등의 방법으로 솔더링(soldering)하여 직접 적층시킨다.
도 6은 본 발명의 방법으로 적층된 두 반도체칩의 동작을 설명하기 위한 도면이다.
본 발명의 방법으로 적층된 두 반도체칩(30a, 30b)에서는, 해당 반도체칩의 동작을 위한 칩선택선(CS1,CS2)의 연결과 동작이 핵심이므로, 도 6에는 이러한 칩선택선을 포함한 중요신호선들 이외의 신호선들은 제외시켜 도시하였다. 하지만 실제로는, 해당 반도체칩의 동작을 위하여 14개의 어드레스라인 및 4개의 데이터라인이 외부의 회로에 연결되고, 다수의 제어신호를 인가하기 위한 제어라인들과 해당 반도체칩의 동작을 위한 칩선택선(CS1,CS2)들도 연결된다.
이하 제 3, 제 5 및 제 6도를 참고하여 본 발명의 실시예를 자세히 설명한다. 본 발명에 따른 적층패키지 방법은 2개의 64M SDRAM을 일실시예로 하여 설명한다.
도 3a 및 도 3b와 같은 핀 구조를 가지고 있는 두 개의 반도체칩(30a,30b)은, 각각 서로 같은 핀번호에 맞추어 도 5와 같이 적층된다.
도 6에 도시한 바와 같이, 두 반도체칩의 A0∼A13라인은 어드레스를 지정하기 위한 라인이고, DQ0∼DQ3라인은 데이타를 지정하기 위한 라인이다. CLK라인은 각각의 반도체칩이 계속 동작할 수 있도록 클럭신호를 인가하는 라인이다. WE(Write enable)라인은 해당 메모리반도체칩을 데이터저장 상태로 만드는 신호라인이고, CLE(CLock Enable)라인은 클럭신호를 반도체칩 내부의 다이(301)에 인가하는 것을 제어하기 위한 신호라인이다.
이렇게 적층된 두 개의 반도체칩에 있어서, 서로 같은 번호의 핀에는 같은 기능을 수행하는 신호가 인가된다. 하지만, 19번 핀과 36번 핀에는 각 반도체칩의 동작을 선택하기 위한 칩선택신호가 인가된다.
본 발명의 방법에 따라 적층된 두 개의 반도체칩에서는, CS(Chip Selection)단자를 아무기능도 하지 않는 NC단자에 서로 연결함으로써, 적층된 반도체칩중 필요한 반도체칩만을 선택 및 동작시켜 많은 데이터량을 처리하는 것이 가능하다. 따라서, 도 5와 같이 두 반도체칩을 적층시킨 다음 19번 핀에 신호를 인가하면 이 신호는 A형 반도체칩을 선택하여 동작가능상태로 만들고, 36번단자에 신호를 인가하면 B형 반도체칩을 선택하여 동작가능상태로 만든다.
상술한 바와 같이 본 발명은, 특수하게 본딩와이어된 리드프레임을 구비하고 있는 반도체칩을 이용하여, 적어도 둘 이상의 반도체칩을 간단한 방법으로 적층시킴으로써, 단위면적당 집적도를 향상시키는 효과를 제공한다.

Claims (6)

  1. 적층구조를 형성하기 위한 반도체칩에 있어서,
    소정의 기능을 수행하며, 상기 반도체칩의 작동상태를 선택하는 선택패드가 포함된 다수의 외부연결패드를 구비하고 있는 반도체회로다이;
    상기 반도체칩에 연결해야 할 외부회로와, 상기 반도체칩간을 연결하는 다수의 리드프레임;
    상기 반도체회로다이의 선택패드를 상기 다수의 리드프레임 중 소정의 제1리드프레임들 중의 하나와 번갈아 연결하고, 상기 반도체회로다이의 다수의 외부연결패드를 상기 다수의 리드프레임 중 소정의 제2리드프레임들에 연결하기 위한 본딩와이어; 및,
    상기 반도체칩의 다수 구성부들을 보호하기 위한 칩보호부를 구비하는 것을 특징으로 하는 적층패키지를 위한 반도체칩.
  2. 제 1항에 있어서, 상기 제1리드프레임들은,
    상기 반도체칩의 동작을 위해 예비적으로 구비된 리드프레임인 것을 특징으로 하는 적층패키지를 위한 반도체칩.
  3. 칩선택핀의 위치가 다른 반도체칩들을 적어도 둘이상 적층 및 연결하기 위한 방법에 있어서,
    (1) 상기 반도체칩들을 연결하기 위한 회로기판에 하나의 반도체칩을 연결하는 단계; 및
    (2) 상기 제1단계에서 연결된 반도체칩 상부의 지정된 위치에, 하나 이상의 반도체칩들을 위치시켜 반도체칩들의 각 핀들을 연결하는 단계를 구비하는 것을 특징으로 하는 반도체칩의 적층패키지 방법.
  4. 제 3항에 있어서, 상기 적층패키지 방법은,
    상기 반도체칩의 적층을 효율적으로 수행하기 위해 상기 반도체칩의 리드를 'ㄱ'자 형태로 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체칩의 적층패키지 방법.
  5. 제 3항에 있어서, 상기 적층패키지 방법은,
    표준형 반도체칩 리드를 갖으며, 상기 반도체칩 리드의 적층을 고려한 외형의 크기가 같은 반도체칩을 이용하는 것을 특징으로 하는 반도체칩의 적층패키지 방법.
  6. 제 3항에 있어서, 상기 제(2)단계는,
    적층하기 위한 반도체칩에 구비된 핀을 솔더링하여 연결하는 것을 특징으로 하는 반도체칩의 적층패키지 방법.
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