JP2007180077A - 半導体装置 - Google Patents

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Abstract

【課題】半導体装置における端子数の低減化を図る。
【解決手段】マイコンチップ２と、メモリチップ３と、マイコンチップ２及びメモリチップ３と接続するタブ５ｃと、タブ５ｃを支持する吊りリード５ｇと、複数のインナリード５ａと、封止体４とを有し、タブ５ｃの２つのチップ間の領域に第１スリット７が形成され、さらに吊りリード５ｇの一端部は、各辺の複数のインナリード５ａの外側に配置され、かつ封止体４の側面に露出しているものである。さらにマイコンチップ２の第１電源／第１ＧＮＤ用の電極とタブ５ｃの第１バーリード５ｄとが第１ワイヤ９ａで接続され、かつメモリチップ３の第１電源／第１ＧＮＤ用の電極と第１バーリード５ｄとが第２ワイヤ９ｂで接続されており、両チップのＧＮＤ／電源の電極をバーリードによって共通化してＱＦＰ（半導体装置）１の端子数の低減化を図る。
【選択図】図１

Description

本発明は、半導体装置に関し、特に、半導体装置の端子数の低減化に適用して有効な技術に関する。
マイコンチップと、マイコンチップの横に並べて配置され、かつマイコンチップより薄いＳＤＲＡＭと、タブと、マイコンチップのパッドとＳＤＲＡＭのパッドとを接続する第１のワイヤと、ＳＤＲＡＭを飛び越えて配置され、かつ第１のワイヤのループより高い位置にループが形成された第２のワイヤとからなり、多ピン化とコスト低減化を図る技術がある（例えば、特許文献１参照）。
また、半導体チップと、複数のインナリード及びアウタリードと、インナリードの端部と絶縁性の接着剤を介して接続し、かつ半導体チップと接着剤を介して接続するシート部材と、半導体チップとインナリードを接続する複数のワイヤと、半導体チップと複数のインナリードの間の領域において複数のインナリードのリード列に沿って配置されたバーリードとを有し、ＱＦＰの小型化を図る技術がある（例えば、特許文献２参照）。
特開２００５−３０３２２２号公報（図２） 特開２００５−３４７３６９号公報（図１）
複数の半導体チップを有する半導体装置の一例として、演算処理機能を有する半導体チップ（以降、マイコンチップともいう）と、メモリ回路を有する半導体チップ（以降、メモリチップともいう）とが組み込まれた半導体装置が知られている。
前記半導体装置において、マイコンチップには信号（ＩＯ）用の電源とコア用の電源があるが、メモリチップの処理動作（例えば、ＯＮ／ＯＦＦのタイミング等）がマイコンチップに比べて非常に速いため、メモリチップから発生するノイズ量も大きい（出力ドライバの遷移速度が速く、 ｄｉ／ｄｔが大でノイズ発生量大）。このメモリチップからのノイズがマイコンチップのＧＮＤを伝わってマイコンチップの特にコア用の配線に伝わると誤動作につながることが問題となる。
また、前記半導体装置において、マイコンチップには信号（ＩＯ）用の電源とコア用の電源があるため、電源やＧＮＤの安定化を図ろうとすると、電源／ＧＮＤの端子数が多く必要となるが、単に電源／ＧＮＤの端子数を増やすと半導体装置の外形サイズが大きくなってしまう。すなわち、電源／ＧＮＤの種類が多い半導体装置において、電源／ＧＮＤの安定化を図ろうとすると、端子数が増えることが問題である。
なお、前記特許文献１（特開２００５−３０３２２２号公報）に記載の半導体装置では、電源がＩＯ用とコア用の２種類あり、ＩＯ用とコア用それぞれの電源／ＧＮＤ用の端子が必要となるため、端子数が増えることが問題である。
また、前記特許文献２（特開２００５−３４７３６９号公報）に記載の半導体装置では、シート部材の上にバーリードを固定する構造であるため、シート部材を用いることでコストが高くなることが問題であり、さらに組み立ても複雑になることが問題である。
本発明の目的は、半導体装置の端子数の低減化を図ることができる技術を提供することにある。
本発明の他の目的は、半導体装置のコストの低減化を図ることができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
すなわち、本発明は、演算処理機能を有する第１半導体チップと、メモリ回路を有する第２半導体チップと、第１及び第２半導体チップと接続するタブと、タブを支持する吊りリードと、複数のリードと、第１及び第２半導体チップを封止する封止体とを有し、タブの２つのチップ間の領域に第１スリットが形成され、さらに吊りリードの一端部は、各辺の複数のリードの外側に配置され、かつ封止体の側面に露出しているものである。さらに第１半導体チップの第１電源／第１ＧＮＤ用の電極とタブとがワイヤで電気的に接続され、かつ第２半導体チップの第１電源／第１ＧＮＤ用の電極とタブとがワイヤで電気的に接続されている。
また、本発明は、半導体チップと、この半導体チップの周囲に配置された複数のリードと、半導体チップと接続し、かつ外周部に配置された第１共通リードを有するタブと、タブを支持する吊りリードと、第１共通リードの外側に配置され、かつ両端に支持リードを備えた第２共通リードと、半導体チップを封止する封止体とを有し、吊りリードの少なくとも一部と第２共通リードの支持リードが、封止体の側面に露出しているものである。さらに半導体チップの第１電源／第１ＧＮＤ用の電極と第１共通リードとがワイヤで電気的に接続され、かつ半導体チップの第２電源／第２ＧＮＤ用の電極と第２共通リードとがワイヤで電気的に接続されている。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
第１半導体チップの電源／ＧＮＤ用の電極とタブとがワイヤで接続され、かつ第２半導体チップの電源／ＧＮＤ用の電極とタブとがワイヤで接続されていることにより、第１半導体チップ及び第２半導体チップそれぞれの電源／ＧＮＤ用の端子をタブによって共通化することができる。その結果、電源／ＧＮＤ用の端子数を低減することができ、半導体装置の端子数の低減化を図ることができる。
また、第１共通リードがタブの外周部に配置されており、かつタブを支持する吊りリードの一端部が封止体の側面に露出していることにより、第１共通リードをシート部材を使わずに固定することができる。その結果、第１共通リードを有する半導体装置のコストの低減化を図ることができる。
また、第２共通リードを第１共通リードの外側に配置して共通リードを２重構造にすることにより、電源／ＧＮＤを信号用とコア用とに分けて接続することが可能になるとともに、接続時にそれぞれを容易に接続することができる。
さらに、共通リードを２重構造にすることにより、電源／ＧＮＤの端子を更に共通化することができ、半導体装置の端子数の低減化を更に図ることができる。
さらに、第１半導体チップ及び第２半導体チップそれぞれの電源／ＧＮＤの電極を第１共通リード及び第２共通リードを介して半導体装置の外部に引き出しているため、半導体チップの周囲に配置された複数のリードにワイヤボンディングを介して電気的に接続するよりも、ワイヤ長を低減することができる。すなわち、ワイヤ抵抗に比べて共通リードの方が低抵抗であり、電源電圧マージンの拡張が見込まれる。
また、タブの第１半導体チップと第２半導体チップの間の領域にスリットが形成されていることにより、第１半導体チップと第２半導体チップのそれぞれのＧＮＤ電流が回り込んで相互の半導体チップに影響を与えることを抑制することができ、半導体チップの誤動作を防止することができる。
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
図１は本発明の実施の形態１の半導体装置の内部構造の一例を示す平面図、図２は図１に示すＡ−Ａ線に沿って切断した構造の一例を示す断面図、図３は図１に示す半導体装置における第１スリットの作用効果の一例を示す概念図、図４及び図５はそれぞれ本発明の実施の形態１の変形例の半導体装置の内部構造を示す平面図、図６〜図１３はそれぞれ本発明の実施の形態１の変形例の半導体装置の構造を示す部分断面図である。
図１、図２に示す本実施の形態１の半導体装置は、複数の半導体チップが樹脂製の封止体４の内部に埋め込まれた半導体パッケージであり、ここでは、封止体４から突出する外部端子である複数のアウタリード５ｂがガルウィング状に形成されたＱＦＰ（Quad Flat Package)１を一例として取り上げて説明する。
ＱＦＰ１の構成について説明すると、主面２ａに半導体素子及び複数のパッド（電極）２ｃが形成され、かつ演算処理機能を有するマイコンチップ（第１半導体チップ）２と、主面３ａに半導体素子及び複数のパッド（電極）３ｃが形成され、かつメモリ回路を有するメモリチップ（第２半導体チップ）３と、マイコンチップ２及びメモリチップ３を封止する封止体４とを有している。さらに、マイコンチップ２及びメモリチップ３と接続するタブ５ｃと、タブ５ｃを支持する吊りリード（第１吊りリード）５ｇと、マイコンチップ２の周囲に配置されたリードである複数のインナリード５ａと、これらインナリード５ａそれぞれに繋がり、かつ封止体４の側面４ｃから突出する複数のアウタリード５ｂとを有している。
また、ＱＦＰ１では、タブ５ｃのマイコンチップ２とメモリチップ３の間の領域に第１スリット７が形成されている。また、吊りリード５ｇの一端部は、各辺において複数のインナリード５ａの外側に配置され、かつ封止体４の側面４ｃの端部において電源／ＧＮＤ用の端子部５ｈとして側面４ｃに露出している。さらに、吊りリード５ｇの先端は、分割部５ｉとして二股に分かれた形状になっている。
また、ＱＦＰ１には、各半導体チップとこれらに対応するインナリード５ａあるいはタブ５ｃとを電気的に接続する複数のワイヤ（例えば、金線）９が設けられている。ワイヤ９には、マイコンチップ２の第１電源／第１ＧＮＤ用のパッド２ｃとタブ５ｃを電気的に接続する第１ワイヤ９ａと、メモリチップ３の第１電源／第１ＧＮＤ用のパッド３ｃとタブ５ｃを電気的に接続する第２ワイヤ９ｂと、マイコンチップ２の信号用のパッド２ｃとこれに対応するインナリード５ａを電気的に接続する第３ワイヤ９ｃと、メモリチップ３の第１電源／第１ＧＮＤ用のパッド３ｃとこれに対応するインナリード５ａを電気的に接続する第４ワイヤ９ｄがある。
更に説明すると、マイコンチップ２のパッド２ｃの内、第１ワイヤ９ａを介してタブ（共通リード）５ｃと電気的に接続されるのは第１電源用のパッド２ｃか、あるいは第１ＧＮＤ用のパッド２ｃである。マイコンチップ２のパッド２ｃの内、第１ワイヤ９ａを介してタブ５ｃと電気的に接続されているのが第１ＧＮＤ用パッドの場合は、マイコンチップ２の第１電源用のパッド２ｃは、第３ワイヤ９ｃを介してインナリード５ａと電気的に接続される。また、メモリチップ３に関しても、マイコンチップ２と同様であり、メモリチップ３のパッド３ｃの内、第２ワイヤ９ｂを介してタブ（共通リード）５ｃと電気的に接続されているのが第１ＧＮＤ用パッドの場合は、メモリチップ３の第１電源用のパッド３ｃは、第４ワイヤ９ｄを介してインナリード５ａと電気的に接続される。これらは、電源とＧＮＤが共通のタブ（共通リード）５ｃにワイヤボンディングすることで生じるショート不良を防ぐためである。ここで、電源用のパッドよりもＧＮＤ用のパッドの数が多い場合は、ＧＮＤ用のパッドとタブ５ｃをワイヤを介して電気的に接続することで、タブ５ｃの外周に配置されるインナリード５aの数を低減することが可能である。
ここで、第１半導体チップであるマイコンチップ２は、演算処理機能を有した半導体チップであり、例えば、マイクロプロセッサやチップセット等の機能が１チップに集積されたものである。
一方、第２半導体チップであるメモリチップ３は、メモリ回路を有した半導体チップであり、例えば、ＤＲＡＭ（Dynamic Random Access Memory) 等である。メモリチップ３は、マイコンチップ２の制御によって動作するものであり、したがって、図１に示すように、マイコンチップ２とメモリチップ３とでは、マイコンチップ２の方が端子数（パッド数）は多い。
例えば、マイコンチップ２は、一辺が５〜１０ｍｍの四角形のものであり、その厚さが、例えば、0.２８ｍｍまたは0.４２ｍｍである。一方、メモリチップ３は、例えば、５×２ｍｍの大きさであり、厚さは、0.２ｍｍ程度である。
また、マイコンチップ２は、図２に示すようにタブ５ｃ上にＡｇペースト１３等のダイボンド材を介して固着（実装）されており、一方、メモリチップ３は、タブ５ｃの一辺の側方に突出して形成された突出部５ｅ上に、同様にＡｇペースト１３等のダイボンド材を介して固着（実装）されている。すなわち、タブ５ｃとマイコンチップ２の裏面２ｂとがＡｇペースト１３によって接続されており、一方、タブ５ｃの突出部５ｅとメモリチップ３の裏面３ｂとが同様にＡｇペースト１３によって接続されている。タブ５ｃには、その中央部付近に開口部５ｆが形成されており、これにより、マイコンチップ２の裏面２ｂと封止体４の樹脂とが広い面積で密着している。その結果、ＱＦＰ１におけるリフロークラックの発生を防ぐことができる。また、本実施の形態１ではこれに限定されるものではなく、接着層を有するＤＡＦ（Ｄｉｅ Ａｔｔａｃｈ Ｆｉｌｍ）を介してマイコンチップ２をタブ５ｃ上、かつメモリチップ３を突出部５ｅ上に実装してもよい。マイコンチップ２の裏面２ｂには接着層を有するＤＡＦが配置されているため、マイコンチップ２の裏面２ｂに樹脂が接触する場合に比べ、ＤＡＦに樹脂が接触する方が接着強度を向上することができる。これにより、ＱＦＰ１におけるリフロークラックの発生を更に防ぐことが可能で有る。また、メモリチップ３の裏面３ｂの一部も突出部５ｅから露出していることから、上記マイコンチップ２と同等の効果が期待できる。
さらに、本実施の形態１のＱＦＰ１には、タブ５ｃ及び吊りリード５ｇに連結し、かつタブ５ｃの外周部に配置された第１バーリード（第１共通リード）５ｄと、第１バーリード５ｄの外側に配置され、かつ封止体４の側面４ｃに露出する支持リード（第２吊りリード）６ａを両端に備えるとともにマイコンチップ２の第２電源／第２ＧＮＤ用のパッド２ｃと電気的に接続する第５ワイヤ９ｅが接続された第２バーリード（第２共通リード）６とが形成されている。詳細には、第1バーリード５ｄは、タブ５ｃの周囲に４つ（隣り合う吊りリード５ｇ間に１つずつ）形成されているが、そのうち１つは他の３つの第１バーリード５ｄに比べて、その幅を広く形成している。これにより、上記した突出部５ｅを形成している。また、マイコンチップ２の第２電源／第２ＧＮＤ用のパッド２ｃについても、上記したように、マイコンチップ２の第２ＧＮＤ用のパッド２ｃが第５ワイヤ９ｅを介して第２バーリード（共通リード）６と電気的に接続されている場合は、マイコンチップ２の第２電源用のパッド２ｃは第３ワイヤ９ｃを介してインナリード５ａと電気的に接続されている。
すなわち、第１バーリード５ｄの外側に配置された第２バーリード６は、その両端に設けられた支持リード６ａによって支持されており、さらに、支持リード６ａの端部は、封止体４の側面４ｃに露出して端子となっている。
その際、第２バーリード６の両端から延在する支持リード６ａは、複数の信号用リード（信号用のインナリード５ａ）の外側、言い換えると、封止体４の一辺に沿って配置された複数の信号用リードの外側であり、吊りリード５ｇの電源／ＧＮＤ用の端子部５ｈまたは吊りリード５ｇの先端を二股に分割した分割部５ｉの内側に配置されている。
また、ＱＦＰ１では、図１に示すように、タブ５ｃの外周部に配置された第１バーリード５ｄと連結する４本の吊りリード５ｇがタブ５ｃの角部に対角線上に配置されており、したがって、第２バーリード６とこれを支持する支持リード６ａは、複数の吊りリード５ｇの内、隣り合う２本の吊りリード５ｇと第１バーリード５ｄとによって囲まれた領域に配置されている。
そのうち、第２バーリード６は、複数のインナリード５ａの先端部と第１バーリード５ｄの間の領域にインナリード列に沿って配置されており、さらに、第２バーリード６の支持リード６ａは、インナリード列に並んでタブ５ｃの吊りリード５ｇに隣接して配置されている。
なお、ＱＦＰ１においては、マイコンチップ２の第１電源／第１ＧＮＤ用のパッド２ｃに接続された第１ワイヤ９ａが、タブ５ｃの第１バーリード５ｄに接続されているとともに、同じくメモリチップ３の第１電源／第１ＧＮＤ用のパッド３ｃに接続された第２ワイヤ９ｂが、タブ５ｃの第１バーリード５ｄに接続されている。
さらに、マイコンチップ２の第２電源／第２ＧＮＤ用のパッド２ｃに接続された第５ワイヤ９ｅが、第１バーリード５ｄの外側に配置された第２バーリード６に接続されている。
ここで、第１ワイヤ９ａによって第１バーリード５ｄと電気的に接続されるマイコンチップ２の第１電源／第１ＧＮＤ、及び第２ワイヤ９ｂによって第１バーリード５ｄと電気的に接続されるメモリチップ３の第１電源／第１ＧＮＤは、例えば、コア用の電源／ＧＮＤ（Ｖｓｓ）である。
一方、第５ワイヤ９ｅによって第２バーリード６と電気的に接続されるマイコンチップ２の第２電源／第２ＧＮＤは、例えば、信号（ＩＯ）用の電源／ＧＮＤ（Ｖｓｓ）である。
すなわち、本実施の形態１のＱＦＰ１では、電源／ＧＮＤの共通化のために、電源／ＧＮＤ用のバーリードとして、第１バーリード５ｄと第２バーリード６の２種類を設けており、マイコンチップ２のコア用の電源／ＧＮＤと信号用の電源／ＧＮＤを、それぞれ別々のバーリードに分けて接続している。
また、ＱＦＰ１では、マイコンチップ２とメモリチップ３とがチップ間ワイヤ（第６ワイヤ）９ｆで直接電気的に接続されている。メモリチップ３はマイコンチップ２を介して外部との信号処理を行う、すなわち、マイコンチップ２がメモリチップ３を制御している。そのため、メモリチップ３における信号用のパッドとマイコンチップ２におけるメモリインタフェース用のパッドとが第６ワイヤ９ｆを介して電気的に接続されている。
また、タブ５ｃの第１バーリード５ｄの領域において、第１ワイヤ９ａの接続点とマイコンチップ２との間の領域に第２スリット８が形成されている。すなわち、マイコンチップ２と第１バーリード５ｄとを第１ワイヤ９ａで接続する際には、第２スリット８を飛び越えて第１バーリード５ｄの第２スリット８の外側の領域に接続することが好ましい。
また、図１のＢ部に示すように、吊りリード５ｇの両側（吊りリード５ｇと支持リード６ａとの間）と、第２バーリード６の支持リード６ａの両側（支持リード６ａと吊りリード５ｇとの間、および支持リード６ａと信号用リード（インナリード５ａ）との間）には、複数の信号用リードの内、隣接するインナリード５ａ間の間隔より幅広の間隔が形成されている。
なお、インナリード５ａ、アウタリード５ｂ、タブ５ｃ、吊りリード５ｇ、第１バーリード５ｄ、第２バーリード６及びその支持リード６ａ等は、銅合金または鉄−Ｎｉ合金等からなる薄板状の部材である。さらに、封止体４は、エポキシ系の熱硬化性樹脂等から形成されている。
本実施の形態１のＱＦＰ１では、マイコンチップ２のコア用電源の複数のパッド２ｃと第１バーリード５ｄとがそれぞれ複数の第１ワイヤ９ａで接続され、かつメモリチップ３のコア用電源の複数のパッド３ｃと第１バーリード５ｄとがそれぞれ複数の第２ワイヤ９ｂで接続されていることにより、マイコンチップ２及びメモリチップ３それぞれのコア用の電源のパッド２ｃ，３ｃをタブ５ｃによって共通化することができる。
その結果、ＱＦＰ１のコア用電源の端子数を低減することができ、ＱＦＰ１の端子数の低減化を図ることができる。
さらに、第１バーリード５ｄの外側に第２バーリード６を配置してバーリードを２重構造にすることにより、電源／ＧＮＤをコア用の第１電源／第１ＧＮＤと、信号用の第２電源／第２ＧＮＤとに分けて接続することが可能になる。これにより、それぞれの電源／ＧＮＤに対してワイヤ９を接続する際に、各ワイヤを容易に接続することができる。
なお、バーリードを２重構造にすることにより、電源／ＧＮＤの端子を更に共通化することができ、ＱＦＰ１の端子数の低減化を更に図ることができる。
例えば、図１に示すＱＦＰ１の場合、１本のバーリードに１０本程度のＧＮＤ／電源用のワイヤ９を接続可能であるため、吊りリード５ｇや支持リード６ａの配置により、それらの両側に所定の隙間が必要であったとしても、１辺あたり７本程度の端子（リード）を削減することができ、ＱＦＰ１の端子数の低減化を図ることができる。
また、第１バーリード５ｄはタブ５ｃの外周部に配置されており、かつタブ５ｃを支持する吊りリード５ｇの一端部が封止体４の側面４ｃに露出しており、さらに、第２バーリード６は、その両端で第２バーリード６を支持する支持リード６ａが封止体４の側面４ｃに露出しており、これにより、第２バーリード６は２点支持となるため、第１バーリード５ｄ及び第２バーリード６をシート部材を使わずに固定することができる。
その結果、シート部材を介してバーリードを固定する半導体装置に比較して、第１バーリード５ｄ及び第２バーリード６を有するＱＦＰ１のコストの低減化を図ることができる。
また、タブ５ｃのマイコンチップ２とメモリチップ３の間の領域に第１スリット７が形成されていることにより、マイコンチップ２とメモリチップ３のそれぞれのＧＮＤ電流が回り込んで相互の半導体チップに影響を与えることを抑制できる。上記したように、メモリチップ３のＧＮＤ電流から発生するノイズ量は大きく、マイコンチップ２の特にコア用の配線に伝わると誤動作の原因となる。そのため、第１スリット７が形成されていないと、メモリチップ３の第１ＧＮＤ用のパッド３ｃと電気的に接続される第２ワイヤ９ｂからマイコンチップ２の第１ＧＮＤ用のパッド２ｃと電気的に接続される第１ワイヤ９ａを介してノイズが伝わってしまう。しかしながら、本実施の形態１では、第１ワイヤ９ａと第２ワイヤ９ｂのそれぞれの接続点（ワイヤ接合部）の間に第１スリット７が形成されているため、第２ワイヤ９ｂからのノイズを第１ワイヤ９ａに伝わり難くすることが可能である。
すなわち、両チップ間にスリットを形成することで、図３に示すように、チップ間ＧＮＤのＬ成分（抵抗１１）を大きくすることができ、お互いのＧＮＤ電流（ノイズ）の回り込みを抑制できる。
その結果、マイコンチップ２やメモリチップ３の誤動作を防止することができる。
なお、２つの第１スリット７間にブリッジ部５ｊが設けられてスリットが２つに分割されていることにより、タブ５ｃのチップ間の領域の反りを防止することができる。これは、メモリチップ３が実装されている突出部５ｅの幅は、他の第１バーリード５ｄの幅よりも太いため、突出部５ｅに応力が集中し易い。ここで、第１スリット７間にブリッジ部５ｊが設けられていない場合は、突出部５ｅはタブ５ｃと２箇所のみで支持されることになる。このとき、支持している箇所が、互いに対向する位置で支持されていれば、突出部５ ｅを支える強度は確保できるが、図１に示すように、２箇所の支持部が同一方向に形成されている場合は、上下方向（封止体４の厚さ方向）における応力に対して弱くなる。そこで、図１に示すように、突出部５ｅを支持する箇所が同一方向に形成されている場合は、第１スリット７にブリッジ部５ｊを形成することで、突出部５ｅを支持する強度を向上することが可能であるため、第１ワイヤ９ａや第２ワイヤ９ｂの接続不良の発生を低減できる。
また、タブ５ｃの第１バーリード５ｄの領域において、第１ワイヤ９ａの接続点とマイコンチップ２との間の領域に第２スリット８が形成されていることにより、高温時のＡｇペースト１３による熱応力の進展を防止してリフロークラックの発生や、第１ワイヤ９ａの剥がれを防止することができる。
したがって、マイコンチップ２と第１バーリード５ｄとを第１ワイヤ９ａで接続する際には、第２スリット８を飛び越えて第１バーリード５ｄの第２スリット８の外側の領域に接続することが好ましい。ただし、例えば、タブ５ｃの角部のようにワイヤリングを斜めに行わなければならないような領域やブリッジ部５ｊ近傍については、必ずしも第２スリット８を飛び越えた領域に接続しなくてもよい。
なお、第２スリット８についてもスリット間にブリッジ部５ｊが設けられている。上記したように、第１バーリード５ｄを支持する箇所が、互いに対向する位置にあるので、応力による反りには強い構造である。しかしながら、単に第２スリット８を相対的に大きく形成すると、第１バーリード５ｄの幅が相対的に細くなるため、第１バーリード５ｄの強度（機械的強度）が低下してしまう。そこで、図１に示すように、第２スリット８についてもスリットにブリッジ部５ｊを設けることにより、第１バーリード５ｄの領域の反りを防止することができ、第１ワイヤ９ａの接続不良の発生を低減できる。
また、図１のＢ部に示すように、吊りリード５ｇの両側と、第２バーリード６の支持リード６ａの両側に、隣接するインナリード５ａ間の隙間より幅広の隙間が形成されていることにより、インナリード５ａの先端切断時にプレス金型を配置することができ、各インナリード５ａの先端カットを容易に行うことができる。
すなわち、各リードのパターン形成は、エッチングまたはプレス加工で行うが、各インナリード５ａの先端を限界まで細くし、その後の先端のカッティングでインナリード５ａの先端成形を行う。その際、吊りリード５ｇの両側を含む支持リード６ａの両側に、十分な隙間（クリアランス）が確保されていることにより、プレス金型を配置してプレス加工を容易に行うことができる。
なお、第２バーリード６の両端から延在する支持リード６ａが、信号用リード（信号用のインナリード５ａ）の外側、すなわち、吊りリード５ｇの隣に配置されていることにより、インナリード５ａの先端カッティング用のクリアランス確保によるインナリード配置不可の領域をできるだけ少なくしてインナリード５ａの本数を可能な限り確保することができる。
また、タブ５ｃを支持する吊りリード５ｇの先端が、分割部５ｉとして二股に分かれた形状になっていることにより、ＱＦＰ１の組み立てにおけるフレームの安定性（二股に分かれているので折り曲げる際の折れ易さ）を向上でき、ＱＦＰ１の組み立て性の向上を図ることができる。ここで、分割部５ｉはＱＦＰ１が完成するまで、リードフレームの枠体に保持されていれば問題ないので、その幅は端子部５ｈより狭いことが好ましい。これにより、封止体４の一辺におけるリードの数を増加して配置することが出来る。
次に、本実施の形態１のＱＦＰ１の変形例について説明する。
図４に示す変形例のＱＦＰ１は、タブ５ｃのチップ間に形成される第１スリット７を、図１に示すようなブリッジ部５ｊを設けずに１つの長いスリットとしたものであり、これにより、チップ間でお互いのＧＮＤ電流（ノイズ）の回り込みをさらに抑制することが可能になる。特にメモリチップ３からマイコンチップ２に流れ込むＧＮＤ電流の抑制に有用である。
また、図５に示す変形例のＱＦＰ１は、第１バーリード５ｄと第２バーリード６の間にチップコンデンサ１０等のチップ部品を搭載したものである。すなわち、第１バーリード５ｄと第２バーリード６の両バーリード上に橋渡すように、チップ部品の一端を第１バーリード５ｄと電気的に接続し、チップ部品の他端を第２バーリード６と電気的に接続して、半田付けしてチップコンデンサ１０を搭載したものである。ここで、本実施の形態１では、例えば第１バーリード５ｄはマイコンチップ２の第１ＧＮＤ用のパッド２ｃと第１ワイヤ９ａを介して電気的に接続されており、第２バーリード６はマイコンチップ２の第１電源用のパッド２ｃと第５ワイヤ９ｅを介して電気的に接続されている。これにより、電源ノイズをさらに除去してＱＦＰ１の回路性能を向上させることができる。また、本実施の形態１ではこれに限定されるものではなく、例えば第１バーリード５ｄはマイコンチップ２の第１電源用のパッド２ｃと第１ワイヤ９ａを介して電気的に接続されており、第２バーリード６はマイコンチップ２の第１ＧＮＤ用のパッド２ｃと第５ワイヤ９ｅを介して電気的に接続されていてもよい。更には、第２電源用のパッドおよび第２ＧＮＤ用のパッドと接続されていても良い。
なお、チップコンデンサ１０の大きさは、例えば、0.６ｍｍ×0.３ｍｍ、あるいは0.４ｍｍ×0.２ｍｍ等である。また、チップ部品は、チップコンデンサ１０に限らず、他のチップ部品であってもよい。
次に、図６〜図１３は、ＱＦＰ１におけるインナリード５ａと、タブ５ｃと、タブ５ｃの突出部５ｅのそれぞれの高さの関係とワイヤリング状態を表した種々の変形例であり、これらの構造について説明する。
図６は、マイコンチップ２とメモリチップ３とチップコンデンサ１０が搭載されているＱＦＰ１において、インナリード５ａと、マイコンチップ２を支持するタブ５ｃと、メモリチップ３を支持するタブ５ｃの突出部５ｅと、チップコンデンサ１０を支持する第２バーリード６の高さが全て同じ高さに形成されたＱＦＰ１である。この場合、リードフレームの曲げ加工が少ないためＱＦＰ１の組み立て性を向上させることができる。
図７は、マイコンチップ２とメモリチップ３が搭載されているＱＦＰ１において、インナリード５ａと、マイコンチップ２を支持するタブ５ｃと、メモリチップ３を支持するタブ５ｃの突出部５ｅが、封止体４の裏面４ｂ側から表面４ａ側に向かって順に、マイコンチップ２と接続するタブ５ｃ、メモリチップ３と接続するタブ５ｃの突出部５ｅ、インナリード５ａの順の高さでそれぞれが配置されている。
すなわち、下から順に、タブ５ｃ、タブ５ｃの突出部５ｅ、インナリード５ａとなっており、マイコンチップ２の高さをメモリチップ３より低くすることにより、インナリード５ａとマイコンチップ２の間のワイヤ接続や、チップ間のワイヤ接続を容易に行うことができる。
また、図８は、図７の構造に対してチップコンデンサ１０を搭載する際に、突出部５ｅと反対側の第２バーリード６上（又は、突出部５ｅ以外の他の第２バーリード６上）にチップコンデンサ１０を接続するものである。その際、第２バーリード６をタブ５ｃと同じ高さに配置する。すなわち、封止体４の裏面４ｂ側から表面４ａ側に向かって、タブ５ｃ、タブ５ｃの突出部５ｅ、インナリード５ａの高さ順でそれぞれが配置され、かつチップコンデンサ１０を支持する第２バーリード６が、タブ５ｃと同じ高さに配置されている。
これにより、図７の構造と同様に、マイコンチップ２の高さをメモリチップ３より低くすることにより、インナリード５ａとマイコンチップ２の間のワイヤ接続や、チップ間のワイヤ接続を容易に行うことができ、さらに第２バーリード６上のチップコンデンサ１０上でインナリード５ａとマイコンチップ２のワイヤ接続を容易に行うことができる。
また、図９は、図６に示す構造において、マイコンチップ２のＧＮＤを直接第１バーリード５ｄに接続することができない場合に、一度メモリチップ３にワイヤ接続し、そこから第１バーリード５ｄに接続することにより、マイコンチップ２のＧＮＤ配線を確保するものである。
図１０は、図７に示す構造において、マイコンチップ２及びメモリチップ３それぞれのＧＮＤをチップ間の第１バーリード５ｄに接続する際に、それぞれの半導体チップのすぐ脇の直下は、キャピラリサイズの制限により、ワイヤボンディングできない。この場合に第１スリット７を飛び越して第１バーリード５ｄのできる限り遠い箇所にワイヤ接続を行うことにより、ＧＮＤ配線を確保することができる。詳細に説明すると、マイコンチップ２のＧＮＤ用のパッド２ｃと第１ワイヤ９ａが電気的に接続される第１バーリード５ｄとの間には第１スリット７が配置され、メモリチップ３のＧＮＤ用のパッド２ｃと第２ワイヤ９ｂが電気的に接続される第１バーリード５ｄとの間には第１スリット７が配置されている。これにより、チップ間の間隔を詰めることができる。
また、図１１は、図８に示す構造において、メモリチップ３のＧＮＤを直接第１バーリード５ｄに接続できない場合に、一度マイコンチップ２にワイヤ接続し、そこから第１バーリード５ｄに接続するものであり、これにより、メモリチップ３のＧＮＤ配線を確保することができる。
また、図１２は、マイコンチップ２とその両側にメモリチップ３が搭載されているＱＦＰ１において、インナリード５ａとタブ５ｃの高さを同じにし、タブ５ｃの両側に配置された突出部５ｅをタブ５ｃより低くするものである。これにより、メモリチップ３がマイコンチップ２より低くなるため、メモリチップ３の上部でのワイヤリングを容易にすることができる。すなわち、インナリード５ａとマイコンチップ２間のワイヤリングを容易に行うことができる。さらに、それぞれの半導体チップと第１バーリード５ｄのワイヤ接続を容易に行うことができる。また、メモリチップ３が低く配置されたことにより、メモリチップ超えのワイヤのワイヤ長を短くすることができる。これにより、金線のコストの低減化を図ることができる。
また、図１３は、図１２に示す構造において、インナリード５ａの高さをタブ５ｃより高く配置したものであり、封止体４の裏面４ｂ側から表面４ａ側に向かって、タブ５ｃの突出部５ｅ、タブ５ｃ、インナリード５ａの順の高さでそれぞれが配置されているものである。これにより、インナリード５ａの位置がタブ５ｃよりも高くなったため、メモリチップ３を飛び越えてマイコンチップ２とインナリード５ａとを接続するワイヤリングを図１２に示す場合よりも容易に行うことができる。但し、図１２に示す場合よりも、リードフレーム加工数が多くなる。
次に本実施の形態１の図１及び図２に示すＱＦＰ１の組み立てについて説明する。
まず、第１バーリード５ｄ及び突出部５ｅが形成されたタブ５ｃと、タブ５ｃの外側に形成された第２バーリード６と、タブ５ｃの周囲に形成された複数のインナリード５ａとを有するリードフレームを準備する。
その後、Ａｇペースト１３を介してタブ５ｃ上にマイコンチップ２を搭載し、さらにタブ５ｃの突出部５ｅ上にメモリチップ３を搭載する。
その後、ワイヤボンディングを行う。すなわち、マイコンチップ２のパッド２ｃと第１バーリード５ｄとを第１ワイヤ９ａで電気的に接続し、メモリチップ３のパッド３ｃと第１バーリード５ｄとを第２ワイヤ９ｂで電気的に接続し、マイコンチップ２のパッド２ｃと第２バーリード６とを第５ワイヤ９ｅで電気的に接続し、マイコンチップ２のパッド２ｃとメモリチップ３のパッド３ｃとをチップ間ワイヤ（第６ワイヤ）９ｆで電気的に接続する。さらに、メモリチップ３のパッド３ｃとインナリード５ａとを第４ワイヤ９ｄで電気的に接続し、マイコンチップ２のパッド２ｃとインナリード５ａとを第３ワイヤ９ｃで電気的に接続する。
その後、樹脂モールディングを行って封止体４を形成し、マイコンチップ２、メモリチップ３及び複数のワイヤ９等を封止体４で樹脂封止する。
その後、アウタリード５ｂの切断・成形を行ってアウタリード５ｂをガルウィング状に曲げ成形する。
これにより、ＱＦＰ１の組み立て完了となる。
（実施の形態２）
図１４は本発明の実施の形態２の半導体装置の内部構造の一例を示す平面図、図１５は図１４に示すＡ−Ａ線に沿って切断した構造の一例を示す断面図、図１６は本発明の実施の形態２の変形例の半導体装置の内部構造を示す平面図、図１７は図１６に示すＡ−Ａ線に沿って切断した構造の一例を示す断面図、図１８及び図１９はそれぞれ本発明の実施の形態２の変形例の半導体装置の内部構造を示す平面図である。
図１４及び図１５に示す本実施の形態２の半導体装置は、共通リードとして第１バーリード５ｄのみを有したバーリード１重構造のＱＦＰ１４である。なお、実施の形態１の図１に示すＱＦＰ１と同様に、タブ５ｃにはその外周部に第１バーリード５ｄが形成されており、さらに側方に突出した突出部５ｅも設けられている。したがって、タブ５ｃ上に第１半導体チップであるマイコンチップ２が搭載され、突出部５ｅ上に第２半導体チップであるメモリチップ３が搭載されている。
本実施の形態２のＱＦＰ１４では、マイコンチップ２のコア用電源のパッド２ｃと第１バーリード５ｄとを第１ワイヤ９ａで接続し、かつメモリチップ３のコア用電源のパッド３ｃと第１バーリード５ｄとを第２ワイヤ９ｂで接続することにより、マイコンチップ２及びメモリチップ３それぞれのコア用の電源のパッド２ｃ，３ｃをタブ５ｃによって共通化することができる。
その結果、ＱＦＰ１４のコア用電源の端子数を低減することができ、ＱＦＰ１４の端子数の低減化を図ることができる。
なお、本実施の形態２のＱＦＰ１４では、第１バーリード５ｄの外側の第２バーリード６（図１参照）が設けられていないため、これを支持する支持リード６ａも設けられていない。したがって、実施の形態１の図１に示すＱＦＰ１に比較して支持リード６ａを配置しない分、ＱＦＰ１４の外観サイズを変えずに端子数を増加させることも可能である。
ＱＦＰ１４におけるその他の構造とその構造によって得られる作用効果については、実施の形態１のＱＦＰ１と同様であるため、その重複説明は省略する。
次に、図１６及び図１７に示す変形例のＱＦＰ１４は、タブ５ｃのチップ間に形成される第１スリット７を、１つの長いスリットとしたものであり、これにより、チップ間でお互いのＧＮＤ電流（ノイズ）の回り込みをさらに抑制することが可能になる。
また、図１８に示す変形例のＱＦＰ１４は、タブ５ｃの第１バーリード５ｄに形成された第２スリット８を、１つの長いスリットとしたものである。これにより、高温時のＡｇペースト１３による熱応力の進展をさらに防止してリフロークラックや、第１ワイヤ９ａの剥がれの発生をさらに防止することができる。
また、タブ５ｃを支持する吊りリード５ｇの先端が、二股に分離した分離端子部５ｋとなっており、封止体４の側面４ｃに端子として露出している。これにより、ＱＦＰ１４の組み立てにおけるフレームの安定性を向上でき、ＱＦＰ１４の組み立て性の向上を図ることができる。
また、図１９に示す変形例のＱＦＰ１４は、第１バーリード５ｄの第２スリット８を削除したものであり、チップ間の第１スリット７のみ第１バーリード５ｄに形成されている。これにより、各第１バーリード５ｄにおけるボンディング領域を広げることができ、ボンディング性の向上を図ることができる。
（実施の形態３）
図２０は本発明の実施の形態３の半導体装置の内部構造の一例を示す平面図、図２１〜図２５はそれぞれ本発明の実施の形態３の変形例の半導体装置の内部構造を示す平面図、図２６は図２５に示す半導体装置におけるチップ部品の実装構造の一例を示す断面図、図２７は図２５に示す半導体装置におけるチップ部品を介したワイヤ接続状態の変形例を示す部分断面図である。
図２０に示す本実施の形態３の半導体装置は、第１半導体チップであるマイコンチップ２のみを有するＱＦＰ１５である。なお、タブ５ｃの外周部には第１共通リードである第１バーリード５ｄが形成されており、第１バーリード５ｄの外側には第２共通リードである第２バーリード６が形成されている。第２バーリード６は、その両端が支持リード６ａによって支持されている。マイコンチップ２は、タブ５ｃ上に搭載されている。
本実施の形態３のＱＦＰ１５では、第１バーリード５ｄの外側に第２バーリード６を配置してバーリードを２重構造にすることにより、電源／ＧＮＤをコア用の第１電源／第１ＧＮＤと、信号用の第２電源／第２ＧＮＤとに分けて接続することが可能になる。これにより、それぞれの電源／ＧＮＤに対してワイヤ接続を行う際に、各ワイヤを容易に接続することができる。
また、バーリードを２重構造にすることにより、電源／ＧＮＤの端子を更に共通化することができ、ＱＦＰ１５の端子数の低減化を更に図ることができる。
なお、ＱＦＰ１５では、マイコンチップ２のコア用の第１電源／第１ＧＮＤのパッド２ｃと第１バーリード５ｄとが第７ワイヤ９ｇで電気的に接続されており、一方、マイコンチップ２の信号用の第２電源／第２ＧＮＤのパッド２ｃと第２バーリード６とが第８ワイヤ９ｈで電気的に接続されており、さらに、マイコンチップ２の信号用のパッド２ｃとこれに対応するインナリード５ａとが第９ワイヤ９ｉで電気的に接続されている。
ＱＦＰ１５におけるその他の構造とその構造によって得られる作用効果については、実施の形態１のＱＦＰ１と同様であるため、その重複説明は省略する。
次に、図２１に示す変形例のＱＦＰ１５は、４辺の第１バーリード５ｄそれぞれの外側に設けられた４本の第２バーリード６のうちの１本が他の３本より短く、したがって、この短い第２バーリード６をその両端で支持する支持リード６ａがインナリード列の端部ではなく、インナリード列の内側（中央寄り）に配置されているものである。
すなわち、電源端子は、必ずしも端部に配置されていなくてもよく、電源端子の位置に応じてより複数のワイヤ９を接続し易くすることも重要である。
なお、支持リード６ａがインナリード列の内側に配置されている場合においても、図２１のＣ部に示すように、支持リード６ａの両側に、隣接するインナリード５ａ間の隙間より幅広の隙間が形成されており、インナリード５ａの先端切断時にプレス金型を配置して各インナリード５ａの先端カットを容易に行うことができる。
また、図２２に示す変形例のＱＦＰ１５は、４辺の第１バーリード５ｄのうち３辺の第１バーリード５ｄそれぞれの外側に第２バーリード６が設けられており、残りの１辺の第１バーリード５ｄの外側には第２バーリード６が設けられていない構造のものである。すなわち、第２バーリード６は、電源端子の配列や本数等に応じて設けられるものであり、第１バーリード５ｄの外側に必ずしも設けられていなくても良い。
また、図２３に示す変形例のＱＦＰ１５は、４辺の第１バーリード５ｄそれぞれの外側に設けられた第２バーリード６の長さや本数が種々混在している構造のものである。すなわち、第２バーリード６は、その長さや、１辺あるいは４辺全体の本数においても電源端子の配列や本数等に応じて設けられるものであり、それぞれの第２バーリード６を支持する支持リード６ａもインナリード列の端部に配置されていても、または内側に配置されていてもよい。
さらに、図２４に示す変形例のＱＦＰ１５は、第２バーリード６に、その両端に連結された支持リード６ａと、長手方向の側部６ｂに連結された他の支持リード６ｃとが設けられているものである。すなわち、第２バーリード６が、その両端の支持リード６ａと、支持リード６ａより内側に連結された１本または複数の他の支持リード６ｃとによって支持されており、さらに支持リード６ａ及び他の支持リード６ｃは、インナリード５ａと一緒に並んで端子として配列されている。
なお、第２バーリード６が支持リード６ａ及び他の支持リード６ｃによって支持されていることにより、第２バーリード６の補強を図ることができるとともに、低抵抗化を図ることができる。
また、図２５に示す変形例のＱＦＰ１５は、４辺それぞれの第１バーリード５ｄと第２バーリード６の間にチップコンデンサ１０等のチップ部品を搭載したものである。すなわち、４辺それぞれの第１バーリード５ｄと第２バーリード６の両バーリード上に橋渡すようにチップコンデンサ１０を搭載したものであり、これにより、電源ノイズを除去してＱＦＰ１５の回路性能をさらに向上させることができる。
その際、図２６に示すように、チップコンデンサ１０の両端の外部端子１０ａを半田付けによってそれぞれのバーリードに電気的に接続してもよいし、あるいは、図２７に示すように、バーリードに半田付けされた外部端子１０ａとマイコンチップ２、あるいはインナリード５ａとをワイヤ９を介して電気的に接続してもよい。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、前記実施の形態１〜３では、半導体装置の一例としてＱＦＰ１，１４，１５を取り上げて説明したが、前記半導体装置は、ＱＦＮ（Quad Flat Non-leaded Package) 等であってもよい。
本発明は、バーリードを有する半導体装置に好適である。
本発明の実施の形態１の半導体装置の内部構造の一例を示す平面図である。 図１に示すＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図１に示す半導体装置における第１スリットの作用効果の一例を示す概念図である。 本発明の実施の形態１の変形例の半導体装置の内部構造を示す平面図である。 本発明の実施の形態１の変形例の半導体装置の内部構造を示す平面図である。 本発明の実施の形態１の変形例の半導体装置の構造を示す部分断面図である。 本発明の実施の形態１の変形例の半導体装置の構造を示す部分断面図である。 本発明の実施の形態１の変形例の半導体装置の構造を示す部分断面図である。 本発明の実施の形態１の変形例の半導体装置の構造を示す部分断面図である。 本発明の実施の形態１の変形例の半導体装置の構造を示す部分断面図である。 本発明の実施の形態１の変形例の半導体装置の構造を示す部分断面図である。 本発明の実施の形態１の変形例の半導体装置の構造を示す部分断面図である。 本発明の実施の形態１の変形例の半導体装置の構造を示す部分断面図である。 本発明の実施の形態２の半導体装置の内部構造の一例を示す平面図である。 図１４に示すＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 本発明の実施の形態２の変形例の半導体装置の内部構造を示す平面図である。 図１６に示すＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 本発明の実施の形態２の変形例の半導体装置の内部構造を示す平面図である。 本発明の実施の形態２の変形例の半導体装置の内部構造を示す平面図である。 本発明の実施の形態３の半導体装置の内部構造の一例を示す平面図である。 本発明の実施の形態３の変形例の半導体装置の内部構造を示す平面図である。 本発明の実施の形態３の変形例の半導体装置の内部構造を示す平面図である。 本発明の実施の形態３の変形例の半導体装置の内部構造を示す平面図である。 本発明の実施の形態３の変形例の半導体装置の内部構造を示す平面図である。 本発明の実施の形態３の変形例の半導体装置の内部構造を示す平面図である。 図２５に示す半導体装置におけるチップ部品の実装構造の一例を示す断面図である。 図２５に示す半導体装置におけるチップ部品を介したワイヤ接続状態の変形例を示す部分断面図である。
符号の説明
１ ＱＦＰ（半導体装置）
２ マイコンチップ（第１半導体チップ）
２ａ 主面
２ｂ 裏面
２ｃ パッド（電極）
３ メモリチップ（第２半導体チップ）
３ａ 主面
３ｂ 裏面
３ｃ パッド（電極）
４ 封止体
４ａ 表面
４ｂ 裏面
４ｃ 側面
５ａ インナリード
５ｂ アウタリード
５ｃ タブ
５ｄ 第１バーリード（第１共通リード）
５ｅ 突出部
５ｆ 開口部
５ｇ 吊りリード（第１吊りリード）
５ｈ 端子部
５ｉ 分割部
５ｊ ブリッジ部
５ｋ 分離端子部
６ 第２バーリード（第２共通リード）
６ａ 支持リード（第２吊りリード）
６ｂ 側部
６ｃ 他の支持リード
７ 第１スリット
８ 第２スリット
９ ワイヤ
９ａ 第１ワイヤ
９ｂ 第２ワイヤ
９ｃ 第３ワイヤ
９ｄ 第４ワイヤ
９ｅ 第５ワイヤ
９ｆ チップ間ワイヤ（第６ワイヤ）
９ｇ 第７ワイヤ
９ｈ 第８ワイヤ
９ｉ 第９ワイヤ
１０ チップコンデンサ（チップ部品）
１０ａ 外部端子
１１ 抵抗
１３ Ａｇペースト
１４，１５ ＱＦＰ（半導体装置）

Claims (18)

  1. 主面に半導体素子及び複数の電極が形成され、かつ演算処理機能を有する第１半導体チップと、
    主面に半導体素子及び複数の電極が形成され、かつメモリ回路を有する第２半導体チップと、
    前記第１及び第２半導体チップと接続するタブと、
    前記タブを支持する吊りリードと、
    前記第１半導体チップの周囲に配置された複数のリードと、
    前記第１半導体チップの第１電源／第１ＧＮＤ用の電極と前記タブとを電気的に接続する第１ワイヤと、
    前記第２半導体チップの第１電源／第１ＧＮＤ用の電極と前記タブとを電気的に接続する第２ワイヤと、
    前記第１半導体チップの電極とこれに対応する前記リードとを電気的に接続する第３ワイヤと、
    前記第２半導体チップの電極とこれに対応する前記リードとを電気的に接続する第４ワイヤと、
    前記第１及び第２半導体チップを封止する封止体とを有し、
    前記タブの前記第１半導体チップと前記第２半導体チップの間の領域に第１スリットが形成され、さらに前記吊りリードの一端部は、各辺の前記複数のリードの外側に配置され、かつ前記封止体の側面に露出していることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、前記タブの前記第１ワイヤの接続点と前記第１半導体チップの間の領域に第２スリットが形成されていることを特徴とする半導体装置。
  3. 請求項１記載の半導体装置において、前記タブ及び前記吊りリードに連結し、かつ前記タブの外周部に配置された第１共通リードと、前記第１共通リードの外側に配置され、かつ前記封止体の側面に露出する支持リードを両端に備え、さらに前記第１半導体チップの第２電源／第２ＧＮＤ用の電極と電気的に接続する第５ワイヤが接続された第２共通リードとを有することを特徴とする半導体装置。
  4. 請求項３記載の半導体装置において、前記第１共通リードと前記第２共通リードの間にチップ部品が配置されていることを特徴とする半導体装置。
  5. 請求項３記載の半導体装置において、前記第２共通リードの支持リードは、信号用リードの外側に配置されていることを特徴とする半導体装置。
  6. 請求項５記載の半導体装置において、前記第２共通リードの長手方向の側部に、前記第
    ２共通リードに連結する他の支持リードが設けられていることを特徴とする半導体装置。
  7. 請求項１記載の半導体装置において、前記封止体の裏面側から表面側に向かって、前記第１半導体チップと接続するタブ、前記第２半導体チップと接続する前記タブの突出部、前記リードの順の高さでそれぞれが配置されていることを特徴とする半導体装置。
  8. 請求項３記載の半導体装置において、前記第１共通リードと前記第２共通リードの間にチップ部品が配置されており、前記封止体の裏面側から表面側に向かって、前記第１半導体チップと接続するタブ、前記第２半導体チップと接続する前記タブの突出部、前記リードの順の高さでそれぞれが配置され、さらに、前記チップ部品を支持する前記第２共通リードは、前記第１半導体チップと接続する前記タブと同じ高さに配置されていることを特徴とする半導体装置。
  9. 請求項１記載の半導体装置において、前記封止体の裏面側から表面側に向かって、前記第２半導体チップと接続する前記タブの突出部、前記第１半導体チップと接続する前記タブ、前記リードの順の高さでそれぞれが配置されていることを特徴とする半導体装置。
  10. 請求項１記載の半導体装置において、前記吊りリードの両側に、隣接する前記リード間の隙間より幅広の隙間を有していることを特徴とする半導体装置。
  11. 請求項３記載の半導体装置において、前記支持リードの両側に、隣接する前記リード間の隙間より幅広の隙間を有していることを特徴とする半導体装置。
  12. 主面に半導体素子及び複数の電極が形成された半導体チップと、
    前記半導体チップの周囲に配置された複数のリードと、
    前記半導体チップと接続し、かつ外周部に配置された第１共通リードを有するタブと、
    前記第１共通リードの外側に配置され、かつ両端に支持リードを備えた第２共通リードと、
    前記半導体チップの第１電源／第１ＧＮＤ用の電極と前記第１共通リードとを電気的に接続する第７ワイヤと、
    前記半導体チップの第２電源／第２ＧＮＤ用の電極と前記第２共通リードとを電気的に接続する第８ワイヤと、
    前記半導体チップの電極とこれに対応する前記リードとを電気的に接続する第９ワイヤと、
    前記タブを支持する吊りリードと、
    前記半導体チップを封止する封止体とを有し、
    前記吊りリードの少なくとも一部と前記第２共通リードの支持リードが、前記封止体の側面に露出していることを特徴とする半導体装置。
  13. 請求項１２記載の半導体装置において、前記第１共通リードと前記第２共通リードの間にチップ部品が配置されていることを特徴とする半導体装置。
  14. 請求項１２記載の半導体装置において、前記第２共通リードの支持リードは、信号用リードの外側に配置されていることを特徴とする半導体装置。
  15. 請求項１４記載の半導体装置において、前記第２共通リードの長手方向の側部に前記第
    ２共通リードに連結する他の支持リードが設けられていることを特徴とする半導体装置。
  16. 請求項１２記載の半導体装置において、前記吊りリードの一端部は、各辺の前記複数のリードの外側に配置され、かつ前記封止体の側面に露出していることを特徴とする半導体装置。
  17. 請求項１２記載の半導体装置において、前記第２共通リードの支持リードは、前記リードの内側に配置されていることを特徴とする半導体装置。
  18. 請求項１２記載の半導体装置において、前記吊りリードの先端は、二股に分離していることを特徴とする半導体装置。
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