JPH01143246A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01143246A JPH01143246A JP29973287A JP29973287A JPH01143246A JP H01143246 A JPH01143246 A JP H01143246A JP 29973287 A JP29973287 A JP 29973287A JP 29973287 A JP29973287 A JP 29973287A JP H01143246 A JPH01143246 A JP H01143246A
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- 239000000725 suspension Substances 0.000 abstract description 8
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- 239000011347 resin Substances 0.000 description 4
- 229920005989 resin Polymers 0.000 description 4
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- 239000003292 glue Substances 0.000 description 2
- 210000000988 bone and bone Anatomy 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は半導体装置に関し、そのチップを搭載するパッ
ケージを改善した半導体装置に関する。
ケージを改善した半導体装置に関する。
〔従来の技術］
半導体装置でそのチッ゛プを搭載するパッケージは、チ
ップをリードフレームに搭載して金属細線で電気接続を
行った上で、これらをプラスチックモールド用樹脂で封
止した構成となっている。
ップをリードフレームに搭載して金属細線で電気接続を
行った上で、これらをプラスチックモールド用樹脂で封
止した構成となっている。
第３図はデイツプ型１４ピンパソケツジの概略平面図を
示しており、チップは省略しているが、１１はプラスチ
ックモールド用樹脂、１２はリードフレームである。リ
ードフレーム１２には、中心位置にチップを搭載するた
めのアイランド１３が形成され、この周囲にパッケージ
内外部間を電気接続させるための複数本（１４本、−■
〜０）のり−ド１４をプラスチックモールド用樹脂の内
外部間にわたって延在されている。また、パッケージ組
立て時にアイランド１３を固定する目的等のために吊り
リード１５がアイランド１３の両端部に一体に接続され
ている。
示しており、チップは省略しているが、１１はプラスチ
ックモールド用樹脂、１２はリードフレームである。リ
ードフレーム１２には、中心位置にチップを搭載するた
めのアイランド１３が形成され、この周囲にパッケージ
内外部間を電気接続させるための複数本（１４本、−■
〜０）のり−ド１４をプラスチックモールド用樹脂の内
外部間にわたって延在されている。また、パッケージ組
立て時にアイランド１３を固定する目的等のために吊り
リード１５がアイランド１３の両端部に一体に接続され
ている。
第４図は上述したリードフレーム１２のアイランド１３
部の拡大図であり、図において２１はアイランド１３に
搭載されたチップを示している。
部の拡大図であり、図において２１はアイランド１３に
搭載されたチップを示している。
このチップ２１には複数個のポンディングパッド２２が
形成されており、これらポンディングパッド２２とリー
ド１４の先端をボンディングワイヤ３１で必要に応じて
接続される。
形成されており、これらポンディングパッド２２とリー
ド１４の先端をボンディングワイヤ３１で必要に応じて
接続される。
また、チップ２１上にはＣＮＤパスライン２３が形成さ
れており、パッド２２ Ｈを介してボンディングワイヤ
３２によってＧＮＤ端子としてのり一部１４■に接続さ
れている。
れており、パッド２２ Ｈを介してボンディングワイヤ
３２によってＧＮＤ端子としてのり一部１４■に接続さ
れている。
〔発明が解決しようとする問題点］
上述した従来の半導体装置では、ＧＮＤパスライン２３
とＧＮＤ端子としてのり一部１４■とを極細のボンディ
ングワイヤ３２で接続しているために、この間の寄生抵
抗が数百ｍΩに達することになる。このため、実際の使
用に際してＧＮＤパスライン２３に電流が流れた場合、
チップ上のＧＮＤレベルとり一部１４■によって導かれ
た外部のＣ，ＮＤレベルとの電流値にずれが生じ、回路
動作上のマージンを損ない、最悪の場合誤動作を起こす
ことがある。これに対してはＧＮＤ端子としてのリード
数を増せば安定度は向上するが、その分信号用リードと
してのビン数が少なくなり、回路構成の障害になるとい
う問題がある。
とＧＮＤ端子としてのり一部１４■とを極細のボンディ
ングワイヤ３２で接続しているために、この間の寄生抵
抗が数百ｍΩに達することになる。このため、実際の使
用に際してＧＮＤパスライン２３に電流が流れた場合、
チップ上のＧＮＤレベルとり一部１４■によって導かれ
た外部のＣ，ＮＤレベルとの電流値にずれが生じ、回路
動作上のマージンを損ない、最悪の場合誤動作を起こす
ことがある。これに対してはＧＮＤ端子としてのリード
数を増せば安定度は向上するが、その分信号用リードと
してのビン数が少なくなり、回路構成の障害になるとい
う問題がある。
本発明は、Ｇ Ｎ Ｄ配線における寄生抵抗を低減して
回路動作の安定製を向上できるパッケージ構造を備えた
半導体装置を提供することを目的としている。
回路動作の安定製を向上できるパッケージ構造を備えた
半導体装置を提供することを目的としている。
〔問題点を解決するための手段］
本発明の半導体装置は、リードフレームのアイランドを
固定するための吊りリードを隣接するＧＮＤリードに接
続片により電気接続し、かつ前記パッドの一部をＧＮＤ
パッドとして半導体素子チップに設けたＧＮＤパスライ
ンに接続し、更にこのＧＮＤパッドをボンディングワイ
ヤにより前記アイランド及びＧＮＤリードに夫々電気接
続してＧＮＤパスラインを並列的にＧＮＤリードに接続
した構成としている。
固定するための吊りリードを隣接するＧＮＤリードに接
続片により電気接続し、かつ前記パッドの一部をＧＮＤ
パッドとして半導体素子チップに設けたＧＮＤパスライ
ンに接続し、更にこのＧＮＤパッドをボンディングワイ
ヤにより前記アイランド及びＧＮＤリードに夫々電気接
続してＧＮＤパスラインを並列的にＧＮＤリードに接続
した構成としている。
次に、本発明を図面を参照して説明する。
第１図は本発明を第３図と同じピン数の半導体装置に適
用した実施例を示し、特にアイランド部の拡大図である
。図において、１３はアイランド、１４はこの周囲に配
設してパッケージの内外部を電気的に接続させる１４本
（■〜０）のリード、１５はアイランド１３をフレーム
に指示させる吊りリードである。この吊りリード１５は
パッケージの完成時にはフローティング状態となること
は言うまでもない。
用した実施例を示し、特にアイランド部の拡大図である
。図において、１３はアイランド、１４はこの周囲に配
設してパッケージの内外部を電気的に接続させる１４本
（■〜０）のリード、１５はアイランド１３をフレーム
に指示させる吊りリードである。この吊りリード１５は
パッケージの完成時にはフローティング状態となること
は言うまでもない。
そして、この例では略正方形をした前記アイランド１３
の四隅近傍部位を外側に膨らませた形状としてボンディ
ング部１３ａを形成する。また、前記吊りリード１５の
一部には一体に接続片１６を設けており、この接続片１
６により隣接するり一部１４■に接続されている。この
隣接するり−ド１４■はＧＮＤリードとして構成される
。
の四隅近傍部位を外側に膨らませた形状としてボンディ
ング部１３ａを形成する。また、前記吊りリード１５の
一部には一体に接続片１６を設けており、この接続片１
６により隣接するり一部１４■に接続されている。この
隣接するり−ド１４■はＧＮＤリードとして構成される
。
しかる上で、アイランド１３に搭載されたチップ２１の
ボンディングパッド２２は夫々ボンディングワイヤ３１
により相当するり一部１４に電気接続される。また、こ
のポンディングパッド２２の内の複数個（ここでは５個
）は、ＧＮＤパッド２２Ａ〜２２Ｅとして構成され、チ
ップ２１上の配線によりＧＮＤパスライン２３に電気接
続される。そして、この内、４個のＣＨＤパッド２２Ａ
〜２２Ｄはボンディングワイヤ３２によりアイランド１
３のボンディング部１３ａに夫々接続され、他の１個の
ＧＮＤパッド２２Ｅはボンディングワイヤ３３により前
記ＧＮＤリード１４■に接続される。
ボンディングパッド２２は夫々ボンディングワイヤ３１
により相当するり一部１４に電気接続される。また、こ
のポンディングパッド２２の内の複数個（ここでは５個
）は、ＧＮＤパッド２２Ａ〜２２Ｅとして構成され、チ
ップ２１上の配線によりＧＮＤパスライン２３に電気接
続される。そして、この内、４個のＣＨＤパッド２２Ａ
〜２２Ｄはボンディングワイヤ３２によりアイランド１
３のボンディング部１３ａに夫々接続され、他の１個の
ＧＮＤパッド２２Ｅはボンディングワイヤ３３により前
記ＧＮＤリード１４■に接続される。
この構成によれば、アイランド１３及び吊りリード１５
がリード１４と同じ低抵抗の導電体材料で構成されてい
れば、チップ２１のＧＮＤバスライン２３からＧＮＤリ
ート１４■に流れる電流は、「複数個のＧＮＤパッド２
２Ａ〜２２Ｄ→ボンディングワイヤ３２→アイランド１
３→吊りリード１５→接続片１６→Ｃ，ＮＤリード１４
■Ｊへと流れ、また一部は’ＧＮＤパッド２２Ｅからボ
ンディングワイヤ３３を通してＧ Ｎ Ｄリード１４■
」へと流れる。このため、ＧＮＤの電流は複数の経路を
並列に流れるため、全体として寄生抵抗を低減でき、こ
の寄生抵抗が原因とされるチップ内外部間のＧＮＤレベ
ルのずれを軽減することができる。
がリード１４と同じ低抵抗の導電体材料で構成されてい
れば、チップ２１のＧＮＤバスライン２３からＧＮＤリ
ート１４■に流れる電流は、「複数個のＧＮＤパッド２
２Ａ〜２２Ｄ→ボンディングワイヤ３２→アイランド１
３→吊りリード１５→接続片１６→Ｃ，ＮＤリード１４
■Ｊへと流れ、また一部は’ＧＮＤパッド２２Ｅからボ
ンディングワイヤ３３を通してＧ Ｎ Ｄリード１４■
」へと流れる。このため、ＧＮＤの電流は複数の経路を
並列に流れるため、全体として寄生抵抗を低減でき、こ
の寄生抵抗が原因とされるチップ内外部間のＧＮＤレベ
ルのずれを軽減することができる。
この場合、ボンディングワイヤ３２．３３及びＧＮＤバ
スライン２３の抵抗骨は全体からみるとかなり大きな比
率を占めているので、図示のようにＧＮＤパッド２２Ａ
〜２２Ｅをチップ２１の四隅に配設し、ボンディングワ
イヤをここから分散する用に接続すれば、チップ内部で
のＧＮＤレベルの偏倚も軽減することができる。
スライン２３の抵抗骨は全体からみるとかなり大きな比
率を占めているので、図示のようにＧＮＤパッド２２Ａ
〜２２Ｅをチップ２１の四隅に配設し、ボンディングワ
イヤをここから分散する用に接続すれば、チップ内部で
のＧＮＤレベルの偏倚も軽減することができる。
なお、本実施例でアイランド１３の四隅近傍を外側に膨
らませてボンディング部１３ａを設けた理由は、この程
度の余裕を設けないと実際の組立に際してボンディング
ワイヤをアイランドにボンディングできないためである
。
らませてボンディング部１３ａを設けた理由は、この程
度の余裕を設けないと実際の組立に際してボンディング
ワイヤをアイランドにボンディングできないためである
。
なお、アイランド１３にボンディング部１３ａを設ける
ことができない場合には、第２図に示すように、吊りリ
ード１５に対応するチップ２１上の２箇所にＧＮＤパッ
ド２２Ｆ、２２Ｇを設け、これをＧＮＤパスライン２３
に接続した上で、各ＧＮＤパッドからボンディングワイ
ヤ３２を用いて吊りリード１５の根本部にボンディング
を行うように構成すればよい。
ことができない場合には、第２図に示すように、吊りリ
ード１５に対応するチップ２１上の２箇所にＧＮＤパッ
ド２２Ｆ、２２Ｇを設け、これをＧＮＤパスライン２３
に接続した上で、各ＧＮＤパッドからボンディングワイ
ヤ３２を用いて吊りリード１５の根本部にボンディング
を行うように構成すればよい。
［発明の効果］
以上説明したように本発明は、リードフレームのアイラ
ンドを固定するための吊りリードを接続片により隣接す
るＧＮＤリードに電気接続し、かつパッドの一部をＧＮ
Ｄバッドとして半導体素子チップに設けたＧＮＤパスラ
インに接続し、更にこのＧＮＤパッドをボンディングワ
イヤにより前記アイランド及びＧＮＤリードに夫々電気
接続しているので、ＧＮＤパスラインを並列的にＧＮＤ
リードに接続することができ、これによりリードのピン
数を増やし、或いは他の信号用リードビン数を減らすこ
となくＧＮＤ配線の寄生抵抗を低減し、回路動作上の安
定度を改善できる効果がある。
ンドを固定するための吊りリードを接続片により隣接す
るＧＮＤリードに電気接続し、かつパッドの一部をＧＮ
Ｄバッドとして半導体素子チップに設けたＧＮＤパスラ
インに接続し、更にこのＧＮＤパッドをボンディングワ
イヤにより前記アイランド及びＧＮＤリードに夫々電気
接続しているので、ＧＮＤパスラインを並列的にＧＮＤ
リードに接続することができ、これによりリードのピン
数を増やし、或いは他の信号用リードビン数を減らすこ
となくＧＮＤ配線の寄生抵抗を低減し、回路動作上の安
定度を改善できる効果がある。
第１図は本発明の一実施例の要部の平面図、第２図は本
発明の変形例の要部の平面図、第３図は従来のデイツプ
型モールドパッケージを示す模式的な平面図、第４図は
そのアイランド部の拡大平面図である。 １１・・・プラスチックモールド用樹脂、１２・・・リ
ードフレーム、１３・・・アイランド、１３ａ・・・ボ
ンディング部、１４・・・リード、１４■・・・ＧＮＤ
リード、１５・・・吊りリード、１６・・・接続片、２
１・・・半導体素子チップ、２２・・・パッド、２２Ａ
〜２２Ｈ・・・ＧＮＤパッド、２３・・・ＧＮＤハ゛ス
ライン、 ３１〜３３・・・ボンディングワイヤ。 第１図 第２図 第３図 １１フ゛クナ、り七−ｌレト用内芥月ｂノ
発明の変形例の要部の平面図、第３図は従来のデイツプ
型モールドパッケージを示す模式的な平面図、第４図は
そのアイランド部の拡大平面図である。 １１・・・プラスチックモールド用樹脂、１２・・・リ
ードフレーム、１３・・・アイランド、１３ａ・・・ボ
ンディング部、１４・・・リード、１４■・・・ＧＮＤ
リード、１５・・・吊りリード、１６・・・接続片、２
１・・・半導体素子チップ、２２・・・パッド、２２Ａ
〜２２Ｈ・・・ＧＮＤパッド、２３・・・ＧＮＤハ゛ス
ライン、 ３１〜３３・・・ボンディングワイヤ。 第１図 第２図 第３図 １１フ゛クナ、り七−ｌレト用内芥月ｂノ
Claims (1)
- （１）リードフレームのアイランドに半導体素子チップ
を搭載するとともに、この半導体素子チップに設けたパ
ッドをボンディングワイヤにより複数本のリードに接続
し、これらをプラスチックでパッケージしてなる半導体
装置において、前記アイランドを固定するための吊りリ
ードを隣接するＧＮＤリードに接続片により電気接続し
、かつ前記パッドの一部をＧＮＤパッドとして半導体素
子チップに設けたＧＮＤバスラインに接続し、更にこの
ＧＮＤパッドをボンディングワイヤにより前記アイラン
ド及びＧＮＤリードに夫々電気接続したことを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29973287A JPH01143246A (ja) | 1987-11-30 | 1987-11-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29973287A JPH01143246A (ja) | 1987-11-30 | 1987-11-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01143246A true JPH01143246A (ja) | 1989-06-05 |
Family
ID=17876294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29973287A Pending JPH01143246A (ja) | 1987-11-30 | 1987-11-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01143246A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0459956U (ja) * | 1990-09-29 | 1992-05-22 | ||
| US5331334A (en) * | 1989-11-15 | 1994-07-19 | Nec Corporation | Vacuum fluorescent display device |
| JPH0722986U (ja) * | 1993-09-29 | 1995-04-25 | 俊之 小関 | 空き缶利用の笛 |
| US5457340A (en) * | 1992-12-07 | 1995-10-10 | Integrated Device Technology, Inc. | Leadframe with power and ground planes |
| US7038305B1 (en) | 2003-07-15 | 2006-05-02 | Altera Corp. | Package for integrated circuit die |
| JP2013048150A (ja) * | 2011-08-29 | 2013-03-07 | Sanken Electric Co Ltd | 半導体モジュール及びその製造方法 |
| JP2013080848A (ja) * | 2011-10-05 | 2013-05-02 | Rohm Co Ltd | 半導体装置 |
-
1987
- 1987-11-30 JP JP29973287A patent/JPH01143246A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5331334A (en) * | 1989-11-15 | 1994-07-19 | Nec Corporation | Vacuum fluorescent display device |
| JPH0459956U (ja) * | 1990-09-29 | 1992-05-22 | ||
| US5457340A (en) * | 1992-12-07 | 1995-10-10 | Integrated Device Technology, Inc. | Leadframe with power and ground planes |
| USRE36907E (en) * | 1992-12-07 | 2000-10-10 | Integrated Device Technology, Inc. | Leadframe with power and ground planes |
| JPH0722986U (ja) * | 1993-09-29 | 1995-04-25 | 俊之 小関 | 空き缶利用の笛 |
| US7038305B1 (en) | 2003-07-15 | 2006-05-02 | Altera Corp. | Package for integrated circuit die |
| JP2013048150A (ja) * | 2011-08-29 | 2013-03-07 | Sanken Electric Co Ltd | 半導体モジュール及びその製造方法 |
| JP2013080848A (ja) * | 2011-10-05 | 2013-05-02 | Rohm Co Ltd | 半導体装置 |
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