JP2522455B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2522455B2 JP2522455B2 JP2245016A JP24501690A JP2522455B2 JP 2522455 B2 JP2522455 B2 JP 2522455B2 JP 2245016 A JP2245016 A JP 2245016A JP 24501690 A JP24501690 A JP 24501690A JP 2522455 B2 JP2522455 B2 JP 2522455B2
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- JP
- Japan
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- chip
- die pad
- stitch
- pad
- bonding
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ICのGNDラインを強化する半導体集積回
路装置に関するものである。
路装置に関するものである。
第２図は従来より使用されているフレームにICチップ
を載置して電極を接続した半導体集積回路装置の一例を
示す平面である。この図で、１はICチップ、2,3,4は前
記ICチップ１と外部リードとを接続する電極（ボンデイ
ングパッド）、５は前記ICチップ１を載置する金属板
（ダイパッド）、６は前記各ボンデイングパッド２〜４
と外部リードを接続するワイヤ、７は前記ICチップ１の
ボンデイングパッド２〜４とワイヤ６により接続される
外部リードのステッチ部分である。また、８はダイパッ
ド５側に設けたICチップ１のボンディングパッド２〜４
の所定のものと接続するステッチ部分である。９は前記
ダイパッド５および外部リードのステッチ部分７、８を
含めたICフレームである。
を載置して電極を接続した半導体集積回路装置の一例を
示す平面である。この図で、１はICチップ、2,3,4は前
記ICチップ１と外部リードとを接続する電極（ボンデイ
ングパッド）、５は前記ICチップ１を載置する金属板
（ダイパッド）、６は前記各ボンデイングパッド２〜４
と外部リードを接続するワイヤ、７は前記ICチップ１の
ボンデイングパッド２〜４とワイヤ６により接続される
外部リードのステッチ部分である。また、８はダイパッ
ド５側に設けたICチップ１のボンディングパッド２〜４
の所定のものと接続するステッチ部分である。９は前記
ダイパッド５および外部リードのステッチ部分７、８を
含めたICフレームである。
最近の高集積化が進むIC、例えばゲートアレイ方式，
スタンダードセル方式等で作るチップではかなり回路電
流が多くなってきた。それとともに、動作周波数も高く
なり、ますますロジックを使うICでは回路電流が増大す
る傾向となっている。それに対応した方法として、上記
した第２図の方法がとられている。つまり、ダイパッド
５にICチップ１を載置してICの外部電極となるステッチ
部分７とICのポンディングパッド２をワイヤ６と接続す
ることにより、ICチップ１の内部の電極が外部ピンに出
ることになる。また、ICチップ１内のボンディングパッ
ド４がGNDラインに接続されていれば、外部のステッチ
と接続することにより、外部ピンとしてGNDラインが外
部に出ることになる。このようにして通常のピンに対し
て処理してきた。
スタンダードセル方式等で作るチップではかなり回路電
流が多くなってきた。それとともに、動作周波数も高く
なり、ますますロジックを使うICでは回路電流が増大す
る傾向となっている。それに対応した方法として、上記
した第２図の方法がとられている。つまり、ダイパッド
５にICチップ１を載置してICの外部電極となるステッチ
部分７とICのポンディングパッド２をワイヤ６と接続す
ることにより、ICチップ１の内部の電極が外部ピンに出
ることになる。また、ICチップ１内のボンディングパッ
ド４がGNDラインに接続されていれば、外部のステッチ
と接続することにより、外部ピンとしてGNDラインが外
部に出ることになる。このようにして通常のピンに対し
て処理してきた。
しかし、上述の回路電流増大に対しての対応について
は、GNDピンを外部に多く出すことにより行うが、ICの
制約からピンを多く出せない場合が多い。その対応とし
て、第２図に示したように、ダイパッド５側に突起、す
なわちステッチ部分８を設けてこのステッチ部分８とIC
チップ１のポンデイングパッド3,4とをワイヤ６で接続
することにより、ICチップ１のGNDを外部に接続したの
と同等の機能を果すようにしている。
は、GNDピンを外部に多く出すことにより行うが、ICの
制約からピンを多く出せない場合が多い。その対応とし
て、第２図に示したように、ダイパッド５側に突起、す
なわちステッチ部分８を設けてこのステッチ部分８とIC
チップ１のポンデイングパッド3,4とをワイヤ６で接続
することにより、ICチップ１のGNDを外部に接続したの
と同等の機能を果すようにしている。
従来のICフレームは、以上のように構成されている
が、ICチップ１のボンディングパッド２〜４のピンの機
能が個々に違うため、ダイパッド５側にステッチ部分８
設けても、共通にそのフレームが使えることはあまりな
く、したがって、個々のICチップごとにフレームを開発
していた。また、共通に使用する場合には、第２図に示
した突起箇所8Aが出ているため、この部分をワイヤ６が
クロスしてしまい、これがダイパッド５とショートして
しまう危険性があるという問題点があった。
が、ICチップ１のボンディングパッド２〜４のピンの機
能が個々に違うため、ダイパッド５側にステッチ部分８
設けても、共通にそのフレームが使えることはあまりな
く、したがって、個々のICチップごとにフレームを開発
していた。また、共通に使用する場合には、第２図に示
した突起箇所8Aが出ているため、この部分をワイヤ６が
クロスしてしまい、これがダイパッド５とショートして
しまう危険性があるという問題点があった。
この発明は、上記のような問題点を解消するためにな
されたもので、個々のICチプで共通に使用でき、かつ各
ステッチ部分のワイヤがダイパッドとショートしないＩ
フレームを得ることを目的とする。
されたもので、個々のICチプで共通に使用でき、かつ各
ステッチ部分のワイヤがダイパッドとショートしないＩ
フレームを得ることを目的とする。
この発明に係る半導体集積回路装置は、一定電位が印
加されるボンデイングパッドを含む複数のボンデイング
パッドが表面上に形成されたICチップと、このICチップ
が載置されるダイパッドと、このダイパッドの周囲に前
記ICチップの外周を囲んで前記ダイパッドと一体的にリ
ング状に形成され、前記ICチップにおける一定電位が印
加されるボンデイングパッドとワイヤによって電気的に
接続されるダイパッド側ステッチと、それぞれが、この
ダイパッド側ステッチ上に絶縁性接着材にて接着される
とともに、前記ICチップにおける複数のボンデイングパ
ッドのうちの対応したボンデイングパッドとワイヤによ
って電気的に接続されるリード側ステッチを有する複数
のリードとを具備したものである。
加されるボンデイングパッドを含む複数のボンデイング
パッドが表面上に形成されたICチップと、このICチップ
が載置されるダイパッドと、このダイパッドの周囲に前
記ICチップの外周を囲んで前記ダイパッドと一体的にリ
ング状に形成され、前記ICチップにおける一定電位が印
加されるボンデイングパッドとワイヤによって電気的に
接続されるダイパッド側ステッチと、それぞれが、この
ダイパッド側ステッチ上に絶縁性接着材にて接着される
とともに、前記ICチップにおける複数のボンデイングパ
ッドのうちの対応したボンデイングパッドとワイヤによ
って電気的に接続されるリード側ステッチを有する複数
のリードとを具備したものである。
この発明においては、ステッチをリング状にして通常
のステッチ部分の下に設けたことにより、ボンデイング
パッドをICチップ内に自由に設定でき、これに自由に接
続できる。
のステッチ部分の下に設けたことにより、ボンデイング
パッドをICチップ内に自由に設定でき、これに自由に接
続できる。
以下、この発明の一実施例を第１図について説明す
る。
る。
第１図において、１〜７は第２図と同じものであり、
10は前記ダイパッド５の周囲に設けられたリング状のス
テッチで、例えばGND専用ステッチ、11は前記ステチ部
分７とGND専用のリング状のステッチ10とを絶縁性の接
着剤で接着する接着部分である。これらでICフレーム12
が構成されている。
10は前記ダイパッド５の周囲に設けられたリング状のス
テッチで、例えばGND専用ステッチ、11は前記ステチ部
分７とGND専用のリング状のステッチ10とを絶縁性の接
着剤で接着する接着部分である。これらでICフレーム12
が構成されている。
第１図において、ステッチ部分７とICチップ１内のボ
ンディングパッド２〜４を接続する方法については、従
来方法と同じであるが、回路電流増大によりGNDライン
を強化しようと考えた場合、ボンデイングパッド３とGN
D専用のリング状のステッチ10とを接続すれば良く、さ
らに、GND専用のステッチ10はリング状になっているた
め、ICチップ１内の任意の個所にGND用ボンデイングパ
ッドを設置すれば簡単にGNDラインを強化できる。ま
た、ステッチ部分７とGND専用のリング状のステッチ10
とは交差するすべての接着部分11で絶縁性が保たれてい
ることにより、ICフレームが製造しやすい。
ンディングパッド２〜４を接続する方法については、従
来方法と同じであるが、回路電流増大によりGNDライン
を強化しようと考えた場合、ボンデイングパッド３とGN
D専用のリング状のステッチ10とを接続すれば良く、さ
らに、GND専用のステッチ10はリング状になっているた
め、ICチップ１内の任意の個所にGND用ボンデイングパ
ッドを設置すれば簡単にGNDラインを強化できる。ま
た、ステッチ部分７とGND専用のリング状のステッチ10
とは交差するすべての接着部分11で絶縁性が保たれてい
ることにより、ICフレームが製造しやすい。
なお、上記実施例では、強化するラインをGNDとして
説明したが、電源ラインの強化の場合についても同様に
行えばよい。
説明したが、電源ラインの強化の場合についても同様に
行えばよい。
以上説明したように、この発明は、一定電位が印加さ
れるボンデイングパッドを含む複数のボンデイングパッ
ドが表面上に形成されたICチップと、このICチップが載
置されるダイパッドと、このダイパッドの周囲に前記IC
チップの外周を囲んで前記ダイパッドと一体的にリング
状に形成され、前記ICチップにおける一定電位が印加さ
れるボンデイングパッドとワイヤによって電気的に接続
されるダイパッド側ステッチと、それぞれが、このダイ
パッド側ステッチ上に絶縁性接着材にて接着されるとと
もに、前記ICチップにおける複数のボンデイングパッド
のうちの対応したボンデイングパッドとワイヤによって
電気的に接続されるリード側ステッチを有する複数のリ
ードとを具備したので、ICチップごとにフレームを開発
することがなくなり、効率よくフレームが使用でき、安
価にICフレームが得られるという効果がある。
れるボンデイングパッドを含む複数のボンデイングパッ
ドが表面上に形成されたICチップと、このICチップが載
置されるダイパッドと、このダイパッドの周囲に前記IC
チップの外周を囲んで前記ダイパッドと一体的にリング
状に形成され、前記ICチップにおける一定電位が印加さ
れるボンデイングパッドとワイヤによって電気的に接続
されるダイパッド側ステッチと、それぞれが、このダイ
パッド側ステッチ上に絶縁性接着材にて接着されるとと
もに、前記ICチップにおける複数のボンデイングパッド
のうちの対応したボンデイングパッドとワイヤによって
電気的に接続されるリード側ステッチを有する複数のリ
ードとを具備したので、ICチップごとにフレームを開発
することがなくなり、効率よくフレームが使用でき、安
価にICフレームが得られるという効果がある。
第１図はこの発明の一実施例を示すICフレームの平面
図、第２図は従来のICフレームの平面図である。 図において、１はICチップ、２〜４はボンデイングパッ
ド、５はダイパッド、６はワイヤ、７は外部リードのス
テッチ部分、10はGND専用のリング状のステッチ、11は
接着部分、12はICフレームである。 なお、各図中の同一符号は同一または相当部分を示す。
図、第２図は従来のICフレームの平面図である。 図において、１はICチップ、２〜４はボンデイングパッ
ド、５はダイパッド、６はワイヤ、７は外部リードのス
テッチ部分、10はGND専用のリング状のステッチ、11は
接着部分、12はICフレームである。 なお、各図中の同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】一定電位が印加されるボンデイングパッド
を含む複数のボンデイングパッドが表面上に形成された
ICチップと、このICチップが載置されるダイバッドと、
このダイパッドの周囲に前記ICチップの外周を囲んで前
記ダイパッドと一体的にリング状に形成され、前記ICチ
ップにおける一定電位が印加されるボンデイングパッド
とワイヤによって電気的に接続されるダイパッド側ステ
ッチと、それぞれが、このダイパッド側ステッチ上に絶
縁性接着材にて接着されるとともに、前記ICチップにお
ける複数のポンディングパッドのうちの対応したポンデ
イングパッドとワイヤによって電気的に接続されるリー
ド側ステッチを有する複数のリードとを具備したリード
フレームを備えた半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2245016A JP2522455B2 (ja) | 1990-09-13 | 1990-09-13 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2245016A JP2522455B2 (ja) | 1990-09-13 | 1990-09-13 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04123464A JPH04123464A (ja) | 1992-04-23 |
| JP2522455B2 true JP2522455B2 (ja) | 1996-08-07 |
Family
ID=17127323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2245016A Expired - Lifetime JP2522455B2 (ja) | 1990-09-13 | 1990-09-13 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2522455B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6838751B2 (en) | 2002-03-06 | 2005-01-04 | Freescale Semiconductor Inc. | Multi-row leadframe |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6393139A (ja) * | 1986-10-07 | 1988-04-23 | Nec Corp | 半導体集積回路装置 |
| JPH0180951U (ja) * | 1987-11-20 | 1989-05-30 |
-
1990
- 1990-09-13 JP JP2245016A patent/JP2522455B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04123464A (ja) | 1992-04-23 |
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