JPS6214689Y2 - - Google Patents
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- JPS6214689Y2 JPS6214689Y2 JP1984004773U JP477384U JPS6214689Y2 JP S6214689 Y2 JPS6214689 Y2 JP S6214689Y2 JP 1984004773 U JP1984004773 U JP 1984004773U JP 477384 U JP477384 U JP 477384U JP S6214689 Y2 JPS6214689 Y2 JP S6214689Y2
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
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- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Description
【考案の詳細な説明】
本考案は半導体集積回路装置、特に音響用電力
増幅半導体集積回路装置に内蔵された半導体チツ
プ上のボンデイングパツドの配置構造に関する。
増幅半導体集積回路装置に内蔵された半導体チツ
プ上のボンデイングパツドの配置構造に関する。
従来、音響用電力増幅半導体集積回路装置（以
下、パワーICという）の実装において、パワー
ICのリードをプリント基板へ半田付けした後放
熱板にネジ止めされるのが一般的であるが、最近
では、プリント基板の設計の容易さや実装密度の
向上、あるいは放熱板への取り付けのやり易さ等
の理由で、第１図ａ，ｂに示される様なパワー
IC１１，１２を第２図のように放熱板１３を介
して背中合わせに取り付けられることが行なわれ
ており、特にBTL（balanced trausformerless）
回路等で広く行なわれている。第２図は放熱板１
３へ背中合わせに取り付けられたパワーIC１
１，１２のリード方向からみた図である。パワー
IC１１，１２はパツケージ形状およびその電気
特性は同一であるが、接地、電源および出力端子
がパワーIC１１では３，５および７、パワーIC
１２では５′，３′，１′というふうに各々の端子
配列が互いに逆転している。従つて、第２図のよ
うにパワーIC１１，１２が放熱板１３へ背中合
わせに取り付けられると、両パワーIC１１，１
２の出力、電源および接地端子７，１′、５，
３′および３，５′がそれぞれ一直線に対向するよ
うになる。このためプリント基板上の電源供給配
線や接地配線は各々１本で済むと共に、パワー
IC１１，１２の各端子と接続されるプリント配
線が対称になるため、プリント基板の設計が容易
になり、しかも同一放熱板１３へ取り付けられる
ため実装密度も向上する。
下、パワーICという）の実装において、パワー
ICのリードをプリント基板へ半田付けした後放
熱板にネジ止めされるのが一般的であるが、最近
では、プリント基板の設計の容易さや実装密度の
向上、あるいは放熱板への取り付けのやり易さ等
の理由で、第１図ａ，ｂに示される様なパワー
IC１１，１２を第２図のように放熱板１３を介
して背中合わせに取り付けられることが行なわれ
ており、特にBTL（balanced trausformerless）
回路等で広く行なわれている。第２図は放熱板１
３へ背中合わせに取り付けられたパワーIC１
１，１２のリード方向からみた図である。パワー
IC１１，１２はパツケージ形状およびその電気
特性は同一であるが、接地、電源および出力端子
がパワーIC１１では３，５および７、パワーIC
１２では５′，３′，１′というふうに各々の端子
配列が互いに逆転している。従つて、第２図のよ
うにパワーIC１１，１２が放熱板１３へ背中合
わせに取り付けられると、両パワーIC１１，１
２の出力、電源および接地端子７，１′、５，
３′および３，５′がそれぞれ一直線に対向するよ
うになる。このためプリント基板上の電源供給配
線や接地配線は各々１本で済むと共に、パワー
IC１１，１２の各端子と接続されるプリント配
線が対称になるため、プリント基板の設計が容易
になり、しかも同一放熱板１３へ取り付けられる
ため実装密度も向上する。
第３図ａ，ｂはそれぞれ第１図ａ，ｂのパワー
IC１１，１２の内部構造を示す図である。第３
図ａのパワーIC１１に於いて、放熱板１５へ固
着された半導体ペレツト１４上のボンデイングパ
ツド１８−１〜１８−７とリード１６−１〜１６
−７とを金線等のボンデイング線１７を用いて接
続する際に接地端子GND１６−３とボンデイン
グパツド１８−３との間、電源端子Vcc１６−５
とボンデイングパツド１８−５との間および出力
端子OUT１６−７とボンデイングパツド１８−
７との間は動作上大電流が流れ、また所要の特性
を得るため、あるいは負荷短絡などの異常時にお
けるボンデイング線１７の破壊を防止するために
２本以上のボンデイング線１７で配線するか特に
太いボンデイング線を用いて配線される。尚、全
ての端子を２本以上のあるいは太いボンデイング
線を用いて配線することは製品価格上の損失が大
きく、通常は大電流が流れる端子のみに限つて行
なわれる。
IC１１，１２の内部構造を示す図である。第３
図ａのパワーIC１１に於いて、放熱板１５へ固
着された半導体ペレツト１４上のボンデイングパ
ツド１８−１〜１８−７とリード１６−１〜１６
−７とを金線等のボンデイング線１７を用いて接
続する際に接地端子GND１６−３とボンデイン
グパツド１８−３との間、電源端子Vcc１６−５
とボンデイングパツド１８−５との間および出力
端子OUT１６−７とボンデイングパツド１８−
７との間は動作上大電流が流れ、また所要の特性
を得るため、あるいは負荷短絡などの異常時にお
けるボンデイング線１７の破壊を防止するために
２本以上のボンデイング線１７で配線するか特に
太いボンデイング線を用いて配線される。尚、全
ての端子を２本以上のあるいは太いボンデイング
線を用いて配線することは製品価格上の損失が大
きく、通常は大電流が流れる端子のみに限つて行
なわれる。
一方、第３図ｂのパワーIC１２においても半
導体ペレツト１４′上のボンデイングパツド１８
−１′〜１８−７′の配列が反転するのみで第３図
ａ同様ボンデイング線１７′により上述した配線
が行なわれる。この場合ボンデイングパツド１８
−７′が出力端子１６−１′に、ボンデイングパツ
ド１８−５′が電源端子１６−３′、ボンデイング
パツド１８−３′が接地端子１６−５′にそれぞれ
２本以上のボンデイング線１７′又太いボンデイ
ング線で接続される。
導体ペレツト１４′上のボンデイングパツド１８
−１′〜１８−７′の配列が反転するのみで第３図
ａ同様ボンデイング線１７′により上述した配線
が行なわれる。この場合ボンデイングパツド１８
−７′が出力端子１６−１′に、ボンデイングパツ
ド１８−５′が電源端子１６−３′、ボンデイング
パツド１８−３′が接地端子１６−５′にそれぞれ
２本以上のボンデイング線１７′又太いボンデイ
ング線で接続される。
しかしながら、第１図ａ，ｂに示されるような
パワーIC１１，１２では、第３図ａ，ｂに示さ
れるように２本以上の、あるいは太い金線を用い
て熱圧着により配線する端子位置は双方のパワー
IC１１，１２において異なり、従つてボンデイ
ングパツドとリードとの間を金属細線で接続する
ボンデイング作業を共通したプログラムによつて
機械的に行うことは不可能であつた。そのため、
ボンデイング工程は手作業になつたり、別々のプ
ログラムによる機械的作業によらざるを得ず、合
理化などによる製品価格低減ができなかつた。そ
の上、また、異なる作業を行うためにボンデイン
グパツド１８−１…１８−７，１８−１′…１８
−７′とリード１６−１…１６−７，１６−１′…
１６−７′間を接続するボンデイング線１７，１
７′の密着性や長さが異なつてしまい、それに伴
なうボンデイング線１７，１７′の抵抗寄生容量
および容生インダクタンス等の相違のため、パワ
ーIC１１，１２間の特性の不一致などの欠点が
生じている。しかも、２本以上の又は他と比して
太いボンデイング線が接続されるパツド１８−
３，１８−５および１８−７は、ペレツト１４の
中心線に対して対称でないため、ペレツト１４上
の片寄つた部分でこれらのパツドに流れる電流に
より発生する熱の影響を受けたり、２本以上のま
たは太いボンデイング線を接続するときの応力が
ペレツト１４に局部的に加わつて傷つけたりする
ことがある。これは、第３図ｂで示したペレツト
１４′についても言えることである。
パワーIC１１，１２では、第３図ａ，ｂに示さ
れるように２本以上の、あるいは太い金線を用い
て熱圧着により配線する端子位置は双方のパワー
IC１１，１２において異なり、従つてボンデイ
ングパツドとリードとの間を金属細線で接続する
ボンデイング作業を共通したプログラムによつて
機械的に行うことは不可能であつた。そのため、
ボンデイング工程は手作業になつたり、別々のプ
ログラムによる機械的作業によらざるを得ず、合
理化などによる製品価格低減ができなかつた。そ
の上、また、異なる作業を行うためにボンデイン
グパツド１８−１…１８−７，１８−１′…１８
−７′とリード１６−１…１６−７，１６−１′…
１６−７′間を接続するボンデイング線１７，１
７′の密着性や長さが異なつてしまい、それに伴
なうボンデイング線１７，１７′の抵抗寄生容量
および容生インダクタンス等の相違のため、パワ
ーIC１１，１２間の特性の不一致などの欠点が
生じている。しかも、２本以上の又は他と比して
太いボンデイング線が接続されるパツド１８−
３，１８−５および１８−７は、ペレツト１４の
中心線に対して対称でないため、ペレツト１４上
の片寄つた部分でこれらのパツドに流れる電流に
より発生する熱の影響を受けたり、２本以上のま
たは太いボンデイング線を接続するときの応力が
ペレツト１４に局部的に加わつて傷つけたりする
ことがある。これは、第３図ｂで示したペレツト
１４′についても言えることである。
本考案の目的は上述した欠点をボンデイングパ
ツドの配置に着目して解決し、装置間の電気的特
性のバラツキがなく、しかも製品価格が低れした
半導体集積回路装置を提供するものである。
ツドの配置に着目して解決し、装置間の電気的特
性のバラツキがなく、しかも製品価格が低れした
半導体集積回路装置を提供するものである。
本考案は、外部導出用リードと大きな電流容量
をもつ配線で接続される半導体ペレツト上のボン
デイングパツドが半導体ペレツトの中心線に対し
て対称に位置付けされていることを特徴とする。
対称になつているから、熱源も対称になつたこと
になり、パツドに流れる電流により発生する熱の
影響も抑制できるし、対称になつているから、ボ
ンデイング時に加わる応力の局部的集中も緩和で
きる。また、BTL回路を構成するための二つの
装置に本考案を適用すれば、二つの装置間のボン
デイング作用を共用できる。
をもつ配線で接続される半導体ペレツト上のボン
デイングパツドが半導体ペレツトの中心線に対し
て対称に位置付けされていることを特徴とする。
対称になつているから、熱源も対称になつたこと
になり、パツドに流れる電流により発生する熱の
影響も抑制できるし、対称になつているから、ボ
ンデイング時に加わる応力の局部的集中も緩和で
きる。また、BTL回路を構成するための二つの
装置に本考案を適用すれば、二つの装置間のボン
デイング作用を共用できる。
以下、図面を用いて本考案をより詳細に説明す
る。
る。
第４図ａ，ｂは本考案によるパワーICの一実
施例であり、第１図のようにパツケージの形状お
よび電気特性は同一であり、端子配列は互いに逆
転している。第５図ａ，ｂはそれぞれパワーIC
１９，２０の内部構造を示す図である。素子が形
成された半導体ペレツト４０と５０はボンデイン
グパツド２１〜２７と３１〜３７が機能的に配置
されており、放熱板４５，５５方へ固着されてい
る。出力OUT端子４６−１，５６−７に接続さ
れるボンデイングパツド２１，３１、接地GND
端子４６−４，５６−４と接続されるボンデイン
グパツド２４，３４、電源Vcc端子４６−７，５
６−１に接続されるボンデイングパツド２７，３
７は動作上大電流が流れるため２本以上のあるい
は太い金線等の電流容量が大きいボンデイング線
４７′，５７′を用いて配線されるべきボンデイン
グパツドでありこれらボンデイングパツド２１，
３１、２４，３４および２７，３７は半導体ペレ
ツト４０，５０の中心とボンデイングパツド２
４，３４を通る中心線に対して対称に位置付けさ
れている。各ボンデイングパツド２１〜２７，３
１〜３７は金等のボンデイング線４７，５７で各
リード４６−１〜４６−７，５６−１〜５６−７
へ配線され、樹脂等でモールドされる。この時放
熱板４５，５５はその裏面が外部へ露出する状態
になる様に形成され、第２図の様に他の放熱板へ
取り付けられて放熱効果が優れたものとなる。パ
ツド２１，２４，２７がペレツト４０の中心線に
対して対称であるから、熱源も対称となり得て熱
的影響が抑制され、また、ボンデイング時の応力
が分散されてペレツト１４を傷けることがない。
ペレツト５０においても、パツド３７，３４，３
１が中心線に対して対称であるから同じような効
果を奏する。しかも、IC１９，２０を、第２図
のように他の放熱板と背中合わせに取り付ける
と、相方の端子配列が互いに逆転しているので出
力、接地および電源端子４６−１，５６−７、４
６−４，５６−４および４６−７，５６−１等の
端子４６−１…４６−７，５６−７はそれぞれ一
直線に向い合う様になる。それ故これらをプリン
ト基板へ実装するとき、各パワーIC１９，２０
の電源端子４６−７，５６−１、接地端子４６−
４，５６−４と接続されるプリント基板上の電源
配線および接地配線はそれぞれ１本の共通したプ
リント配線でよく、しかも他の端子と接続され得
るプリント配線はパワーIC１９，２０とで対称
に形成すればよいためプリント基板の設計が容易
となり、さらに同じ放熱板へ２個のパワーIC１
９，２０が取り付けられるため実装密度も向上す
る。尚且つ、許容電流容量を大きくする必要のあ
るボンデイングパツド２１，２４，２７，３１，
３４，３７は半導体ペレツト４０，５０の中に対
称に設けられているため半導体ペレツト４０，５
０とリード４６−１…４６−７，５６−１…５６
−７との配線作業を共通のプログラムによる機械
的作業で行なうことができる。従つて、配線作業
条件がパワーIC１９，２０の双方で同一となる
ため、ボンデイング線４７，５７の密着性および
長さが等しくなりボンデイング線４７，５７の抵
抗値やこれによる寄性容量および寄性インダクタ
ンス等が同等になり、両パワーIC１９，２０間
の特性は非常に良く一致する。又、手作業による
配線作業も２本以上のあるいは他より太いボンデ
イング線を施すべきボンデイングパツドはチツプ
の中に対称に位置づけされているため、作業ミス
ガ激減し信頼性が著しく向上する。
施例であり、第１図のようにパツケージの形状お
よび電気特性は同一であり、端子配列は互いに逆
転している。第５図ａ，ｂはそれぞれパワーIC
１９，２０の内部構造を示す図である。素子が形
成された半導体ペレツト４０と５０はボンデイン
グパツド２１〜２７と３１〜３７が機能的に配置
されており、放熱板４５，５５方へ固着されてい
る。出力OUT端子４６−１，５６−７に接続さ
れるボンデイングパツド２１，３１、接地GND
端子４６−４，５６−４と接続されるボンデイン
グパツド２４，３４、電源Vcc端子４６−７，５
６−１に接続されるボンデイングパツド２７，３
７は動作上大電流が流れるため２本以上のあるい
は太い金線等の電流容量が大きいボンデイング線
４７′，５７′を用いて配線されるべきボンデイン
グパツドでありこれらボンデイングパツド２１，
３１、２４，３４および２７，３７は半導体ペレ
ツト４０，５０の中心とボンデイングパツド２
４，３４を通る中心線に対して対称に位置付けさ
れている。各ボンデイングパツド２１〜２７，３
１〜３７は金等のボンデイング線４７，５７で各
リード４６−１〜４６−７，５６−１〜５６−７
へ配線され、樹脂等でモールドされる。この時放
熱板４５，５５はその裏面が外部へ露出する状態
になる様に形成され、第２図の様に他の放熱板へ
取り付けられて放熱効果が優れたものとなる。パ
ツド２１，２４，２７がペレツト４０の中心線に
対して対称であるから、熱源も対称となり得て熱
的影響が抑制され、また、ボンデイング時の応力
が分散されてペレツト１４を傷けることがない。
ペレツト５０においても、パツド３７，３４，３
１が中心線に対して対称であるから同じような効
果を奏する。しかも、IC１９，２０を、第２図
のように他の放熱板と背中合わせに取り付ける
と、相方の端子配列が互いに逆転しているので出
力、接地および電源端子４６−１，５６−７、４
６−４，５６−４および４６−７，５６−１等の
端子４６−１…４６−７，５６−７はそれぞれ一
直線に向い合う様になる。それ故これらをプリン
ト基板へ実装するとき、各パワーIC１９，２０
の電源端子４６−７，５６−１、接地端子４６−
４，５６−４と接続されるプリント基板上の電源
配線および接地配線はそれぞれ１本の共通したプ
リント配線でよく、しかも他の端子と接続され得
るプリント配線はパワーIC１９，２０とで対称
に形成すればよいためプリント基板の設計が容易
となり、さらに同じ放熱板へ２個のパワーIC１
９，２０が取り付けられるため実装密度も向上す
る。尚且つ、許容電流容量を大きくする必要のあ
るボンデイングパツド２１，２４，２７，３１，
３４，３７は半導体ペレツト４０，５０の中に対
称に設けられているため半導体ペレツト４０，５
０とリード４６−１…４６−７，５６−１…５６
−７との配線作業を共通のプログラムによる機械
的作業で行なうことができる。従つて、配線作業
条件がパワーIC１９，２０の双方で同一となる
ため、ボンデイング線４７，５７の密着性および
長さが等しくなりボンデイング線４７，５７の抵
抗値やこれによる寄性容量および寄性インダクタ
ンス等が同等になり、両パワーIC１９，２０間
の特性は非常に良く一致する。又、手作業による
配線作業も２本以上のあるいは他より太いボンデ
イング線を施すべきボンデイングパツドはチツプ
の中に対称に位置づけされているため、作業ミス
ガ激減し信頼性が著しく向上する。
以上の様に、本考案によるボンデイングパツド
の配置により、ペレツトの熱的影響およびボンデ
イング応用を抑制し、しかも、BTL回路を構成
する二つのICに本考案を適用すれば、ボンデイ
ング作業の共通化が可能となり合理化が達成でき
る。
の配置により、ペレツトの熱的影響およびボンデ
イング応用を抑制し、しかも、BTL回路を構成
する二つのICに本考案を適用すれば、ボンデイ
ング作業の共通化が可能となり合理化が達成でき
る。
尚、本考案は上記実施例に限定されないことは
言うまでもなく、他のあらゆる半導体装置に適当
でき汎用性の高いものである。
言うまでもなく、他のあらゆる半導体装置に適当
でき汎用性の高いものである。
第１図ａ，ｂは従来の音響用電力増幅半導体集
積回路装置の一例の外形図、第２図は第１図ａ，
ｂの音響用電力増幅半導体集積回路装置の実装例
を示す説明図、第３図ａ，ｂはそれぞれ第１図
ａ，ｂに示す音響用電力増幅半導体集積回路装置
の内部を説明する説明図、第４図ａ，ｂは本考案
の一実施例を示す音響用電力増幅半導体集積回路
装置の外形図、第５図ａ，ｂはそれぞれ第４図
ａ，ｂに示される音響用電力増幅半導体集積回路
装置の内部を説明する説明図である。 １１，１２，１９，２０……音響用電力増幅半
導体集積回路装置、１３……放熱板、１４，１
４′，４０，５０……半導体ペレツト、１５，１
５′，４５，５５……放熱板、１６−１…１６−
７，１６−１′…１６−７′，４６−１…４６−
７，５６−１…５６−７……リード、１７，１
７′，４７，５７，４７′，５７′……ボンデイン
グ線、１８−１…１８−７，１８−１′…１８−
７′，２１〜２７，３１〜３７……ボンデイング
パツド。
積回路装置の一例の外形図、第２図は第１図ａ，
ｂの音響用電力増幅半導体集積回路装置の実装例
を示す説明図、第３図ａ，ｂはそれぞれ第１図
ａ，ｂに示す音響用電力増幅半導体集積回路装置
の内部を説明する説明図、第４図ａ，ｂは本考案
の一実施例を示す音響用電力増幅半導体集積回路
装置の外形図、第５図ａ，ｂはそれぞれ第４図
ａ，ｂに示される音響用電力増幅半導体集積回路
装置の内部を説明する説明図である。 １１，１２，１９，２０……音響用電力増幅半
導体集積回路装置、１３……放熱板、１４，１
４′，４０，５０……半導体ペレツト、１５，１
５′，４５，５５……放熱板、１６−１…１６−
７，１６−１′…１６−７′，４６−１…４６−
７，５６−１…５６−７……リード、１７，１
７′，４７，５７，４７′，５７′……ボンデイン
グ線、１８−１…１８−７，１８−１′…１８−
７′，２１〜２７，３１〜３７……ボンデイング
パツド。
Claims (1)
- 実質的に矩形の半導体ペレツトに形成された多
数のボンデイングパツドが第１の電流容量をもつ
導電路で外部導出用リードに接続される複数の第
１のボンデイングパツドと前記第１の電流容量よ
りも大きな第２の電流容量をもつ第２の導電路で
外部導出用リードに接続される複数の第２のボン
デイングパツドとで構成されている半導体集積回
路装置において、前記複数の第２のボンデイング
パツドには、第１の電源電位供給用ボンデイング
パツド、第２の電源電位供給用ボンデイングパツ
ドおよび出力信号取出用ボンデイングパツドが含
まれており、かつ前記複数の第２のボンデイング
パツドは前記半導体ペレツトの対向する二つの辺
の夫々の中心を通る線に対して対称に配置されて
いることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1984004773U JPS59128736U (ja) | 1984-01-17 | 1984-01-17 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1984004773U JPS59128736U (ja) | 1984-01-17 | 1984-01-17 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59128736U JPS59128736U (ja) | 1984-08-30 |
| JPS6214689Y2 true JPS6214689Y2 (ja) | 1987-04-15 |
Family
ID=30136373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1984004773U Granted JPS59128736U (ja) | 1984-01-17 | 1984-01-17 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59128736U (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940006585B1 (ko) * | 1985-02-28 | 1994-07-22 | 소니 가부시키가이샤 | 반도체 회로장치 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49131381A (ja) * | 1973-04-18 | 1974-12-17 | ||
| JPS523384A (en) * | 1975-06-24 | 1977-01-11 | Siemens Ag | Comb teeth shaped conductor for semiconductor elements or integrated circuits |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49131381U (ja) * | 1973-03-14 | 1974-11-12 |
-
1984
- 1984-01-17 JP JP1984004773U patent/JPS59128736U/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49131381A (ja) * | 1973-04-18 | 1974-12-17 | ||
| JPS523384A (en) * | 1975-06-24 | 1977-01-11 | Siemens Ag | Comb teeth shaped conductor for semiconductor elements or integrated circuits |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59128736U (ja) | 1984-08-30 |
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