JPS6159762A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPS6159762A
JPS6159762A JP59181081A JP18108184A JPS6159762A JP S6159762 A JPS6159762 A JP S6159762A JP 59181081 A JP59181081 A JP 59181081A JP 18108184 A JP18108184 A JP 18108184A JP S6159762 A JPS6159762 A JP S6159762A
Authority
JP
Japan
Prior art keywords
chip
voltage
circuit
input
lsi
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP59181081A
Other languages
English (en)
Inventor
Fumitaka Asami
文孝 浅見
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP59181081A priority Critical patent/JPS6159762A/ja
Publication of JPS6159762A publication Critical patent/JPS6159762A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/647—Resistive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体チップの上に半導体チップを搭載してな
るＣｈｉｐ　ｏｎ　Ｃｈｉｐの半導体装置に係り、高耐
圧の入出力をもったチップの上に、低電圧の通常レベル
の論理回路を形成したチップを載せて、両方のチップを
レベル変換回路と低電圧用レギュレータ回路を通じて結
線した構成に関する。
大規模集積回路（、Ｌ　Ｓ　Ｉ　）の高機能化、高集積
化により、近年各！ｆｆ機能の回路を同−ＬＳＩ内に構
成する場合が多くなってきた。例えば０ＭＯ５とＴＴＬ
、またはアナログとＣＭＯＳのディジタル、さらにイン
クフェイス回路を設けてＣＭＯＳとＥＣＬ等の構成を有
するＬＳＩの要求に対し、同一チップ内に構成すること
は困難である。無理をして強行しても製造工程上、また
その歩留りの上からも極めて不利である。
従って回路機能別に独立のチップを用いれば、それぞれ
に最適なプロセスが適用でき、各機能毎の特徴、が生か
せることになり、そのため２チツプよりなる所謂Ｃｈｉ
ｐ　ｏｎ　ＣｈｉｐのＬＳＩが検討されるようになった
。
近年、プラズマ表示装置や、螢光表示管や、各種プリン
タのハンマ等を直接駆動する高耐圧ＬＳＩの需要が多く
なり、　この場合も、ＬＳＩの製造歩留り上、また信顛
性上高耐圧部と低圧部を２前記用途の高耐圧ＬＳＩの耐
圧は２０〜３０Ｖ、あるいはそれ以上が要求される。こ
の場合高耐圧素子だけでなく、内部論理回路まで線幅の
大きい設計ルールを適用しなければならず、従って集積
度、が低下する。
〔問題点を解決するための手段〕
上記問題点の解決は、２個の半導体チップが結線されて
なり、第１の半導体チップには入出力回路が、第２の半
導体チップには入出力回路以外の回路が形成され、該入
出力回路の耐圧が該入出力回路以外の回路より高い本発
明による半導体装置により達成される。
さらに前記第１の半導体チップには、入出力回路として
レベル変換回路と、前記第２の半導体チップ用の電源と
しての低電圧用レギュレータ回路とが形成されているこ
とにより、一層有効な手段が得られる。
〔作用〕
低電圧の論理ＬＳＩ（５Ｖ用等）を形成した上側チップ
を、高耐圧の入出力をもった下側チップの上に載せる。
このとき高耐圧の下側チップ上には低電圧用のレギュレ
ータ回路を作っておき、上側のチップの電源とする。
下側のチップは、上側のチップからの信号レベルをレベ
ル変換して外部とのやりとりを行う、従って外部から見
ると高音圧のＬＳＩとなる。
また下側のチップは大きくなるが、アクティブ領域はチ
ップの周辺のみでそれほど大きくなく、歩留りの低下を
きたさない。
上側のチップの内部論理回路は低圧の通常のＬＳＩを使
えるため、高耐圧で作るより小さくなり、従って歩留り
も良く高集積化が可能となる。
〔実施例〕
第１図は本発明の実施例を示すＬＳＩの平面図である。
図において、１は下側の高耐圧チップで、その中央部に
上側チップを載せるスペースをあけて、周辺部にレベル
変換回路２と、低電圧用レギュレータ３を配設し、その
外周にはパッケージに接続するパッド４、内周には上側
チップに接続するパッド５を設ける。
６は上側チップで、内部論理回路７を配設し、その外周
には下側チップに接続するパッド８を設ける。
ワイヤ９により、パッド５，８間がボンディングされて
、上下のチップが結線される。
第２図は本発明の実施例を示すＬＳＩをパッケージに組
み込んだ断面図である。
図において、パンケージ１０の上にチップ１を搭載し、
その上にチップ６をフェイスアップに載せ、パッド５．
８により両チップを結線する。つぎにワイヤ１３により
アップ１の周辺のパッド４とパッケージ１０にメタライ
ズされた内部リード１１とをボンディングする。内部リ
ード１１はパフケージの外部リード１２に接続されてい
る。１４はパッケージの蓋を示す。
第３図はレベル変換回路２の論理回路図である。
図は３段のインパーク回路を示し、ＣＭＯＳで構成する
場合は２、例えば高電源電圧を２０ｖ１低電源電圧を５
ｖとすれば、低電源電圧より高電源電圧に変換する場合
は各段の電源電圧を２０Ｖにし、しきい値電圧を２．５
．１０．１０　Ｖにすればよい。また反対に高電源電圧
より低電源電圧に変換する場合は各段の電源電圧を２０
．５．５Ｖにし、しきい値電圧を１０．２．５．２．５
Ｖにすればよい。
インバータ回路は０ＭＯ５の代わりにバイポーラで構成
してもよい。
実施例では両チップの結線をパッド５．８間のボンディ
ングで行ったが、バンプ（配線層の隆起部）、ビームリ
ードで行ってもよい。
また実施例では、パフケ、−ジはセラミックを用いたが
、モールドでもよい。
〔発明の効果〕
以上説明したように本発明によれば、ＬＳＩを高耐圧チ
ップと通常のチップとに２分することにより、内部論理
は通常の高集積のＬＳＩをその□まま用いて、高耐圧用
のＬＳＩを高集積に歩留り良く得ることができる。
【図面の簡単な説明】
第１図は本発明の実施例を示すＬＳＩの平面図、第２図
は本発明の実施例を示すＬＳＩをパンケージに組み込ん
だ断面図、 第３図はレベル変換回路の論理回路図である。 図において、 １は下側の高耐圧チップ、 ２はレベル変換回路、 ３は低電圧用レギュレータ、 ４と５と８はパッド、　　　６は上側チップ、７は内部
論理回路、　　　　９と１３はワイヤ、１０はパフケー
ジ、　　　　　１１は内部リード、１２は外部リード、
　　　　　１４は蓋を示す。 系１　目 た２Ｎ −〉−〉−）−

Claims (2)

    【特許請求の範囲】
  1. （１）２個の半導体チップが結線されてなり、第１の半
    導体チップには入出力回路が、第２の半導体チップには
    入出力回路以外の回路が形成され、該入出力回路の耐圧
    が該入出力回路以外の回路より高いことを特徴とする半
    導体装置。
  2. （２）前記第１の半導体チップには、入出力回路として
    レベル変換回路と、前記第２の半導体チップ用の電源と
    しての低電圧用レギュレータ回路とが形成されているこ
    とを特徴とする特許請求の範囲第１項記載の半導体装置
    。
JP59181081A 1984-08-30 1984-08-30 半導体装置 Pending JPS6159762A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP59181081A JPS6159762A (ja) 1984-08-30 1984-08-30 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP59181081A JPS6159762A (ja) 1984-08-30 1984-08-30 半導体装置

Publications (1)

Publication Number Publication Date
JPS6159762A true JPS6159762A (ja) 1986-03-27

Family

ID=16094476

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59181081A Pending JPS6159762A (ja) 1984-08-30 1984-08-30 半導体装置

Country Status (1)

Country Link
JP (1) JPS6159762A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006080145A (ja) * 2004-09-07 2006-03-23 Nec Electronics Corp チップオンチップ型半導体集積回路装置
JP2006261603A (ja) * 2005-03-18 2006-09-28 Ricoh Co Ltd マルチチップ型半導体装置及びその製造方法
JP2010073951A (ja) * 2008-09-19 2010-04-02 Renesas Technology Corp 半導体装置
US8713635B2 (en) 2004-06-10 2014-04-29 Nec Corporation Information terminal, setting information distribution server, right information distribution server, network connection setting program and method
WO2017038403A1 (ja) * 2015-09-01 2017-03-09 ソニー株式会社 積層体

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8713635B2 (en) 2004-06-10 2014-04-29 Nec Corporation Information terminal, setting information distribution server, right information distribution server, network connection setting program and method
JP2006080145A (ja) * 2004-09-07 2006-03-23 Nec Electronics Corp チップオンチップ型半導体集積回路装置
JP2006261603A (ja) * 2005-03-18 2006-09-28 Ricoh Co Ltd マルチチップ型半導体装置及びその製造方法
JP2010073951A (ja) * 2008-09-19 2010-04-02 Renesas Technology Corp 半導体装置
JP2014060417A (ja) * 2008-09-19 2014-04-03 Renesas Electronics Corp 半導体装置
WO2017038403A1 (ja) * 2015-09-01 2017-03-09 ソニー株式会社 積層体
JPWO2017038403A1 (ja) * 2015-09-01 2018-08-16 ソニー株式会社 積層体

Similar Documents

Publication Publication Date Title
US6291881B1 (en) Dual silicon chip package
WO2003105226A1 (ja) 半導体装置
US5451814A (en) Multi-chip module integrated circuit
JPS61117858A (ja) 半導体装置
US20040018662A1 (en) Method of manufacturing a semiconductor device
JP2766920B2 (ja) Ｉｃパッケージ及びその実装方法
JPS6159762A (ja) 半導体装置
US5719748A (en) Semiconductor package with a bridge for chip area connection
US5126828A (en) Wafer scale integration device
JPS6199362A (ja) 半導体装置
JP2780355B2 (ja) 半導体集積回路装置
JPH0382066A (ja) 半導体装置
JPH04336812A (ja) デジタル回路装置
JP2522455B2 (ja) 半導体集積回路装置
JPS62216240A (ja) 集積回路パツケ−ジ
JPH01105551A (ja) 電子装置
TWI574389B (zh) 積體電路
JPH053138B2 (ja)
JPH0260156A (ja) マルチチップ半導体集積回路
JPH0621329A (ja) 樹脂封止型半導体装置
JPH03222361A (ja) 半導体集積回路装置
JPH01293558A (ja) 半導体装置
JPH08264673A (ja) 集積回路装置
JPS62169463A (ja) 半導体装置
JP2002353325A (ja) 半導体装置