WO2003105226A1 - 半導体装置 - Google Patents

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WO2003105226A1
WO2003105226A1 PCT/JP2003/006151 JP0306151W WO03105226A1 WO 2003105226 A1 WO2003105226 A1 WO 2003105226A1 JP 0306151 W JP0306151 W JP 0306151W WO 03105226 A1 WO03105226 A1 WO 03105226A1
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pad
potential
semiconductor device
circuit
lead
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敏夫 佐々木
伊藤 富士夫
鈴木 博通
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株式会社 ルネサステクノロジ
株式会社日立超エル・エス・アイ・システムズ
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    • H01L2224/85399Material
    • H01L2224/854Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85439Silver (Ag) as principal constituent
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    • H01L2924/19043Component type being a resistor
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    • H01L2924/301Electrical effects
    • H01L2924/3011Impedance

Definitions

  • the present invention relates to a semiconductor device using a bus bar or a ring-shaped passper, and more particularly, to a layout of a semiconductor chip and an arrangement of a bus par or a ring-shaped passper.
  • a BGA (Ball Grid Array) type semiconductor device using a multilayer wiring board is described in, for example, JP-A-2002-190488 and JP-A-2002-270723. Although it has been adopted as a semiconductor device, the cost of a multi-layered wiring board with microfabrication has been high and the total cost performance has been low.
  • a CSP (Chip Size Pack age) type semiconductor device using a tape wiring substrate having a single-layer wiring is described in, for example, Japanese Patent Application Laid-Open No. H11-54658, which is almost equivalent to the conventional chip size.
  • the number of external terminals increases according to the number of electrodes on the semiconductor chip. was there . Therefore, there was a trade-off between the increase in the number of chip electrodes and the increase in the package size due to the increase in the number of pins, and the number of chip electrodes was greatly restricted, resulting in low total cost performance.
  • the inventor has studied a structure of a semiconductor device having a superior total cost performance as compared with the conventional BGA / CSP.
  • the present applicant has a first viewpoint "the ends of a plurality of leads are connected" and a second viewpoint "connecting a power supply or GND between a plurality of leads and a chip. A bar to do this ”.
  • Japanese Patent Application Laid-Open No. H9-1252072 paragraph 20, FIG. 8, FIG. 9
  • Japanese Patent Application Laid-Open No. 11-16816 paragraph 61, FIG. 3
  • BGA and CSP are said to be suitable for increasing the number of external pins with the increasing functionality of integrated circuits (ICs). No consideration has been given to the subject of the present application to deal with it. Also, no study has been made on the power supply drop problem of internal power supply voltage routing and package combinations.
  • Another object of the present invention is to provide a semiconductor device which is reduced in size.
  • the present invention provides a semiconductor chip having a main surface, a back surface, a plurality of electrodes formed on the main surface, a plurality of inner leads arranged around the semiconductor chip, and a plurality of inner leads.
  • a plurality of integrally formed leads, a plurality of bonding wires connected to the plurality of electrodes and the plurality of inner leads, respectively, and a semiconductor chip, a plurality of inner leads, and a plurality of bonding wires are sealed.
  • a portion where the plurality of inner leads and the plurality of bonding wires are connected is arranged in a staggered manner, and the plurality of inner leads are connected to the plurality of bonding wires. The portion is fixed via an adhesive layer on a substrate sealed inside the resin sealing body.
  • the present invention has a first circuit portion including a transistor having a current path between the first potential and the second potential, and a current path between the third potential and the fourth potential.
  • a second circuit portion including a transistor, a first pad for supplying the first potential to the first circuit portion, and a second pad for supplying the second potential to the first circuit portion.
  • a first lead that is arranged between the inner leads and supplies the first potential to the first circuit unit.
  • FIG. 1 is a cross-sectional view showing an example of a chip mounting structure of the minimum size in the semiconductor device (QFP) according to the first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view showing an example of a chip mounting structure of the maximum size in the QFP.
  • FIGS. 3 to 6 are cross-sectional views each showing a structure of a QFP according to a modification of the first embodiment of the present invention.
  • FIG. 7 is an example of a frame structure of a lead frame used for assembling the QFP shown in FIG.
  • FIG. 8 is a rear view of the frame body shown in FIG. 7, and
  • FIG. 9 is a partial plan view showing the structure of a lead frame manufactured by attaching a tape member to the frame body shown in FIG.
  • FIG. 10 is a rear view of the lead frame shown in FIG. 9, FIG. 11 is a partial plan view showing the structure of the lead frame shown in FIG. 9 after cutting the first connecting portion, and FIG. 12 is a lead frame shown in FIG. FIG. 13 is a second connection portion of the lead frame shown in FIG. Partial plan view showing the structure after cutting, Fig. 14 is the back view of the lead frame shown in Fig. 13, and Fig. 15 is the part showing the minimum and maximum chip sizes that can be mounted on the lead frame shown in Fig. 13.
  • FIG. 16 is a partial plan view showing an example of a structure after wire bonding when a semiconductor chip of the minimum size is mounted on the lead frame shown in FIG. 13, and FIG. 17 is a view showing the structure of the lead frame shown in FIG. FIG.
  • FIG. 18 is a partial plan view showing an example of a structure after wire bonding when a semiconductor chip of the maximum size is mounted, and FIG. 18 shows a structure of a frame body of a lead frame according to a modification of the first embodiment of the present invention.
  • FIG. 19 is a rear view of the frame body shown in FIG. 18;
  • FIG. 20 is a partial plan view showing a structure of a lead frame manufactured by attaching a tape member to the frame body shown in FIG. 18;
  • Fig. 21 shows the lead frame shown in Fig. 20.
  • FIG. 22 is a partial plan view showing the structure of the lead frame shown in FIG. 20 after cutting the first connecting portion.
  • FIG. 23 is a rear view of the lead frame shown in FIG. 4 is the figure FIG.
  • FIG. 20 is a partial plan view showing the structure of the lead frame after cutting the second connection portion
  • FIG. 25 is a rear view of the lead frame shown in FIG. 24
  • FIG. 26 is a view of the lead frame shown in FIG.
  • FIG. 27 is a partial plan view showing a minimum chip size and a maximum chip size that can be mounted
  • FIG. 27 is a partial plan view showing an example of a structure after wire bonding when a minimum size semiconductor chip is mounted on the lead frame shown in FIG. 24
  • FIG. 28 is a partial plan view showing an example of a structure after wire bonding when a semiconductor chip having the maximum size is mounted on the lead frame shown in FIG. 24,
  • FIG. 29 is a modification of the first embodiment of the present invention.
  • FIG. 29 is a modification of the first embodiment of the present invention.
  • FIG. 30 is a partial plan view showing the structure of the frame body of the example lead frame.
  • FIG. 30 is a partial back view showing the structure of a lead frame manufactured by attaching a tape member to the frame body shown in FIG. 29.
  • 31 is the lead frame shown in Fig. 30.
  • FIG. 32 is a partial side view showing an example of a punching method using a punch when the lead frame shown in FIG. 13 is manufactured.
  • 33 is a partial side view showing an example of the coining method after punching shown in FIG. 32
  • FIG. 34 is a partial cross-sectional view showing the structure of a lead frame according to a modification of the first embodiment of the present invention, and FIG. FIG.
  • FIG. 36 is a cross-sectional view showing an example of a minimum-size chip mounting structure in the semiconductor device (QFP) according to the second embodiment of the present invention.
  • FIG. 36 is a cross-sectional view illustrating a maximum-size chip mounting in the semiconductor device (QFP) according to the second embodiment of the present invention.
  • FIG. 37 is a cross-sectional view showing an example of the structure
  • FIG. 37 is a cross-sectional view showing a structure of a QFP according to a modification of the second embodiment of the present invention
  • FIG. 38 is a cross-sectional view of a lead frame used for assembling the QFP shown in FIG.
  • FIG. 39 is a partial plan view showing an example of the structure of the frame body.
  • FIG. 40 is a partial plan view showing the structure of a lead frame manufactured by attaching a tape member to the frame shown in FIG. 38
  • FIG. 41 is a lead frame shown in FIG.
  • FIG. 42 is a partial plan view showing the structure of the lead frame shown in FIG. 40 after cutting the connecting portion
  • FIG. 43 is a rear view of the lead frame shown in FIG. 42
  • FIG. Fig. 45 is a partial plan view showing the minimum and maximum chip sizes that can be mounted on the lead frame shown in Fig. 45.Fig. 45 shows the structure after wire bonding when the minimum size semiconductor chip is mounted on the lead frame shown in Fig. 42.
  • FIG. 46 is a partial plan view showing an example
  • FIG. 46 is a partial plan view showing an example
  • FIG. 46 is a partial plan view showing an example of a structure after wire bonding when a semiconductor chip of the maximum size is mounted on the lead frame shown in FIG. 42
  • FIG. 47, FIG. FIG. 49 shows the implementation of the present invention.
  • Structure of the lead frame according to the modification of the embodiment 2 50 is a partial plan view showing an example of the wire bonding state of the lead frame shown in FIG. 49
  • FIG. 51 is a structure of a lead frame according to a modification of the second embodiment of the present invention.
  • 52 is a connection correspondence diagram showing an example of a connection state when the lead frame shown in FIG. 51 is used
  • FIG. 53 is a semiconductor device (QFN) according to another embodiment of the present invention.
  • FIG. 54 is a cross-sectional view showing a structure of a QFP according to a modification of the second embodiment of the present invention
  • FIG. 55 is a cross-sectional view showing an example of the QFP shown in FIG. 54
  • FIG. 56 is a layout diagram in which a bus bar is separated between a digital circuit portion and an analog circuit portion
  • FIG. 57 is a cross-sectional view of the semiconductor device taken along line A-A of FIG. 56
  • FIG. 56 is a cross-sectional view of the semiconductor device taken along line BB.
  • Fig. 61 is a cross-sectional view taken along line A-A of Fig. 56 when the present invention is applied to QFN
  • Fig. 62 is a bus bar separated for digital and analog circuits.
  • FIG. 63 is a layout diagram in which the analog circuit is separated into one power supply system, and the digital circuit is separated into two power supply systems.
  • Fig. 64 is the power supply of the digital circuit connected to the bus, and the analog circuit is connected to the inner lead.
  • Figure 65 shows the layout of the digital circuit separated into two power supply circuits,
  • Figure 66 shows the circuit diagram of Figure 65, and
  • Figure 67 shows the staggered arrangement of the pads of Figure 56.
  • Fig. 68 is a modified example of Fig. 67
  • Fig. 69 is a cross-sectional view taken along line A-A of Fig. 68
  • Fig. 70 is an IO pad, power supply, and pad alternately Fig.
  • FIG. 71 shows the inside by wire bonding Partial plan view showing wire bonding when the internal step-down circuit is used in the circuit where the step-down circuit can be selected.
  • Figure 72 shows the internal step-down circuit used in the circuit where the internal step-down circuit can be selected by wire bonding.
  • Partial plan view showing wire bonding without wiring Figure 73 is a circuit diagram that allows selection of the internal step-down circuit, and Figure 74 is the center of the chip when the pads around the chip and the internal circuit are connected by lead-out wiring
  • FIG. 75 shows a semiconductor device according to the ninth embodiment of the present invention.
  • FIG. 76 is a plan view showing a lead pattern and a part of a wiring state.
  • FIG. 76 shows a lead frame used in the semiconductor device shown in FIG. Form of implementation of the plan view showing an example of the structure, Figure 7 7 invention
  • FIG. 78 is a plan view showing a lead pattern and a part of a wiring state in the semiconductor device of state 10;
  • FIG. 78 is a plan view showing an example of the structure of a lead frame used in the semiconductor device shown in FIG. 77; Is a plan view showing a lead pattern and a part of a wiring state in the semiconductor device of Embodiment 11 of the present invention.
  • FIG. 76 is a plan view showing a lead pattern and a part of a wiring state.
  • FIG. 76 shows a lead frame used in the semiconductor device shown in FIG.
  • FIG. 78 is a plan view showing an example of the structure of a lead frame used in
  • FIG. 80 is a lead pattern and a part of a wiring state of the semiconductor device of Embodiment 12 of the present invention.
  • FIG. 81 is a plan view showing an example of the structure of the lead frame used in the semiconductor device shown in FIG. 80, and FIG. 82 is a chip inside the semiconductor device shown in FIG.
  • FIG. 83 is an enlarged partial plan view showing an example of a connection state between a circuit and a bus bar.
  • FIG. 83 is a plan view showing a lead pattern and a part of a wiring state in the semiconductor device of Embodiment 13 of the present invention.
  • FIG. 84 is a plan view showing an example of the structure of a lead frame used in the semiconductor device shown in FIG. 83, and FIG.
  • FIG. 85 is a view showing a part of a lead pattern and a part of the semiconductor device according to Embodiment 14 of the present invention.
  • FIG. 86 is a plan view and a power supply drop diagram showing a lead pattern and a part of the wiring state in the semiconductor device of Embodiment 15 of the present invention.
  • 87 is a plan view showing a lead pattern and a part of a wiring state in the semiconductor device of Embodiment 16 of the present invention.
  • FIG. 88 is a plan view showing a lead pattern in the semiconductor device of Embodiment 17 of the present invention.
  • FIG. 89 is a plan view showing part of the wiring state, FIG.
  • FIG. 89 is a plan view showing a lead pattern and part of the wiring state in the semiconductor device of Embodiment 18 of the present invention
  • FIG. 0 is the semiconductor device shown in Fig. 89
  • FIG. 91 is an enlarged partial plan view showing an example of a connection and a wire state between a circuit in a chip and a bus bar in FIG. 91.
  • FIG. 91 is a plan view showing a lead pattern and a part of a wiring state in the semiconductor device according to the embodiment 19 of the present invention.
  • FIG. 92 is a plan view showing a lead pattern and a part of a wiring state in the semiconductor device according to Embodiment 20 of the present invention.
  • the constituent elements are not necessarily essential unless otherwise specified and in cases where it is considered essential in principle. Needless to say.
  • the semiconductor device of the first embodiment is a resin-sealed type and is assembled using a lead frame 1.
  • a QFP having a relatively large number of pins is used.
  • (Quad Flat Package) 6 is explained. First, the configuration of the QFP 6 shown in FIG. 1 will be described.
  • a plurality of inner leads 1 b extending around the semiconductor chip 2, and the semiconductor chip 2 is mounted and joined to the tip of each of the inner leads 1 b.
  • a bonding wire 4 for electrically connecting the pad 2 a which is a surface electrode formed on the main surface 2 b of the semiconductor chip 2, with the corresponding inner lead 1 b.
  • the tape member 5 is joined to the wire connection surface 1f, which is the main surface of each inner lead 1b, and the tape member 5 is arranged above the inner lead 1b. Have been.
  • the tape member 5 has a shape corresponding to the inner lead 1b row. Therefore, in the QFP 6, the tape member 5 has a quadrangular shape.
  • the tape member 5 is insulative, and is joined to the tip of each inner lead 1b via an adhesive layer 5a formed on the tape member 5.
  • the adhesive layer 5a is formed of, for example, an acrylic adhesive.
  • the tape member 5 has a chip mounting function, and the semiconductor chip 2 is fixed to the chip supporting surface 5b in a region surrounded by the tips of the respective inner leads 1b via the silver paste 8. .
  • the semiconductor chip 2 is mounted via the silver paste 8 on the chip supporting surface 5b opposite to the bonding surface 5c of the tape member 5 with the inner lead 1b.
  • each of the four inner leads lb four corners corresponding to the corners of the semiconductor chip 2 are each provided with a corner lead 1 g extending to near the center of the tape member 5 as shown in FIG. Have been. That is, a corner corresponding to the corner of the semiconductor chip 2 is adjacent to a group of a plurality of inner leads 1 b connected by the first connecting portion 1 d corresponding to each side of the semiconductor chip 2. Lead 1 g is placed. Therefore, the tape member 5 is also supported by the four corner leads 1 g, and the semiconductor chip 2 is mounted on the four corner leads 1 g via the tape member 5 and the silver paste 8. ing.
  • the tape member 5 has a first through hole 5e and a second through hole 5f.
  • the first through hole 5e is formed along the column direction of the inner leads 1b adjacent to the tip of each inner lead lb. Therefore, four first through holes 5 e are formed corresponding to each side of the rectangular tape member 5.
  • the second through-hole 5f is formed near the center of the QFP 6, and is arranged on the back surface 2c of the semiconductor chip 2 as shown in FIG.
  • each inner lead 1 b is coated with a silver plating 7 for connecting a wire 4 such as a gold wire to a region extending from the inner end to the outer side. ing. Therefore, the silver plating 7 is covered up to the area outside the tape member 5. It must be covered to the extent that wire bonding is possible. As a result, in the QFP 6 according to the first embodiment, the wire 4 is connected to the area of the outer surface of the tape member 5 where the silver plating 7 is covered on the wire connection surface 1 f of each inner lead 1 b. Have been.
  • FIG. 1 shows a case where the smallest sized semiconductor chip 2 is mounted
  • FIG. 2 shows a case where the largest sized semiconductor chip 2 is mounted.
  • semiconductor chips 2 of various sizes can be mounted, and the versatility of the lead frame 1 shown in FIG. 14 is enhanced.
  • FIGS. 3 to 6 show the structure of the QFP 6 according to a modification of the first embodiment.
  • FIGS. 3 and 4 show a QFP 6 having a structure in which a heat spreader 5 d is provided in place of the tape member 5 in FIG. 1.
  • the heat spreader 5 d enhances heat dissipation. .
  • an adhesive layer 5a is provided on both the front and back surfaces of the heat spreader 5d, and the inner lead 1b and the heat spreader 5d are bonded via the adhesive layer 5a.
  • the chip 2 is fixed via the silver paste 8.
  • Fig. 5 shows the surface excluding the cut surface of each inner lead 1b and each outer lead 1c.
  • QFP 6 covered with palladium plating 9.
  • FIG. 6 shows a structure in which the semiconductor chip 2 is mounted so as to protrude beyond the tape member 5 in the QFP 6 shown in FIG. That is, since the tape member 5 is disposed above the inner lead 1b, the semiconductor chip 2 mounted further above the tape member 5 can be mounted even if it is larger than the tape member 5, and the main surface 2 is larger than the tape member 5.
  • 1 shows a structure in which a semiconductor chip 2 having a large b is mounted.
  • a frame body 1a as shown in FIG. 7 is prepared.
  • the frame body 1a is a thin metal member, and includes a plurality of inner leads 1b arranged corresponding to the rows of pads 2a of the semiconductor chip 2 to be mounted, and a plurality of inner leads 1b formed integrally therewith. Excluding the first lead 1c, the first connecting part 1d for integrally connecting the tips of the plurality of inner leads 1b to each other, and the inner lead 1b connected by the first connecting part 1d, and at least QFP.
  • the other plurality of inner leads 1 b including the inner lead lb (corner lead lg) arranged at the corner of 6 are integrally connected to each other, and the second inner lead 1 b is arranged inside the first connecting portion 1 d. It has a connecting portion 1e.
  • the first connecting portion 1d for connecting the tips of the plurality of inner leads 1b corresponding to one side of the semiconductor chip 2 and the first connecting portion At the approximate center of the package inside the part 1d, there is a second connecting part 1e for connecting the corner leads 1g, which are four inner leads 1b arranged at the corners.
  • the frame body 1a is made of, for example, copper or the like, and the wire connection surface 1f of each inner lead 1b is formed in a region from the tip end thereof to a place where connection with the wire 4 is performed. Silver plating 7 is coated. At this time, the first connecting portion 1d is also covered with silver plating 7.
  • the surface opposite to the wire connection surface 1f of the frame body 1a (hereinafter referred to as the back surface lk) is covered with silver plating 7 as shown in FIG. Not.
  • the distal ends of the plurality of inner leads 1b, the first connecting portion 1d, and the second connecting portion 1 are connected to the wire connecting surfaces 1f of the plurality of inner leads 1b. e and tape member 5 are attached.
  • the tape member 5 is attached to the tip of the wire connecting surface 1f of the inner lead 1b, the first connecting portion 1d, and the second connecting portion 1e.
  • FIG. 10 shows the structure of the frame body 1a viewed from the back 1k side.
  • first connecting portion 1d is cut along the tips of the plurality of inner leads 1b, and the second connecting portion 1e is cut.
  • the cutting related to the first connecting part 1d and the cutting related to the second connecting part 1e are performed separately.
  • first, the first connecting portion 1 d shown in FIG. 10 is cut, and the first connecting portion 1 d is removed from the frame body 1 a to remove the four first connecting portions 1 d.
  • the through holes 5e By forming the through holes 5e, the distal ends of the inner leads 1b are made independent as shown in FIG.
  • each corner lead 1 g is made independent.
  • the cutting of the first connecting portion 1d and the second connecting portion 1e the second connecting portion 1e is cut and removed first, and then the cutting of the first connecting portion 1d is performed.
  • the first connecting portion 1d and the second connecting portion 1e may be cut at the same time. Simultaneous cutting enables efficient cutting.
  • the corners 1 g arranged at the four corners extend to near the center of the tape member 5, the strength of the tape hanging portion 5 g is increased. Degree of rigidity, and the rigidity of the entire tape member 5 can be increased. Thus, it is possible to prevent the tape member 5 from undulating at the time of cutting the second connecting portion 1e, and to improve the yield in manufacturing the lead frame 1.
  • the lead frame 1 can be manufactured without lowering the yield.
  • die bonding for mounting the semiconductor chip 2 on the surface of the tape member 5 opposite to the bonding surface 5c with the inner lead 1b is performed.
  • a silver paste 8 is applied on the tape member 5, and the semiconductor chip 2 is fixed by the silver paste 8.
  • wire bonding is performed to connect the pads 2 a of the semiconductor chip 2 and the corresponding inner leads 1 b by wires 4.
  • the outer peripheral portion of the tape member 5 on the wire connecting surface 1f of the inner lead 1b has a silvered 7 Connect the wire 4 to the formation location.
  • the tape member 5 is attached to the wire connection surface 1 f side of each inner lead lb, and the tape member 5 is attached above each inner lead 1 b. Since they are arranged, the respective inner leads 1b can be arranged directly on the bonding stage during wire bonding.
  • the tape member 5 can be made of a relatively soft acrylic, polyimide, epoxy, rubber, or the like.
  • An adhesive layer 5a such as an adhesive may be formed, and even in this case, the second bonding can be performed reliably.
  • Acrylic adhesives are inexpensive, reducing the cost of leadframe 1. Can be reduced.
  • the semiconductor chip 2 and the plurality of wires 4 are resin-sealed using a sealing resin to form a sealing portion 3.
  • each of the plurality of outer leads 1c is cut and separated from the lead frame 1, and the outer leads 1c are bent to complete the assembly of the QFP 6.
  • FIG. 15 shows the minimum chip mounting area 17 and the maximum chip mounting area 18 in the lead frame 1 shown in FIG. 13. Further, FIG. 16 shows the mounting of the smallest semiconductor chip 2.
  • FIG. 17 shows a structure in which the largest semiconductor chip 2 is mounted and wire bonding is performed.
  • the lead frame 1 used in the first embodiment can mount the semiconductor chips 2 of various sizes, and can enhance the versatility of the lead frame 1.
  • the tape member 5 since the tape member 5 is disposed above the inner lead 1b, as shown in the QFP 6 in FIG. 6, the tape member 5 must be protruded from the tape member 5 and a semiconductor chip 2 larger than the tape member 5 must be mounted. And the versatility of the lead frame 1 can be further improved.
  • FIGS. 18 and 19 show a frame body 1a of a modified example, in which the number of inner leads 1b connected by the second connecting portion 1e is increased to eight.
  • the number of inner leads 1b connected by the second connecting portion 1e is increased to eight.
  • the four inner leads 1b corner leads lg
  • the eight inner leads 1b are connected by the second connecting portion 1e.
  • the first connecting portion Id is arranged near the center between the corners. Therefore, the structure is divided on both sides, and a total of eight first connecting portions d are formed.
  • the wire connection surface 1f side of the inner lead 1b is coated with silver plating 7 as in FIG.
  • FIGS. 20 and 21 show a state in which the tape member 5 is attached.
  • FIG. 22 shows a state in which the first connecting portion 1d is cut to form eight first through holes 5e
  • FIG. 23 is a rear view thereof.
  • FIG. 24 shows a state in which the second connecting portion 1 e is cut to form one second through hole 5 f to assemble the lead frame 1
  • FIG. 25 is a rear view thereof. .
  • the first connecting portion 1d and the second connecting portion 1e shown in FIG. 21 may be cut at the same time, or one of them may be cut first. You may cut and then cut the other.
  • FIGS. 26 to 28 show the chip mountable range and the wire bonding state thereof.
  • Figure 26 shows the minimum chip mounting area 17 and the maximum chip mounting area 18 of the lead frame 1 shown in Figure 24, and Figure 27 shows the mounting of the smallest semiconductor chip 2.
  • FIG. 28 shows a structure in which the largest semiconductor chip 2 is mounted and wire bonding is performed.
  • a total of eight inner leads 1 b including four corner leads 1 g extend to near the center of the tape member 5, so that the rigidity of the tape member 5 can be further increased.
  • FIG. 29 shows a frame body 1 a for forming the lead frame 1 of the modified example shown in FIG. 31, and includes a plurality of inner leads 1 b and a plurality of arter leads 1 formed integrally therewith. c, a first connecting portion 1 d for integrally connecting the tips of the plurality of inner leads 1 b to each other, and a package adjacent to the plurality of inner leads 1 b group connected by the first connecting portion 1 d.
  • the inner lead 1b (corner lead lg) arranged at the corner is connected to the first connecting part 1d, and the inner lead 1b (corner lead lg) is arranged inside the first connecting part 1d.
  • a number of second connecting portions 1e is arranged.
  • the corner lead 1g force provided at the four corners and the corner lead lg are not connected, but are connected via the adjacent first connection 1d and second connection 1e, respectively.
  • the second connecting portion 1e is arranged so as to extend in a U-shape closer to the inner center than the first connecting portion 1d.
  • the first connecting portion 1d is cut along the tips of the plurality of inner leads 1b to remove the first connecting portion 1d from the frame body 1a.
  • the four first through holes 5e shown in FIG. 1 are formed, and the lead frame 1 is manufactured. That is, by cutting off the four first connecting portions 1 d in the frame body 1 a shown in FIG. 30, each of the plurality of inner leads 1 b including the It will be separated as shown.
  • the lead frame 1 of the tape member 5 (each inner lead 1 b is The semiconductor chip 2 is mounted on the side opposite to the surface on which it is arranged), and wire bonding and cutting of the resin-encapsulated outer lead 1c are performed. Assemble the semiconductor device.
  • the lead frame 1 of the modified example shown in FIG. 31 can increase the strength of the tape hanging portion 5 g, but the extension amount of the second connecting portion 1 e near the inner center is relatively small. Since it is small, it is effective when a high-strength tape member 5 made of glass epoxy resin or the like is used.
  • FIG. 32 shows the punching direction when the first connecting portion 1 d and the second connecting portion 1 e are punched in the manufacture of the lead frame 1, and the tips of the plurality of inner leads lb are shown.
  • a frame body 1a integrally formed by the first connecting portion 1d is prepared, a tape member 5 is attached to the frame body 1a, the frame body 1a is arranged on the die 13 and then, The first connecting portion 1d is punched out from the surface on the chip mounting side along the tips of the plurality of inner leads 1b by using a punching punch 12 and cut, and the first connecting portion 1d is cut from the frame body 1a to the first Remove the connection 1d.
  • the cutting burrs 14 can be made to protrude from the frame body 1a or the surface opposite to the chip mounting side of the tape member 5, and the tape member 5 and the semiconductor chip can be bonded during die bonding. It is possible to prevent adverse effects such as cutting burrs 14 entering between the two.
  • the punching it is preferable to coin the joint between the inner lead 1b and the tape member 5 using a block 15 or the like as shown in FIG. 33, whereby the cut formed by the cutting is cut.
  • the burrs 14 can be crushed to flatten the cut portion.
  • FIG. 34 shows that the tape member 5 is pasted to the frame body 1 a by using the tape member 5 on which the thermoplastic adhesive layer 5 a is formed in advance, and the inner lead 1 b and the tape member 5 are attached. The bonding of the semiconductor chip 2 and the tape member 5 is performed via a thermoplastic adhesive layer 5a. QFP 6 assembled using such a lead frame 1 is shown in a modification of FIG.
  • thermoplastic adhesive layer 5a By forming the thermoplastic adhesive layer 5a on the tape member 5 in advance, a die bonding material is not required, so that the cost can be reduced and the die bonding process can be simplified.
  • the base material of the tape member 5 is made of, for example, a polyimide resin having high heat resistance.
  • a lead frame 1 in which a thermoplastic adhesive layer 5a is formed in advance on a tape member 5 as shown in FIG. 34, a plurality of inner leads 1b are formed. It is preferable that the tip is fixed by a dedicated jig or the like to perform die bonding. This is to prevent problems such as the thermoplastic adhesive being softened by heat during die bonding and the movement of each inner lead 1b to change the lead position.
  • each inner lead 1b since the vicinity of the tip of each inner lead 1b does not need to be heated, it is possible to prevent the occurrence of troubles such as movement of each inner lead 1b and change of the lead position.
  • the lead frame 1 may be manufactured using the frame body 1a in which the entire surface is previously covered with the palladium plating 9 (see FIG. 5), and the QFP 6 may be assembled using the lead frame 1.
  • palladium has a higher adhesive strength to the inner lead fixing adhesive compared to copper, etc.
  • the tape member 5 and the inner lead 1b are not easily peeled off at the time of punching with the punch 12 shown below.
  • silver plating 7 and exterior plating are not required.
  • palladium has a higher melting point than copper, etc. Can be. This makes it possible to implement Pb-free mounting.
  • the semiconductor device of the second embodiment shown in FIGS. 35, 36, and 37 has a multi-pin structure in which the semiconductor chip 2 is mounted on the tape member 5, similarly to the QFP 6 of the first embodiment.
  • the QFP 16 is different from the QFP 6 of the first embodiment in that the semiconductor chip 2 is mounted on the same surface as the joining surface 5c of the tape member 5 with the inner lead 1b. That is. That is, the tape member 5 is attached to the lower side of the inner lead 1b, and the semiconductor chip 2 is mounted on the tape member 5.
  • bar lead that is a common lead (one bus bar lead) for strengthening (stabilizing) the power supply and ground.
  • the QFP 16 of the second embodiment has a multi-pin structure and is effective for strengthening the power supply and the ground.
  • the power supply and the ground exposed from the sealing portion 3 as external terminals are provided.
  • the power supply and ground are strengthened (stabilized) without increasing the number of pins.
  • the QFP 16 shown in FIG. 35 is composed of a first par lead 1 h, which is a ring-shaped common lead arranged inside the inner lead 1 b group, and a first par lead 1 h. h and connected at four corners, and a first through hole 5e formed between the first bar lead 1h and the tip of each inner lead 1b.
  • the semiconductor chip 2 having the smallest size corresponding to the smallest mountable size is mounted on the tape member 5.
  • connection by the wire 4 is performed between each pad 2a of the semiconductor chip 2 and the corresponding inner lead 1b, and furthermore, the ground / This is also performed between the power supply pad 2a and the first par lead 1h.
  • FIG. 36 shows a structure in which the largest semiconductor chip 2 corresponding to the largest mountable size is mounted on the QFP 16 shown in FIG. 35.
  • connection by the wire 4 is performed between each pad 2 a of the semiconductor chip 2 and the corresponding inner lead 1 b, and the ground or the ground of the semiconductor chip 2 is provided. This is also performed between the power supply pad 2a and the first bar lead 1h, and also between the first bar lead 1h and the inner lead 1b.
  • the ground or power pad 2a of the semiconductor chip 2 is connected to the common ground or power terminal via the first bar lead 1h which is the common lead, and the first bar lead 1h has four Connected to an external mounting board or the like via a corner lead 1 g.
  • a frame body 1a as shown in FIG. 38 is prepared.
  • the frame body 1a includes a plurality of inner leads 1b arranged substantially corresponding to the rows of pads 2a of the semiconductor chip 2 to be mounted, and a plurality of data leads 1c integrally formed therewith.
  • a connecting portion 1 j for integrally connecting the tips of the plurality of inner leads 1 b to each other, and the other four corners arranged at the corners adjacent to the plurality of inner leads connected by the connecting portion 1 j.
  • the lead 1 g is integrally connected to each other, and has a ring-shaped first bar lead 1 h disposed inside the connecting portion 1 j.
  • a connecting portion 1 j connecting the tips of the plurality of inner leads 1 b corresponding to one side of the semiconductor chip 2, and an inner side of the connecting portion 1 j.
  • a ring-shaped first bar lead 1h connecting the corner leads 1g, which are four inner leads 1b arranged at the corners.
  • the frame body la the area from the tip to the point where the wire connection is made on the wire connection surface 1f of each inner lead 1b including the four corner leads 1g is provided with silver plating. Is coated. At this time, the connecting part 1 j and the first pearl 1 h are also covered with silver plating 7.
  • the back surface 1 k of the frame body 1 a is not covered with the silver plating 7 as shown in FIG. 38.
  • Fig. 41 shows the structure of the frame 1a viewed from the back 1k side after the tape member shell divination.
  • connecting portion 1j is cut along the tips of the plurality of inner leads 1b to remove the connecting portion 1j from the frame body 1a, and the four first through holes 5 as shown in FIG. form e.
  • the lead frame 1 as shown in FIGS. 42 and 43 is manufactured.
  • the first par lead 1h which is a common lead
  • the first through holes 5e so that the chip mounting area of the tape member 5 is provided.
  • the rigidity of the bar lead, which is a common lead can be improved because the rigidity of the bar lead, which is a common lead, can be increased because the corner leads 1 g arranged at the four corners are integrally connected by the ring-shaped first bar lead 1 h. .
  • die bonding for mounting the semiconductor chip 2 on the same surface as the joining surface 5c of the tape member 5 with the inner lead 1b is performed.
  • the semiconductor chip 2 is fixed by a silver paste 8.
  • wire bonding for connecting the pads 2 a of the semiconductor chip 2 and the corresponding inner leads 1 b with the wires 4 is performed.
  • the wire 4 is connected to the silver plating 7 forming portion of the wire connecting surface 1f of the inner lead 1b. I do.
  • the semiconductor chip 2 and the plurality of wires 4 are resin-sealed using a sealing resin to form a sealing portion 3.
  • each of the plurality of outer leads 1c is cut and separated from the lead frame 1, and the outer leads 1c are bent and formed to complete the assembly of the QFP16.
  • FIG. 44 shows the minimum chip mounting area 17 and the maximum chip mounting area 18 in the lead frame 1 shown in FIG. 42
  • FIG. 45 shows the mounting of the smallest semiconductor chip 2
  • FIG. 46 shows a structure in which the largest semiconductor chip 2 is mounted and wire bonding is performed.
  • the semiconductor chips 2 of various sizes can be mounted, and the versatility of the lead frame 1 can be improved.
  • the lead frame 1 shown in FIG. 42 four corner leads 1 g are integrally connected to the ring-shaped first par lead 1 h, so that the first par lead 1 h is connected to one common power supply or one It will be used as a common ground.
  • the power supply and the ground can be strengthened without increasing the number of power supply ground terminals exposed from the sealing portion 3 as external terminals.
  • a common lead that is a power supply or ground bus line 50 is connected to each side of a square semiconductor chip.
  • a space for eight inner leads is required. It becomes an impediment factor for the purpose of reducing or shortening the wire length.
  • the rigidity of the entire tape member 5 can be increased.
  • the QFP 16 of the second embodiment is very effective for a multi-pin package.
  • the lead frame 1 of the modified example shown in FIG. 47 has a reduced number of pins of the lead frame 1 shown in FIG. 42, and the other structure is the same as that of FIG.
  • the lead frame 1 of the modified example shown in FIG. 48 is a case where a second bar lead 1i serving as a common lead is provided outside the first bar lead 1h.
  • a semiconductor device is manufactured by using a frame body 1a having a second par lead 1i having both ends connected to an inner lead 1b between a connecting portion 1j and a first bar lead 1h shown in FIG. After attaching the tape member 5 and cutting and removing the connecting portion 1j, the connecting portion 1j was connected to both ends of the second bar lead 1i of the plurality of inner leads 1b arranged in one row.
  • the connecting portion 1 j is cut so that the connection between the inner lead 1 b and the second bar lead 1 i remains, and the connection between the plurality of inner leads 1 b and the connecting portion 1 j disposed inside the inner lead 1 b is lost.
  • the lead frame 1 is manufactured by removing the connecting portion 1j from 1a to form four first through holes 5e.
  • the connecting portion 1j is left on the tape member 5, and after the tape member 5 and the frame body 1a are pasted, the connecting portion 1j is cut. Instead, the ends of the plurality of inner leads 1b connected to the connecting portion 1j are cut along the connecting portion 1j such that the connecting portion 1j remains on the tape member 5.
  • FIGS. 51 and 52 show the correspondence between the connection of the pad 2 a on the chip and the connection of the inner lead 1 b when the lead frame 1 of another modification of the second embodiment is used.
  • This shows an example of the lead usage status.
  • the pad number (primary side) is S (1) ⁇ '
  • the lead number (secondary side) is 1 ⁇ ⁇ ⁇ 1 0 is 0.
  • the leads with the meshing numbers are used as power or ground.
  • FIG. 55 is a diagram related to a modified example of the case, and the structure shown in FIG. 55 is a partially enlarged plan view of the modified example shown in FIG.
  • the bonding positions of the wires 4 on the inner leads and on the semiconductor chip are arranged in a staggered manner, and the loop height of the outer wire 4 is made higher than the loop height of the inner wire 4 so that the wire
  • the inventor of the present invention discloses a technique for preventing a defect due to contact between wires or contact between a wire 4 and a jig for wire bonding by securing a space between wires and a position between positions where the wires 4 are bonded.
  • the length of the wires 4 forming the outer loop is longer than in the case where the bonding positions of the wires 4 are arranged in a straight line. Phenomenon occurs.
  • the wire 4 having a long length and a loop shape is liable to be deformed during the resin sealing step in the transfer molding method, and it is difficult to prevent a failure due to contact between the wires.
  • the above invention is not limited to such a case, and one of a portion for bonding the wire 4 on the inner lead 1b and a portion for bonding the wire 4 on the semiconductor chip 2 is described. Even in the case where only the wires are arranged in a staggered manner, the effect of reducing the wire loop length can be achieved by fixing the tip of the inner lead 1 b on the tape substrate 5 and making the tip of the inner lead 1 b finer. It can be applied even when it is obtained.
  • the QFPs 6 and 16 have been described as semiconductor devices. However, if the semiconductor device can be assembled using a lead frame, a modification of FIG. A QFN (Quad Flat Non-leaded Package) 10 as shown in the example may be used.
  • QFN Quad Flat Non-leaded Package
  • the QFN 10 is a small semiconductor package in which a part of the inner lead 1 b embedded in the sealing portion 3 is exposed as a connected portion 1 m on the back surface 3 a of the sealing portion 3. It has a structure that connects the connection part lm to the solder 11.
  • the method of manufacturing the semiconductor device according to the first or second embodiment can be applied to such a small QFN 10.
  • Embodiments 3 to 8 will be described.
  • the present invention is applied to a Quad FlatPackage (QFP) in which gull-wing-shaped leads protrude from four side surfaces of the package.
  • QFP Quad FlatPackage
  • the package shape is fixed and the number of pins can be increased by reducing the lead pitch.
  • the present invention is also applicable to Quad Flat No n—Leaded Package (QFN) in which the structure inside the resin-sealed package is almost the same as QFP, but the leads do not protrude from the side of the package. It is.
  • QFN Quad Flat No n—Leaded Package
  • the description is omitted in the embodiment since it is the same as QFP, the present invention is also applicable to a QuadFPlatKapcegewithHeatsink (HQFP) in which a heat sink is attached to the QFP.
  • HQFP QuadFPlatKapcegewithHeatsink
  • the semiconductor device according to the third embodiment shown in FIGS. 56 to 58 has a semiconductor chip 22, a lead 21a (an inner lead 21b, a lead 21a, a base 25 (mainly using an insulating tape member or a heat spreader base)).
  • Autalead 21 c) goldtalead 21 c
  • busbar 2 Id A type of QFP 26 that can be referred to as a par lead or simply a lead.
  • the pass bar 21d includes ones for the digital power supplies Vd dDl, Vd dD2, V ss D, and the analog power supplies Vd dA1, Vd dA2, and Vs sA.
  • the wire 24 (usually a gold wire) connecting the pad 22a and the lead 21a is short because the step between the semiconductor chip 22 and the lead 21a is small, and the contact is poor at the time of bonding. Also, the flow of the wire 24 during resin sealing hardly occurs.
  • the base material 25 is bonded to the semiconductor chip 22, the lead 21a, and the bus bar 21d via an adhesive layer 25a formed on the upper surface.
  • the adhesive layer 25a is made of, for example, an acrylic adhesive.
  • the plurality of leads 21a and the busbars 21d are originally bonded to the base material 25 in a state of being integrated as a lead frame, and then punched together with the base material 25 at the portion where the cutout portions 21f are connected. Cut off.
  • the bus bar cut part 21g integrated with the cut part 21f cuts the bus par 21d near the boundary between the digital circuit part 22c and the analog circuit part 22e to make it electrically insulated. . Since the cut part 21f and the bus bar cut part 21g are integrated, they can be punched at once.
  • the bus bar cut portion 21h is based on the connected portion to cut the inner bus bar 21d (Vd dDl, Vd dD 2) integrated with the outer bus bar 2Id (V ss D). It is stamped out with the material 25.
  • a plurality of leads 21 a have an analog circuit input 2 k and an analog circuit output. 2 Includes 1, digital circuit input 2 i and digital circuit output 2 j. There are also leads 21a that are connected to the power supplies (Vd dD1, Vd dD2, VssD, VddAl, VddA2, VssA).
  • the semiconductor chip 22 includes a digital input / output circuit section 22b operated by a digital power supply (V dd D1, V ss D) and a digital circuit section 22c operated by a digital power supply (V dd D2, V ss D).
  • Memory 22h typically SRAM: Static Random Access Memory), non-volatile ROM (Read Only Memory), etc.
  • Power supply Vd dAl, V ss A
  • analog input / output circuit 22 d analog power supply (Vd dA2, V ss A) operated analog circuit 22 e, and pad 22 a .
  • circuits are not particularly limited, but are typically composed of N-type MOS (Metal Oxide Semiconduc) transistors and P-type MOS transistors formed on silicon chips using integrated circuit technology.
  • MOS Metal Oxide Semiconduc
  • the present invention is not limited to this, and may be formed by a bipolar transistor process or a Bi-CMOS process.
  • the digital input / output circuit section 22b is connected to a pad 22a for supplying VddD1 and VssD via wiring (not shown).
  • the digital circuit section 22 c is connected to the pad 22 a that supplies V dd D 2 and V ss D
  • the analog input / output circuit section 22 d is connected to V dd A 1 and V ss A
  • the analog circuit section 22 e is connected to V dd A 2 And V ss A for supplying the pad 22a.
  • the outermost bus bar 2 Id (V ss D, V ss A) has a lead portion 21 e (four corners in FIG. 56) having a similar shape to the lead 21 a, and through this lead portion 21 e. Power is supplied.
  • the inner bus bar 2 Id (Vd dD1, Vdd d2, VddAl, VddA2) is connected to the power supply lead 2la by wire bonding. As shown by the wires 24 near the four corners in FIG. 56, in this case, one lead 21a and the bus bar 21d are connected by two wires 24 in order to lower the impedance.
  • connection position between the power supply lead 21a and the pass bar 21d is to be rotated by 90 or 180 degrees, even if the package is rotated and mounted, the power supply Since there is no danger of inverting and GND, device destruction can be prevented.
  • the connection position between the power supply lead 21a and the bus bar 21d is arranged at the end of each side, but is not limited to the end.
  • the leads 21a, the bus pads 21d, and the semiconductor chips 22 having the silver plating 27 on the upper surface are adhered to the upper surface of the base material 25 by the adhesive layer 25a.
  • a silver paste 28 is applied to the lower surface of the semiconductor chip 22.
  • Each bus par 21d and the inner lead 21b are arranged separately and insulated. After the inner lead 21b and the base material 25 are bonded, the inner lead 21b and the base material 25 are punched by the cut portion 21f.
  • the pad 22a, the inner lead 21b and the bus bar 21d are connected by a wire 24 such as a gold wire by wire bonding. Further, all parts except the outer leads 21 c are sealed with the resin 23.
  • the analog power supply and the digital power supply are separated and insulated by the bus bar cut section 21 g.
  • FIG. 59 is a circuit diagram of the digital / analog mixed circuit of FIG.
  • the digital circuit is divided into two power supplies and the analog circuit is divided into two power supplies.
  • the digital first circuit unit DC1 and the digital second circuit unit DC2 are circuit units in the digital circuit unit 22c in FIG.
  • the IODC which is the digital input / output circuit section 22b, receives the digital signal InD from the outside, converts the level, and sends it to the internal circuit DC2.
  • the signal amplitude of the IODC is typically between VssD and VddLl, and the signal amplitude of DC2 is smaller and between VssD and VddL2.
  • the signal from the internal circuit DC2 is level-converted by IODC and output to the outside.
  • DC 1 exchanges digital signals with AC and DC 2 which are analog circuit sections 22 e.
  • the DC 2 exchanges digital signals with the DC 1 and the IODC (digital input / output circuit unit 22b).
  • DC 1 and DC 2 are circuit units in the digital circuit unit 22c of FIG.
  • the analog circuit 22 e typically includes an AZD converter that converts an external analog signal InA into a digital signal and sends it to DC 1, and an analog signal that converts the digital signal from DC 1 to an analog signal.
  • the A / D converter has an AZD converter analog section ADA to which an external analog signal InA is input, and an AZD converter digital section ADD that receives a signal from the ADA and outputs a signal to DC 1.
  • the D / A converter consists of a D / A converter digital section DAD to which the signal from DC 1 is input, and a D / A converter analog section DA A which receives the signal from the DAD and outputs an external hair signal Out A. Including.
  • VddD D2 of the digital circuit section 22c and the internal power supply VddA2 of the analog circuit section 22e are separated, the same potential is usually supplied.
  • Digital times The external power supply Vd dDl of the circuit section 22c and the external power supply VddAl of the analog circuit section 22e need only satisfy Vd dDl> Vd dD2, VddA1> VddA2.
  • the GND side power supply VssD of the digital circuit section 22c and the GND side power supply VssA of the analog circuit section 22e are also separated but supplied with the same potential.
  • an example is shown in which the GND side is separated into digital VssD and analog VssA, but they may be common.
  • Vd dAl and Vd dDl, and VssA and VssD are separated in a package sealed with the resin 23 .
  • VddAl and VddD1 are connected to an external power supply V1 (high potential side)
  • VssA and VssD are connected to a power supply V2 (low potential side).
  • FIG. 60 is a layout diagram in the case where the present invention is applied to the QFN 30 of a type in which the outer leads 21c do not protrude on the chip surface.
  • FIG. 61 is a sectional view taken along line AA of FIG. The structure is almost the same as that of QF P26, except that the lead 21a does not protrude from the side of the package. The tip of the lead 21a protrudes from the back surface of the package (the back surface in the plan view of FIG. 60), and the solder 29 is attached.
  • a power supply pass bar 21 d is provided between the inner lead 21 b and the semiconductor chip 22.
  • the number of pads 22a can be greatly increased. This is because the wire bonding to the bus bar 21d can be connected irrespective of the pitch of the inner leads 21b. This is because it is possible to increase the number of people.
  • the power supply pad 22a By connecting the power supply pad 22a to the bus par 21d, the power supply lead 21a is greatly reduced. As a result, the number of leads 21 a that can be used for signals is increased, and the number of pads 22 a for signals is also increased.
  • the pass bar 21d is separated according to the circuit arrangement in the semiconductor chip 22.
  • a separate power supply can be supplied for each circuit unit.
  • the circuit layout has become closer due to the miniaturization of LSIs (Large Scale Integrated circuits), and noise countermeasures have become an important issue.
  • the digital circuit section 22 It is important to separate the power supply between the digital circuit 22c and the analog circuit 22e so that the noise generated by the analog circuit 22e and the noise generated by the analog circuit 22e do not affect each other. is there.
  • the power supply wiring that supplies power to the circuit section (for example, VL that is the power supply wiring 22 g that supplies V dd D 2 to DC and the memory 22 h) is connected to the circuit section on the semiconductor chip 22. Even if it does not rotate along the outer circumference, a sufficient current supply capability can be obtained by connecting to the low impedance bus par 21d. Conventionally, the impedance was lowered by circling the power supply wiring VL along the outer periphery of the circuit section.As shown in Fig. 56, the signal wiring up to now has been replaced by the power supply wiring on the ring.
  • the lower or upper layer of the layer was crossed and wired in a different layer from the power wiring layer, multiple types of wiring can be separated in the same wiring layer by separating and arranging the power wiring VL without going around And the number of wiring layers can be reduced. It is also possible to lay out the power supply wiring V L and the signal wiring 22 f as SL on the same wiring layer.
  • the power supply wiring is circulated and the power supply layer is formed in another layer, so that the degree of freedom of the signal wiring 22 f can be increased.
  • the wide bus bar 21 d can be replaced with the peripheral wiring, so that the power supply wiring area on the semiconductor chip 22 can be reduced.
  • the wiring becomes relatively thin, so that the present invention is particularly effective.
  • the type in which the four corners of the lead 21a are integrated with the pass bar 21d (the type in which power supply pins are arranged at the four corners as a package) is originally a semiconductor chip 22 with a pad arrangement.
  • the design change of the semiconductor chip 22 is small and convenient.
  • the arrangement of pad 22a is such that power supply pads V ss, V dd 1 (V dd D 1, V dd A 1), V dd 2 (V dd D2, V dd A 2) and signal pad IO are Vss, I0, I0, IO, Vddl, I0, I0, IO, Vdd2, I0, IO, IO, Vss
  • V ss power supply pads
  • FIG. 62 is a modified example of the layout diagram in which the pass bar 21d is separated by the digital circuit section 22c and the analog circuit section 22e in FIG. Even if the present invention is applied to the semiconductor chip 22 having a circuit arrangement different from that shown in FIG. 56, an appropriate arrangement can be obtained only by changing the position at which the bus bar 21d is separated by the cut portion 21f.
  • the double wires 24 for the Vdd1 and VddAl power sources and the double wire 24 for the (1 (102 ddA2) power source are arranged adjacent to each other. In this way, wire bonding is performed at separate positions, and power is supplied from remote positions, thereby dispersing the current consumption in each circuit and further reducing the resistance. Shows the case of double, but more than that is fine.
  • FIG. 63 is a modification of FIG. FIG. 2 is a layout diagram in which an analog circuit is separated into one power supply system (VddA, VssA), and a digital circuit is separated into two power supply systems (VddLl, VssDl system and VddL2, VssD2 system).
  • VddA, VssA power supply system
  • VddLl, VssDl system and VddL2, VssD2 system VddL2, VssD2 system.
  • the outermost bus bar 21d is separated into V ss D 1 and V ss D 2 and used for digital.
  • the bus bar cut part 21 g integrated with the cut part 21 f is electrically separated from the bus par 21 d by punching the corner of the outermost bus bar 21 d together with the base material 25. are doing.
  • the bus bar cut portion 21h in Fig. 63 cuts the inner pass bar 21d integrated with the outer pass bar 21d (separates Vd dDl and Vd dD2, Vd dAl and Vd dA2).
  • the pass bar 21d is cut near the boundary between the digital circuit section 22c and the analog circuit section 22e (separating Vd dDl and Vd d Al, Vd dD 2 and Vd d A2).
  • FIG. 63 shows an example in which the outermost busbar 21d is separated by the cutout portion 21f and the integrated busbar cut portion 21g.
  • the digital input / output circuit portion (IODC) 22b and the digital circuit portion (DC ) If the GND side is common in 22c, it is not necessary to separate them.
  • the outermost pass bar 21d is used in a ring shape.
  • FIG. 64 is a layout diagram in which the ring-shaped bus par 21 d of FIG. 56 is used for digital without making a cut.
  • IODC digital input / output circuit
  • DC digital circuit
  • IOAC analog input / output circuit
  • AC analog circuit
  • the present invention when the present invention is applied, basically, only the power supply pad may be connected to the bus bar 21d without changing the conventional circuit configuration and the arrangement in the chip. Needless to say, this can be achieved by appropriately selecting the arrangement of the bus bars 21d according to the circuit arrangement configuration.
  • FIG. 65 is a diagram in which the digital circuit is divided into two power supply circuit sections and laid out
  • FIG. 66 is a circuit diagram of the digital circuit in FIG.
  • the power supply separation as in the fourth embodiment is performed, for example, when DC 1 and DC 2 are operating at different internal voltages (the internal voltage of D 1 ⁇ the internal voltage of D 2). It is effective to protect.
  • D 1 internal voltage 1.5 V
  • D 2 internal voltage 3.3 V This is the case.
  • the number of power supplies is smaller than that of FIG. 56, FIG. 62 and FIG.
  • the number of busbars -21d may be increased, or a triple passbar 21d may be used.
  • bus bar 21d Although various forms and arrangement methods of the bus bar 21d have been shown from FIG. 56 to FIG. 66, various modifications are conceivable depending on the circuit layout method without being limited to the form and method shown in the drawings.
  • the ring-shaped bus bar 21d does not necessarily have to be arranged in a square shape along the sides of the chip semiconductor chip 22, and may be arranged in an octagon surrounding the semiconductor chip 22.
  • the pads 22a can be arranged up to the corners of the semiconductor chip 22.
  • the connection between the outer bus bar 21 d and the inner bus bar 21 d is separated.
  • the bus bar cut section 21 g or the bus bar power section 21 h is not limited to the corner of the bus bar 21 d. good.
  • the number of bus bars 21d may be increased or decreased according to the number of power supplies. In the embodiment, the example in which the bus bar 21d is double or triple (three to six) is shown, but the present invention is not limited to this. Since at least one bus bar 21d is effective, for example, one bus bar may be used.
  • the number and shape of the plurality of leads 21a shown in the figure are not limited to these, and various types can be considered. Further, the shape and size of the semiconductor chip 22 are not limited to the example shown in the present embodiment, and can be realized using various chips.
  • FIG. 67 shows that the pads 22a of the semiconductor device of FIG. 56 are arranged in a zigzag pattern.
  • FIG. 4 is a diagram showing wire bonding in a staggered manner to the bus bar 21 b and the bus bar 21 d. A part of the wire bonding is shown in an enlarged view.
  • the power supply pad 22 a connected to the pass bar 21 d by the wire 24 is arranged on the first column L 1, and the signal pad 22 a connected to the inner lead 21 b is It is located on the second row L2.
  • FIG. 68 is a modification of FIG. 67
  • FIG. 69 is a cross-sectional view taken along line AA of FIG.
  • a double-type bus bar 21 d separated by four sides was used.
  • the signal pad 22 a connected to the inner lead 21 b by the wire 24 is arranged in L1 on the first row on the chip end side, and connected to the bus bar 21 d.
  • the power supply pad 22a is arranged on the second row L2 inside the chip. In this case, both the signal pad 22a and the power supply pad 22a can be prevented from having a long wire bonding distance.
  • Fig. 67 to Fig. 69 show examples of pad staggered arrangement.
  • the number of bus bars 21d may be increased or decreased according to the number of power supplies, and bus par 21d may not be placed on all sides. good.
  • the shape is not limited to the illustrated one, and various modifications can be considered.
  • the pads 22a of the entire chip need not be arranged in a zigzag pattern, but may be a part.
  • the signal pad 22a is located on the inside, but may be on the chip end side.
  • the signal pad 22a is located on the chip end side, but may be located on the inside. .
  • FIG. 70 is a diagram in which signal pads 22a (IO) and power supply pads 22a (Vdd, Vss) are alternately arranged.
  • Bus par 2 1 d for power supply between inner lead 2 1 b and semiconductor chip 22 The number of power supply pads 22a can be greatly increased by providing the power supply. As a result, the power supply pads 22a, which are conventionally arranged every few pads, can be arranged every other pad, and the power supply can be strengthened. Furthermore, crosstalk noise between signals can be removed. ⁇ Also, it is sufficient to fix the NC (non-connect) pins that are left over by the power supply bus to the appropriate power supply on the lead side, thereby increasing the distance between signals, reducing interference noise, or when operating the input / output buffer. Needless to say, this is effective in reducing power supply noise.
  • FIGS. 67 to 69 show the case where the pads 22a are arranged in a staggered manner and the wire bonding positions of the bus bars 21d and the inner leads 21b are also in a staggered manner, as shown in FIG. 70. Wire bonding may be staggered only on the b side.
  • FIG. 71 and FIG. 72 are layout diagrams of a circuit in which the internal step-down circuit can be selected or non-selectable by wire bonding.
  • the method of wire bonding differs between the case where the internal step-down circuit 22i shown in FIG. 71 is used and the case where the internal step-down circuit 22i shown in FIG. 72 is not used.
  • the internal power supply wiring 22 k (Vdd 2 AL) connected to the circuit section A is separated from the internal power supply wiring 22 j (Vdd 2 BL) connected to the circuit section B.
  • the external power supply Vddl is stepped down to Vdd2A using the internal step-down circuit 22i and supplied to the circuit section A.
  • a lead 24 a for supplying the external power supply V ddl is connected to a bus bar 21 d for supplying Vd dl via a wire 24, and a pad A 22 p connected to the bus bar 21 d for supplying V dd 1 and the internal step-down circuit 22 i Is connected.
  • the package KB 22 q connected to the internal step-down circuit 22 i via the internal power supply wiring 22 k (Vd d 2 AL) is used to supply Vdd 2 A for supplying the internal power Vdd 2 A to the circuit section A. Bonded to busbar 21d.
  • the internal power is supplied to the circuit unit A from the pass bar 21 d for supplying Vdd 2 A without using the internal step-down circuit 22 i.
  • the bus bar 21 d for supplying Vdd 2 A and the pad B 22 q are connected in the same manner as in FIG. Unlike Fig. 71, the internal power
  • the lead 21a to which the source Vdd2A is supplied and the pass bar 21d for supplying Vdd2A are connected.
  • the pad A22p is not wire-bonded, but may be connected to a bus bar 21d for supplying Vdd2A power.
  • FIG. 73 is a circuit diagram of the selectable internal step-down circuit 22i of FIGS. 71 and 72. Although the internal step-down circuit 22i in FIGS. 71 and 72 is shown in a schematic diagram, a specific example is shown here. P 1 and P 2 indicate P-type MOS transistors, and N 1 indicates an N-type MOS transistor.
  • the pad A 22p is bonded to the high-potential side H (Vdd1).
  • Vdd1 the high-potential side H
  • P1 is turned off
  • N1 is turned on
  • the comparison circuit 22r operates between Vddl and Vss.
  • P2 reduces Vdd1 to VddD2 and supplies it to the digital circuit section 22c (see FIG. 56) which is an internal circuit.
  • FIGS. 71 to 73 the internal step-down circuit 22i connected to the circuit A has been described as an example, but the present invention can be applied to other internal circuits in a similar manner.
  • FIG. 7 is a layout diagram in a case where the pad 22a at the end and the bus bar 21d are wire-bonded in two steps.
  • a lead wire from the memory (ME) 22 is connected to a bus bar 21 d for supplying Vdd2.
  • the pad 22a provided in the analog circuit section (AC) 22e is directly wire-bonded to the bus bar 21d for supplying Vd dA2.
  • the pad 22a provided in the digital circuit (DC) 22c is used to supply V dd D 2
  • the wire is bonded to the pass pad 21 d for supplying V dd D 2 via the pad 22 a of the pad.
  • the connection method as described above can reduce the impedance since the diameter of the wire 24 and the bus bar 21 d are larger in area than the wiring width in the chip, and have the effect of reducing the power supply drop of the internal circuit. . This is effective in addition to the power ring that normally circulates around the circuit, especially when there is a problem of power drop in the internal circuit.
  • the pass bar 21 d is effective for power supply, but the pad 22 a of the semiconductor chip 22 is fixed at a predetermined level on the manufacturing side. It is needless to say that this bus par 21d can be used as a level fixing terminal.
  • the plan views explaining the respective lead patterns in the semiconductor devices (QFPs) of Embodiments 9 to 20 show the connection state of the wires 24 of only some of the pads 22 a of the semiconductor chip 22. However, for the sake of explanation, the connection state of the wire 24 of the other pad 22a is omitted, but the wire 24 is actually connected to the other pad 22a (however, Wire 24 may not be connected to all pads 22a, and there may be non-contact pads 22a) o
  • the semiconductor chip 22 in which the power supply pads 22a are relatively gathered at the corners is mounted.
  • the power supply pads 22a at the corners are connected to the bus bar.
  • 21 d is connected to the wire 24, and the wire 24 is connected to the inner lead 21 b disposed near the corner.
  • the angle of entry of the wire 24 into the pad 22a of the semiconductor chip 22 can be reduced, and the pad interval near the chip corner can be reduced. As a result, the number of pads that can be arranged can be increased.
  • the pad 22a and the inner lead 21b are not directly connected by the wire 24 but are connected via the pass bar 21d.
  • the wire 24 can be shortened, and the wire flow during resin sealing can be reduced.
  • FIG. 76 shows the structure of the lead frame 1 used in the semiconductor device shown in FIG. 75.
  • the chip mounting area of the tape member 5, that is, the innermost ring-shaped bus bar 21d is shown in FIG.
  • a tab 21 i serving as a chip mounting portion is attached to the inner area.
  • the tab 2 1 i is connected to the four suspension leads 2 1 j, but the suspension lead 2 1] is separated from the innermost ring-shaped bus bar 2 1 d by the suspension lead cut section 21 k Being insulated.
  • the tabs 21 i and the suspension leads 21 j made of a metal plate such as copper are attached to the chip mounting area of the tape member 5 in this manner, the strength of the chip mounting area of the tape member 5 can be increased. Thus, the flatness of the tape member 5 can be improved, and the die bonding property can be improved.
  • the frame structure shown in FIG. 76 has a small tab structure in which the size of the tabs 21 i is smaller than the main surface of the semiconductor chip 22. Since 23 (see FIG. 56) goes around the back surface of the chip, the degree of adhesion between the resin 23 and the back surface of the chip can be improved, and the reflow crack resistance of the semiconductor device (QFP) can be improved.
  • the lead pattern of the semiconductor device shown in FIG. 77 has a quadruple pass bar 21 d arranged around the semiconductor chip 22, and the resin sealing body shown in FIG.
  • Five busbars 21 d are drawn out from almost the center in the lead arrangement direction on each of the four sides, and are connected to the outer leads 21c, respectively, and one busbar 21 is also provided at each of the four corners. d is pulled out each Is connected to the Autalead 21c. That is, the structure is such that the power supply pins are gathered and arranged mainly near the center on each side of the resin 23 of the semiconductor device.
  • the width as a group of busbars 21 d (for five busbars) can be increased, so that the lead resistance can be reduced, and the L component can be reduced. Can be improved.
  • the plurality of pass bars 2 through the outer leads 21c for the power supply and the plurality of wires 24 are provided. 1 d, and from each bus bar 2 1 d to the power supply pad 2 2 a via the wire 24, the wire connection to the power supply pad 22 a can be connected at any position can do.
  • the position of the power supply pad 22a can be arranged at a suitable position and the power supply pad 22a can be connected to the pass bar 21d at the nearest position, thereby reducing the wiring resistance. Can be achieved.
  • the frame structure shown in FIG. 78 also has a structure in which a tab 21 i made of a metal plate and a suspension lead 21 j are attached to the chip mounting area of the tape member 5.
  • the flatness and die-bonding properties can be improved by increasing the strength of the chip mounting area.
  • the four suspension leads 21j supporting the tabs 21i and the innermost busbars 21d are connected, so that the strength of the tape member 5 can be further increased. Can be. Since the tab 21i is connected to the innermost busbar 21d via the suspension lead 21j, an insulating die bond material should be used when insulating the chip back surface from the tab 21i. When electrically connecting the back surface of the chip and the tab 21i, use a conductive die bonding material.
  • the frame structure shown in FIG. 78 also has a small tab structure, the degree of adhesion between the resin 23 and the back surface of the chip can be improved, and the reflow and crack resistance of the semiconductor device (QFP) can be improved. Can be achieved.
  • the lead pattern of the semiconductor device shown in FIG. 79 is a case where four power supply pins (Vdd, Vss, Vddq, Vssq) are arranged at the four corners of the semiconductor device in the lead pattern shown in FIG. .
  • the angle of entry of the wire 24 into the pad 22a of the semiconductor chip 22 can be reduced, and the pad interval in the vicinity of the chip corner can be reduced. As a result, the number of pads that can be arranged can be increased.
  • the number of power supply pads 22a can be reduced.
  • the power supply pins are arranged at four corners, power can be supplied from the four corners, and the power supply operation margin of the circuit can be secured by balancing the amount of potential drop.
  • the lead pattern of the semiconductor device illustrated in FIG. 80 is a case where power is supplied from one corner of the semiconductor device.
  • the A circuit (point A in Fig. 80) is located near the power supply side as shown in Fig. 82, and is far from the supply side! Compare the changes in the power supply potentials of V dd and V ss with the B circuit (point B in Fig. 80) and the B circuit arranged on the opposite side (point B in Fig. 80). As the distance from the supply side increases from point to point B, Vdd decreases, Vss increases, and the width of both decreases, but the reference level (Vr ef.) Can be kept constant at the center and V ref When the is input from outside, the symmetry of the power supply can be improved in terms of reference.
  • the circuit A and the circuit B are suitable for a circuit in which a reference level is externally input and used, for example, an analog circuit or a differential amplifier circuit (a comparison circuit 22r shown in FIG. 73).
  • the power may be supplied from two or more adjacent auta leads 21c through the pass bar 21d.
  • the wire 24 may be directly connected to the inner lead 21b.
  • FIG. 81 shows the structure of the lead frame 1 used in the semiconductor device shown in FIG. 80.
  • the chip mounting area of the tape member 5, that is, the inside of the inner ring-shaped bus bar 21 d is shown.
  • a tab 21 i as a chip mounting portion is attached to the area.
  • the tab 21 i has a large tab structure having a size substantially equal to or larger than the semiconductor chip 22, and is separated from the inner ring-shaped pass bar 21 d by a suspended lead cut portion 21 k. Insulated.
  • the tab 21 i made of a metal plate such as copper is attached to the chip mounting area of the tape member 5 in this manner, the strength of the chip mounting area of the tape member 5 can be increased, and Since the area of the large tab is much larger than that of the small tab structure of 76, the strength of the tape member 5 can be further improved, and its flatness and die bonding property can be further improved.
  • the area is large, so that the heat generated from the semiconductor chip 22 can be sufficiently diffused, and the heat dissipation of the semiconductor device can be improved. .
  • a conductive adhesive such as an Ag paste or a bonding agent containing conductive particles. Also, as shown in FIG. 81, even when a conductive adhesive or an adhesive containing conductive particles is used as the adhesive for bonding the semiconductor chip 22 onto the tab 21 i, as shown in FIG.
  • the lead pattern of the semiconductor device shown in FIG. 83 is a case where power is supplied from two opposing corners of the semiconductor device.
  • the potential at point C at the intermediate position has a lower V dd and a higher V ss, so it is compared to the structure where power is supplied from one corner as shown in Figure 80.
  • the power supply drop amount can be reduced.
  • FIG. 84 shows the structure of the lead frame 1 used in the semiconductor device shown in FIG. 83.
  • the tab 21 i made of a metal plate such as copper has almost the same structure as the semiconductor chip 22. Large tab structure of the size of or larger.
  • the tap 21i is connected by an inner ring-shaped bus bar 21d and four suspension leads 21j.
  • the strength of the tape member 5 can be further increased, and the flatness and the die The bonding property can be further improved.
  • the heat generated from the semiconductor chip 22 can be sufficiently diffused, and the heat dissipation of the semiconductor device can be improved.
  • a conductive adhesive such as an Ag paste or a bonding agent containing conductive particles.
  • conductive paste such as Ag paste is used.
  • the substrate potential of the semiconductor chip 22 is shared with the potential of the inner bus bar 21 d. can do.
  • the semiconductor chip 22 when the semiconductor chip 22 is mounted on the tab 21 i via an insulating adhesive, the semiconductor chip is used as an insulating film by using the adhesive as an insulating film. Since a capacitance can be formed between the substrate potential of the semiconductor chip 22 and the tab 21 1 i, the substrate potential of the semiconductor chip 22 can be further stabilized, and the substrate potential of the semiconductor chip 22 and the tab 2 1 i can be formed. Since the potential of 1 i is separated, the degree of freedom in designing the semiconductor chip 22 can be improved.
  • the common V ss power supply is taken out from the bus bar 21 d to four corners and connected to the outer leads 21 c, respectively, and the V dd power supplies are independent. It has a structure in which each corner is taken out from the bus bar 21d and connected to the outer lead 21c.
  • V dd increases from point A to point B, while V s s increases at the intermediate potential of point C, and then decreases again toward point B. .
  • the lead pattern of the semiconductor device shown in Fig. 86 is for the case where power (V dd, V ss) is supplied only from the center of one side of the semiconductor device. Potential rises, and V dd falls.
  • the reference level (Vref.) can be kept constant at the center, and the symmetry of the power supply can be improved. Therefore, it is suitable for a circuit that uses a reference level inputted from outside, for example, an analog circuit or a differential amplifier circuit (a comparison circuit 22r shown in FIG. 73).
  • the power supply side is not limited to one, and power may be supplied from two or four places, and the number of supply points may be increased to achieve low resistance.
  • the lead pattern of the semiconductor device shown in FIG. 87 is obtained by separating a bus par 21 d for an analog circuit and a bus par 21 d for a digital circuit by a bus bar cut 21 g.
  • the analog circuit pass par 21 d is separated from the digital circuit pass bar 21 d, thereby preventing the noise generated from the digital signal from being picked up by the analog signal. Power supply crosstalk can be reduced.
  • the lead pattern of the semiconductor device shown in FIG. 88 is obtained by separating the bus bar 21 d for the analog circuit and the bus par 21 d for the digital circuit by the bus bar cut portion 21 g. Also, an outer lead 21c connected to a bus par 21d for digital circuits on three sides is disposed at the center of the lead row, while one side other than the three sides is connected to a busper 21d for analog circuits. The outer lead 21c is located in the center of the lead row.
  • the power is supplied from the opposite sides.
  • a power supply lead 21 c drawn from one of the power supply bus bars 21 d at one corner is provided. One of them is arranged, and the other power supply lead 21c drawn from the power supply bus bar 21d is arranged at the opposite corner diagonally opposite to the corner, and is used for a plurality of signals.
  • power is supplied to the A circuit and the B circuit from a pair of the outer leads 21c disposed on both sides of the outer lead 21c.
  • the circuit A is a circuit arranged in a chip near the point A
  • the circuit B is a circuit arranged in a chip near the point B.
  • the power supply potential of both V dd and V ss falls from point A to point B, so that the amount of drop of both power supplies is equalized, that is, V
  • the amplitude between dd and V ss can be almost constant, and Variations in speed and the like due to a decrease in signal amplitude on the road can be reduced.
  • the driving power of the power supply can be increased, which is suitable for, for example, a logic circuit.
  • power may be supplied from the four corners, and a pair of power supplies may be used for the analog circuit, so that the influence from the logic circuit can be avoided.
  • the lead pattern of the semiconductor device illustrated in FIG. 91 has a structure in which a pair of power supplies (Vdd, Vss) are both supplied from four corners.
  • two outer leads 21c connected to the bus bar 21d of a pair of power supplies (Vdd, Vs's) are arranged adjacent to each of the four corners, and from each of the four corners. It has a structure to supply a pair of power supplies (Vdd, Vss).
  • the lead pattern of the semiconductor device shown in FIG. 92 is obtained by separating a bus bar 21 d for supplying a pair of power supplies (Vdd, Vss) into a digital system and an analog system by a pass bar cut section 21 g.
  • a plurality of outer leads 21c connected to these bus bars 21d are arranged at each of the four corners.
  • three digital corners are provided with a pair of digital leads 21c connected to an outer lead 21c, and the other corner is provided with a pair of analog type pass bars 21d.
  • An auta lead 21c is connected to the terminal.
  • the bus bar 21 surrounding the semiconductor chip 22 has been described by taking as an example the case where the bus bar 2 1 d force S is double and triple is quadruple. , As long as it includes at least a pair of bus pars 2 1 d
  • the semiconductor device of the present invention is suitable for a semiconductor package having an outer lead connected to a pass bar, and is particularly suitable for a semiconductor package in which the outer lead extends in four directions.

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Abstract

半導体チップ(22)内の回路部ごとにバスバー(21d)を分離して接続することにより、前記回路部ごとに電源を供給することができ、さらにインナリード(21b)のピッチに無関係にバスバー(21d)へ接続できる特徴を生かして、パッド(22a)のピッチをインナリード(21b)のピッチより小さくしたり、パッド(22a)を千鳥配置にするなどして、電源用のパッド(22a)を増やしたり、従来電源用に使用していたリード(21a)を信号用などに利用することができる。

Description

明 細 書
技術分野
本発明は、 バスバーまたはリング状パスパーを利用した半導体装置に関し、 特 に、 半導体チップのレイァゥトとバスパーまたはリング状パスパーとの配置に関 する。 背景技術
多層配線基板を使用した BG A (Ball Grid Array)型半導体装置については、 例えば、 特開 2002— 190488号公報ゃ特開 2002— 270723号公 報にその記載があり、 従来 100ピン以上の多ピン半導体装置として採用されて きたが、 微細加工を施した多層配線基板はコストが高く、 トータルコストパフォ 一マンスが低かった。
また、 単層の配線を有するテープ配線基板を使用した C S P (Chip Size Pack age)型半導体装置については、 例えば、 特開平 1 1— 54658号公報にその記 載があり、 従来チップサイズとほぼ同等の小型の半導体装置として採用されてき たが、 電源 ZGNDなどのための共通電極を形成することが困難な構成であるた めに、 半導体チップの電極の数に応じて外部端子が多くなるという問題があった 。 したがって、 チップ電極数の増加と、 多ピン化に伴うパッケージ外形の大型化 がトレードオフの関係にあり、 チップ電極数に対する制約が大きく、 トータルコ ストパフォーマンスが低かった。
これら従来の BGA/CS Pと比較して、 トータルコストパフォーマンスが優 れた半導体装置の構造について発明者は検討した。
また、 本出願人は、 発明した結果に基づいて第 1の観点 「複数のリードの先端 が繋がっている」 、 第 2の観点 「複数のリードとチップとの間に、 電源または G NDに接続するバーを設ける」 という観点で調査した。 その結果、 第 1の観点で は特開平 9一 252072号公報 (第 20段落、 図 8、 図 9) 、 第 2の観点では 特開平 1 1一 1 6 8 1 6 9号公報 (第 6 1段落、 図 3 ) があった。 しかしながら これらの文献では、 現在 I C (Integrated Circuit) の高機能化に伴う外部端子 の多ピン化には B G A, C S Pが適していると言われているが、 それを低コスト 高品質で多ピンに対応するという本願が課題としているところの検討がなされて いない。 また、 内部電源電圧の引き回し配線の電源ドロップ問題とパッケージの 組み合わせに関する検討もなされていない。
本発明の目的は、 コストパフォーマンスを高くする半導体装置を提供すること にあ ·ο。
また、 本発明のその他の目的は、 小型化を図る半導体装置を提供することにあ る。
また、 本発明のその他の目的は、 製品出荷までにかか'る時間 (Τ Α Τ: T u r n A r o u n d T i m e ) を短くする半導体装置を提供することにある。 また、 本発明のその他の目的は、 多ピン化を図る半導体装置を提供することに ある。
本発明の前記ならびにその他の目的と新規な特徴は、 本明細書の記述おょぴ添 付図面から明らかになるであろう。 発明の開示
本発明は、 主面、 裏面と、 前記主面上に形成された複数の電極を有する半導体 チップと、 前記半導体チップの周囲に配列された複数のインナリードと、 前記複 数のィンナリードのそれぞれに一体に形成された複数のァウタリードと、 前記複 数の電極おょぴ複数のィンナリードのそれぞれと接続する複数のボンディングヮ ィャと、 前記半導体チップ、 複数のインナリード、 複数のボンディングワイヤを 封止する樹脂封止体とを有するものであり、 前記複数のィンナリ一ドと前記複数 のボンディングワイヤが接続する部分は千鳥状に配置されており、 前記複数のィ ンナリードと前記複数のボンディングワイヤが接続する部分は、 前記樹脂封止体 の内部に封止された基板上に接着層を介して固定されている。
また、 本発明は、 第 1電位と第 2電位との間に電流経路を有するトランジスタ を含んで構成される第 1回路部と、 第 3電位と第 4電位との間に電流経路を有す るトランジスタを含んで構成される第 2回路部と、 前記第 1回路部へ前記第 1電 位を供給する第 1パッドと、 前記第 1回路部へ前記第 2電位を供給する第 2パッ ドと、 前記第 2回路部へ前記第 3電位を供給する第 3パッドと、 前記第 2回路部 へ前記第 4電位を供給する第 4パッドと、 前記第 1及び第 2回路部を含むチップ と、 複数のインナーリードとの間に配置され、 前記第 1回路部へ前記第 1電位を 供給する第 1リードとを有するものである。 図面の簡単な説明
図 1は本発明の実施の形態 1の半導体装置 (Q F P ) において最小サイズのチ ップ搭載構造の一例を示す断面図、 図 2は Q F Pにおける最大サイズのチップ搭 載構造の一例を示す断面図、 図 3〜図 6はそれぞれ本発明の実施の形態 1の変形 例の Q F Pの構造を示す断面図、 図 7は図 1に示す Q F Pの組み立てに用いられ るリードフレームのフレーム体の構造の一例を示す部分平面図、 図 8は図 7に示 すフレーム体の裏面図、 図 9は図 7に示すフレーム体にテープ部材を貼り付けて 製造されたリードフレームの構造を示す部分平面図、 図 1 0は図 9に示すリード フレームの裏面図、 図 1 1は図 9に示すリードフレームの第 1の連結部切断後の 構造を示す部分平面図、 図 1 2は図 1 1に示すリードフレームの裏面図、 図 1 3 は図 9に示すリードフレームの第 2の連結部切断後の構造を示す部分平面図、 図 1 4は図 1 3に示すリードフレームの裏面図、 図 1 5は図 1 3に示すリードフレ ームの搭載可能最小チップサイズと最大チップサイズを示す部分平面図、 図 1 6 は図 1 3に示すリードフレームに最小サイズの半導体チップを搭載した際のワイ ャボンディング後の構造の一例を示す部分平面図、 図 1 7は図 1 3に示すリード フレームに最大サイズの半導体チップを搭載した際のワイヤボンディング後の構 造の一例を示す部分平面図、 図 1 8は本発明の実施の形態 1の変形例のリ一ドフ レームのフレーム体の構造を示す部分平面図、 図 1 9は図 1 8に示すフレーム体 の裏面図、 図 2 0は図 1 8に示すフレーム体にテープ部材を貼り付けて製造され たリードフレームの構造を示す部分平面図、 図 2 1は図 2 0に示すリードフレー ムの裏面図、 図 2 2は図 2 0に示すリードフレームの第 1の連結部切断後の構造 を示す部分平面図、 図 2 3は図 2 2に示すリードフレームの裏面図、 図 2 4は図 2 0に示すリードフレームの第 2の連結部切断後の構造を示す部分平面図、 図 2 5は図 2 4に示すリードフレームの裏面図、 図 2 6は図 2 4に示すリードフレー ムの搭載可能最小チップサイズと最大チップサイズを示す部分平面図、 図 2 7は 図 2 4に示すリードフレームに最小サイズの半導体チップを搭载した際のワイヤ ボンディング後の構造の一例を示す部分平面図、 図 2 8は図 2 4に示すリ一ドフ レームに最大サイズの半導体チップを搭載した際のワイヤボンディング後の構造 の一例を示す部分平面図、 図 2 9は本発明の実施の形態 1の変形例のリードフレ ームのフレーム体の構造を示す部分平面図、 図 3 0は図 2 9に示すフレーム体に テープ部材を貼り付けて製造されたリ一ドフレームの構造を示す部分裏面図、 図 3 1は図 3 0に示すリードフレームの第 1の連結部切断後の構造を示す部分裏面 図、 図 3 2は図 1 3に示すリードフレームを製造する際のパンチを用いた打ち抜 き方法の一例を示す部分側面図、 図 3 3は図 3 2に示す打ち抜き後のコイニング 方法の一例を示す部分側面図、 図 3 4は本発明の実施の形態 1の変形例のリード フレームの構造を示す部分断面図、 図 3 5は本発明の実施の形態 2の半導体装置 (Q F P ) において最小サイズのチップ搭載構造の一例を示す断面図、 図 3 6は 本発明の実施の形態 2の半導体装置 (Q F P ) において最大サイズのチップ搭載 構造の一例を示す断面図、 図 3 7は本発明の実施の形態 2の変形例の Q F Pの構 造を示す断面図、 図 3 8は図 3 5に示す Q F Pの組み立てに用いられるリードフ レームのフレーム体の構造の一例を示す部分平面図、 図 3 9は図 3 8に示すフレ ーム体の裏面図、 図 4 0は図 3 8に示すフレーム体にテープ部材を貼り付けて製 造されたリードフレームの構造を示す部分平面図、 図 4 1は図 4 0に示すリード フレームの裏面図、 図 4 2は図 4 0に示すリードフレームにおける連結部切断後 の構造を示す部分平面図、 図 4 3は図 4 2に示すリードフレームの裏面図、 図 4 4は図 4 2に示すリードフレームの搭載可能最小チップサイズと最大チップサイ ズを示す部分平面図、 図 4 5は図 4 2に示すリードフレームに最小サイズの半導 体チップを搭載した際のワイヤボンディング後の構造の一例を示す部分平面図、 図 4 6は図 4 2に示すリードフレームに最大サイズの半導体チップを搭載した際 のワイヤボンディング後の構造の一例を示す部分平面図、 図 4 7、 図 4 8および 図 4 9はそれぞれ本発明の実施の形態 2における変形例のリ一ドフレームの構造 を示す部分平面図、 図 5 0は図 4 9に示すリードフレームのワイヤボンディング 状態の一例を示す部分平面図、 図 5 1は本発明の実施の形態 2における変形例の リ一ドフレームの構造を示す部分平面図、 図 5 2は図 5 1に示すリードフレーム を用いた際の結線状態の一例を示す結線対応図、 図 5 3は本発明の他の実施の形 態の半導体装置 (Q F N) の構造の一例を示す断面図、 図 5 4は本発明の実施の 形態 2の変形例の Q F Pの構造を示す断面図、 図 5 5は図 5 4に示す Q F Pのヮ ィャリング状態の一例を示す拡大部分平面図、 図 5 6はデジタル回路部とアナ口 グ回路部とでバスバーを分離したレイアウト図、 図 5 7は図 5 6の半導体装置の A— A断面図、 図 5 8は図 5 6の半導体装置の B— B断面図、 図 5 9は図 5 6の デジタル ·アナログ混在回路の回路図、 図 6 0は本発明を Q F Nに適用した場合 のレイアウト図、 図 6 1は本発明を Q F Nに適用した場合の図 5 6の A— A断面 図、 図 6 2はデジタル回路とアナログ回路とでバスバーを分離した別のレイァゥ ト図、 図 6 3はアナログ回路を 1電源系、 デジタル回路を 2電源系に分離したレ ィアウト図、 図 6 4はデジタル回路の電源はバスパーへ、 アナログ回路はインナ 一リードへ接続したレイアウト図、 図 6 5はデジタル回路を二つの電源回路部に 分離してレイアウトした図、 図 6 6は図 6 5の回路図、 図 6 7は図 5 6のパッド を千鳥状に配置し、 ィンナーリード及びバスパーへ千鳥状にワイヤボンディング した図、 図 6 8は図 6 7の変形例、 図 6 9は図 6 8の A— A断面図、 図 7 0は I Oパッドと電源、パッドを交互に配置した平面図、 図 7 1はワイヤボンディングに より内部降圧回路を選択可能とした回路において、 内部降圧回路を使用する場合 のワイヤボンディングを示した部分平面図、 図 7 2はワイヤボンディングにより 内部降圧回路を選択可能とした回路において、 内部降圧回路を使用しない場合の ワイヤボンディングを示した部分平面図、 図 7 3は内部降圧回路を選択可能とし た回路図、 図 7 4は引き出し配線によりチップ周辺のパッドと内部回路を接続し た場合、 チップの中央付近にパッドを設けた場合、 及びチップ中央付近のパッド 、 チップ端部のパッド、 バスバーを二段階でワイヤボンディングした場合のレイ アウト図、 図 7 5は本発明の実施の形態 9の半導体装置におけるリ一ドパターン と一部のワイヤリング状態を示す平面図、 図 7 6は図 7 5に示す半導体装置に用 いられるリ一ドフレームの構造の一例を示す平面図、 図 7 7は本発明の実施の形 態 1 0の半導体装置におけるリードパターンと一部のワイヤリング状態を示す平 面図、 図 7 8は図 7 7に示す半導体装置に用いられるリードフレームの構造の一 例を示す平面図、 図 7 9は本発明の実施の形態 1 1の半導体装置におけるリード パターンと一部のワイヤリング状態を示す平面図、 図 8 0は本発明の実施の形態 1 2の半導体装置におけるリードパターンと一部のワイヤリング状態を示す平面 図および電源降下図、 図 8 1は図 8 0に示す半導体装置に用いられるリードフレ ームの構造の一例を示す平面図、 図 8 2は図 8 0に示す半導体装置におけるチッ プ内回路とバスバーの結線状態の一例を示す拡大部分平面図、 図 8 3は本発明の 実施の形態 1 3の半導体装置におけるリードパターンと一部のワイヤリング状態 を示す平面図おょぴ電源降下図、 図 8 4は図 8 3に示す半導体装置に用いられる リ一ドフレームの構造の一例を示す平面図、 図 8 5は本発明の実施の形態 1 4の 半導体装置におけるリードパターンと一部のワイヤリング状態を示す平面図およ び電源降下図、 図 8 6は本発明の実施の形態 1 5の半導体装置におけるリ一ドパ ターンと一部のワイヤリング状態を示す平面図および電源降下図、 図 8 7は本発 明の実施の形態 1 6の半導体装置におけるリードパターンと一部のワイヤリング 状態を示す平面図、 図 8 8は本発明の実施の形態 1 7の半導体装置におけるリ一 ドパターンと一部のワイヤリング状態を示す平面図、 図 8 9は本発明の実施の形 態 1 8の半導体装置におけるリ一ドパターンと一部のワイヤリング状態を示す平 面図および電¾1降下図、 図 9 0は図 8 9に示す半導体装置におけるチップ内回路 とバスバーの結,線状態の一例を示す拡大部分平面図、 図 9 1は本発明の実施の形 態 1 9の半導体装置におけるリードパターンと一部のワイヤリング状態を示す平 面図および電源降下図、 図 9 2は本発明の実施の形態 2 0の半導体装置における リードパターンと一部のワイヤリング状態を示す平面図である。
発明を実施するための最良の形態
以下、 本発明の実施の形態を図面に基づいて詳細に説明する。
以下の実施の形態においてほ便宜上その必要があるときは、 複数のセクション または実施の形態に分割して説明するが、 特に明示した場合を除き、 それらはお 互いに無関係なものではなく、 一方は他方の一部または全部の変形例、 詳細、 補 足説明などの関係にある。
また、 以下の実施の形態において、 要素の数等 (個数、 数値、 量、 範囲等を含 む) に言及する場合、 特に明示した場合および原理的に明らかに特定の数に限定 される場合などを除き、 その特定の数に限定されるものではなく、 特定の数以上 でも以下でも良いものとする。
さらに、 以下の実施の形態において、 その構成要素 (要素ステップなども含む ) は、 特に明示した場合および原理的に明らかに必須であると考えられる場合な どを除き、 必ずしも必須のものではないことは言うまでもない。
同様に、 以下の実施の形態において、 構成要素などの形状、 位置関係などに言 及するときは、 特に明示した場合および原理的に明らかにそうでないと考えられ る場合などを除き、 実質的にその形状などに近似または類似するものなどを含む ものとする。 このことは前記数値および範囲についても同様である。
また、 実施の形態を説明するための全図において同一機能を有するものは同一 の符号を付し、 その繰り返しの説明は省略する。
(実施の形態 1 )
本実施の形態 1の半導体装置は、 樹脂封止型で、 かつリードフレーム 1を用い て組み立てられたものであり、 本実施の形態 1ではこの半導体装置の一例として 、 比較的ピン数の多い Q F P (Quad Flat Package) 6を取り上げて説明する。 まず、 図 1に示す Q F P 6の構成について説明すると、 半導体チップ 2の周囲 に延在する複数のィンナリード 1 bと、 半導体チップ 2が搭載され、 かつそれぞ れのィンナリード 1 bの先端部と接合されたテープ部材 5と、 半導体チップ 2の 主面 2 bに形成された表面電極であるパッド 2 aとこれに対応するインナリード 1 bとを電気的に接続するボンディング用のワイヤ 4と、 半導体チップ 2と複数 のワイヤ 4とテープ部材 5とを樹月旨封止して形成された封止部 (樹脂封止体とも いう) 3と、 インナリード 1 bに連なり、 かつ封止部 3から 4方向の外部に突出 した外部端子である複数のァゥタリ一ド 1 cとからなり、 このァウタリード l c 、 ガルウィング状に曲げ加工されている。
さらに、 Q F P 6では、 テープ部材 5が各インナリード 1 bの主面であるワイ ャ接続面 1 f に接合されており、 インナリード 1 bの上側にテープ部材 5が配置 されている。 このテープ部材 5は、 インナリード 1 b列に対応した形状のもので あり、 したがって、 Q F P 6では、 テープ部材 5が四角形を成している。
また、 テープ部材 5は、 絶縁性のものであり、 このテープ部材 5に形成された 接着層 5 aを介して各インナリード 1 bの先端部と接合している。 接着層 5 aは 、 例えば、 アクリル系の接着剤などから形成されている。
また、 テープ部材 5は、 チップ搭載機能を有しており、 半導体チップ 2は各ィ ンナリード 1 bの先端部によって囲まれた領域のチップ支持面 5 bに銀ペースト 8を介して固定されている。
したがって、 テープ部材 5におけるィンナリード 1 bとの接合面 5 cと反対側 の面であるチップ支持面 5 bに銀ペースト 8を介して半導体チップ 2が搭載され ている。
なお、 複数のィンナリード l bのうち、 半導体チップ 2の角部に対応した 4つ の角部それぞれには、 図 1 4に示すようなテープ部材 5の中央付近まで延在する コーナリード 1 gが設けられている。 すなわち、 半導体チップ 2の角部に対応し た箇所には、 半導体チップ 2の各辺ごとに対応して第 1の連結部 1 dで連結され た複数のインナリード 1 b群に隣接してコーナリード 1 gが配置されている。 したがって、 テープ部材 5は、 この 4本のコーナリード 1 gによっても支持さ れており、 4本のコーナリード 1 g上にテープ部材 5およぴ銀ペースト 8を介し て半導体チップ 2が搭載されている。
また、 テープ部材 5には、 図 1およぴ図 1 4に示すように、 第 1貫通孔 5 eと 第 2貫通孔 5 f とが形成されている。 第 1貫通孔 5 eは、 各インナリード l bの 先端部に隣接してインナリード 1 bの列方向に沿って形成されている。 したがつ て、 四角形のテープ部材 5の各辺に対応して 4つの第 1貫通孔 5 eが形成されて いる。
一方、 第 2貫通孔 5 f は、 Q F P 6のほぼ中央付近に形成され、 図 1に示すよ うに半導体チップ 2の裏面 2 cに配置される。
また、 各インナリード 1 bのワイヤ接続面 1 f には、 その内側の先端部から外 側に向かつた領域に、 金線などのワイヤ 4を接続するための銀めつき 7が被覆さ れている。 したがって、 銀めつき 7は、 テープ部材 5より外側の領域まで被覆さ れていなければならず、 ワイヤボンディング可能な範囲まで被覆されている。 これにより、 本実施の形態 1の Q F P 6では、 各インナリード 1 bのワイヤ接 続面 1 f において、 テープ部材 5の外側箇所の銀めつき 7が被覆された領域にヮ ィャ 4が接続されている。
なお、 Q F P 6では、 テープ部材 5上に種々の大きさの半導体チップ 2を搭載 することが可能であり、 図 1 5に示すような範囲で様々の大きさの半導体チップ 2を搭載することができる。
そこで、 図 1が搭載可能な最小のサイズの半導体チップ 2を搭載した場合であ り、 また、 図 2が搭載可能な最大のサイズの半導体チップ 2を搭載した場合であ る。
このように、 本実施の形態 1の Q F P 6では、 様々のサイズの半導体チップ 2 を搭載することが可能であり、 図 1 4に示すリードフレーム 1の汎用性を高めて いる。
次に、 図 3〜図 6は、 本実施の形態 1の変形例の Q F P 6の構造を示すもので ある。
図 3およぴ図 4は、 図 1のテープ部材 5に換えてヒートスプレッダ 5 dを設け た構造の Q F P 6を示すものであり、 ヒートスプレッダ 5 dを設けたことにより 、 放熱性を高めるものである。
なお、 図 3に示す Q F P 6では、 ヒートスプレッダ 5 dの表裏両面に接着層 5 aを設けてこの接着層 5 aを介してインナリード 1 bとヒートスプレッダ 5 dと が接着されており、 また、 半導体チップ 2は、 銀ペースト 8を介して固定されて レヽる。
これに対して、 図 4に示す Q F P 6では、 銀ペース ト 8などのダイボンディン グ材を使用せず、 ヒートスプレッダ 5 dに設けられた接着層 5 aを介して半導体 チップ 2を固定している。 すなわち、 ヒートスプレッダ 5 dの一方の面に設けら れた接着層 5 aを介してインナリード 1 bとヒートスプレッダ 5 dとが接着され 、 さらに、 他方の面に設けられた接着層 5 aを介して半導体チップ 2が固定され ている。
また、 図 5は、 各インナリード 1 bゃ各ァウタリード 1 cの切断面を除く表面 にパラジウムめっき 9が被覆された Q F P 6である。
また、 図 6は、 図 2に示す Q F P 6において半導体チップ 2がテープ部材 5よ り迫り出して搭載されている構造を示すものである。 すなわち、 テープ部材 5が インナリード 1 bの上側に配置されているため、 テープ部材 5のさらに上に搭載 する半導体チップ 2はテープ部材 5より大きくても搭載可能となり、 テープ部材 5より主面 2 bの大きな半導体チップ 2を搭載した構造を示すものである。
次に、 本実施の形態 1の Q F P 6の製造方法を、 それに用いられるリードフレ ームの製造方法と合わせて説明する。
まず、 図 7に示すようなフレーム体 1 aを準備する。
このフレーム体 1 aは、 薄板状の金属部材であり、 搭載される半導体チップ 2 のパッド 2 a列に対応して配置された複数のインナリード 1 bと、 これと一体に 形成された複数のァゥタリード 1 cと、 複数のィンナリード 1 bの先端部を相互 に一体に連結する第 1の連結部 1 dと、 第 1の連結部 1 dによって連結されたィ ンナリード 1 bを除き、 かつ少なくとも Q F P 6の角部に配置されたインナリー ド l b (コーナリード l g ) を含む他の複数のインナリード 1 bを相互に一体に 連結するとともに第 1の連結部 1 dより内側に配置された第 2の連結部 1 eとを 有している。
すなわち、 複数のインナリード 1 bおよびァウタリード 1 cに加えて、 半導体 チップ 2の 1辺に対応した複数のィンナリード 1 bの先端部を連結する第 1の連 結部 1 dと、 第 1の連結部 1 dより内側のパッケージのほぼ中央において、 角部 に配置された 4本のインナリード 1 bであるコーナリード 1 gを連結する第 2の 連結部 1 eとを有している。
なお、 フレーム体 1 aは、 例えば、 銅などによって形成されており、 各インナ リード 1 bのワイヤ接続面 1 f においては、 それぞれの先端部からワイヤ 4との 接続が行われる箇所までの領域に銀めつき 7が被覆されている。 その際、 第 1の 連結部 1 dにも銀めつき 7が被覆されている。
また、 図 8に示すように、 フレーム体 1 aのワイヤ接続面 1 f と反対側の面 ( この面を以降、 裏面 l kという) には、 図 7に示すような銀めつき 7は被覆され ていない。 その後、 図 9に示すように、 複数のインナリード 1 bのワイヤ接続面 1 f に対 して、 複数のィンナリード 1 bの先端部、 さらに第 1の連結部 1 dおよび第 2の 連結部 1 eと、 テープ部材 5とを貼り付ける。
すなわち、 インナリード 1 bのワイヤ接続面 1 f の先端部、 第 1の連結部 1 d および第 2の連結部 1 eにテープ部材 5を貼り付ける。
その際、 例えば、 テープ部材 5に予め設けられた接着層 5 aを介してフレーム 体 1 aにテープ部材 5を貼り付ける。 なお、 フレーム体 1 aをその裏面 1 k側か ら眺めた構造が図 1 0に示すものである。
その後、 複数のィンナリード 1 bの先端部に沿って第 1の連結部 1 dを切断す るとともに、 第 2の連結部 1 eを切断する。
このようにフレーム体 1 aにテープ部材 5を貼り付けた後に各ィンナリード 1 bの先端の切断を行うことにより、 リードフレームの製造工程において、 リード 先端が曲がってリードピッチがずれてワイヤボンディングに悪影響を及ぼし、 そ の結果、 リードフレーム製造工程での歩留りが低下するという不具合の発生を防 ぐことができる。
なお、 第 1の連結部 1 dに係わる切断と第 2の連結部 1 eに係わる切断とを分 けて行う。 ここでは、 図 1 1に示すように、 まず、 図 1 0に示す第 1の連結部 1 dを切断し、 この第 1の連結部 1 dをフレーム体 1 aから除去して 4つの第 1貫 通孔 5 eを形成することによって、 図 1 2に示すようにそれぞれのインナリード 1 bの先端部での独立化を図る。
続いて、 図 1 3に示すように、 図 1 2に示す第 2の連結部 1 eを切断し、 この 第 2の連結部 1 eをフレーム体 1 aから除去して第 2貫通孔 5 f を形成すること によって、 図 1 4に示すようにそれぞれのコーナリード 1 gの独立化を図る。 なお、 第 1の連結部 1 dと第 2の連結部 1 eの切断については、 第 2の連結部 1 eを先に切断して除去し、 その後、 第 1の連結部 1 dの切断を行ってもよく、 あるいは第 1の連結部 1 dと第 2の連結部 1 eとの切断を同時に行ってもよい。 同時に行うことにより、 効率よく切断することができる。
本実施の形態 1のリードフレーム 1では、 4つの角部に配置されたコーナリー ド 1 gがテープ部材 5の中央近くまで延在しているため、 テープ吊り部 5 gの強 度を高めることができるとともに、 テープ部材 5全体の剛性を高めることができ る。 これにより、 第 2の連結部 1 eの切断時などにおけるテープ部材 5のうねり の発生を防ぐことができ、 リードフレーム 1の製造における歩留り向上を図るこ とができる。
これにより、 テープ部材 5の素材が柔らかなものであっても歩留りを低下させ ることなくリードフレーム 1の製造を行うことができる。
その後、 テープ部材 5のインナリード 1 bとの接合面 5 cと反対側の面に半導 体チップ 2を搭載するダイボンディングを行う。
その際、 図 1あるいは図 2に示すように、 例えば、 テープ部材 5上に銀ペース ト 8を塗布し、 この銀ペースト 8によって半導体チップ 2を固定する。
その後、 半導体チップ 2のパッド 2 aとこれに対応するィンナリード 1 bとを ワイヤ 4によって接続するワイヤボンディングを行う。
ここでは、 ワイヤ 4とインナリード 1 bとのワイヤ接続すなわち 2 n dボンデ ィングにおいて、 図 1に示すようにインナリード 1 bのワイヤ接続面 1 f のテー プ部材 5の外側箇所の銀めつき 7形成箇所とワイヤ 4とを接続する。
その際、 本実施の形態 1の半導体装置の製造方法では、 各インナリード l bの ワイヤ接続面 1 f側にテープ部材 5が貼り付けられており、 各インナリード 1 b の上側にテープ部材 5が配置されているため、 ワイヤボンディング時に各ィンナ リード 1 bをボンディングステージ上に直接配置することができる。
これにより、 ワイヤボンディングの際に超音波や熱を各インナリード 1 bに対 して十分に付与することができる。
その結果、 2 n dボンディングを確実に行うことができ、 2 n dボンディング の不良の発生を低減できる。
これにより、 Q F P 6の製造における歩留りを向上できる。
なお、 各インナリード 1 bをボンディングステージ上に直接配置して 2 n dボ ンデイングを確実に行うことができるため、 テープ部材 5に、 比較的柔らかなァ クリル系、 ポリイミド系、 エポキシ系、 ゴム系等の接着材などの接着層 5 aが形 成されていてもよく、 この場合であっても 2 n dボンディングを確実に行うこと ができる。 アクリル系接着材は、 安価であるため、 リードフレーム 1のコストを 低減できる。
ワイヤボンディング終了後、 半導体チップ 2およぴ複数のワイヤ 4を封止用樹 脂を用いて榭脂封止して封止部 3を形成する。
その後、 複数のァウタリード 1 cそれぞれを切断してリ一ドフレーム 1から分 離するとともに、 ァウタリード 1 cを曲げ成形して Q F P 6の組み立てを終了す る。
なお、 図 1 5は、 図 1 3に示すリードフレーム 1における最小チップ搭載エリ ァ 1 7と最大チップ搭載エリア 1 8を示したものであり、 さらに、 図 1 6は最小 の半導体チップ 2を搭載してワイヤボンディングを行った構造を示しており、 図 1 7は最大の半導体チップ 2を搭載してワイヤボンディングを行った構造を示し ている。
このように本実施の形態 1で用いられるリードフレーム 1は、 種々の大きさの 半導体チップ 2が搭載可能であり、 リードフレーム 1の汎用性を高めることが可 能である。
また、 インナリード 1 bの上側にテープ部材 5が配置されるため、 図 6の Q F P 6に示すように、 テープ部材 5より迫り出させて、 テープ部材 5よりも大きな 半導体チップ 2を搭載することも可能となり、 さらにリードフレーム 1の汎用性 を高めることができる。
次に、 図 1 8〜図 2 5に示す本実施の形態 1の変形例のリ一ドフレームの製造 方法について説明する。
図 1 8、 図 1 9は変形例のフレーム体 1 aを示すものであり、 第 2の連結部 1 eによって連結されるインナリード 1 bの数を 8本に増やしたものである。 角部 に配置された 4本のインナリード 1 b (コーナリード l g ) に加えて、 これらと それぞれ 4 5 ° Θ回転した位置の 4本のインナリード 1 bを連結しているもので あり、 合計 8本のインナリード 1 bが第 2の連結部 1 eによって連結されている また、 第 1の連結部 I dは、 角部と角部の間の中央付近に配置された —ド 1 bによつてその両側に分割された構造であり、 合計 8つの第 1の連結部 dが形成されている。 なお、 インナリード 1 bのワイヤ接続面 1 f側には図 7と同様に銀めつき 7が 被覆されている。
図 2 0、 図 2 1は、 テープ部材 5を貼り付けた状態である。
さらに、 図 2 2は第 1の連結部 1 dを切断して 8つの第 1貫通孔 5 eを形成し た状態であり、 図 2 3はその裏面図である。
また、 図 2 4は第 2の連結部 1 eを切断して 1つの第 2貫通孔 5 f を形成して リ一ドフレーム 1を組み立てた状態であり、 図 2 5はその裏面図である。
なお、 図 2 4に示すリードフレーム 1においても、 図 2 1に示す第 1の連結部 1 dと第 2の連結部 1 eを同時に切断してもよいし、 また、 どちらか一方を先に 切断し、 その後他方を切断してもよい。
また、 図 2 6〜図 2 8は、 チップ搭载可能範囲とそのワイヤボンディング状態 を示したものである。 図 2 6は、 図 2 4に示すリードフレーム 1における最小チ ップ搭載ェリア 1 7と最大チップ搭載ェリア 1 8を示したものであり、 さらに、 図 2 7は最小の半導体チップ 2を搭載してワイヤボンディングを行った構造を示 しており、 図 2 8は最大の半導体チップ 2を搭載してワイヤボンディングを行つ た構造を示している。
このように図 2 4に示す変形例のリードフレーム 1であっても、 種々の大きさ の半導体チップ 2が搭載可能であり、 リードフレーム 1の汎用性を高めることが 可能である。
さらに、 4本のコーナリード 1 gを含む合計 8本のインナリード 1 bが、 テー プ部材 5の中央付近まで延在しているため、 さらにテープ部材 5の剛性を高める ことができる。
次に、 図 2 9〜図 3 1に示す変形例のリ一ドフレーム 1について説明する。 図 2 9は、 図 3 1に示す変形例のリ一ドフレーム 1を形成するためのフレーム 体 1 aであり、 複数のィンナリード 1 bと、 これに一体で形成された複数のァゥ タリード 1 cと、 複数のインナリード 1 bの先端部を相互に一体に連結する第 1 の連結部 1 dと、 第 1の連結部 1 dで連結された複数のィンナリード 1 b群に隣 接してパッケージ角部に配置されたインナリード 1 b (コーナリード l g ) と第 1の連結部 1 dを連結するとともに、 第 1の連結部 1 dより内側に配置された複 数の第 2の連結部 1 eとを有している。
すなわち、 4つの角部に設けられたコーナリード 1 g力 コーナリード l g同 士は連結せずにそれぞれ隣接した第 1の連結部 1 dと第 2の連結部 1 eを介して 連結しており、 その際、 第 2の連結部 1 eが第 1の連結部 1 dより内側中央寄り にコの字状に延在して配置されている。
図 2 9に示すフレーム体 1 aを用いて、 図 3 0に示すように、 複数のィンナリ ード 1 bのワイャ接続面側の先端部、 第 1の連結部 1 dおよび第 2の連結部 1 e と、 テープ部材 5との貼り付けを行う。
前記貼り付け後、 複数のィンナリード 1 bの先端部に沿って第 1の連結部 1 d を切断してフレーム体 1 aから第 1の連結部 1 dを除去し、 これによつて、 図 3 1に示す 4つの第 1貫通孔 5 eが形成されてリードフレーム 1が製造される。 すなわち、 図 3 0に示すフレーム体 1 aにおいて 4つの第 1の連結部 1 dを切 り落とすことによってコーナリード 1 gを含む複数のインナリード 1 bそれぞれ がそれらの先端側において図 3 1に示すように分離されたことになる。
その後、 図 1 3に示すリードフレーム 1を用いた組み立てと同様に、 図 3 1に 示す変形例のリ一ドフレーム 1を用いてテープ部材 5のチップ支持面側 (各ィン ナリード 1 bが配置された面と反対側) に半導体チップ 2を搭載し、 ワイヤボン ディング、 樹脂封止おょぴァウタリード 1 cの切断成形を行つて本実施の形態 1 の Q F P 6 (図 1参照) と同様の半導体装置を組み立てる。
なお、 図 3 1に示す変形例のリ一ドフレーム 1の製造では、 第 1の連結部 1 d の切断のみを行い、 第 2の連結部 1 eの切断は行わないため、 連結部切断の工程 を簡略化することができ、 リードフレーム 1の製造工程の簡略化を図ることがで きる。
また、 図 3 1に示す変形例のリ一ドフレーム 1は、 テープ吊り部 5 gの強度を 高める事はできるが、 第 2の連結部 1 eの内側中央付近への延在量が比較的少な いため、 ガラエポ系樹脂などからなる高強度のテープ部材 5を使用する場合に有 効である。
次に、 図 3 2〜図 3 4に示す本実施の形態 1のリードフレームの製造方法の変 形例について説明する。 図 3 2は、 リードフレーム 1の製造で第 1の連結部 1 dや第 2の連結部 1 eを 打ち抜く際に、 その打ち抜き方向を示したものであり、 複数のインナリード l b の先端部が第 1の連結部 1 dによって相互に一体に形成されたフレーム体 1 aを 準備し、 これにテープ部材 5を貼り付けた後、 ダイ 1 3上にフレーム体 1 aを配 置し、 その後、 打ち抜き用のパンチ 1 2を用いて複数のインナリード 1 bの先端 部に沿って第 1の連結部 1 dをチップ搭載側の面から打ち抜き、 切断して、 フレ ーム体 1 aから第 1の連結部 1 dを除去する。
これにより、 図 3 3に示すように切断バリ 1 4をフレーム体 1 aまたはテープ 部材 5のチップ搭載側の面と反対側の面に突出させることができ、 ダイボンディ ング時にテープ部材 5と半導体チップ 2の間に切断バリ 1 4が入り込むなどの悪 影響の発生を防ぐことができる。
さらに、 打ち抜き後、 図 3 3に示すようにブロック 1 5などを用いてインナリ ード 1 bとテープ部材 5との接合部をコイニングすることが好ましく、 これによ つて、 切断によって形成された切断バリ 1 4を潰して切断箇所の平坦ィヒを図るこ とができる。
また、 図 3 4は、 予め熱可塑性の接着層 5 aが形成されたテープ部材 5を用い て、 このテープ部材 5をフレーム体 1 aに貼り付けるものであり、 インナリード 1 bとテープ部材 5の接合およぴ半導体チップ 2とテープ部材 5の接合を熱可塑 性の接着層 5 aを介して行う。 このようなリードフレーム 1を用いて組み立てら れた Q F P 6が図 4の変形例に示すものである。
テープ部材 5に予め熱可塑性の接着層 5 aが形成されていることにより、 ダイ ボンド材が不要になるため、 コストの低減化とダイボンディング工程の簡略化を 図ることができる。
なお、 この場合のテープ部材 5の基材は、 例えば、 耐熱性の高いポリイミド樹 脂などからなる。
また、 図 3 4に示すようなテープ部材 5に予め熱可塑性の接着層 5 aが形成さ れたリ一ドフレーム 1を用いてダイボンディングを行う際には、 複数のィンナリ ード 1 bの先端部を専用治具などによって固定してダイボンディングすることが 好ましい。 これは、 ダイボンディング時に、 熱によって熱可塑性の接着材が柔らかくなつ て、 各インナリード 1 bが動いてリード位置が変わるなどの不具合の発生を防ぐ ためである。
また、 ダイボンディング時に、 例えば、 レーザなどを用いてテープ部材 5にお けるチップ搭載領域のみを局所的に加熱してダイボンディングすることが好まし い。
これによつて、 各ィンナリード 1 bの先端部付近は加熱せずに済むため、 各ィ ンナリード 1 bが動いてリード位置が変わるなどの不具合の発生を防ぐことがで さる。
また、 予め全面にパラジウムめっき 9 (図 5参照) が被覆されたフレーム体 1 aを用いてリードフレーム 1を製造し、 このリードフレーム 1を用いて Q F P 6 の組み立てを行ってもよい。
全面にパラジウムめっき 9が被覆されたリードフレーム 1を用いて Q F P 6を 組み立てることにより、 パラジウムは銅などに比較してインナリード固定用の接 着材との接着力が高いため、 図 3 2に示すパンチ 1 2による打ち抜きを行う際に も打ち抜き時のテープ部材 5とインナリード 1 bの剥がれが発生しにくレ、。 さらに、 全面にパラジウムめっき 9が被覆されていることにより、 銀めつき 7 や外装めつきが不要となり、 また、 銅などに比較してパラジウムは融点が高いた め、 耐熱性の向上を図ることができる。 これにより、 P bフリー化を図った実装 を実現できる。
なお、 予め全面にパラジウムめっき 9が被覆されたリードフレーム 1を用いて 組み立てられた Q F P 6力 図 5に示すものである。 ただし、 組み立て後の Q F P 6では、 ァウタリード 1 cやインナリード 1 bの切断面にはパラジウムめっき 9が被覆されていないことは言うまでもない。
(実施の形態 2 )
図 3 5、 図 3 6および図 3 7に示す本実施の形態 2の半導体装置は、 実施の形 態 1の Q F P 6と同様に、 テープ部材 5上に半導体チップ 2が搭載される多ピン の Q F P 1 6である 、 実施の形態 1の Q F P 6と異なる点は、 テープ部材 5の インナリード 1 bとの接合面 5 cと同一の面に半導体チップ 2が搭載されている ことである。 すなわち、 テープ部材 5はインナリード 1 bの下側に貼り付けられ 、 このテープ部材 5の上に半導体チップ 2が搭載されている。
さらに、 電源やグラウンドの強化 (安定化) を図るための共通リード (バスバ 一リード) であるバーリードを有していることである。
したがって、 本実施の形態 2の Q F P 1 6は、 多ピンで、 かつ電源やグラウン ドの強化を図る場合に有効な構造のものであるが、 外部端子として封止部 3から 露出させる電源やグラウンドの端子数を増加させずに電源やグラウンドの強化 ( 安定化) を図るものである。
まず、 図 3 5に示す Q F P 1 6は、 図 3 8に示すように、 インナリード 1 b群 の内側に配置されたリング状の共通リードである第 1パーリード 1 hと、 この第 1パーリード 1 hに連結され、 かつ 4つの角部に配置されたコーナリード 1 gと 、 第 1バーリード 1 hと各インナリード 1 bの先端との間に形成された第 1貫通 孔 5 eとを有しており、 テープ部材 5の上に最小の搭載可能サイズに対応した最 小の大きさの半導体チップ 2を搭載した構造のものである。
そこで、 図 3 5に示す Q F P 1 6では、 ワイヤ 4による接続は、 半導体チップ 2の各パッド 2 aとこれに対応するそれぞれのィンナリード 1 bとの間で行われ 、 さらに半導体チップ 2のグラウンド /電源のパッド 2 aと第 1パーリード 1 h との間でも行われている。
また、 図 3 6は図 3 5に示す Q F P 1 6において、 最大の搭載可能サイズに対 応した最大の大きさの半導体チップ 2を搭載した構造のものである。
さらに、 図 3 7に示す Q F P 1 6では、 ワイヤ 4による接続は、 半導体チップ 2の各パッド 2 aとこれに対応するそれぞれのィンナリード 1 bとの間で行われ 、 かつ半導体チップ 2のグラウンドまたは電源のパッド 2 aと第 1バーリード 1 hとの間でも行われ、 さらに第 1バーリード 1 hとインナリード 1 bとの間でも 行われている。
したがって、 半導体チップ 2のグラウンドまたは電源のパッド 2 aが共通リー ドである第 1バーリード 1 hを介して共通のグラウンドまたは電源端子と接続さ れ、 さらに第 1バーリード 1 hが 4本のコーナリード 1 gを介して外部の実装基 板などと接続される。 次に、 本実施の形態 2の Q F P 1 6の製造方法とそれに用いられるリードフレ ーム 1の製造方法について説明する。
まず、 図 3 8に示すようなフレーム体 1 aを準備する。
このフレーム体 1 aは、 搭載される半導体チップ 2のパッド 2 a列にほぼ対応 して配置された複数のインナリード 1 bと、 これと一体に形成された複数のァゥ タリード 1 cと、 複数のィンナリード 1 bの先端部を相互に一体に連結する連結 部 1 j と、 連結部 1 jで連結された複数のインナリード群に隣接して角部に配置 された他の 4本のコーナリード 1 gを相互に一体に連結するとともに、 連結部 1 jより内側に配置されたリング状の第 1バーリード 1 hとを有している。
すなわち、 複数のインナリード 1 bおよぴァウタリード 1 cに加えて、 半導体 チップ 2の 1辺に対応した複数のィンナリード 1 bの先端部を連結する連結部 1 j と、 連結部 1 j より内側に配置され、 かつ角部に配置された 4本のインナリー ド 1 bであるコーナリード 1 gを連結するリング状の第 1バーリード 1 hとを有 している。
なお、 フレーム体 l aには、 4本のコーナリード 1 gを含む各インナリード 1 bのワイヤ接続面 1 f において、 それぞれの先端部からワイヤ接続が行われる箇 所までの領域に銀めつき 7が被覆されている。 その際、 連結部 1 j と第 1パーリ ード 1 hにも銀めつき 7が被覆されている。
また、 図 3 9に示すように、 フレーム体 1 aの裏面 1 kには、 図 3 8に示すよ うな銀めつき 7は被覆されていない。
その後、 図 4 0に示すように、 複数のィンナリード 1 bの先端部、 連結部 1 j および第 1バーリード 1 hのそれぞれの裏面 1 kと、 テープ部材 5とを貼り付け る。 なお、 テープ部材貝占り付け後、 フレーム体 1 aをその裏面 1 k側から眺めた 構造が図 4 1に示すものである。
その後、 複数のィンナリード 1 bの先端部に沿って連結部 1 jを切断してフレ ーム体 1 aから連結部 1 jを除去し、 図 4 2に示すような 4つの第 1貫通孔 5 e を形成する。
これによつて、 図 4 2および図 4 3に示すようなリードフレーム 1の製造とな る。 本実施の形態 2のリードフレーム 1では、 4つの第 1貫通孔 5 eのそれぞれ内 側に共通リ一ドである第 1パーリード 1 hが配置されるため、 テープ部材 5のチ ップ搭載領域の剛性を高めることができるとともに、 4つの角部に配置されたコ ーナリード 1 gがリング状の第 1バーリード 1 hによって一体に連結されるため 、 共通リードであるバーリードの強度を向上できる。
これによつて、 テープ部材 5のうねりの発生を防ぐことができ、 リードフレー ム 1の製造における歩留り向上を図ることができる。
その後、 テープ部材 5のインナリード 1 bとの接合面 5 cと同一の面に半導体 チップ 2を搭載するダイボンデイングを行う。
その際、 図 3 5に示すように、 例えば、 銀ペースト 8によって半導体チップ 2 を固定する。
その後、 半導体チップ 2のパッド 2 aとこれに対応するインナリード 1 bとを ワイヤ 4によつて接続するワイャボンディングを行う。
ここでは、 ワイヤ 4とインナリード 1 bとのワイヤ接続すなわち 2 n dボンデ イングにおいて、 図 3 8に示すようにインナリード 1 bのワイヤ接続面 1 f の銀 めっき 7形成箇所とワイヤ 4とを接続する。
ワイヤボンディング終了後、 半導体チップ 2およぴ複数のワイヤ 4を封止用樹 脂を用いて樹脂封止して封止部 3を形成する。
その後、 複数のァウタリード 1 cそれぞれを切断してリードフレーム 1から分 離するとともに、 ァウタリード 1 cを曲げ成形して Q F P 1 6の組み立てを終了 する。
なお、 図 4 4は、 図 4 2に示すリードフレーム 1における最小チップ搭載エリ ァ 1 7と最大チップ搭載エリア 1 8を示したものであり、 さらに、 図 4 5は最小 の半導体チップ 2を搭載してヮィャボンディングを行つた構造を示しており、 図 4 6は最大の半導体チップ 2を搭載してワイヤボンディングを行った構造を示し ている。
このように本実施の形態 2で用いられるリードフレーム 1においても、 種々の 大きさの半導体チップ 2が搭載可能であり、 リードフレーム 1の汎用性を高める ことが可能である。 なお、 図 4 2に示すリードフレーム 1では、 4つのコーナリード 1 gがリング 状の第 1パーリード 1 hと一体に連結しているため、 この第 1パーリード 1 hを 1つの共通電源または 1つの共通グラウンドとして使用することになる。
本実施の形態 2の Q F P 1 6によれば、 外部端子として封止部 3から露出させ る電源ゃグラゥンドの端子数を差程増加させることなく電源やダラゥンドの強化 を図ることができる。
例えば、 公知例の特開平 9一 2 5 2 0 7 2号公報に記載された図 8に示す例の 場合、 電源やグラウンドのバスライン 5 0である共通リードを、 四角形の半導体 チップの各辺に対応して設けた場合に、 前記共通リードと連結して外部に露出す るリードを設けるために、 インナリード 8本分のスペースが必要になり、 インナ リード先端幅を細くした事による多ピン化、 もしくはワイヤ長さの短縮の目的に 対して阻害要因となってしまう。
本実施の形態 2の図 4 2に示すリードフレーム 1を用いて組み立てられた Q F P 1 6の場合、 電源やグラウンドの共通リードとして外部に露出する外部端子を 4本設けることになり、 電源やグラウンドの共通リードとしての外部端子を 4本 少なくすることができるとともに、 インナリード 1 bの先端を配置する領域がよ り多く確保できるために、 インナリード先端を半導体チップ 2のより近くに配置 する事が可能となる。
また、 第 1パーリード 1 hが枠状に形成されているために、 テープ部材 5全体 の剛性を高めることができる。
また、 外部に露出する外部端子の全体の数を同数とすると、 本実施の形態 2の Q F P 1 6の場合、 公知例と比較して 4本多く信号用の端子として使用すること ができ、 したがって、 本実施の形態 2の Q F P 1 6は、 多ピンのパッケージに非 常に有効である。
次に、 本実施の形態 2の変形例のリードフレーム 1について説明する。
図 4 7に示す変形例のリ一ドフレーム 1は、 図 4 2に示すリードフレーム 1の ピン数を減らしたものであり、 その他の構造は図 4 2と同様である。
また、 図 4 8に示す変形例のリードフレーム 1は、 第 1バーリード 1 hの外側 に共通リードとなる第 2バーリード 1 iが設けられている場合である。 すなわち 、 図 3 8に示す連結部 1 j と第 1バーリード 1 hとの間に両端がインナリード 1 bと連結された第 2パーリード 1 iを有するフレーム体 1 aを用いて半導体装置 の製造を行うものであり、 テープ部材 5を貼り付けた後、 連結部 1 jを切断して 除去する際に、 1列に並んだ複数のィンナリード 1 bのうち第 2バーリード 1 i の両端と連結したインナリード 1 bの第 2バーリード 1 iとの連結が残り、 かつ その内側に配置された複数のィンナリード 1 bと連結部 1 jの連結が無くなるよ うに連結部 1 jを切断し、 フレーム体 1 aから連結部 1 jを除去して 4つの第 1 貫通孔 5 eを形成してリードフレーム 1を製造するものである。
図 4 8に示す変形例のリ一ドフレーム 1では、 2種類の共通リ一ドが設けられ ているため、 2つの共通電源または 2つの共通グラウンド、 あるいは 1つずっ両 者の組み合わせとして共通リードを使用することができる。 したがって、 多ピン の半導体装置に有効である。
図 4 9に示す変形例のリードフレーム 1は、 テープ部材 5上に連結部 1 jを残 すものであり、 テープ部材 5とフレーム体 1 aとを貼り付けた後、 連結部 1 jを 切断するのではなく、 連結部 1 j と連結された複数のィンナリード 1 bの先端部 を連結部 1 jに沿つてこの連結部 1 jがテープ部材 5上に残留するように切断す る。
これによつて、 図 5 0に示すように、 半導体チップ 2のパッド 2 a (図 3 5参 照) と連結部 1 j とのワイヤ接続、 および連結部 1 j とインナリード l bとのヮ ィャ接続をいずれの位置に対しても行うことが可能になるため、 ワイヤ 4の配置 ゃパッド 2 aの配置の自由度が增えるとともに、 多ピンの半導体装置において有 効活用ができる。
次に、 図 5 1と図 5 2は、 本実施の形態 2の他の変形例のリードフレーム 1を 用いた際のチップ上のパッド 2 aとインナリード 1 bの結線の対応関係と、 共通 リード使用状況の一例を示したものであり、 図 5 1と図 5 2においてパッド番号 ( 1次側) 力 S ( 1 ) · 'であり、 リード番号 (2次側) が 1 · · · 1 0 0である 。 さらに、 図 5 2に示す 2次側のリード番号において、 網がけ番号のリードが電 源もしくはグラウンドとして使用されているものである。
図 5 2に示すように 2次側を共通リードとして多数設けることが可能なため、 多ピン化に有効である。
次に、 図 5 4に示す構造は、 本実施の形態 2の図 3 5における、 インナリード 1 b上におけるワイヤ 4の接続位置、 および半導体チップ 2上におけるパッド 2 aの配置を千鳥状にした場合の変形例に関する図であり、 また、 図 5 5に示す構 造は、 図 5 4に示す前記変形例における一部を拡大した平面図である。
近年、 インナリード上および半導体チップ上のワイヤ 4をボンディングする位 置を千鳥状に配置し、 かつ内側のワイヤ 4のループ高さよりも、 外側のワイヤ 4 のループ高さを高くすることによって、 ワイヤ同士の間隔、 およびワイヤ 4をボ ンディングする位置同士の間隔を確保することで、 ワイヤ同士の接触もしくはヮ ィャ 4とワイヤボンディング用治具との接触による不良を防止する技術について 、 本発明者が検討を行っている。
このようにワイヤ 4をボンディングする位置を千鳥状に配置する場合において は、 ワイヤ 4をボンディングする位置を直線状に並べる場合に比較して、 外側の ループを形成するワイヤ 4の長さが長くなってしまうという現象が生じる。 長レ、ループ形状を持つワイヤ 4はトランスファーモールデイング法における樹 脂封止工程時に、 ワイヤ 4の変形を生じやすく、 ワイヤ同士の接触による不良を 防ぐのが難しくなる。
そこで、 ワイヤボンディング位置を千鳥状に配置する場合には、 テープ部材 5 上に接着層 5 aを介してインナリード 1 bの先端を固定する本変形例に記載の構 成を採用する事が有効である。 つまり、 本変形例においては、 インナリード l b の先端がテープ部材 5上に固定されているために、 より微細なピッチでィンナリ ード 1 bの先端を配置する事が可能となり、 あらかじめ決められた本数のインナ リード 1 bの先端を、 小さな半導体チップ 2の外周のより近くに配置する事が可 能となり、 インナリード 1 bの先端を遠くに配置した場合に比較して、 ワイヤ 4 の長さを短く抑える事ができる。 そしてこの事によって、 内側と外側のワイヤル ープを有する半導体装置においても、 トランスファ一モールディング法を採用し た榭脂封止工程時におけるワイヤ 4の変形を有効に防止する事ができる。
本変形例においては、 インナリード 1 b上のワイヤ 4をボンディングする部分 および半導体チップ 2上におけるパッド 2 aの何れもが千鳥状に配置された場合 について記載したが、 前記の発明はこのような場合に限られる事無く、 インナリ ード 1 b上のワイヤ 4をボンディングする部分もしくは半導体チップ 2上におけ るワイヤ 4をボンディングする部分の何れか一方のみが千鳥状に配置された場合 においても、 インナリード 1 bの先端をテープ基板 5上に固定し、 インナリード 1 b先端ピッチの微細化を進める事で、 ワイヤループ長さを小さくする効果を得 る場合にも適用する事ができるものである。
なお、 前記実施の形態 1, 2では、 半導体装置として Q F P 6, 16を取り上 げて説明したが、 前記半導体装置としては、 リードフレームを用いて組み立てら れるものであれば、 図 53の変形例に示すような Q F N (Quad Flat Non-leaded Package) 10などであってもよい。
Q FN 10は、 小型の半導体パッケージであり、 封止部 3に埋め込まれたイン ナリード 1 bの一部が被接続部 1 mとして封止部 3の裏面 3 aに露出しており、 この被接続部 lmを半田 1 1と接続する構造のものである。
このような小型の QFN10に対しても前記実施の形態 1, 2の半導体装置の 製造方法を適用することができる。
次に、 実施の形態 3〜 8について説明する。 なお、 実施の形態 3〜8において も、 パッケージの 4方向の側面からガルウィング形状のリードが出ている Qu a d F l a t P a c k a g e (QFP) に適用した例を中心に説明する。 QF Pは、 パッケージ形状を一定とし、 リードピッチの縮小化により多ピン化を図る ことができる。 また本発明は、 樹脂封止されたパケージ内の構造は QFPとほぼ 同様であるが、 リードがパッケージの側面から出ていない Qu a d F l a t No n— L e a d e d P a c k a g e (QFN) にも適用可能である。 QFP と同様のため実施の形態では説明を省略するが、 本発明は、 QFPにヒートシン クが付いたタイプの Qu a d F l a t P a c k a g e w i t h He a t s i nk (HQFP) にも適用可能である。
(実施の形態 3)
図 56〜図 58に示す本実施の形態 3の半導体装置は、 基材 25 (主に絶縁性 のテープ部材又はヒートスプレッダ基材を用いる) の上面に半導体チップ 22、 リード 21 a (ィンナリード 21 b、 ァウタリード 21 c) 、 バスバー 2 I d ( パーリード、 又は単にリードと呼んでも良い) が載ったタイプの QFP 26であ る。 ここでパスバー 21 dには、 デジタル電源 Vd dD l、 Vd dD2、 V s s D、 およびアナログ電源 Vd d A 1、 Vd dA2、 Vs sA用のものがある。 こ のタイプは、 半導体チップ 22とリード 21 aとの段差が小さい分パッド 22 a とリード 21 aとを接続しているワイヤ 24 (通常金線を用いる) が短くて済み 、 ボンディング時の接触不良や、 樹脂封止の際のワイヤ 24の流れが起き難い。 基材 25は、 その上面に形成された接着層 25 aを介して半導体チップ 22、 リード 21 a、 バスバー 21 dと接合している。 接着層 25 aは、 例えば、 ァク リル系の接着剤などからできている。 複数のリード 21 aとバスバー 21 dは、 もともとリードフレームとして一体化された状態で基材 25に接着された後、 力 ット部 21 f が連結されていた部分を基材 25と共に打ち抜くことにより切断さ れる。
図 56でカツト部 21 f と一体化したバスバーカツト部 21 gは、 デジタル回 路部 22 cとアナ口グ回路部 22 eの境界付近でバスパー 21 dを切断して電気 的に絶縁状態にしている。 カット部 21 f とバスバーカツト部 21 gは一体化し ているので、 一度に同時に打ち抜くことができる。 バスバーカット部 21 hは、 外側のバスバー 2 I d (V s s D) と一体化されていた内側のバスバー 21 d ( Vd dD l、 Vd dD 2) を切断するため、 連結されていた部分を基材 25と共 に打ち抜いている。 外側と内側のバスバー 21 dの連結部がバスバーカツト部 2 1 gで打ち抜かれる部分にある場合は、 パスパーカツト部 21 hはなくても良い 複数のリード 21 aは、 アナログ回路入力 2 k、 アナログ回路出力 2 1、 デジ タル回路入力 2 i、 デジタル回路出力 2 jを含む。 電源 (Vd dD 1, Vd dD 2、 V s s D、 Vd dAl、 Vd dA2、 V s sA) に接続されるリード 21 a もある。
半導体チップ 22は、 デジタル電源 (V d d D 1、 V s s D) で動作するデジ タル入出力回路部 22 bと、 デジタル電源 (Vd dD 2, V s s D) で動作する デジタル回路部 22 cおよびメモリ 22 h (典型的には S RAM: Static Rand om Access Memory) 、 不揮発性の ROM (Read Only Memory) 等と、 アナログ電 源 (Vd dAl、 V s s A) で動作するアナログ入出力回路部 22 dと、 アナ口 グ電源 (Vd dA2, V s s A) で動作するアナログ回路部 22 eと、 パッド 2 2 aとを含む。 これらの回路は、 特に制限されないが、 典型的にはシリコンチッ プ上に集積回路技術を利用して作成された N型 MOS (Metal Oxide Semiconduc ) トランジスタや、 P型 MOSトランジスタにより構成される。 伹し、 それに限 定されることなく、 パイポーラトランジスタプロセスや B i一 CMOSプロセス で作成したものであっても良い。
デジタル入出力回路部 22 bは、 図示しない配線により Vd dD 1および V s s Dを供給するパッド 22 aに接続されている。 同様に、 デジタル回路部 22 c は V d dD 2および V s s Dを供給するパッド 22 aに、 アナログ入出力回路部 22 dは Vd d A1および V s s Aに、 アナログ回路部 22 eは Vd dA2およ び V s s Aを供給するパッド 22 aにそれぞれ接続されている。
最も外側に位置するバスバー 2 I d (V s s D、 V s s A) は、 リード 21 a と類似の形をしたリード部 21 e (図 56中の四隅) を有し、 このリード部 21 eを通して電源が供給される。 内側のバスバー 2 I d (Vd dD 1, V d d D 2 、 Vd dAl、 Vd dA2) は、 ワイヤボンディングにより電源供給用のリード 2 l aに接続される。 図 56中の四隅付近のワイヤ 24が示すように、 ここでは インピーダンスを下げるために 1本のリード 21 aとバスバー 21 dを 2本のヮ ィャ 24で接続している。
このように、 電源供給用のリード 21 aとパスバー 21 dの接続位置を 90度 もしくは 180度の回転対象にしておくと、 パッケージを実装する際に回転して 実装してしまつた場合でも、 電源と G N Dを逆にかけてしまう危険が無いため、 デバイス破壊を防ぐことができる。 なお、 図 56では、 電源供給用のリード 21 aとバスバー 21 dの接続位置を各辺の端に配置したが、 端に限定されることは ない。
図 57に示されるように、 上面に銀メツキ 27の施されたリード 21 a、 バス パー 21 d、 半導体チップ 22が、 基材 25の上面に接着層 25 aにより接着さ れる。 ただし、 半導体チップ 22の下面には銀ペースト 28が塗布されている。 各バスパー 21 dとインナリード 21 bは分離して配置され、 絶縁されている。 インナリード 21 bと基材 25が接着された後、 カツト部 21 f によりインナリ ード 21 bと基材 25がー緒に打ち抜かれる。 パッド 22 aとインナリード 21 bおよびバスバー 21 dは、 ワイヤボンディングにより金線などのワイヤ 24で 接続される。 さらに、 ァウタリード 21 cを除いた全ての部分が樹脂 23により 封止される。
図 58に示されるように、 バスバーカツト部 21 gにより、 アナログ用電源と デジタル用電源は分離絶縁されている。
図 59は、 図 56のデジタル.アナログ混在回路の回路図である。 デジタル回 路を 2電源、 アナログ回路を 2電源に分離している。 デジタル第 1回路部 DC 1 とデジタル第 2回路部 DC 2は、 図 56のデジタル回路部 22 c内の回路部であ る。
デジタル入出力回路部 22 bである I ODCは、 外部からのデジタル信号 I n Dを受けてレベル変換し、 内部回路 DC 2へ送る。 I ODCの信号振幅は、 典型 的には V s s Dと Vd dDlとの間にあり、 D C 2の信号振幅はそれよりも小さ く V s s Dと V d dD 2の間にある。 内部回路 DC 2からの信号は、 I ODCで レベル変換して外部へ出力する。 DC 1は、 アナログ回路部 22 eである ACお よび DC 2とデジタル信号のやり取りをする。 DC 2は、 DC 1および I ODC (デジタル入出力回路部 22 b) とデジタル信号のやり取りをする。 DC 1と D C 2は、 図 56のデジタル回路部 22 c内の回路部である。
アナ口グ回路部 22 eは、 典型的には外部からのアナ口グ信号 I n Aをデジタ ル信号へ変換して DC 1へ送る AZDコンバータと、 DC 1からのデジタル信号 をアナ口グ信号へ変換して外部へ出力する DZAコンバータを含む。 A/Dコン バータは、 外部からのアナログ信号 I n Aが入力される AZDコンバータアナ口 グ部 ADAと、 ADAからの信号を受けて DC 1へ信号を出力する AZDコンパ 一タデジタル部 A D Dを含む。 D/Aコンバータは、 DC 1からの信号が入力さ れる D/Aコンバータデジタル部 DADと、 DADからの信号を受けて外部ヘア ナログ信号 Ou t Aを出力する D/Aコンバータアナログ部 DA Aを含む。 デジタル回路部 22 cの内部電源 V d d D 2とアナログ回路部 22 eの内部電 源 Vd dA2は、 分離されているが、 通常は同じ電位が供給される。 デジタル回 路部 22 cの外部電源 V d dD lおよびアナ口グ回路部 22 eの外部電源 V d d Alは、 Vd dD l >Vd dD2、 V d d A 1 > V d d A 2を満たしていればよ く、 例えば Vd dD l=Vd dAl=3. 3 V, Vd dD2=Vd dA2=l. 5V が供給される。
デジタル回路部 22 cの G N D側電源 V s s Dとアナ口グ回路部 22 eの G N D側電源 V s sAも、 分離されているが同じ電位が供給される。 ここでは GND 側をデジタル用 V s s Dとアナ口グ用 V s s Aに分離した例を示したが、 共通に する場合もある。
ここで、 Vd dAlと Vd dD l、 V s sAと V s s Dは樹脂 23で封止され たパッケージ内で分離されている例を示した。 これらは通常、 Vd dAlと Vd dD 1は外部電源 V 1 (高電位側) に、 V s s Aと V s s Dは電源 V 2 (低電位 側) に接続される。
図 60は、 ァウタリード 21 cがチップ^ 面に出ないタイプである QFN 30 に本発明を適用した場合のレイアウト図である。 図 61は、 図 60の A— A断面 図である。 QF P 26の場合とほぼ同様の構造であるが、 リード 21 aがパッケ ージの側面から出ていない点が異なる。 リード 21 aの先端はパッケージの裏面 (図 60の平面図の裏面) に出て、 半田 29が付着されている。
図 55〜図 6 1に例示した構成により、 以下のような効果を得ることができる 第 1に、 インナリード 21 bと半導体チップ 22との間に電源供給用のパスバ 一 21 dを設けたことにより、 パッド 22 aの数を大幅に増やすことができる。 これは、 バスバー 21 dへのワイヤボンディングはィンナリード 21 bのピッチ に無関係に接続できるため、 パッド 22 aのピツチをィンナリード 21 bのピッ チより小さくし、 インナリード 21 bの本数以上にパッド 22 aの数を増やすこ とができるためである。 電源用のパッド 22 aをバスパー 21 dへ接続すること により、 電源供給用のリード 21 aが大幅に削減する。 これにより、 信号用に用 レ、ることができるリード 21 aが増え、 信号用のパッド 22 aも増やすことがで さる。
第 2に、 半導体チップ 22内の回路部配置に応じてパスバー 21 dを分離する ことにより、 回路部ごとに分離した電源を供給することができる。 近年、 L S I (Large Scale Integrated circuit) の微細化により回路配 ¾がより接近してい るため、 ノイズ対策が重要な課題となっている。 特に、 デジタル回路部 2 2。で 発生するノイズとアナログ回路部 2 2 eで発生するノイズが相互に影響を及ぼさ ないように、 デジタル回路部 2 2 cとアナ口グ回路部 2 2 eで電源を分離するこ とは重要である。
第 3に、 回路部へ電源を供給する電源配線 (例えば、 D Cおよびメモリ 2 2 h へ V d d D 2を供給する電源配線 2 2 gである V L ) は、 半導体チップ 2 2上で 回路部の外周に沿って周回させなくても、 インピーダンスの低いバスパー 2 1 d へ接続することで十分な電流供給能力を得ることができる。 従来は、 回路部の外 周に沿って電源配線 V Lを周回させることによってインピーダンスを下げていた 図 5 6に示したように、 これまでの信号用の配線は、 リング上になった電源配 線層の下層もしくは上層を電源配線層とは別層でクロスして配線していたが、 電 源配線 V Lを周回させずに分離して配置することにより、 同一配線層に複数種の 配線を分離して配置させることが可能となり、 配線層の層数を減らすことができ る。 電源配線 V Lと信号配線 2 2 f である S Lとを同じ配線層にレイァゥトする ことも可能である。
なお従来同様に電源配線を周回させ電源層を別層とすることが信号配線 2 2 f の自由度を高くできることは言うまでもない。
また、 インピーダンスを下げるには太い配線が必要であるが、 配線の面積が増 大してしまうという問題がある。 本発明を用いれば幅広いバスバー 2 1 dが周回 配線の変わりとなることから、 半導体チップ 2 2上での電源配線面積を減少する ことができる。 半導体チップ 2 2が微細化されて 0. 1 μ ιηプロセス以下になると 相対的に配線も細くなるため、 本発明は特に有効となる。
図 5 6で示したようなリード 2 1 aの四隅付近がパスバー 2 1 dと一体化され たタイプ (パッケージとして四隅に電源ピンが配置されるタイプ) は、 もともと 半導体チップ 2 2のパッド配列で電源用のパッド 2 2 aが四隅に配置されている チップに適用した場合、 半導体チップ 2 2の設計変更が少なく好都合である。'例 えば、 パッド 22 aの配置は電源パッド V s s、 V d d 1 ( V d d D 1、 V d d A 1) 、 Vd d 2 (Vd dD2、 Vd d A2) と信号パッド I Oを、 1つの角か ら V s s、 I 0、 I 0、 I O、 Vd d l、 I 0、 I 0、 I O、 Vd d 2、 I 0、 I O、 I O、 V s s · · · と、 電源ピンを数本置き (本実施の形態 3は 3つ置き ) に配列させることで極力 I Oで消費する電流を補うと共に電源ドロップを防ぐ ことが多いが、 この場合にパスパー 21 dがあると前記各電源パッドへの接続給 電が容易となり好都合である。
従来、 多数ピン (例えば、 208ピン) タイプのパッケージでは電源ドロップ を配慮することから、 四隅にも電源ピンが配置され、 上記のように数本置きに電 源ピンが配置されることが多いので、 本発明は適用容易である。
図 62は、 図 56のデジタル回路部 22 cとアナログ回路部 22 eとでパスバ 一 21 dを分離したレイァゥト図の変形例である。 図 56と異なる回路配置の半 導体チップ 22に本発明を適用しても、 カツト部 21 f でバスバー 21 dを分離 する位置を変えるだけで適した配置にすることができる。
また、 図 56では Vd dD 1および Vd dAl電源用と、 (1 (102ぉょび¥ d d A 2電源用の二重のワイヤ 24を隣接して配置したが、 ここでは互いに離れ た位置に配置している。 このようにそれぞれ離れた位置でワイヤボンディングし 、 離れた位置から電源供給することで、 各回路での消費電流を分散させ、 より一 層低抵抗化が図れる。 ここで、 ワイヤ 24は二重の場合を示したが、 それ以上で も良い。
図 63は、 図 62の変形例である。 アナログ回路を 1電源系 (Vd dA、 V s s A) 、 デジタル回路を 2電源系 (Vd dD l、 V s s D l系と Vd dD2、 V s s D2系) に分離したレイアウト図である。 図 56、 図 62と同様にバスバー 21 dが 3重となったタイプを用いているが、 必ずしも回路部の境界付近でバス バー 21 dを分離していない点が異なる。
ここでは、 デジタル回路部 22 cが 4本のパスパー 21 dを要するため、 最外 部のバスバー 21 dを V s s D 1と V s s D 2に分離してデジタル用に用いてい る。 カット部 21 f と一体化したバスバーカツト部 21 gは、 最外部のバスバー 21 dの角部を基材 25と共に打ち抜くことで、 バスパー 21 dを電気的に分離 している。 図 63におけるバスバーカツト部 21 hは、 外側のパスバー 21 dと 一体化されていた内側のパスバー 21 dを切断する (Vd dD lと Vd dD2、 Vd dAlと Vd d A2を分離する) 角部のものと、 デジタル回路部 22 cとァ ナログ回路部 22 eの境界付近でパスバー 21 dを切断する (Vd dDlと Vd d Al、 Vd dD 2と Vd d A2を分離する) ものがある。
図 63では、 最外部のバスバー 21 dをカット部 21 f と一体化したバスバー カツト部 21 gにより分離した例を示したが、 デジタル入出力回路部 (I ODC ) 22 bとデジタル回路部 (DC) 22 cで GND側を共通とする場合は分離し なくても良い。 この場合、 最外部のパスバー 21 dはリング状のまま用いる。 図 64は、 図 56のリング状のバスパー 21 dを、 切り込みを入れずにデジタ ル用として利用したレイアウト図である。 デジタル入出力回路部 (I ODC) 2 2 bおよびデジタル回路部 (DC) 22 cの電源はパスバー 21 dへ、 アナログ 入出力回路部 (I OAC) 22 dおよびアナログ回路部 (AC) 22 eの電源は 従来通りインナリード 21 bへ直接接続されている。 この場合、 アナログ回路部 22 eは従来の回路配置のまま用いることができる。
なお、 本発明を適用する場合、 基本的には従来の回路構成、 チップ内配置は変 更することなく、 電源パッドのみバスバー 21 dに接続すれば良い。 また、 回路 配置構成に応じたバスバー 21 dの配置を適宜選択することで対応できることは 言うまでもない。
(実施の形態 4)
図 65は、 デジタル回路を二つの電源回路部に分離してレイアウトした図、 図 66は図 65のデジタル回路の回路図である。
本実施の形態 4のような電源分離は、 例えば、 D C 1と D C 2が異なる内部電 圧 (D 1の内部電圧 <D 2の内部電圧) で動作している場合、 DC 1をノイズか ら守るために有効である。 例えば、 Vd dD l = I nD l=Ou tD l=3. 3 V 、 Vd dD2= I nD2=Ou tD2=3.3 V, D 1の内部電圧 =1.5 V、 D 2 の内部電圧 =3. 3 Vの場合などがこれにあたる。 また、 デジタル入出力回路部 ( I 02) 22 bの入出力信号 (I nD2、 Ou t D 2) が I O lの入出力信号 ( I nD l、 Ou tD l) に比べ非常に大きい電圧 (V d d D 1《 V d d D 2 ) の 場合も、 DC 1をノイズから守るために有効である。 例えば、 Vd dD l = I n D 1 =Ou t D 1 =3. 3 V (または 5 V) 、 Vd dD2= I nD2=Ou tD2 =7 V (または 10V) の場合などがこれにあたる。
図 65、 図 66の場合、 図 56、 図 62および図 63に比べ、 電源数が少なく 4本で足りるため、 バスパー 21 dが二重のタイプを用いている。 DC 1や DC 2の内部電圧を外部から供給する場合など、 電源の数が増加する場合は、 バスバ -21 dの本数を増やしたり、 パスバー 21 dが三重のタイプを用いたりしても 良い。
なお D C 1と D C 2で使われるクロック周波数が異なる場合なども干渉ノィズ 対策の観点から電源分離は有効である。
図 56から図 66まで様々なバスバー 21 dの形態と配置方法を示してきたが 、 図面に示された形態 ·方法に限られることなく、 回路のレイアウト方法により 種々の変形が考えられる。
例えば、 リング状のバスバー 21 dは、 必ずしもチップ半導体チップ 22の辺 に沿って四角形に配置する必要も無く、 半導体チップ 22を囲む八角形に配置し ても良い。 この場合、 チップ角部でワイヤ 24が込み入りにくくなるため、 半導 体チップ 22の角部までパッド 22 aを配置することができる。
外側のバスバー 21 dと内側のバスバー 21 dの接続部おょぴそれを分離する バスバーカツト部 21 gまたはバスバー力ット部 21 hも、 バスバー 21 dの角 部に限られることなくいずれの場所でも良い。 さらに、 バスバー 21 dの本数も 、 電源の数によって増減しても良い。 実施の形態ではバスバー 21 dが二重また は三重 (3本〜 6本) の例を示したが、 これに限られることはない。 バスバー 2 1 dは少なくとも 1本あれば効果があるため、 例えば 1本でも良い。
また、 図に示した複数のリード 21 aの本数や形も、 これに限られることなく 様々なタイプが考えられる。 さらに、 半導体チップ 22の形態,サイズも、 本実 施の形態に示した例に限られることなく、 様々なチップを用いて実現可能である
(実施の形態 5)
図 67は、 図 56の半導体装置のパッド 22 aを千鳥状に配置し、 ノ、ノ十 " 一 ド 2 1 bおよびバスバー 2 1 dへ千鳥状にワイヤボンディングした図である。 な お、 ワイヤボンディングした一部分を拡大図により示す。
ここでは、 ワイヤ 2 4によりパスバー 2 1 dと接続された電源用のパッド 2 2 aは第 1列 L 1上に配置され、 インナリード 2 1 bと接続された信号用のパッド 2 2 aは第 2列 L 2上に配置されている。 拡大図が示すように、 第 2列 L 2上の 第 3パッド 2 2 nは、 第 1列 L 1上の電源用のパッド 2 2 aである第 1パッド 2 2 1と第 2パッド 2 2 mの中間に位置する (X = X) 。 このような方法で、 第 1 列 L 1上に第 1パッド 2 2 1および第 2パッド 2 2 m、 第 2列 L 2上に第 3パッ ド 2 2 nを繰り返し配置すると、 図 6 7に示すような千鳥状のパッド配置となる 。 パッド 2 2 aを 2列に配置して数を増やしても、 電源用のパッド 2 2 aはバス バー 2 1 dへ接続されるため、 インナリード 2 1 bは信号用として使うことがで さる。
図 6 8は図 6 7の変形例であり、 図 6 9は図 1 3の A— A断面図である。 ここ では、 四辺で分離された、 二重のタイプのバスバー 2 1 dを用いた。 図 6 7と異 なり、 ワイヤ 2 4によりインナリード 2 1 bと接続された信号用のパッド 2 2 a がチップ端側の第 1列上 L 1に配置され、 一方バスバー 2 1 dと接続された電源、 用のパッド 2 2 aがチップ内側の第 2列上 L 2に配置されている。 この場合、 信 号用のパッド 2 2 a、 電源用のパッド 2 2 aともに、 ワイヤボンディングの距離 が長くなることを防止できる。
図 6 7〜図 6 9にパッド千鳥配置の例を示したが、 バスバー 2 1 dの本数は電 源の数によって増減しても良く、 またバスパー 2 1 dは全ての辺に置かなくても 良い。 形状も図示したものに限らず様々な変形が考えられる。 チップ全体のパッ ド 2 2 aが千鳥状に配置される必要もなく、 一部分であっても良い。 図 6 7では 信号用のパッド 2 2 aを内側としたが、 チップ端側でもよく、 また図 6 8では信 号用のパッド 2 2 aをチップ端側としたが、 内側であつても良い。
(実施の形態 6 )
図 7 0は、 信号用のパッド 2 2 a ( I O) と電源用のパッド 2 2 a (V d d、 V s s ) を交互に配置した図である。
インナリード 2 1 bと半導体チップ 2 2との間に電原供給用のバスパー 2 1 d を設けたことにより、 電源用のパッド 22 aの数を大幅に増やすことができる。 これにより、 従来パッド数個置きに配置していた電源用のパッド 22 aを、 一つ 置きに配置することが可能となり、 電源を強化することができる。 さらに信号間 のクロストークノイズを除去できる。 · また、 電源のバスパー化で余った NC (ノンコネクト) ピンはリード側で適当 な電源に固定するだけでも良く、 これにより信号間の距離が取られ、 干渉ノイズ 低減、 もしくは入出力バッファ動作時の電源ノィズ低減に効果あることは言うま でもない。
図 67〜図 69では、 パッド 22 aが千鳥配置、 バスバー 21 dとインナリー ド 21 bのワイヤボンディングの位置も千鳥状の場合を示したが、 図 70に示す ようにパスバー 21 dおよびインナリード 21 b側のみ千鳥状にワイヤボンディ ングしても良い。
(実施の形態 7)
図 71および図 72は、 ワイヤボンディングにより内部降圧回路を選択もしく は非選択可能とした回路のレイァゥト図である。 図 71に示す内部降圧回路 22 iを使用する場合と、 図 72に示す内部降圧回路 22 iを使用しない場合とで、 ワイヤボンディングの方法が異なる。 回路部 Aに接続する内部電源配線 22 k ( Vd d 2 AL) と、 回路部 Bに接続する内部電源配線 22 j (Vd d 2BL) は 分離されている。
図 71では、 内部降圧回路 22 iを使用して外部電源 V d d lを Vd d 2Aに 降圧し、 回路部 Aへ供給する。 ワイヤ 24により、 外部電源 V d d lが供給され るリード 21 aと Vd d l供給用のバスバー 21 dが接続され、 V d d 1供給用 のバスバー 21 dと内部降圧回路 22 iに接続したパッド A 22 pが接続される 。 内部電源配線 22 k (Vd d 2 AL) を介して内部降圧回路 22 iに接続した パッ KB 22 qは、 回路部 Aへ内部電源 V d d 2 Aを供給するための Vd d 2 A 供給用のバスバー 21 dにボンディングされている。
図 72では、 内部降圧回路 22 iを使用せずに、 Vd d 2 A供給用のパスバー 21 dから回路部 Aへ内部電源を供給する。 Vd d 2 A供給用のバスバー 21 d とパッド B 22 qは、 図 71と同様に接続されている。 図 71と異なり、 内部電 源 V d d 2 Aが供給されるリード 21 aと Vd d 2 A供給用のパスバー 21 dが 接続されている。 ここで、 パッド A22 pはワイヤボンディングされていないが 、 Vd d 2 A電源供給用のバスバー 21 dなどに接続しても良い。
図 73は、 図 71およぴ図 72の選択可能な内部降圧回路 22 iの回路図であ る。 図 71およぴ図 72における内部降圧回路 22 iは略図で示したが、 ここで は具体的な一例を示す。 P 1, P 2は P型 MO Sトランジスタ、 N 1は N型 MO S トランジスタを表す。
内部降圧回路 22 iを使用する場合 (図 71の場合) 、 パッド A 22 pは高電 位側 H (V d d 1) にボンディングされる。 これにより、 P 1がオフ、 N 1がォ ンとなり、 Vd d lと V s sとの間で比較回路 22 rが動作する。 比較回路 22 rが P 2のゲートを制御することにより、 P 2は V d d 1を V d dD 2に降圧し て、 内部回路であるデジタル回路部 22 c (図 56参照) へ供給する。
一方、 内部降圧回路 22 iを使用しない場合 (図 72の場合) 、 パッド A 22 pはワイヤボンディングされないか、 または低電位側 L (V s s) にワイヤボン デイングされる。 これにより、 N1がオフとなり、 比較回路 22 rは動作しなく なる。 このとき、 回路 Aに対しては Vd d 2が供給されるパスバー 21 dにボン デイングされたパッド B 22 qより、 Vd d 2が内部回路へ供給される。
図 71〜図 73では、 回路 Aに接続した内部降圧回路 22 iを例に述べたが、 他の内部回路にも同様な方法で適用することができる。
(実施の形態 8)
図 74は、 引き出し配線によりチップ周辺のパッド 22 aと内部回路を接続し た場合、 半導体チップ 22の中央付近にパッド 22 aを設けた場合、 およぴチッ プ中央付近のパッド 22 a、 チップ端部のパッド 22 a、 バスバー 21 dを二段 階でワイヤボンディングした場合のレイアウト図である。 ここでは、 メモリ (M E) 22からの引き出し配線を、 Vd dD 2供給用のバスバー 21 dへ接続して いる。
アナログ回路部 (AC) 22 e内に設けたパッド 22 aは、 Vd dA2供給用 のバスバー 21 dへ直接ワイヤボンディングされる。
デジタル回路部 (DC) 22 c内に設けたパッド 22 aは、 V d d D 2供給用 のパッド 2 2 aを介して V d d D 2供給用のパスパー 2 1 dへワイヤボンディン グされる。 前記のような接続方法はワイヤ 2 4の直径およびバスバー 2 1 dがチ ップ内配線幅より面積的に大きいことからインピーダンスを低くすることができ 、 内部回路の電源ドロップを軽減する効果がある。 通常回路部を周回している電 源リングに加え、 特に内部回路で電源ドロップの問題が生じる場合などに有効で ある。
なお、 以上のようにパスバー 2 1 dが電源供給用として効用が大きいことを述 ベたが、 半導体チップ 2 2のパッド 2 2 aは製造側でこのパッド 2 2 aを所定レ ベル値に固定したい場合も考えられるので、 本バスパー 2 1 dをレベル固定用端 子として使用できることは言うまでもない。
(実施の形態 9 )
実施の形態 9〜 2 0の半導体装置 (Q F P ) におけるそれぞれのリードパター ンを説明する平面図は、 半導体チップ 2 2の一部のパッド 2 2 aのみのワイヤ 2 4の接続状態を示しており、 説明上、 他のパッド 2 2 aのワイヤ 2 4の接続状態 は省略しているが、 実際には、 他のパッド 2 2 aに対してもワイヤ 2 4が接続さ れている (ただし、 全パッド 2 2 aにワイヤ 2 4が接続されていなくてもよく、 ノンコンタク トのパッド 2 2 aが存在する場合もある) o
図 7 5に示す半導体装置のリ一ドパターンは、 半導体チップ 2 2の周囲に三重 に配置されたリング状のバスバー 2 1 dのうち、 最も外側のバスバー 2 1 dのみ を 1つのァウタリード 2 1 cに連結し、 このァウタリード 2 1 cを半導体装置の 角部に配置したものである。
すなわち、 電源用のパッド 2 2 aが比較的角部に集まって配置された半導体チ ップ 2 2を搭載している場合であり、 この場合、 角部の電源用のパッド 2 2 aを バスバー 2 1 dとワイヤ 2 4で接続し、 さらに、 ワイヤ 2 4と角部付近に配置さ れたインナリード 2 1 bとを接続する。
これにより、 ワイヤ 2 4の半導体チップ 2 2のパッド 2 2 aへの進入角度を緩 和することができ、 チップ角部近傍のパッド間隔を詰めることができる。 その結 果、 配置可能なパッド数を増やすことができる。
また、 電源用のパッド 2 2 aを共通リードであるパスバー 2 1 dに接続するこ とにより、 電源用のパッド 2 2 aの数を減らすことができる。 これにより、 ァゥ タリード 2 1 cの空きピンが発生するため、 このピンを電源用に固定して信号用 ピンの両側に配置することにより、 L C成分によるクロストークノイズを低減、 また I Oバッファが動作する事による電源ノィズを低減することができる。
また、 電源用のパッド 2 2 aでは、 パッド 2 2 aとインナリード 2 1 bとをヮ ィャ 2 4で直接接続するのではなく、 パスバー 2 1 dを介して接続することによ り、 ワイヤ 2 4を短くすることができ、 樹脂封止時のワイヤ流れを低減すること ができる。
また、 図 7 6は、 図 7 5に示す半導体装置に用いられるリードフレーム 1の構 造を示すものであるが、 テープ部材 5のチップ搭載領域すなわち最も内側のリン グ状のバスバー 2 1 dの内側領域に、 チップ搭載部であるタブ 2 1 iが貼り付け られている。 タブ 2 1 iは、 4本の吊りリード 2 1 jに連結されているが、 吊り リード 2 1 ]· と最も内側のリング状のバスバー 2 1 dとは、 吊りリードカット部 2 1 kによって分離されて絶縁されている。
このようにテープ部材 5のチップ搭載領域に銅などの金属板からなるタブ 2 1 iや吊りリード 2 1 jが貼り付けられていることにより、 テープ部材 5のチップ 搭載領域の強度を高めることができ、 テープ部材 5の平坦性を向上してダイボン ディング性を向上させることができる。
なお、 図 7 6に示すフレーム構造は、 タブ 2 1 iの大きさが半導体チップ 2 2 の主面より小さな小タブ構造のものであり、 小タブ構造を採用することにより、 樹脂モールディング時の樹脂 2 3 (図 5 6参照) がチップ裏面に周り込むため、 樹脂 2 3とチップ裏面との密着度を向上させることができ、 半導体装置 (Q F P ) のリフロークラック耐性の向上を図ることができる。
(実施の形態 1 0 )
図 7 7に示す半導体装置のリードパターンは、 半導体チップ 2 2の周囲に四重 にパスバー 2 1 dが配置されたものであり、 図 5 6に示す樹脂封止体である樹月旨 2 3の 4辺それぞれにおけるリード配列方向のほぼ中央から 5本のバスバー 2 1 dが引き出され、 それぞれァウタリード 2 1 cに連結されているとともに、 さら に、 4つの角部においてそれぞれ 1本のバスバー 2 1 dが引き出されてそれぞれ がァウタリード 2 1 cに連結されている。 すなわち、 電源ピンを半導体装置の樹 脂 2 3の各辺において主に中央付近に集めて配置させた構造である。
したがって、 電源用のパッド 2 2 aがパッド列において中央付近に集中してい る半導体チップ 2 2を搭載する場合に好適である。
このような構造によれば、 バスバー 2 1 dの群 (5本分) としての幅を大きく することができるため、 リード抵抗の低減ィヒゃ L成分の低減ィヒを図って電気的特 性を向上させることができる。
なお、 ァウタリード 2 1 cの本数が半導体チップ 2 2のパッド数より多レ、場合 には、 低抵抗化のため、 電源用のァウタリード 2 1 cと複数のワイヤ 2 4を介し て複数のパスバー 2 1 dとを接続し、 各バスバー 2 1 dからさらにワイヤ 2 4を 介して電源用のパッド 2 2 aと接続することにより、 電源用のパッド 2 2 aへの ヮィャ接続は自由な位置で接続することができる。
その結果、 電源用のパッド 2 2 aの位置を好適な位置に配置して最寄りの位置 で電源用のパッド 2 2 aとパスバー 2 1 dとを接続することができるため、 配線 抵抗値の低減化を図ることができる。
なお、 図 7 8に示すフレーム構造も、 テープ部材 5のチップ搭載領域に金属板 からなるタブ 2 1 iや吊りリード 2 1 jが貼り付けられた構造であり、 これによ り、 テープ部材 5のチップ搭載領域の強度を高めてその平坦性やダイボンディン グ性を向上させることができる。
さらに、 図 7 8に示す構造では、 タブ 2 1 iを支持する 4本の吊りリード 2 1 j 、 最も内側のバスバー 2 1 dと連結されており、 したがって、 テープ部材 5 の強度をさらに高めることができる。 なお、 タブ 2 1 iが吊りリード 2 1 jを介 して最も内側のバスバー 2 1 dと連結しているため、 チップ裏面とタブ 2 1 iと を絶縁する場合には絶縁性のダイボンド材を使用し、 チップ裏面とタブ 2 1 iと を電気的に接続する場合には導電性のダイボンド材を使用する。
また、 図 7 8に示すフレーム構造も小タブ構造のものであるため、 樹脂 2 3と チップ裏面との密着度を向上させることができ、 半導体装置 (Q F P ) のリフロ 一クラック耐†生の向上を図ることができる。
(実施の形態 1 1 ) 図 79に示す半導体装置のリードパターンは、 図 77に示すリードパターンに おいて 4本の電源ピン (Vd d、 V s s、 Vd d q、 V s s q) を半導体装置の 4角に配置する場合である。
この場合、 実施の形態 9と同様に、 ワイヤ 24の半導体チップ 22のパッド 2 2 aへの進入角度を緩和することができ、 チップ角部近傍のパッド間隔を詰める ことができる。 その結果、 配置可能なパッド数を増やすことができる。
さらに、 電源用のパッド 22 aを共通リードであるパスバー 21 dに接続する ことにより、 電源用のパッド 22 aの数を減らすことができる。
また、 電源ピンが 4角に配置されているため、 4角からの給電が可能になり、 電位ドロップ量のバランス化によって回路の電源動作マージンを確保することが できる。
(実施の形態 12)
図 80に示す半導体装置のリ一ドパターンは、 半導体装置の 1つの角部から給 電を行う場合である。
すなわち、 同じ側に配置された 2本以上のァウタリード 21 c、 例えば、 リー ド列の角部に配置された隣接する 2本以上のァウタリード 21 cからバスパー 2 I dを介して電源 (Vd d、 V s s) を供給する構造である。
この構造では、 図 82に示すように電源供給側の近くに配置された A回路 (図 80の A点) と、 供給側から遠!/、反対側に配置された B回路 (図 80の B点) と で、 図 80の電¾§降下図に示すように V d dと V s sの電源電位の変化を比較す ると、 A点から B点に向かって供給側から遠ざかると Vd dは下降し、 V s sは 上昇して両者の幅が狭くなるが、 レファレンスレベル (Vr e f . ) は、 中央に 一定に保持でき、 また Vr e f . が外から入力された場合に、 レファレンスの観 点では電源の対称性を向上できる。
したがって、 A回路や B回路が、 レファレンスレベルを外部から入力して使用 する回路、 例えば、 アナログ回路や差動アンプ回路 (図 73に示す比較回路 22 r) の場合に好適である。
なお、 電源を供給するァウタリード 21 cの位置につ!/、ては、 半導体装置のリ ード列の 1つの角部に限定されるものではなく、 2つの角部や 4つの角部におい て 2本以上の隣接するァウタリード 2 1 cからパスバー 2 1 dを介して電源を供 給するものであってもよい。
また、 アナログ部電源をデジタル系回路と別にする必要がある場合には、 直接 インナリード 2 1 bにワイヤ 2 4を接続してもよい。
また、 図 8 1は、 図 8 0に示す半導体装置に用いられるリードフレーム 1の構 造を示すものであるが、 テープ部材 5のチップ搭載領域すなわち内側のリング状 のバスバ一 2 1 dの内側領域に、 チップ搭載部であるタブ 2 1 iが貼り付けられ ている。 タブ 2 1 iは半導体チップ 2 2とほぼ同等の大きさかもしくはそれより も大きい大タブ構造のものであり、 内側のリング状のパスバー 2 1 dとは、 吊り リードカツト部 2 1 kによって分離されて絶縁されている。
このようにテープ部材 5のチップ搭載領域に銅などの金属板からなるタブ 2 1 iが貼り付けられていることにより、 テープ部材 5のチップ搭載領域の強度を高 めることができるとともに、 図 7 6の小タブ構造の場合に比較しても大タブの方 が面積が遥かに大きいため、 テープ部材 5の強度をさらに向上させることができ 、 その平坦性やダイボンディング性もさらに向上できる。
また、 大タブの場合、 図 8 1に示すようにその面積が大きいため、 半導体チッ プ 2 2から発せられる熱を十分に拡散することができ、 半導体装置の放熱性を向 上させることができる。
ロジック回路の中でも C P Uなど、 特に消費電力が大きく、 チップからの発熱 量が大きくなる回路を有するチップを搭載する場合には、 半導体チップ 2 2から タブ 2 1 iへの熱抵抗を低減するために、 半導体チップ 2 2をタブ 2 1 iに接着 する際に、 A gペーストなど導電性の接着材、 若しくは導電性粒子を含有する接 着剤を使用するのが好ましい。 また、 このように半導体チップ 2 2をタブ 2 1 i の上に接着する接着剤として、 導電性の接着材、 もしくは導電性粒子を含有する 接着剤を用いた場合でも、 図 8 1に示すように、 タブ 2 1 iとバスバー 2 1 dが 吊りリードカツト部 2 1 kによって電気的に分離されていることによって、 半導 体チップ 2 2裏面に露出する活性層の電位 (基板電位) をバスパー 2 1 dから 分離することができ、 半導体チップ 2 2の設計における自由度を向上することが できる。 (実施の形態 1 3 )
図 8 3に示す半導体装置のリ一ドパターンは、 半導体装置の対向する 2つの角 部から給電を行う場合である。
すなわち、 対向する 2つの角部それぞれにおいて複数の隣接するァウタリード 2 1 cからパスパー 2 1 dを介して電源を供給する構造のものである。
この構造では、 電源降下図に示すように中間位置の C点の電位は V d dが下降 し、 V s sが上昇するため、 図 8 0に示す 1つの角部から電源を供給する構造に 比較して電源ドロップ量を減少させることができる。
すなわち、 給電箇所を多く設ける方が、 電源ドロップ量を減少させることがで き、 好ましい。 ,
また、 図 8 4は、 図 8 3に示す半導体装置に用いられるリードフレーム 1の構 造を示すものであるが、 銅などの金属板からなるタブ 2 1 iは、 半導体チップ 2 2とほぼ同等の大きさかもしくはそれよりも大きい大タブ構造のものである。 な お、 タプ 2 1 iは、 内側のリング状のバスバー 2 1 dと 4本の吊りリード 2 1 j によって連結している。
このように内側のリング状のバスバー 2 1 dと 4本の吊りリード 2 1 jによつ て連結した大タブであるため、 テープ部材 5の強度をさらに高めることができ、 その平坦性やダイボンディング性をさらに向上できる。
また、 大タブであるため、 半導体チップ 2 2から発せられる熱を十分に拡散す ることができ、 半導体装置の放熱性を向上させることができる。
ロジック回路の中でも C P Uなど、 特に消費電力が大きく、 チップからの発熱 量が大きくなる回路を有するチップを搭載する場合には、 半導体チップ 2 2から タブ 2 1 iへの熱抵抗を低減するために、 半導体チップ 2 2をタブ 2 1 iに接着 する際に、 A gペーストなど導電性の接着材、 若しくは導電性粒子を含有する接 着剤を使用するのが好ましい。
また、 本実施の形態 1 3の構造においては、 内周のパスバー 2 1 dとタブ 2 1 iに共通の電源電位または接地電位が供給されることとなるため、 A gペースト などの導電性の接着材を介して半導体チップ 2 2をタブ 2 1 iの上に搭載するこ とにより、 半導体チップ 2 2の基板電位を内周のバスバー 2 1 dの電位と共通に することができる。
また、 本実施の形態 1 3の構造において、 絶縁性の接着剤を介して半導体チッ プ 2 2をタブ 2 1 iの上に搭載した場合には、 接着剤を絶縁膜として、 半導体チ ップ 2 2の基板電位とタブ 2 1 i との間に容量を形成することができるため、 半 導体チップ 2 2の基板電位をより安定させることができ、 かつ半導体チップ 2 2 の基板電位とタブ 2 1 iの電位は分離されるため、 半導体チップ 2 2の設計にお ける自由度を向上することができる。
(実施の形態 1 4 )
図 8 5に示す半導体装置のリ一ドパターンは、 V s s電源を共通としてバスバ 一 2 1 dから 4つの角部に取り出してそれぞれァウタリード 2 1 cに連結すると ともに、 V d d電源はそれぞれ独立したバスバー 2 1 dから各角部に取り出して ァウタリード 2 1 cに連結した構造のものである。
この場合、 V d d電源用のパッ ド 2 2 aの数を少なくすることができる。 また、 電源降下図に示すように A点から B点に向かって V d dは上昇し、 一方 中間の C点の電位では V s sが上昇してさらに B点に向かって再び下降する。 .
(実施の形態 1 5 )
図 8 6に示す半導体装置のリードパターンは、 半導体装置の一辺の中央からの み電源 (V d d、 V s s ) を供給する場合であり、 電源降下図に示すように給電 側から遠くなるほど V s sの電位が上昇し、 V d dは下降する。
この場合、 実施の形態 1 2と同様に、 レファレンスレベル (V r e f . ) は、 中央に一定に保持でき、 電源の対称性を向上できる。 したがって、 レファレンス レベルを外部から入力して使用する回路、 例えば、 アナログ回路や差動アンプ回 路 (図 7 3に示す比較回路 2 2 r ) の場合に好適である。
なお、 電源の供給側は、 1箇所に限定されるものではなく、 2箇所や 4箇所か ら給電してもよく、 供給箇所を増やして低抵抗ィヒを図ることができる。
(実施の形態 1 6 )
図 8 7に示す半導体装置のリードパターンは、 アナログ回路用のバスパー 2 1 dとデジタル回路用のバスパー 2 1 dとをバスバーカツト部 2 1 gによって分離 したものである。 すなわち、 アナログ回路用のパスパー 2 1 dを、 デジタル回路用のパスバー 2 1 dから切り分けた構造であり、 これによつて、 デジタル信号から発生するノィ ズをアナログ信号で拾わないようにすることができ、 電源のクロストークを低減 することができる。
(実施の形態 1 7 )
図 8 8に示す半導体装置のリードパターンは、 アナログ回路用のバスバー 2 1 dとデジタル回路用のバスパー 2 1 dとをバスバーカツト部 2 1 gによって分離 したものであるとともに、 半導体装置のリード配列としても 3辺にデジタル回路 用のバスパー 2 1 dと連結したァウタリード 2 1 cをそのリード列の中央に配置 し、 一方、 前記 3辺以外の 1辺にアナログ回路用のバスパー 2 1 dと連結したァ ウタリード 2 1 cをそのリード列の中央に配置している。
これにより、 電源のクロストークをさらに低減することができる。
(実施の形態 1 8 )
図 8 9に示す半導体装置のリ一ドパターンは、 一対の電源 (V d d、 V s s ) のバスバー 2 1 dにそれぞれ連結されたァウタリード 2 1 cが、 信号用のァウタ リード 2 1 cを挟んで相反する側に配置されており、 相反する両側から電源を供 給するものである。
すなわち、 図 9 0に示すように、 V d dと V s sとからなる一対の電源におい て、 一方の角部にそれぞれの電源のバスバー 2 1 dから引き出した電源用のァゥ タリード 2 1 cのいずれか一方を配置し、 前記角部と対角線上で対向する反対側 の角部に電源のバスバー 2 1 dから引き出した他方の電源用のァウタリード 2 1 cを配置しており、 複数の信号用のァウタリード 2 1 cを挟んで両側にそれぞれ 離れて配置された一対のァウタリード 2 1 cから A回路および B回路に対して電 を供給する構造となっている。 その際、 例えば、 A回路は A点の近傍のチップ 内に配置された回路であり、 B回路は B点の近傍のチップ内に配置された回路で ある。
この場合、 図 8 9の電源降下図に示すように V d dと V s sの両者とも、 A点 から B点に亘って電源電位が下降するため、 両電源のドロップ量を同レベル化す なわち V d dと V s s間の振幅がほぼ一定化することができ、 また、 デジタル回 路での信号の振幅低下による速度等のばらつきを低減することができる。
したがって、 電源の駆動力を大きく取ることができ、 例えば、 ロジック回路な どに好適である。
なお、 4つの角部から電源を供給してもよく、 その際の一対の電源をアナログ 回路用として用いてもよく、 ロジック回路からの影響を避けることができる。
(実施の形態 19)
図 91に示す半導体装置のリ一ドパターンは、 一対の電源 (V d d、 V s s) を両者とも 4つの角部から供給する構造のものである。
すなわち、 一対の電源 (Vd d、 V s 's) のバスバー 21 dに連結する 2つの ァウタリード 21 c力 4つの角部それぞれにおいて隣接して配置されているも のであり、 4つの角部それぞれから一対の電源 (Vd d、 V s s) を供給する構 造となっている。
図 91の電源降下図に示すように 1箇所から給電すると Vs sが上昇し、 Vd dが下降して電位の幅が狭くなるが、 図 91に示すリードパターンのように 4箇 所から給電することにより、 電源のドロップ量を小さくすることができる。 この場合、 差動アンプ回路 (図 73に示す比較回路 22 r) などのレフアレン スレベルを外部から入力することにより、 入力 0/1判定レベルが受ける側で中 央にセンスレベルがあるため、 V s s/Vd dに対してバランスが取れ、 回路マ 一ジンを確保することができる。
(実施の形態 20 )
図 92に示す半導体装置のリードパターンは、 一対の電源 (Vd d、 V s s) を供給するバスバー 21 dをデジタル系とアナログ系とにパスバーカツト部 21 gによって分離して分けたものであり、 さらに、 4つの角部それぞれにこれらの バスバー 21 dと連結する複数のァウタリード 21 cを配置したものである。 図 92では、 4つの角部のうち、 3つの角部にデジタル系の一対のバスパー 2 1 dと連結するァウタリード 21 cを配置し、 残りの 1つの角部にアナログ系の 一対のパスバー 21 dと連結するァウタリード 21 cを配置している。
この構造により、 デジタル信号から発生するノイズをアナログ信号で拾わない ようにすることができ、 電源のクロストークを低減することができる。 以上、 本発明者によってなされた発明を発明の実施の形態に基づき具体的に説 明したが、 本発明は前記発明の実施の形態に限定されるものではなく、 その要旨 を逸脱しない範囲で種々変更可能であることは言うまでもない。
前記実施の形態 9〜 2 0では、 半導体チップ 2 2を取り囲むバスバー 2 1 d力 S 二重、 三重おょぴ四重の場合を例に取り上げて説明したが、 バスパー 2 I dの重 複数は、 少なくとも一対のバスパー 2 1 dを含んでいれば、 何重であってもよい
産業上の利用可能十生
以上のように、 本発明の半導体装置は、 パスバーに連結したァウタリードを有 する半導体パッケージに好適であり、 特に、 ァウタリードが 4方向に延在する半 導体パッケージに好適である。 ·

Claims

請 求 の 範 囲
1 . 主面、 裏面と、 前記主面上に形成された複数の電極を有する半導体チップと 前記半導体チップの周囲に配列された複数のィンナリードと、
前記複数のィンナリードのそれぞれに一体に形成された複数のァウタリードと 前記複数の電極および複数のィンナリードのそれぞれと接続する複数のボンデ ィングワイヤと、
前記半導体チップ、 複数のインナリード、 複数のボンディングワイヤを封止す る樹脂封止体とを有する半導体装置であって、
前記複数のィンナリードと前記複数のボンディングワイヤが接続する部分は千 鳥状に配置されており、
前記複数のィンナリードと前記複数のボンディングワイヤが接続する部分は、 前記樹脂封止体の内部に封止された基板上に接着層を介して固定されていること を特徴とする半導体装置。
2 . 主面、 裏面と、 前記主面上に形成された複数の電極を有する半導体チップと 前記半導体チップの周囲に配列された複数のィンナリードと、
前記複数のィンナリードのそれぞれに一体に形成された複数のァゥタリードと 、
前記複数の電極および複数のィンナリードのそれぞれと接続する複数のボンデ ィングワイヤと、
前記半導体チップ、 複数のインナリード、 複数のボンディングワイヤを封止す る樹脂封止体とを有する半導体装置であって、
前記複数のィンナリードと前記複数の電極が接続する部分は千鳥状に配置され ており、
前記複数のィンナリードと前記複数のボンディングワイヤが接続する部分は、 前記樹脂封止体の内部に封止された基板上に接着層を介して固定されていること を特徴とする半導体装置。
3 . 第 1電位と第 2電位との間に電流経路を有するトランジスタを含んで構成さ れる第 1回路部と、
第 3電位と第 4電位との間に電流経路を有するトランジスタを含んで構成され る第 2回路部と、
前記第 1回路部へ前記第 1電位を供給する第 1パッドと、
前記第 1回路部へ前記第 2電位を供給する第 2パッドと、
前記第 2回路部へ前記第 3電位を供給する第 3パッドと、
前記第 2回路部へ前記第 4電位を供給する第 4パッドと、
前記第 1及び第 2回路部を含むチップと、 複数のィンナーリードとの間に配置 され、 前記第 1回路部へ前記第 1電位を供給する第 1リードとを有することを特 徴とする半導体装置。
4 . 請求の範囲第 3項記載の半導体装置であって、 前記第 1リードと前記第 1パ ッドは、 ワイヤにより接続されていることを特徴とする半導体装置。
5 . 請求の範囲第 4項記載の半導体装置であって、 前記第 1および第 2回路部を 含むチップと、 複数のインナーリードとの間に配置され、 前記第 2回路部へ前記 第 3電位を供給する第 2リードをさらに有することを特徴とする半導体装置。
6 . 請求の範囲第 3項記載の半導体装置であって、 前記第 1および第 2パッドを 複数有することを特徴とする半導体装置。
7 . 請求の範囲第 3項記載の半導体装置であって、 前記第 1リードは、 前記第 1 電位が供給されるィンナーリ一ドとワイヤにより接続されていることを特徴とす
8 . 請求の範囲第 3項記載の半導体装置であって、 前記第 1リードは、 前記第 1 電位が供給される第 1ィンナーリ一ド部を有することを特徴とする半導体装置。
9 . 請求の範囲第 3項記載の半導体装置であって、 前記第 1回路部はデジタル回 路、 前記第 2回路部はアナログ回路であることを特徴とする半導体装置。
1 0 . 請求の範囲第 3項記載の半導体装置であって、 前記第 1および第 2回路部 と前記第 1力 ら第 4ノ ッドとを含む半導体チップと、 前記複数のィンナーリード と、 前記第 1リードとは、 樹脂により封止されていることを特徵とする半導体装
1 1 . 第 1電位と第 2電位との間に電流経路を有するトランジスタを含んで構成 される第 1回路部と、
第 3電位と第 4電位との間に電流経路を有するトランジスタを含んで構成され る第 2回路部と、
前記第 1回路部へ前記第 1電位を供給する第 1パッドと、
前記第 1回路部へ前記第 2電位を供給する第 2パッドと、
前記第 2回路部へ前記第 3電位を供給する第 3パッドと、
前記第 2回路部へ前記第 4電位を供給する第 4パッドと、
前記第 1パッドおよび第 2パッドが配列される方向に沿って配置され、 複数の インナーリードと前記第 1パッド及び第 2パッドとの間に配置され、 ワイヤによ り前記第 1パッドと接続され、 前記第 1電位が供給される第 1パスバーと、 前記第 1パッドおよび第 2パッドが配列される方向に沿って配置され、 複数の ィンナーリードと前記第 1パッドぉよぴ第 2パッドとの間に配置され、 ワイヤに より前記第 2パッドと接続され、 前記第 2電位が供給される第 2バスバーと、 前記第 3パッド及び第 4パッドが配列される方向に沿って配置され、 複数のィ ンナーリードと前記第 3パッドおよび第 4パッドとの間に配置され、 ワイヤによ り前記第 3パッドと接続され、 前記第 3電位が供給される第 3バスバーと、 前記第 3パッドぉよび第 4パッドが配列される方向に沿つて配置され、 複数の インナーリードと前記第 3パッドおよび第 4パッドとの間に配置され、 ワイヤに より前記第 4パッドと接続され、 前記第 4電位が供給される第 4バスバーとを有 することを特徴とする半導体装置。
1 2 . 請求の範囲第 1 1項記載の半導体装置であって、 前記第 1パスバーは、 前 記第 1電位が供給される第 1インナーリード部を有し、 前記第 3バスバーは、 前 記第 3電位が供給される第 3ィンナーリ一ド部を有することを特徴とする半導体
1 3 . 請求の範囲第 1 2項記載の半導体装置であって、 前記第 2バスパーは、 前 記第 2電位が供給される第 2インナーリード部を有し、 前記第 4バスパーは、 前 記第 4電位が供給される第 4ィンナーリ一ド部を有することを特徴とする半導体
1 4 . 請求の範囲第 1 2項記載の半導体装置であって、 前記第 2バスバーは、 ヮ ィャにより前記第 2電位が供給されるインナーリードと接続され、 前記第 4バス バーは、 ワイヤにより前記第 4電位が供給されるインナーリードと接続されてい ることを特徴とする半導体装置。
1 5 . 請求の範囲第 1 1項記載の半導体装置であって、
前記第 1回路部へ第 5電位を供給する第 5パッドと、
前記第 1パッド、 第 2パッドおよび前記第 5パッドが配列される方向に沿って 配置され、 複数のインナーリードと前記第 5パッドとの間に配置され、 ワイヤに より前記第 5パッドと接続され、 前記第 5電位が供給される第 5バスバーとをさ らに有することを特徴とする半導体装置。
1 6 . 請求の範囲第 1 5項記載の半導体装置であって、
前記第 2回路部へ第 6電位を供給する第 6パッドと、
前記第 3パッド、 第 4パッドおよび前記第 6パッドが配列される方向に配置さ れ、 複数のイン^ "一リードと前記第 6パッドとの間に配置され、 ワイヤにより前 記第 6パッドと接続され、 前記第 6電位が供給される第 6パスバーとをさらに有 することを特^¾とする半導体装置。
1 7 . 請求の範囲第 1 6項記載の半導体装置であって、 前記第 5バスバーは、 ヮ ィャにより前記第 5電位が供給されるィンナーリードと接続され、 前記第 6バス バーは、 ワイヤにより前記第 6電位が供給されるインナーリードと接続されてい ることを特徴とする半導体装置。
1 8 . 請求の範囲第 1 1項記載の半導体装置であって、 前記第 1回路部はデジタ ル回路、 前記第 2回路部はアナ口グ回路であることを特徴とする半導体装置。
1 9 . 請求の範囲第 1 1項記載の半導体装置であって、 前記第 1および第 4パッ ドを複数有することを特徴とする半導体装置。
2 0 . 請求の範囲第 1 1項記載の半導体装置であって、 前記第 1および第 2回路 部と前記第 1力ゝら第 4ノ ッドとを含む半導体チップと、 前記複数のィンナーリ一 ドと、 前記第 1から第 4バスバーと、 前記ワイヤとは、 樹脂により封止されてい ることを特徴とする半導体装置。
2 1 . 請求の範囲第 1 1項記載の半導体装置であって、 前記第 2回路部は、 前記 第 1回路部よりも前記第 1および第 2パスパーから遠くに配置され、 前記第 3パ ッドは前記第 2回路部に含まれていることを特徴とする半導体装置。
2 2 . 請求の範囲第 1 1項記載の半導体装置であって、 前記第 2回路部は、 ワイ ャにより前記第 3パッドと接続し、 前記第 2回路部へ前記第 3電位を供給する第 5パッドを含み、 前期第 1回路部よりも前記第 1および第 2バスバーから遠くに 配置されていることを特徴とする半導体装置。
2 3 . 第 1電位と第 2電位との間に電流経路を有するトランジスタを含んで構成 される第 1回路部と、
第 3電位と第 4電位との間に電流経路を有するトランジスタを含んで構成され る第 2回路部と、
複数のィンナーリードと、
前記第 1回路部へ前記第 1電位を供給する第 1パッドと、
前記第 1回路部へ前記第 2電位を供給する第 2パッドと、
ワイヤにより前記複数のィンナーリードのうち第 3電位が供給されるィンナー リードと接続され、 前記第 2回路部へ前記第 3電位を供給する第 3パッドと、 ワイヤにより前記複数のィンナーリードのうち第 4電位が供給されるィンナー リードと接続され、 前記第 2回路部へ前記第 4電位を供給する第 4パッドと、 前記第 1および第 2回路部、 前記第 1および第 4パッドを含むチップの外側を 周回し、 ワイヤにより前記第 1パッドと前記複数のィンナーリードのうち前記第 1電位が供給されるインナーリードに接続される第 1リング状バスバーと、 前記第 1リング状バスバーの外側を周回し、 ワイヤにより前記第 2パッドに接 続され、 前記第 2電位が供給されるインナーリード部を有する第 2リング状バス バーとを有することを特徴とする半導体装置。
2 4 . 請求の範囲第 2 3項記載の半導体装置であって、
前記第 1回路部へ第 5電位を供給する第 5パッドと、
前記第 1および第 2回路部、 前記第 1および第 4パッドを含むチップの外側を 周回し、 ワイヤにより前記第 5パッドと前記複数のィンナーリードのうち前記第 5電位が供給されるインナーリ ドに接続される第 3リング状バスバーとをさら に有することを特徴とする半導体装置。
2 5 . 請求の範囲第 2 3項記載の半導体装置であって、 前記第 1回路部はデジタ ル回路、 前記第 2回路部はアナ口グ回路であることを特徴とする半導体装置。
2 6 . 請求の範囲第 2 3項記載の半導体装置であって、 前記第 1および第 4パッ ドを複数有することを特徴とする半導体装置。
2 7 . 半導体チップの辺に沿つた第 1列上に配列する第 1および第 2パッドと、 前記半導体チップを囲んで配置する複数のインナーリードのうち、 第 1ワイヤ により前記第 1パッドと接続する第 1インナーリードと、
前記複数のィンナーリードのうち、 前記第 1ィンナーリードと隣り合うインナ 一リードであって、 第 2ワイヤにより前記第 2パッドと接続する第 2インナーリ ードと、
前記半導体チップの辺に沿った第 2列上であって、 前記第 1パッドと第 2パッ ドとの間に位置する第 3パッドと、
前記半導体チップと前記第 1インナーリードおよび第 2インナーリードとの間 に前記半導体チップの辺に沿って配置される第 1バスバーとを有し、
前記第 3パッドは、 前記第 1ワイヤと第 2ワイヤの間を通過する第 3ワイヤに より第 1パスバーと接続されていることを特徴とする半導体装置。
2 8 . 請求の範囲第 2 7項記載の半導体装置であって、 前記第 1および第 2パッ ドは主に信号用のパッドであり、 前記第 3パッドは主に電源電位を供給するパッ ドであり、 前記第 1列は、 前記第 2列よりも前記半導体チップの端側に配置され ていることを特徴とする半導体装置。 ·
2 9 . 請求の範囲第 2 7項記載の半導体装置であって、 前記第 1および第 2パッ ドは主に信号用のパッドであり、 前記第 3パッドは主に電源電位を供給するパッ ドであり、 前記第 1列は、 前記第 2列よりも前記半導体チップの內側に配置され ていることを特徴とする半導体装置。
3 0 . 請求の範囲第 2 7項記載の半導体装置であって、 前記第 1および第 2パッ ドが前記第 1列上に繰り返して配置され、 前記第 3パッドが前記第 2列上に繰り 返して配置されることにより、 千鳥状のパッド配置となることを特徴とする半導
3 1 . 半導体チップを囲んで配置する複数のィンナーリードと、 前記半導体チップの第 1列上に配列し、 ワイヤにより前記複数のィンナーリ一 ドに接続する複数の入出力パッドと、
前記半導体チップと前記複数のィンナーリ一ドとの間に、 前記第 1列の方向に 沿って配置し、 第 1電位が供給される第 1パスパーと、
前記半導体チップと前記複数のインナーリードとの間に、 前記第 1列の方向に 沿って配置し、 第 2電位が供給される第 2パスパーと、
前記複数の入出力パッドの各々の間に配置され、 ワイヤにより前記第 1および 第 2パスバーと接続する複数の第 1および第 2電源パッドとを有し、
前記入出力パッド、 前記第 1電源パッド、 前記入出力パッド、 前記第 2電源パ ッドの順に配列されることを特徴とする半導体装置。
3 2 . 第 1電位と第 2電位との間に電流経路を有するトランジスタを含む第 1回 路部と、
第 3電位と第 4電位との間に電流経路を有するトランジスタと、 降圧回路を含 む第 2回路部と、
前記第 1回路部へ前記第 1電位を供給する第 1パッドと、
前記第 1回路部へ前記第 2電位を供給する第 2パッドと、
前記降圧回路に配線により接続する第 1選択パッドと、
前記降圧回路に配線により接続する第 2選択パッドと、
前記第 1および第 2回路を含む半導体チップを囲むように配置される複数のィ ンナーリードと、
前記半導体チップと前記複数のィンナーリードとの間に配置され、 ワイヤによ り前記第 1パッドと接続され、 前記第 1電位が供給される第 1バスバーと、 前記半導体チップと前記複数のィンナーリードとの間に配置され、 ワイヤによ り前記第 2パッドと接続され、 前記第 2電位が供給される第 2バスパーと、 前記半導体チップと前記複数のインナーリードとの間に配置され、 ワイヤによ り前記第 3パッドと接続され、 前記第 3電位が供給される第 3バスパーとを有し ワイヤボンディングにより前記第 1選択パッドが前記第 1バスバーと接続され た場合は、 前記降圧回路が前記第 1電位を降圧して前記第 3電位を前記第 2回路 部へ供給し、
ワイヤボンディングにより前記第 2選択パッドが前記第 3バスバーと接続した された場合は、 前記降圧回路を通さずに前記第 3電位が前記第 3バスバーから前 記第 2回路部へ供給されることを特徴とする半導体装置。
3 3 . 第 1電位と第 2電位との間に電流経路を有するトランジスタを含んで構成 される第 1回路部と、
第 3電位と第 4電位との間に電流経路を有するトランジスタを含んで構成され る第 2回路部と、
複数のィンナーリードと、
前記第 1回路部へ前記第 1電位を供給する第 1パッドと、
前記第 1回路部へ前記第 2電位を供給する第 2ノ ッドと、
前記第 2回路部へ前記第 3電位を供給する第 3パッドと、
前記第 2回路部へ前記第 4電位を供給する第 4パッドと、
前記第 1および第 2回路部、 前記第 1およぴ第 4パッドを含むチップの外周を 囲むように配置され、 ワイヤにより前記第 1および第 3パッドが接続される第 1 リング状バスバーと、
前記第 1および第 2回路部、 前記第 1および第 4パッドを含むチップの外周を 囲むように配置され、 ワイヤにより前記第 2および第 4パッドが接続される第 2 リング状バスバーとを有し、
前記第 1リング状バスバーは、 前記第 1パッドが接続する部分と前記第 3パッ ドが接続する部分との間に切り込みが入ることにより電気的に絶縁され、 前記第 2リング状バスバーは、 前記第 2パッドが接続する部分と前記第 4パッ ドが接続する部分との間に切り込みが入ることにより電気的に絶縁されることを 特徴とする半導体装置。
3 4 . 請求の範囲第 3 3項記載の半導体装置であって、
前記第 1リング状バスバーの前記第 1パッドが接続する部分は、 前記第 1電位 が供給されるィンナーリ一ド部を有し、
前記第 1リング状バスバーの前記第 3パッドが接続する部分は、 前記第 3電位 が供給されるィンナーリ一ド部を有し、 前記第 1リング状パスパーの前記第 2パッドが接続する部分は、 前記第 2電位 が供給されるインナーリードとワイヤにより接続され、
前記第 2リング状バスバーの前記第 4パッドが接続する部分は、 前記第 4電位 が供給されるィンナーリ一ドとワイヤにより接続されていることを特徴とする半
3 5 . 請求の範囲第 3 4項記載の半導体装置であって、
前記第 1回路部へ第 5電位を供給する第 5パッドと、
前記第 2回路部へ第 6電位を供給する第 6パッドと、
前記第 1およぴ第 2回路部、 前記第 1および第 4パッドを含むチップの外周を 囲むように配置され、 ワイヤにより前記第 5および第 6パッドが接続される第 3 リング状バスバーとをさらに有し、
前記第 3リング状パスパーは、 前記第 5パッドが接続する部分と前記第 6パッ ドが接続する部分との間に切り込みが入ることにより電気的に絶縁されることを 特徴とする半導体装置。
3 6 . 請求の範囲第 3 5項記載の半導体装置であって、 前記第 3リング状パスパ 一の前記第 5パッドが接続する部分は、 前記第 5電位が供給されるインナーリー ドとワイヤにより接続され、 前記第 3リング状バスバーの前記第 6パッドが接続 する部分は、 前記第 6電位が供給されるインナーリードとワイヤにより接続され ることを特徴とする半導体装置。
3 7 . 請求の範囲第 3 3項記載の半導体装置であって、 前記第 1回路部はデジタ ル回路、 前記第 2回路部はアナ口グ回路であることを特徴とする半導体装置。
3 8 . 請求の範囲第 3 3項記載の半導体装置であつて、 前記第 1および第 4パッ ドを複数有することを特徴とする半導体装置。
3 9 . 請求の範囲第 3 3項記載の半導体装置であって、 前記第 1および第 2回路 部と前記第 1から第 4パッドとを含む半導体チップと、 前記複数のィンナーリ一 ドと、 前記第 1および第 2リング状パスバーと、 前記ワイヤとは、 樹脂により封 止されていることを特徴とする半導体装置。
4 0 . 主面および裏面を有する半導体チップと、
複数のインナリードおょぴァウタリードと、 前記半導体チップに沿って配置された一対のバスバーとを有する半導体装置で めって、
前記半導体チップは、 前記主面上に形成された第 1および第 2の電源電位用の 電極と、
前記第 1の電源電位用の電極を介して一方のバスパーと電気的に接続され、 さ らに前記第 2の電源電位用の電極を介して他方のバスバーと電気的に接続された 回路とを有しており、
前記一対のバスバーそれぞれに前記ァウタリ一ドが連結され、 前記一対のバス バーそれぞれに連結された前記ァウタリードが隣接して配置されていることを特 徴とする半導体装置。
4 1 . 請求の範囲第 4 0項記載の半導体装置であって、 前記回路は、 アナログ回 路もしくは差動アンプ回路であることを特徴とする半導体装置。
4 2 . 請求の範囲第 4 1項記載の半導体装置であって、 前記アナログ回路は、 外 部からレファレンスレベルの電位の供給を受けることを特徴とする半導体装置。
4 3 . 主面および裏面を有する半導体チップと、
複数のインナリードおよびァウタリードと、
前記半導体チップに沿って配置された一対のパスバーとを有する半導体装置で あって、
前記半導体チップは、 前記主面上に形成された第 1および第 2の電源電位用の 電極、 および信号用の電極と、
前記第 1の電源電位用の電極を介して一方のバスバーと電気的に接続され、 さ ' らに前記第 2の電源電位用の電極を介して他方のバスパーと電気的に接続された 回路とを有しており、
前記一対のバスバーそれぞれに前記ァウタリ一ドが連結され、 前記一対のバス バーそれぞれに連結された前記ァウタリ一ドが、 前記信号用の電極と電気的に接 続されるァウタリードを挟んで相反する側に配置されていることを特徴とする半
4 4 . 主面、 裏面と、 前記主面上に形成された複数の電極を有する半導体チップ と、 前記半導体チップの周囲に配列された複数のィンナリードと、 ' 前記複数のィンナリードのそれぞれに一体に形成された複数のァウタリードと 前記複数の電極および複数のィンナリードのそれぞれと接続する複数のボンデ イングワイヤと、
前記半導体チップと接続する板状のチップ搭載部と、
前記複数のィンナリードそれぞれの先端および前記チップ搭載部と接続するテ 一プ部材とを有する半導体装置であって、
前記チップ搭載部は、 前記半導体チップの主面より小さいことを特徴とする半 導体装置。
4 5 . 主面、 裏面と、 前記主面上に形成された複数の電極を有する半導体チップ と、
前記半導体チップの周囲に配列された複数のィンナリードと、
前記複数のィンナリードのそれぞれに一体に形成された複数のァウタリ一ドと 、
前記複数の電極および複数のィンナリードのそれぞれと接続する複数のボンデ ィングワイヤと、
前記半導体チップと接続する板状のチップ搭載部と、
前記複数のィンナリ一ドそれぞれの先端および前記チップ搭載部と接続するテ 一プ部材とを有する半導体装置であって、
前記チップ搭載部は、 前記半導体チップの主面より大きいことを特徴とする半
4 6 . 主面およぴ裏面を有する半導体チップと、
複数のィンナリードおよびァウタリードと、
前記半導体チップに沿って配置された一対のバスバーと、
前記半導体チップおよび前記複数のィンナリードを封止する樹脂封止体とを有 する半導体装置であって、
前記一対のバスバーそれぞれに前記ァウタリードが連結されていることを特徴 とする半導体装置。
4 7 . 請求の範囲第 4 6項記載の半導体装置であって、 前記一対のバスバーそれ ぞれに連結された前記ァウタリードは、 隣接して配置されていることを特徴とす る半導体装置。
4 8 . 請求の範囲第 4 6項記載の半導体装置であって、 前記一対のパスバーそれ ぞれに連結された前記ァウタリ一ドは、 前記樹脂封止体の角部に酉己置されている ことを特徴とする半導体装置。
4 9 . 請求の範囲第 4 6項記載の半導体装置であって、 前記一対のバスバーそれ ぞれに連結された前記ァウタリードは、 前記樹脂封止体の側面のリ一ド配列方向 の中央に配置されていることを特徴とする半導体装置。
5 0 . 請求の範囲第 4 6項記載の半導体装置であって、 前記一対のバスパーそれ ぞれに連結された前記ァウタリ一ドは、 前記樹脂封止体の 4つの角部に配置され ていることを特徴とする半導体装置。
5 1 . 請求の範囲第 4 6項記載の半導体装置であって、 前記一対のバスバーそれ ぞれに連結された前記ァウタリ一ドは、 前記榭脂封止体の側面の複数箇所から突 出していることを特徴とする半導体装置。
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