WO2003105226A1

WO2003105226A1 - 半導体装置

Info

Publication number: WO2003105226A1
Application number: PCT/JP2003/006151
Authority: WO
Inventors: 敏夫佐々木; 伊藤　富士夫; 鈴木　博通
Original assignee: 株式会社ルネサステクノロジ; 株式会社日立超エル・エス・アイ・システムズ
Priority date: 2002-06-05
Filing date: 2003-05-16
Publication date: 2003-12-18
Also published as: CN1669138A; TWI298533B; US20060186528A1; CN101026142A; TW200409331A; KR100958400B1; AU2003234812A8; AU2003234812A1; KR20050026397A; US7482699B2; US20090108422A1; CN100508175C; JPWO2003105226A1; JP4149438B2; CN100377347C

Abstract

半導体チップ（２２）内の回路部ごとにバスバー（２１ｄ）を分離して接続することにより、前記回路部ごとに電源を供給することができ、さらにインナリード（２１ｂ）のピッチに無関係にバスバー（２１ｄ）へ接続できる特徴を生かして、パッド（２２ａ）のピッチをインナリード（２１ｂ）のピッチより小さくしたり、パッド（２２ａ）を千鳥配置にするなどして、電源用のパッド（２２ａ）を増やしたり、従来電源用に使用していたリード（２１ａ）を信号用などに利用することができる。

Description

明細書

技術分野

本発明は、バスバーまたはリング状パスパーを利用した半導体装置に関し、特に、半導体チップのレイァゥトとバスパーまたはリング状パスパーとの配置に関する。背景技術

多層配線基板を使用した BG A (Ball Grid Array)型半導体装置については、例えば、特開 2002— 190488号公報ゃ特開 2002— 270723号公報にその記載があり、従来 100ピン以上の多ピン半導体装置として採用されてきたが、微細加工を施した多層配線基板はコストが高く、トータルコストパフォ一マンスが低かった。

また、単層の配線を有するテープ配線基板を使用した C S P (Chip Size Pack age)型半導体装置については、例えば、特開平 1 1— 54658号公報にその記載があり、従来チップサイズとほぼ同等の小型の半導体装置として採用されてきたが、電源 ZGNDなどのための共通電極を形成することが困難な構成であるために、半導体チップの電極の数に応じて外部端子が多くなるという問題があった。したがって、チップ電極数の増加と、多ピン化に伴うパッケージ外形の大型化がトレードオフの関係にあり、チップ電極数に対する制約が大きく、トータルコストパフォーマンスが低かった。

これら従来の BGA/CS Pと比較して、トータルコストパフォーマンスが優れた半導体装置の構造について発明者は検討した。

また、本出願人は、発明した結果に基づいて第 1の観点「複数のリードの先端が繋がっている」、第 2の観点「複数のリードとチップとの間に、電源または G NDに接続するバーを設ける」という観点で調査した。その結果、第 1の観点では特開平 9一 252072号公報（第 20段落、図 8、図 9) 、第 2の観点では特開平 1 1一 1 6 8 1 6 9号公報（第 6 1段落、図 3 ) があった。しかしながらこれらの文献では、現在 I C (Integrated Circuit) の高機能化に伴う外部端子の多ピン化には B G A， C S Pが適していると言われているが、それを低コスト高品質で多ピンに対応するという本願が課題としているところの検討がなされていない。また、内部電源電圧の引き回し配線の電源ドロップ問題とパッケージの組み合わせに関する検討もなされていない。

本発明の目的は、コストパフォーマンスを高くする半導体装置を提供することにあ ·ο。

また、本発明のその他の目的は、小型化を図る半導体装置を提供することにある。

また、本発明のその他の目的は、製品出荷までにかか'る時間（Τ Α Τ： T u r n A r o u n d T i m e ) を短くする半導体装置を提供することにある。また、本発明のその他の目的は、多ピン化を図る半導体装置を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述おょぴ添付図面から明らかになるであろう。発明の開示

本発明は、主面、裏面と、前記主面上に形成された複数の電極を有する半導体チップと、前記半導体チップの周囲に配列された複数のインナリードと、前記複数のィンナリードのそれぞれに一体に形成された複数のァウタリードと、前記複数の電極おょぴ複数のィンナリードのそれぞれと接続する複数のボンディングヮィャと、前記半導体チップ、複数のインナリード、複数のボンディングワイヤを封止する樹脂封止体とを有するものであり、前記複数のィンナリ一ドと前記複数のボンディングワイヤが接続する部分は千鳥状に配置されており、前記複数のィンナリードと前記複数のボンディングワイヤが接続する部分は、前記樹脂封止体の内部に封止された基板上に接着層を介して固定されている。

また、本発明は、第 1電位と第 2電位との間に電流経路を有するトランジスタを含んで構成される第 1回路部と、第 3電位と第 4電位との間に電流経路を有するトランジスタを含んで構成される第 2回路部と、前記第 1回路部へ前記第 1電位を供給する第 1パッドと、前記第 1回路部へ前記第 2電位を供給する第 2パッドと、前記第 2回路部へ前記第 3電位を供給する第 3パッドと、前記第 2回路部へ前記第 4電位を供給する第 4パッドと、前記第 1及び第 2回路部を含むチップと、複数のインナーリードとの間に配置され、前記第 1回路部へ前記第 1電位を供給する第 1リードとを有するものである。図面の簡単な説明

図 1は本発明の実施の形態 1の半導体装置（Q F P ) において最小サイズのチップ搭載構造の一例を示す断面図、図 2は Q F Pにおける最大サイズのチップ搭載構造の一例を示す断面図、図 3〜図 6はそれぞれ本発明の実施の形態 1の変形例の Q F Pの構造を示す断面図、図 7は図 1に示す Q F Pの組み立てに用いられるリードフレームのフレーム体の構造の一例を示す部分平面図、図 8は図 7に示すフレーム体の裏面図、図 9は図 7に示すフレーム体にテープ部材を貼り付けて製造されたリードフレームの構造を示す部分平面図、図 1 0は図 9に示すリードフレームの裏面図、図 1 1は図 9に示すリードフレームの第 1の連結部切断後の構造を示す部分平面図、図 1 2は図 1 1に示すリードフレームの裏面図、図 1 3 は図 9に示すリードフレームの第 2の連結部切断後の構造を示す部分平面図、図 1 4は図 1 3に示すリードフレームの裏面図、図 1 5は図 1 3に示すリードフレームの搭載可能最小チップサイズと最大チップサイズを示す部分平面図、図 1 6 は図 1 3に示すリードフレームに最小サイズの半導体チップを搭載した際のワイャボンディング後の構造の一例を示す部分平面図、図 1 7は図 1 3に示すリードフレームに最大サイズの半導体チップを搭載した際のワイヤボンディング後の構造の一例を示す部分平面図、図 1 8は本発明の実施の形態 1の変形例のリ一ドフレームのフレーム体の構造を示す部分平面図、図 1 9は図 1 8に示すフレーム体の裏面図、図 2 0は図 1 8に示すフレーム体にテープ部材を貼り付けて製造されたリードフレームの構造を示す部分平面図、図 2 1は図 2 0に示すリードフレームの裏面図、図 2 2は図 2 0に示すリードフレームの第 1の連結部切断後の構造を示す部分平面図、図 2 3は図 2 2に示すリードフレームの裏面図、図 2 4は図 2 0に示すリードフレームの第 2の連結部切断後の構造を示す部分平面図、図 2 5は図 2 4に示すリードフレームの裏面図、図 2 6は図 2 4に示すリードフレームの搭載可能最小チップサイズと最大チップサイズを示す部分平面図、図 2 7は図 2 4に示すリードフレームに最小サイズの半導体チップを搭载した際のワイヤボンディング後の構造の一例を示す部分平面図、図 2 8は図 2 4に示すリ一ドフレームに最大サイズの半導体チップを搭載した際のワイヤボンディング後の構造の一例を示す部分平面図、図 2 9は本発明の実施の形態 1の変形例のリードフレームのフレーム体の構造を示す部分平面図、図 3 0は図 2 9に示すフレーム体にテープ部材を貼り付けて製造されたリ一ドフレームの構造を示す部分裏面図、図 3 1は図 3 0に示すリードフレームの第 1の連結部切断後の構造を示す部分裏面図、図 3 2は図 1 3に示すリードフレームを製造する際のパンチを用いた打ち抜き方法の一例を示す部分側面図、図 3 3は図 3 2に示す打ち抜き後のコイニング方法の一例を示す部分側面図、図 3 4は本発明の実施の形態 1の変形例のリードフレームの構造を示す部分断面図、図 3 5は本発明の実施の形態 2の半導体装置 (Q F P ) において最小サイズのチップ搭載構造の一例を示す断面図、図 3 6は本発明の実施の形態 2の半導体装置（Q F P ) において最大サイズのチップ搭載構造の一例を示す断面図、図 3 7は本発明の実施の形態 2の変形例の Q F Pの構造を示す断面図、図 3 8は図 3 5に示す Q F Pの組み立てに用いられるリードフレームのフレーム体の構造の一例を示す部分平面図、図 3 9は図 3 8に示すフレーム体の裏面図、図 4 0は図 3 8に示すフレーム体にテープ部材を貼り付けて製造されたリードフレームの構造を示す部分平面図、図 4 1は図 4 0に示すリードフレームの裏面図、図 4 2は図 4 0に示すリードフレームにおける連結部切断後の構造を示す部分平面図、図 4 3は図 4 2に示すリードフレームの裏面図、図 4 4は図 4 2に示すリードフレームの搭載可能最小チップサイズと最大チップサイズを示す部分平面図、図 4 5は図 4 2に示すリードフレームに最小サイズの半導体チップを搭載した際のワイヤボンディング後の構造の一例を示す部分平面図、図 4 6は図 4 2に示すリードフレームに最大サイズの半導体チップを搭載した際のワイヤボンディング後の構造の一例を示す部分平面図、図 4 7、図 4 8および図 4 9はそれぞれ本発明の実施の形態 2における変形例のリ一ドフレームの構造を示す部分平面図、図 5 0は図 4 9に示すリードフレームのワイヤボンディング状態の一例を示す部分平面図、図 5 1は本発明の実施の形態 2における変形例のリ一ドフレームの構造を示す部分平面図、図 5 2は図 5 1に示すリードフレームを用いた際の結線状態の一例を示す結線対応図、図 5 3は本発明の他の実施の形態の半導体装置（Q F N) の構造の一例を示す断面図、図 5 4は本発明の実施の形態 2の変形例の Q F Pの構造を示す断面図、図 5 5は図 5 4に示す Q F Pのヮィャリング状態の一例を示す拡大部分平面図、図 5 6はデジタル回路部とアナ口グ回路部とでバスバーを分離したレイアウト図、図 5 7は図 5 6の半導体装置の A— A断面図、図 5 8は図 5 6の半導体装置の B— B断面図、図 5 9は図 5 6のデジタル ·アナログ混在回路の回路図、図 6 0は本発明を Q F Nに適用した場合のレイアウト図、図 6 1は本発明を Q F Nに適用した場合の図 5 6の A— A断面図、図 6 2はデジタル回路とアナログ回路とでバスバーを分離した別のレイァゥト図、図 6 3はアナログ回路を 1電源系、デジタル回路を 2電源系に分離したレィアウト図、図 6 4はデジタル回路の電源はバスパーへ、アナログ回路はインナ一リードへ接続したレイアウト図、図 6 5はデジタル回路を二つの電源回路部に分離してレイアウトした図、図 6 6は図 6 5の回路図、図 6 7は図 5 6のパッドを千鳥状に配置し、ィンナーリード及びバスパーへ千鳥状にワイヤボンディングした図、図 6 8は図 6 7の変形例、図 6 9は図 6 8の A— A断面図、図 7 0は I Oパッドと電源、パッドを交互に配置した平面図、図 7 1はワイヤボンディングにより内部降圧回路を選択可能とした回路において、内部降圧回路を使用する場合のワイヤボンディングを示した部分平面図、図 7 2はワイヤボンディングにより内部降圧回路を選択可能とした回路において、内部降圧回路を使用しない場合のワイヤボンディングを示した部分平面図、図 7 3は内部降圧回路を選択可能とした回路図、図 7 4は引き出し配線によりチップ周辺のパッドと内部回路を接続した場合、チップの中央付近にパッドを設けた場合、及びチップ中央付近のパッド、チップ端部のパッド、バスバーを二段階でワイヤボンディングした場合のレイアウト図、図 7 5は本発明の実施の形態 9の半導体装置におけるリ一ドパターンと一部のワイヤリング状態を示す平面図、図 7 6は図 7 5に示す半導体装置に用いられるリ一ドフレームの構造の一例を示す平面図、図 7 7は本発明の実施の形態 1 0の半導体装置におけるリードパターンと一部のワイヤリング状態を示す平面図、図 7 8は図 7 7に示す半導体装置に用いられるリードフレームの構造の一例を示す平面図、図 7 9は本発明の実施の形態 1 1の半導体装置におけるリードパターンと一部のワイヤリング状態を示す平面図、図 8 0は本発明の実施の形態 1 2の半導体装置におけるリードパターンと一部のワイヤリング状態を示す平面図および電源降下図、図 8 1は図 8 0に示す半導体装置に用いられるリードフレームの構造の一例を示す平面図、図 8 2は図 8 0に示す半導体装置におけるチップ内回路とバスバーの結線状態の一例を示す拡大部分平面図、図 8 3は本発明の実施の形態 1 3の半導体装置におけるリードパターンと一部のワイヤリング状態を示す平面図おょぴ電源降下図、図 8 4は図 8 3に示す半導体装置に用いられるリ一ドフレームの構造の一例を示す平面図、図 8 5は本発明の実施の形態 1 4の半導体装置におけるリードパターンと一部のワイヤリング状態を示す平面図および電源降下図、図 8 6は本発明の実施の形態 1 5の半導体装置におけるリ一ドパターンと一部のワイヤリング状態を示す平面図および電源降下図、図 8 7は本発明の実施の形態 1 6の半導体装置におけるリードパターンと一部のワイヤリング状態を示す平面図、図 8 8は本発明の実施の形態 1 7の半導体装置におけるリ一ドパターンと一部のワイヤリング状態を示す平面図、図 8 9は本発明の実施の形態 1 8の半導体装置におけるリ一ドパターンと一部のワイヤリング状態を示す平面図および電¾1降下図、図 9 0は図 8 9に示す半導体装置におけるチップ内回路とバスバーの結,線状態の一例を示す拡大部分平面図、図 9 1は本発明の実施の形態 1 9の半導体装置におけるリードパターンと一部のワイヤリング状態を示す平面図および電源降下図、図 9 2は本発明の実施の形態 2 0の半導体装置におけるリードパターンと一部のワイヤリング状態を示す平面図である。

発明を実施するための最良の形態

以下、本発明の実施の形態を図面に基づいて詳細に説明する。

以下の実施の形態においてほ便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。

さらに、以下の実施の形態において、その構成要素（要素ステップなども含む ) は、特に明示した場合および原理的に明らかに必須であると考えられる場合などを除き、必ずしも必須のものではないことは言うまでもない。

同様に、以下の実施の形態において、構成要素などの形状、位置関係などに言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合などを除き、実質的にその形状などに近似または類似するものなどを含むものとする。このことは前記数値および範囲についても同様である。

また、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。

(実施の形態 1 )

本実施の形態 1の半導体装置は、樹脂封止型で、かつリードフレーム 1を用いて組み立てられたものであり、本実施の形態 1ではこの半導体装置の一例として、比較的ピン数の多い Q F P (Quad Flat Package) 6を取り上げて説明する。まず、図 1に示す Q F P 6の構成について説明すると、半導体チップ 2の周囲に延在する複数のィンナリード 1 bと、半導体チップ 2が搭載され、かつそれぞれのィンナリード 1 bの先端部と接合されたテープ部材 5と、半導体チップ 2の主面 2 bに形成された表面電極であるパッド 2 aとこれに対応するインナリード 1 bとを電気的に接続するボンディング用のワイヤ 4と、半導体チップ 2と複数のワイヤ 4とテープ部材 5とを樹月旨封止して形成された封止部（樹脂封止体ともいう） 3と、インナリード 1 bに連なり、かつ封止部 3から 4方向の外部に突出した外部端子である複数のァゥタリ一ド 1 cとからなり、このァウタリード l c 、ガルウィング状に曲げ加工されている。

さらに、 Q F P 6では、テープ部材 5が各インナリード 1 bの主面であるワイャ接続面 1 f に接合されており、インナリード 1 bの上側にテープ部材 5が配置されている。このテープ部材 5は、インナリード 1 b列に対応した形状のものであり、したがって、 Q F P 6では、テープ部材 5が四角形を成している。

また、テープ部材 5は、絶縁性のものであり、このテープ部材 5に形成された接着層 5 aを介して各インナリード 1 bの先端部と接合している。接着層 5 aは、例えば、アクリル系の接着剤などから形成されている。

また、テープ部材 5は、チップ搭載機能を有しており、半導体チップ 2は各ィンナリード 1 bの先端部によって囲まれた領域のチップ支持面 5 bに銀ペースト 8を介して固定されている。

したがって、テープ部材 5におけるィンナリード 1 bとの接合面 5 cと反対側の面であるチップ支持面 5 bに銀ペースト 8を介して半導体チップ 2が搭載されている。

なお、複数のィンナリード l bのうち、半導体チップ 2の角部に対応した 4つの角部それぞれには、図 1 4に示すようなテープ部材 5の中央付近まで延在するコーナリード 1 gが設けられている。すなわち、半導体チップ 2の角部に対応した箇所には、半導体チップ 2の各辺ごとに対応して第 1の連結部 1 dで連結された複数のインナリード 1 b群に隣接してコーナリード 1 gが配置されている。したがって、テープ部材 5は、この 4本のコーナリード 1 gによっても支持されており、 4本のコーナリード 1 g上にテープ部材 5およぴ銀ペースト 8を介して半導体チップ 2が搭載されている。

また、テープ部材 5には、図 1およぴ図 1 4に示すように、第 1貫通孔 5 eと第 2貫通孔 5 f とが形成されている。第 1貫通孔 5 eは、各インナリード l bの先端部に隣接してインナリード 1 bの列方向に沿って形成されている。したがつて、四角形のテープ部材 5の各辺に対応して 4つの第 1貫通孔 5 eが形成されている。

一方、第 2貫通孔 5 f は、 Q F P 6のほぼ中央付近に形成され、図 1に示すように半導体チップ 2の裏面 2 cに配置される。

また、各インナリード 1 bのワイヤ接続面 1 f には、その内側の先端部から外側に向かつた領域に、金線などのワイヤ 4を接続するための銀めつき 7が被覆されている。したがって、銀めつき 7は、テープ部材 5より外側の領域まで被覆されていなければならず、ワイヤボンディング可能な範囲まで被覆されている。これにより、本実施の形態 1の Q F P 6では、各インナリード 1 bのワイヤ接続面 1 f において、テープ部材 5の外側箇所の銀めつき 7が被覆された領域にヮィャ 4が接続されている。

なお、 Q F P 6では、テープ部材 5上に種々の大きさの半導体チップ 2を搭載することが可能であり、図 1 5に示すような範囲で様々の大きさの半導体チップ 2を搭載することができる。

そこで、図 1が搭載可能な最小のサイズの半導体チップ 2を搭載した場合であり、また、図 2が搭載可能な最大のサイズの半導体チップ 2を搭載した場合である。

このように、本実施の形態 1の Q F P 6では、様々のサイズの半導体チップ 2 を搭載することが可能であり、図 1 4に示すリードフレーム 1の汎用性を高めている。

次に、図 3〜図 6は、本実施の形態 1の変形例の Q F P 6の構造を示すものである。

図 3およぴ図 4は、図 1のテープ部材 5に換えてヒートスプレッダ 5 dを設けた構造の Q F P 6を示すものであり、ヒートスプレッダ 5 dを設けたことにより、放熱性を高めるものである。

なお、図 3に示す Q F P 6では、ヒートスプレッダ 5 dの表裏両面に接着層 5 aを設けてこの接着層 5 aを介してインナリード 1 bとヒートスプレッダ 5 dとが接着されており、また、半導体チップ 2は、銀ペースト 8を介して固定されてレヽる。

これに対して、図 4に示す Q F P 6では、銀ペースト 8などのダイボンディング材を使用せず、ヒートスプレッダ 5 dに設けられた接着層 5 _aを介して半導体チップ 2を固定している。すなわち、ヒートスプレッダ 5 dの一方の面に設けられた接着層 5 aを介してインナリード 1 bとヒートスプレッダ 5 dとが接着され、さらに、他方の面に設けられた接着層 5 aを介して半導体チップ 2が固定されている。

また、図 5は、各インナリード 1 bゃ各ァウタリード 1 cの切断面を除く表面にパラジウムめっき 9が被覆された Q F P 6である。

また、図 6は、図 2に示す Q F P 6において半導体チップ 2がテープ部材 5より迫り出して搭載されている構造を示すものである。すなわち、テープ部材 5がインナリード 1 bの上側に配置されているため、テープ部材 5のさらに上に搭載する半導体チップ 2はテープ部材 5より大きくても搭載可能となり、テープ部材 5より主面 2 bの大きな半導体チップ 2を搭載した構造を示すものである。

次に、本実施の形態 1の Q F P 6の製造方法を、それに用いられるリードフレームの製造方法と合わせて説明する。

まず、図 7に示すようなフレーム体 1 aを準備する。

このフレーム体 1 aは、薄板状の金属部材であり、搭載される半導体チップ 2 のパッド 2 a列に対応して配置された複数のインナリード 1 bと、これと一体に形成された複数のァゥタリード 1 cと、複数のィンナリード 1 bの先端部を相互に一体に連結する第 1の連結部 1 dと、第 1の連結部 1 dによって連結されたィンナリード 1 bを除き、かつ少なくとも Q F P 6の角部に配置されたインナリード l b (コーナリード l g ) を含む他の複数のインナリード 1 bを相互に一体に連結するとともに第 1の連結部 1 dより内側に配置された第 2の連結部 1 eとを有している。

すなわち、複数のインナリード 1 bおよびァウタリード 1 cに加えて、半導体チップ 2の 1辺に対応した複数のィンナリード 1 bの先端部を連結する第 1の連結部 1 dと、第 1の連結部 1 dより内側のパッケージのほぼ中央において、角部に配置された 4本のインナリード 1 bであるコーナリード 1 gを連結する第 2の連結部 1 eとを有している。

なお、フレーム体 1 aは、例えば、銅などによって形成されており、各インナリード 1 bのワイヤ接続面 1 f においては、それぞれの先端部からワイヤ 4との接続が行われる箇所までの領域に銀めつき 7が被覆されている。その際、第 1の連結部 1 dにも銀めつき 7が被覆されている。

また、図 8に示すように、フレーム体 1 aのワイヤ接続面 1 f と反対側の面（この面を以降、裏面 l kという）には、図 7に示すような銀めつき 7は被覆されていない。その後、図 9に示すように、複数のインナリード 1 bのワイヤ接続面 1 f に対して、複数のィンナリード 1 bの先端部、さらに第 1の連結部 1 dおよび第 2の連結部 1 eと、テープ部材 5とを貼り付ける。

すなわち、インナリード 1 bのワイヤ接続面 1 f の先端部、第 1の連結部 1 d および第 2の連結部 1 eにテープ部材 5を貼り付ける。

その際、例えば、テープ部材 5に予め設けられた接着層 5 aを介してフレーム体 1 aにテープ部材 5を貼り付ける。なお、フレーム体 1 aをその裏面 1 k側から眺めた構造が図 1 0に示すものである。

その後、複数のィンナリード 1 bの先端部に沿って第 1の連結部 1 dを切断するとともに、第 2の連結部 1 eを切断する。

このようにフレーム体 1 aにテープ部材 5を貼り付けた後に各ィンナリード 1 bの先端の切断を行うことにより、リードフレームの製造工程において、リード先端が曲がってリードピッチがずれてワイヤボンディングに悪影響を及ぼし、その結果、リードフレーム製造工程での歩留りが低下するという不具合の発生を防ぐことができる。

なお、第 1の連結部 1 dに係わる切断と第 2の連結部 1 eに係わる切断とを分けて行う。ここでは、図 1 1に示すように、まず、図 1 0に示す第 1の連結部 1 dを切断し、この第 1の連結部 1 dをフレーム体 1 aから除去して 4つの第 1貫通孔 5 eを形成することによって、図 1 2に示すようにそれぞれのインナリード 1 bの先端部での独立化を図る。

続いて、図 1 3に示すように、図 1 2に示す第 2の連結部 1 eを切断し、この第 2の連結部 1 eをフレーム体 1 aから除去して第 2貫通孔 5 f を形成することによって、図 1 4に示すようにそれぞれのコーナリード 1 gの独立化を図る。なお、第 1の連結部 1 dと第 2の連結部 1 eの切断については、第 2の連結部 1 eを先に切断して除去し、その後、第 1の連結部 1 dの切断を行ってもよく、あるいは第 1の連結部 1 dと第 2の連結部 1 eとの切断を同時に行ってもよい。同時に行うことにより、効率よく切断することができる。

本実施の形態 1のリードフレーム 1では、 4つの角部に配置されたコーナリード 1 gがテープ部材 5の中央近くまで延在しているため、テープ吊り部 5 gの強度を高めることができるとともに、テープ部材 5全体の剛性を高めることができる。これにより、第 2の連結部 1 eの切断時などにおけるテープ部材 5のうねりの発生を防ぐことができ、リードフレーム 1の製造における歩留り向上を図ることができる。

これにより、テープ部材 5の素材が柔らかなものであっても歩留りを低下させることなくリードフレーム 1の製造を行うことができる。

その後、テープ部材 5のインナリード 1 bとの接合面 5 cと反対側の面に半導体チップ 2を搭載するダイボンディングを行う。

その際、図 1あるいは図 2に示すように、例えば、テープ部材 5上に銀ペースト 8を塗布し、この銀ペースト 8によって半導体チップ 2を固定する。

その後、半導体チップ 2のパッド 2 aとこれに対応するィンナリード 1 bとをワイヤ 4によって接続するワイヤボンディングを行う。

ここでは、ワイヤ 4とインナリード 1 bとのワイヤ接続すなわち 2 n dボンディングにおいて、図 1に示すようにインナリード 1 bのワイヤ接続面 1 f のテープ部材 5の外側箇所の銀めつき 7形成箇所とワイヤ 4とを接続する。

その際、本実施の形態 1の半導体装置の製造方法では、各インナリード l bのワイヤ接続面 1 f側にテープ部材 5が貼り付けられており、各インナリード 1 b の上側にテープ部材 5が配置されているため、ワイヤボンディング時に各ィンナリード 1 bをボンディングステージ上に直接配置することができる。

これにより、ワイヤボンディングの際に超音波や熱を各インナリード 1 bに対して十分に付与することができる。

その結果、 2 n dボンディングを確実に行うことができ、 2 n dボンディングの不良の発生を低減できる。

これにより、 Q F P 6の製造における歩留りを向上できる。

なお、各インナリード 1 bをボンディングステージ上に直接配置して 2 n dボンデイングを確実に行うことができるため、テープ部材 5に、比較的柔らかなァクリル系、ポリイミド系、エポキシ系、ゴム系等の接着材などの接着層 5 aが形成されていてもよく、この場合であっても 2 n dボンディングを確実に行うことができる。アクリル系接着材は、安価であるため、リードフレーム 1のコストを低減できる。

ワイヤボンディング終了後、半導体チップ 2およぴ複数のワイヤ 4を封止用樹脂を用いて榭脂封止して封止部 3を形成する。

その後、複数のァウタリード 1 cそれぞれを切断してリ一ドフレーム 1から分離するとともに、ァウタリード 1 cを曲げ成形して Q F P 6の組み立てを終了する。

なお、図 1 5は、図 1 3に示すリードフレーム 1における最小チップ搭載エリァ 1 7と最大チップ搭載エリア 1 8を示したものであり、さらに、図 1 6は最小の半導体チップ 2を搭載してワイヤボンディングを行った構造を示しており、図 1 7は最大の半導体チップ 2を搭載してワイヤボンディングを行った構造を示している。

このように本実施の形態 1で用いられるリードフレーム 1は、種々の大きさの半導体チップ 2が搭載可能であり、リードフレーム 1の汎用性を高めることが可能である。

また、インナリード 1 bの上側にテープ部材 5が配置されるため、図 6の Q F P 6に示すように、テープ部材 5より迫り出させて、テープ部材 5よりも大きな半導体チップ 2を搭載することも可能となり、さらにリードフレーム 1の汎用性を高めることができる。

次に、図 1 8〜図 2 5に示す本実施の形態 1の変形例のリ一ドフレームの製造方法について説明する。

図 1 8、図 1 9は変形例のフレーム体 1 aを示すものであり、第 2の連結部 1 eによって連結されるインナリード 1 bの数を 8本に増やしたものである。角部に配置された 4本のインナリード 1 b (コーナリード l g ) に加えて、これらとそれぞれ 4 5 ° Θ回転した位置の 4本のインナリード 1 bを連結しているものであり、合計 8本のインナリード 1 bが第 2の連結部 1 eによって連結されているまた、第 1の連結部 I dは、角部と角部の間の中央付近に配置された —ド 1 bによつてその両側に分割された構造であり、合計 8つの第 1の連結部 dが形成されている。なお、インナリード 1 bのワイヤ接続面 1 f側には図 7と同様に銀めつき 7が被覆されている。

図 2 0、図 2 1は、テープ部材 5を貼り付けた状態である。

さらに、図 2 2は第 1の連結部 1 dを切断して 8つの第 1貫通孔 5 eを形成した状態であり、図 2 3はその裏面図である。

また、図 2 4は第 2の連結部 1 eを切断して 1つの第 2貫通孔 5 f を形成してリ一ドフレーム 1を組み立てた状態であり、図 2 5はその裏面図である。

なお、図 2 4に示すリードフレーム 1においても、図 2 1に示す第 1の連結部 1 dと第 2の連結部 1 eを同時に切断してもよいし、また、どちらか一方を先に切断し、その後他方を切断してもよい。

また、図 2 6〜図 2 8は、チップ搭载可能範囲とそのワイヤボンディング状態を示したものである。図 2 6は、図 2 4に示すリードフレーム 1における最小チップ搭載ェリア 1 7と最大チップ搭載ェリア 1 8を示したものであり、さらに、図 2 7は最小の半導体チップ 2を搭載してワイヤボンディングを行った構造を示しており、図 2 8は最大の半導体チップ 2を搭載してワイヤボンディングを行つた構造を示している。

このように図 2 4に示す変形例のリードフレーム 1であっても、種々の大きさの半導体チップ 2が搭載可能であり、リードフレーム 1の汎用性を高めることが可能である。

さらに、 4本のコーナリード 1 gを含む合計 8本のインナリード 1 bが、テープ部材 5の中央付近まで延在しているため、さらにテープ部材 5の剛性を高めることができる。

次に、図 2 9〜図 3 1に示す変形例のリ一ドフレーム 1について説明する。図 2 9は、図 3 1に示す変形例のリ一ドフレーム 1を形成するためのフレーム体 1 aであり、複数のィンナリード 1 bと、これに一体で形成された複数のァゥタリード 1 cと、複数のインナリード 1 bの先端部を相互に一体に連結する第 1 の連結部 1 dと、第 1の連結部 1 dで連結された複数のィンナリード 1 b群に隣接してパッケージ角部に配置されたインナリード 1 b (コーナリード l g ) と第 1の連結部 1 dを連結するとともに、第 1の連結部 1 dより内側に配置された複数の第 2の連結部 1 eとを有している。

すなわち、 4つの角部に設けられたコーナリード 1 g力コーナリード l g同士は連結せずにそれぞれ隣接した第 1の連結部 1 dと第 2の連結部 1 eを介して連結しており、その際、第 2の連結部 1 eが第 1の連結部 1 dより内側中央寄りにコの字状に延在して配置されている。

図 2 9に示すフレーム体 1 aを用いて、図 3 0に示すように、複数のィンナリード 1 bのワイャ接続面側の先端部、第 1の連結部 1 dおよび第 2の連結部 1 e と、テープ部材 5との貼り付けを行う。

前記貼り付け後、複数のィンナリード 1 bの先端部に沿って第 1の連結部 1 d を切断してフレーム体 1 aから第 1の連結部 1 dを除去し、これによつて、図 3 1に示す 4つの第 1貫通孔 5 eが形成されてリードフレーム 1が製造される。すなわち、図 3 0に示すフレーム体 1 aにおいて 4つの第 1の連結部 1 dを切り落とすことによってコーナリード 1 gを含む複数のインナリード 1 bそれぞれがそれらの先端側において図 3 1に示すように分離されたことになる。

その後、図 1 3に示すリードフレーム 1を用いた組み立てと同様に、図 3 1に示す変形例のリ一ドフレーム 1を用いてテープ部材 5のチップ支持面側（各ィンナリード 1 bが配置された面と反対側）に半導体チップ 2を搭載し、ワイヤボンディング、樹脂封止おょぴァウタリード 1 cの切断成形を行つて本実施の形態 1 の Q F P 6 (図 1参照）と同様の半導体装置を組み立てる。

なお、図 3 1に示す変形例のリ一ドフレーム 1の製造では、第 1の連結部 1 d の切断のみを行い、第 2の連結部 1 eの切断は行わないため、連結部切断の工程を簡略化することができ、リードフレーム 1の製造工程の簡略化を図ることができる。

また、図 3 1に示す変形例のリ一ドフレーム 1は、テープ吊り部 5 gの強度を高める事はできるが、第 2の連結部 1 eの内側中央付近への延在量が比較的少ないため、ガラエポ系樹脂などからなる高強度のテープ部材 5を使用する場合に有効である。

次に、図 3 2〜図 3 4に示す本実施の形態 1のリードフレームの製造方法の変形例について説明する。図 3 2は、リードフレーム 1の製造で第 1の連結部 1 dや第 2の連結部 1 eを打ち抜く際に、その打ち抜き方向を示したものであり、複数のインナリード l b の先端部が第 1の連結部 1 dによって相互に一体に形成されたフレーム体 1 aを準備し、これにテープ部材 5を貼り付けた後、ダイ 1 3上にフレーム体 1 aを配置し、その後、打ち抜き用のパンチ 1 2を用いて複数のインナリード 1 bの先端部に沿って第 1の連結部 1 dをチップ搭載側の面から打ち抜き、切断して、フレーム体 1 aから第 1の連結部 1 dを除去する。

これにより、図 3 3に示すように切断バリ 1 4をフレーム体 1 aまたはテープ部材 5のチップ搭載側の面と反対側の面に突出させることができ、ダイボンディング時にテープ部材 5と半導体チップ 2の間に切断バリ 1 4が入り込むなどの悪影響の発生を防ぐことができる。

さらに、打ち抜き後、図 3 3に示すようにブロック 1 5などを用いてインナリード 1 bとテープ部材 5との接合部をコイニングすることが好ましく、これによつて、切断によって形成された切断バリ 1 4を潰して切断箇所の平坦ィヒを図ることができる。

また、図 3 4は、予め熱可塑性の接着層 5 aが形成されたテープ部材 5を用いて、このテープ部材 5をフレーム体 1 aに貼り付けるものであり、インナリード 1 bとテープ部材 5の接合およぴ半導体チップ 2とテープ部材 5の接合を熱可塑性の接着層 5 aを介して行う。このようなリードフレーム 1を用いて組み立てられた Q F P 6が図 4の変形例に示すものである。

テープ部材 5に予め熱可塑性の接着層 5 aが形成されていることにより、ダイボンド材が不要になるため、コストの低減化とダイボンディング工程の簡略化を図ることができる。

なお、この場合のテープ部材 5の基材は、例えば、耐熱性の高いポリイミド樹脂などからなる。

また、図 3 4に示すようなテープ部材 5に予め熱可塑性の接着層 5 aが形成されたリ一ドフレーム 1を用いてダイボンディングを行う際には、複数のィンナリード 1 bの先端部を専用治具などによって固定してダイボンディングすることが好ましい。これは、ダイボンディング時に、熱によって熱可塑性の接着材が柔らかくなつて、各インナリード 1 bが動いてリード位置が変わるなどの不具合の発生を防ぐためである。

また、ダイボンディング時に、例えば、レーザなどを用いてテープ部材 5におけるチップ搭載領域のみを局所的に加熱してダイボンディングすることが好ましい。

これによつて、各ィンナリード 1 bの先端部付近は加熱せずに済むため、各ィンナリード 1 bが動いてリード位置が変わるなどの不具合の発生を防ぐことがでさる。

また、予め全面にパラジウムめっき 9 (図 5参照）が被覆されたフレーム体 1 aを用いてリードフレーム 1を製造し、このリードフレーム 1を用いて Q F P 6 の組み立てを行ってもよい。

全面にパラジウムめっき 9が被覆されたリードフレーム 1を用いて Q F P 6を組み立てることにより、パラジウムは銅などに比較してインナリード固定用の接着材との接着力が高いため、図 3 2に示すパンチ 1 2による打ち抜きを行う際にも打ち抜き時のテープ部材 5とインナリード 1 bの剥がれが発生しにくレ、。さらに、全面にパラジウムめっき 9が被覆されていることにより、銀めつき 7 や外装めつきが不要となり、また、銅などに比較してパラジウムは融点が高いため、耐熱性の向上を図ることができる。これにより、 P bフリー化を図った実装を実現できる。

なお、予め全面にパラジウムめっき 9が被覆されたリードフレーム 1を用いて組み立てられた Q F P 6力図 5に示すものである。ただし、組み立て後の Q F P 6では、ァウタリード 1 cやインナリード 1 bの切断面にはパラジウムめっき 9が被覆されていないことは言うまでもない。

(実施の形態 2 )

図 3 5、図 3 6および図 3 7に示す本実施の形態 2の半導体装置は、実施の形態 1の Q F P 6と同様に、テープ部材 5上に半導体チップ 2が搭載される多ピンの Q F P 1 6である、実施の形態 1の Q F P 6と異なる点は、テープ部材 5のインナリード 1 bとの接合面 5 cと同一の面に半導体チップ 2が搭載されていることである。すなわち、テープ部材 5はインナリード 1 bの下側に貼り付けられ、このテープ部材 5の上に半導体チップ 2が搭載されている。

さらに、電源やグラウンドの強化（安定化）を図るための共通リード（バスバ一リード）であるバーリードを有していることである。

したがって、本実施の形態 2の Q F P 1 6は、多ピンで、かつ電源やグラウンドの強化を図る場合に有効な構造のものであるが、外部端子として封止部 3から露出させる電源やグラウンドの端子数を増加させずに電源やグラウンドの強化（安定化）を図るものである。

まず、図 3 5に示す Q F P 1 6は、図 3 8に示すように、インナリード 1 b群の内側に配置されたリング状の共通リードである第 1パーリード 1 hと、この第 1パーリード 1 hに連結され、かつ 4つの角部に配置されたコーナリード 1 gと、第 1バーリード 1 hと各インナリード 1 bの先端との間に形成された第 1貫通孔 5 eとを有しており、テープ部材 5の上に最小の搭載可能サイズに対応した最小の大きさの半導体チップ 2を搭載した構造のものである。

そこで、図 3 5に示す Q F P 1 6では、ワイヤ 4による接続は、半導体チップ 2の各パッド 2 aとこれに対応するそれぞれのィンナリード 1 bとの間で行われ、さらに半導体チップ 2のグラウンド /電源のパッド 2 aと第 1パーリード 1 h との間でも行われている。

また、図 3 6は図 3 5に示す Q F P 1 6において、最大の搭載可能サイズに対応した最大の大きさの半導体チップ 2を搭載した構造のものである。

さらに、図 3 7に示す Q F P 1 6では、ワイヤ 4による接続は、半導体チップ 2の各パッド 2 aとこれに対応するそれぞれのィンナリード 1 bとの間で行われ、かつ半導体チップ 2のグラウンドまたは電源のパッド 2 aと第 1バーリード 1 hとの間でも行われ、さらに第 1バーリード 1 hとインナリード 1 bとの間でも行われている。

したがって、半導体チップ 2のグラウンドまたは電源のパッド 2 aが共通リードである第 1バーリード 1 hを介して共通のグラウンドまたは電源端子と接続され、さらに第 1バーリード 1 hが 4本のコーナリード 1 gを介して外部の実装基板などと接続される。次に、本実施の形態 2の Q F P 1 6の製造方法とそれに用いられるリードフレーム 1の製造方法について説明する。

まず、図 3 8に示すようなフレーム体 1 aを準備する。

このフレーム体 1 aは、搭載される半導体チップ 2のパッド 2 a列にほぼ対応して配置された複数のインナリード 1 bと、これと一体に形成された複数のァゥタリード 1 cと、複数のィンナリード 1 bの先端部を相互に一体に連結する連結部 1 j と、連結部 1 jで連結された複数のインナリード群に隣接して角部に配置された他の 4本のコーナリード 1 gを相互に一体に連結するとともに、連結部 1 jより内側に配置されたリング状の第 1バーリード 1 hとを有している。

すなわち、複数のインナリード 1 bおよぴァウタリード 1 cに加えて、半導体チップ 2の 1辺に対応した複数のィンナリード 1 bの先端部を連結する連結部 1 j と、連結部 1 j より内側に配置され、かつ角部に配置された 4本のインナリード 1 bであるコーナリード 1 gを連結するリング状の第 1バーリード 1 hとを有している。

なお、フレーム体 l aには、 4本のコーナリード 1 gを含む各インナリード 1 bのワイヤ接続面 1 f において、それぞれの先端部からワイヤ接続が行われる箇所までの領域に銀めつき 7が被覆されている。その際、連結部 1 j と第 1パーリード 1 hにも銀めつき 7が被覆されている。

また、図 3 9に示すように、フレーム体 1 aの裏面 1 kには、図 3 8に示すような銀めつき 7は被覆されていない。

その後、図 4 0に示すように、複数のィンナリード 1 bの先端部、連結部 1 j および第 1バーリード 1 hのそれぞれの裏面 1 kと、テープ部材 5とを貼り付ける。なお、テープ部材貝占り付け後、フレーム体 1 aをその裏面 1 k側から眺めた構造が図 4 1に示すものである。

その後、複数のィンナリード 1 bの先端部に沿って連結部 1 jを切断してフレーム体 1 aから連結部 1 jを除去し、図 4 2に示すような 4つの第 1貫通孔 5 e を形成する。

これによつて、図 4 2および図 4 3に示すようなリードフレーム 1の製造となる。本実施の形態 2のリードフレーム 1では、 4つの第 1貫通孔 5 eのそれぞれ内側に共通リ一ドである第 1パーリード 1 hが配置されるため、テープ部材 5のチップ搭載領域の剛性を高めることができるとともに、 4つの角部に配置されたコーナリード 1 gがリング状の第 1バーリード 1 hによって一体に連結されるため、共通リードであるバーリードの強度を向上できる。

これによつて、テープ部材 5のうねりの発生を防ぐことができ、リードフレーム 1の製造における歩留り向上を図ることができる。

その後、テープ部材 5のインナリード 1 bとの接合面 5 cと同一の面に半導体チップ 2を搭載するダイボンデイングを行う。

その際、図 3 5に示すように、例えば、銀ペースト 8によって半導体チップ 2 を固定する。

その後、半導体チップ 2のパッド 2 aとこれに対応するインナリード 1 bとをワイヤ 4によつて接続するワイャボンディングを行う。

ここでは、ワイヤ 4とインナリード 1 bとのワイヤ接続すなわち 2 n dボンデイングにおいて、図 3 8に示すようにインナリード 1 bのワイヤ接続面 1 f の銀めっき 7形成箇所とワイヤ 4とを接続する。

ワイヤボンディング終了後、半導体チップ 2およぴ複数のワイヤ 4を封止用樹脂を用いて樹脂封止して封止部 3を形成する。

その後、複数のァウタリード 1 cそれぞれを切断してリードフレーム 1から分離するとともに、ァウタリード 1 cを曲げ成形して Q F P 1 6の組み立てを終了する。

なお、図 4 4は、図 4 2に示すリードフレーム 1における最小チップ搭載エリァ 1 7と最大チップ搭載エリア 1 8を示したものであり、さらに、図 4 5は最小の半導体チップ 2を搭載してヮィャボンディングを行つた構造を示しており、図 4 6は最大の半導体チップ 2を搭載してワイヤボンディングを行った構造を示している。

このように本実施の形態 2で用いられるリードフレーム 1においても、種々の大きさの半導体チップ 2が搭載可能であり、リードフレーム 1の汎用性を高めることが可能である。なお、図 4 2に示すリードフレーム 1では、 4つのコーナリード 1 gがリング状の第 1パーリード 1 hと一体に連結しているため、この第 1パーリード 1 hを 1つの共通電源または 1つの共通グラウンドとして使用することになる。

本実施の形態 2の Q F P 1 6によれば、外部端子として封止部 3から露出させる電源ゃグラゥンドの端子数を差程増加させることなく電源やダラゥンドの強化を図ることができる。

例えば、公知例の特開平 9一 2 5 2 0 7 2号公報に記載された図 8に示す例の場合、電源やグラウンドのバスライン 5 0である共通リードを、四角形の半導体チップの各辺に対応して設けた場合に、前記共通リードと連結して外部に露出するリードを設けるために、インナリード 8本分のスペースが必要になり、インナリード先端幅を細くした事による多ピン化、もしくはワイヤ長さの短縮の目的に対して阻害要因となってしまう。

本実施の形態 2の図 4 2に示すリードフレーム 1を用いて組み立てられた Q F P 1 6の場合、電源やグラウンドの共通リードとして外部に露出する外部端子を 4本設けることになり、電源やグラウンドの共通リードとしての外部端子を 4本少なくすることができるとともに、インナリード 1 bの先端を配置する領域がより多く確保できるために、インナリード先端を半導体チップ 2のより近くに配置する事が可能となる。

また、第 1パーリード 1 hが枠状に形成されているために、テープ部材 5全体の剛性を高めることができる。

また、外部に露出する外部端子の全体の数を同数とすると、本実施の形態 2の Q F P 1 6の場合、公知例と比較して 4本多く信号用の端子として使用することができ、したがって、本実施の形態 2の Q F P 1 6は、多ピンのパッケージに非常に有効である。

次に、本実施の形態 2の変形例のリードフレーム 1について説明する。

図 4 7に示す変形例のリ一ドフレーム 1は、図 4 2に示すリードフレーム 1のピン数を減らしたものであり、その他の構造は図 4 2と同様である。

また、図 4 8に示す変形例のリードフレーム 1は、第 1バーリード 1 hの外側に共通リードとなる第 2バーリード 1 iが設けられている場合である。すなわち、図 3 8に示す連結部 1 j と第 1バーリード 1 hとの間に両端がインナリード 1 bと連結された第 2パーリード 1 iを有するフレーム体 1 aを用いて半導体装置の製造を行うものであり、テープ部材 5を貼り付けた後、連結部 1 jを切断して除去する際に、 1列に並んだ複数のィンナリード 1 bのうち第 2バーリード 1 i の両端と連結したインナリード 1 bの第 2バーリード 1 iとの連結が残り、かつその内側に配置された複数のィンナリード 1 bと連結部 1 jの連結が無くなるように連結部 1 jを切断し、フレーム体 1 aから連結部 1 jを除去して 4つの第 1 貫通孔 5 eを形成してリードフレーム 1を製造するものである。

図 4 8に示す変形例のリ一ドフレーム 1では、 2種類の共通リ一ドが設けられているため、 2つの共通電源または 2つの共通グラウンド、あるいは 1つずっ両者の組み合わせとして共通リードを使用することができる。したがって、多ピンの半導体装置に有効である。

図 4 9に示す変形例のリードフレーム 1は、テープ部材 5上に連結部 1 jを残すものであり、テープ部材 5とフレーム体 1 aとを貼り付けた後、連結部 1 jを切断するのではなく、連結部 1 j と連結された複数のィンナリード 1 bの先端部を連結部 1 jに沿つてこの連結部 1 jがテープ部材 5上に残留するように切断する。

これによつて、図 5 0に示すように、半導体チップ 2のパッド 2 a (図 3 5参照）と連結部 1 j とのワイヤ接続、および連結部 1 j とインナリード l bとのヮィャ接続をいずれの位置に対しても行うことが可能になるため、ワイヤ 4の配置ゃパッド 2 aの配置の自由度が增えるとともに、多ピンの半導体装置において有効活用ができる。

次に、図 5 1と図 5 2は、本実施の形態 2の他の変形例のリードフレーム 1を用いた際のチップ上のパッド 2 aとインナリード 1 bの結線の対応関係と、共通リード使用状況の一例を示したものであり、図 5 1と図 5 2においてパッド番号 ( 1次側）力 S ( 1 ) · 'であり、リード番号（2次側）が 1 · · · 1 0 0である。さらに、図 5 2に示す 2次側のリード番号において、網がけ番号のリードが電源もしくはグラウンドとして使用されているものである。

図 5 2に示すように 2次側を共通リードとして多数設けることが可能なため、多ピン化に有効である。

次に、図 5 4に示す構造は、本実施の形態 2の図 3 5における、インナリード 1 b上におけるワイヤ 4の接続位置、および半導体チップ 2上におけるパッド 2 aの配置を千鳥状にした場合の変形例に関する図であり、また、図 5 5に示す構造は、図 5 4に示す前記変形例における一部を拡大した平面図である。

近年、インナリード上および半導体チップ上のワイヤ 4をボンディングする位置を千鳥状に配置し、かつ内側のワイヤ 4のループ高さよりも、外側のワイヤ 4 のループ高さを高くすることによって、ワイヤ同士の間隔、およびワイヤ 4をボンディングする位置同士の間隔を確保することで、ワイヤ同士の接触もしくはヮィャ 4とワイヤボンディング用治具との接触による不良を防止する技術について、本発明者が検討を行っている。

このようにワイヤ 4をボンディングする位置を千鳥状に配置する場合においては、ワイヤ 4をボンディングする位置を直線状に並べる場合に比較して、外側のループを形成するワイヤ 4の長さが長くなってしまうという現象が生じる。長レ、ループ形状を持つワイヤ 4はトランスファーモールデイング法における樹脂封止工程時に、ワイヤ 4の変形を生じやすく、ワイヤ同士の接触による不良を防ぐのが難しくなる。

そこで、ワイヤボンディング位置を千鳥状に配置する場合には、テープ部材 5 上に接着層 5 aを介してインナリード 1 bの先端を固定する本変形例に記載の構成を採用する事が有効である。つまり、本変形例においては、インナリード l b の先端がテープ部材 5上に固定されているために、より微細なピッチでィンナリード 1 bの先端を配置する事が可能となり、あらかじめ決められた本数のインナリード 1 bの先端を、小さな半導体チップ 2の外周のより近くに配置する事が可能となり、インナリード 1 bの先端を遠くに配置した場合に比較して、ワイヤ 4 の長さを短く抑える事ができる。そしてこの事によって、内側と外側のワイヤループを有する半導体装置においても、トランスファ一モールディング法を採用した榭脂封止工程時におけるワイヤ 4の変形を有効に防止する事ができる。

本変形例においては、インナリード 1 b上のワイヤ 4をボンディングする部分および半導体チップ 2上におけるパッド 2 aの何れもが千鳥状に配置された場合について記載したが、前記の発明はこのような場合に限られる事無く、インナリード 1 b上のワイヤ 4をボンディングする部分もしくは半導体チップ 2上におけるワイヤ 4をボンディングする部分の何れか一方のみが千鳥状に配置された場合においても、インナリード 1 bの先端をテープ基板 5上に固定し、インナリード 1 b先端ピッチの微細化を進める事で、ワイヤループ長さを小さくする効果を得る場合にも適用する事ができるものである。

なお、前記実施の形態 1， 2では、半導体装置として Q F P 6， 16を取り上げて説明したが、前記半導体装置としては、リードフレームを用いて組み立てられるものであれば、図 53の変形例に示すような Q F N (Quad Flat Non-leaded Package) 10などであってもよい。

Q FN 10は、小型の半導体パッケージであり、封止部 3に埋め込まれたインナリード 1 bの一部が被接続部 1 mとして封止部 3の裏面 3 aに露出しており、この被接続部 lmを半田 1 1と接続する構造のものである。

このような小型の QFN10に対しても前記実施の形態 1, 2の半導体装置の製造方法を適用することができる。

次に、実施の形態 3〜 8について説明する。なお、実施の形態 3〜8においても、パッケージの 4方向の側面からガルウィング形状のリードが出ている Qu a d F l a t P a c k a g e (QFP) に適用した例を中心に説明する。 QF Pは、パッケージ形状を一定とし、リードピッチの縮小化により多ピン化を図ることができる。また本発明は、樹脂封止されたパケージ内の構造は QFPとほぼ同様であるが、リードがパッケージの側面から出ていない Qu a d F l a t No n— L e a d e d P a c k a g e (QFN) にも適用可能である。 QFP と同様のため実施の形態では説明を省略するが、本発明は、 QFPにヒートシンクが付いたタイプの Qu a d F l a t P a c k a g e w i t h He a t s i nk (HQFP) にも適用可能である。

(実施の形態 3)

図 56〜図 58に示す本実施の形態 3の半導体装置は、基材 25 (主に絶縁性のテープ部材又はヒートスプレッダ基材を用いる）の上面に半導体チップ 22、リード 21 a (ィンナリード 21 b、ァウタリード 21 c) 、バスバー 2 I d ( パーリード、又は単にリードと呼んでも良い）が載ったタイプの QFP 26である。ここでパスバー 21 dには、デジタル電源 Vd dD l、 Vd dD2、 V s s D、およびアナログ電源 Vd d A 1、 Vd dA2、 Vs sA用のものがある。このタイプは、半導体チップ 22とリード 21 aとの段差が小さい分パッド 22 a とリード 21 aとを接続しているワイヤ 24 (通常金線を用いる）が短くて済み、ボンディング時の接触不良や、樹脂封止の際のワイヤ 24の流れが起き難い。基材 25は、その上面に形成された接着層 25 aを介して半導体チップ 22、リード 21 a、バスバー 21 dと接合している。接着層 25 aは、例えば、ァクリル系の接着剤などからできている。複数のリード 21 aとバスバー 21 dは、もともとリードフレームとして一体化された状態で基材 25に接着された後、力ット部 21 f が連結されていた部分を基材 25と共に打ち抜くことにより切断される。

図 56でカツト部 21 f と一体化したバスバーカツト部 21 gは、デジタル回路部 22 cとアナ口グ回路部 22 eの境界付近でバスパー 21 dを切断して電気的に絶縁状態にしている。カット部 21 f とバスバーカツト部 21 gは一体化しているので、一度に同時に打ち抜くことができる。バスバーカット部 21 hは、外側のバスバー 2 I d (V s s D) と一体化されていた内側のバスバー 21 d ( Vd dD l、 Vd dD 2) を切断するため、連結されていた部分を基材 25と共に打ち抜いている。外側と内側のバスバー 21 dの連結部がバスバーカツト部 2 1 gで打ち抜かれる部分にある場合は、パスパーカツト部 21 hはなくても良い複数のリード 21 aは、アナログ回路入力 2 k、アナログ回路出力 2 1、デジタル回路入力 2 i、デジタル回路出力 2 jを含む。電源 (Vd dD 1, Vd dD 2、 V s s D、 Vd dAl、 Vd dA2、 V s sA) に接続されるリード 21 a もある。

半導体チップ 22は、デジタル電源（V d d D 1、 V s s D) で動作するデジタル入出力回路部 22 bと、デジタル電源 (Vd dD 2, V s s D) で動作するデジタル回路部 22 cおよびメモリ 22 h (典型的には S RAM： Static Rand om Access Memory) 、不揮発性の ROM (Read Only Memory) 等と、アナログ電源（Vd dAl、 V s s A) で動作するアナログ入出力回路部 22 dと、アナ口グ電源（Vd dA2, V s s A) で動作するアナログ回路部 22 eと、パッド 2 2 aとを含む。これらの回路は、特に制限されないが、典型的にはシリコンチップ上に集積回路技術を利用して作成された N型 MOS (Metal Oxide Semiconduc ) トランジスタや、 P型 MOSトランジスタにより構成される。伹し、それに限定されることなく、パイポーラトランジスタプロセスや B i一 CMOSプロセスで作成したものであっても良い。

デジタル入出力回路部 22 bは、図示しない配線により Vd dD 1および V s s Dを供給するパッド 22 aに接続されている。同様に、デジタル回路部 22 c は V d dD 2および V s s Dを供給するパッド 22 aに、アナログ入出力回路部 22 dは Vd d A1および V s s Aに、アナログ回路部 22 eは Vd dA2および V s s Aを供給するパッド 22 aにそれぞれ接続されている。

最も外側に位置するバスバー 2 I d (V s s D、 V s s A) は、リード 21 a と類似の形をしたリード部 21 e (図 56中の四隅）を有し、このリード部 21 eを通して電源が供給される。内側のバスバー 2 I d (Vd dD 1, V d d D 2 、 Vd dAl、 Vd dA2) は、ワイヤボンディングにより電源供給用のリード 2 l aに接続される。図 56中の四隅付近のワイヤ 24が示すように、ここではインピーダンスを下げるために 1本のリード 21 aとバスバー 21 dを 2本のヮィャ 24で接続している。

このように、電源供給用のリード 21 aとパスバー 21 dの接続位置を 90度もしくは 180度の回転対象にしておくと、パッケージを実装する際に回転して実装してしまつた場合でも、電源と G N Dを逆にかけてしまう危険が無いため、デバイス破壊を防ぐことができる。なお、図 56では、電源供給用のリード 21 aとバスバー 21 dの接続位置を各辺の端に配置したが、端に限定されることはない。

図 57に示されるように、上面に銀メツキ 27の施されたリード 21 a、バスパー 21 d、半導体チップ 22が、基材 25の上面に接着層 25 aにより接着される。ただし、半導体チップ 22の下面には銀ペースト 28が塗布されている。各バスパー 21 dとインナリード 21 bは分離して配置され、絶縁されている。インナリード 21 bと基材 25が接着された後、カツト部 21 f によりインナリード 21 bと基材 25がー緒に打ち抜かれる。パッド 22 aとインナリード 21 bおよびバスバー 21 dは、ワイヤボンディングにより金線などのワイヤ 24で接続される。さらに、ァウタリード 21 cを除いた全ての部分が樹脂 23により封止される。

図 58に示されるように、バスバーカツト部 21 gにより、アナログ用電源とデジタル用電源は分離絶縁されている。

図 59は、図 56のデジタル.アナログ混在回路の回路図である。デジタル回路を 2電源、アナログ回路を 2電源に分離している。デジタル第 1回路部 DC 1 とデジタル第 2回路部 DC 2は、図 56のデジタル回路部 22 c内の回路部である。

デジタル入出力回路部 22 bである I ODCは、外部からのデジタル信号 I n Dを受けてレベル変換し、内部回路 DC 2へ送る。 I ODCの信号振幅は、典型的には V s s Dと Vd dDlとの間にあり、 D C 2の信号振幅はそれよりも小さく V s s Dと V d dD 2の間にある。内部回路 DC 2からの信号は、 I ODCでレベル変換して外部へ出力する。 DC 1は、アナログ回路部 22 eである ACおよび DC 2とデジタル信号のやり取りをする。 DC 2は、 DC 1および I ODC (デジタル入出力回路部 22 b) とデジタル信号のやり取りをする。 DC 1と D C 2は、図 56のデジタル回路部 22 c内の回路部である。

アナ口グ回路部 22 eは、典型的には外部からのアナ口グ信号 I n Aをデジタル信号へ変換して DC 1へ送る AZDコンバータと、 DC 1からのデジタル信号をアナ口グ信号へ変換して外部へ出力する DZAコンバータを含む。 A/Dコンバータは、外部からのアナログ信号 I n Aが入力される AZDコンバータアナ口グ部 ADAと、 ADAからの信号を受けて DC 1へ信号を出力する AZDコンパ一タデジタル部 A D Dを含む。 D/Aコンバータは、 DC 1からの信号が入力される D/Aコンバータデジタル部 DADと、 DADからの信号を受けて外部ヘアナログ信号 Ou t Aを出力する D/Aコンバータアナログ部 DA Aを含む。デジタル回路部 22 cの内部電源 V d d D 2とアナログ回路部 22 eの内部電源 Vd dA2は、分離されているが、通常は同じ電位が供給される。デジタル回路部 22 cの外部電源 V d dD lおよびアナ口グ回路部 22 eの外部電源 V d d Alは、 Vd dD l >Vd dD2、 V d d A 1 > V d d A 2を満たしていればよく、例えば Vd dD l=Vd dAl=3. 3 V, Vd dD2=Vd dA2=l. 5V が供給される。

デジタル回路部 22 cの G N D側電源 V s s Dとアナ口グ回路部 22 eの G N D側電源 V s sAも、分離されているが同じ電位が供給される。ここでは GND 側をデジタル用 V s s Dとアナ口グ用 V s s Aに分離した例を示したが、共通にする場合もある。

ここで、 Vd dAlと Vd dD l、 V s sAと V s s Dは樹脂 23で封止されたパッケージ内で分離されている例を示した。これらは通常、 Vd dAlと Vd dD 1は外部電源 V 1 (高電位側）に、 V s s Aと V s s Dは電源 V 2 (低電位側）に接続される。

図 60は、ァウタリード 21 cがチップ^ 面に出ないタイプである QFN 30 に本発明を適用した場合のレイアウト図である。図 61は、図 60の A— A断面図である。 QF P 26の場合とほぼ同様の構造であるが、リード 21 aがパッケージの側面から出ていない点が異なる。リード 21 aの先端はパッケージの裏面 (図 60の平面図の裏面）に出て、半田 29が付着されている。

図 55〜図 6 1に例示した構成により、以下のような効果を得ることができる第 1に、インナリード 21 bと半導体チップ 22との間に電源供給用のパスバ一 21 dを設けたことにより、パッド 22 aの数を大幅に増やすことができる。これは、バスバー 21 dへのワイヤボンディングはィンナリード 21 bのピッチに無関係に接続できるため、パッド 22 aのピツチをィンナリード 21 bのピッチより小さくし、インナリード 21 bの本数以上にパッド 22 aの数を増やすことができるためである。電源用のパッド 22 aをバスパー 21 dへ接続することにより、電源供給用のリード 21 aが大幅に削減する。これにより、信号用に用レ、ることができるリード 21 aが増え、信号用のパッド 22 aも増やすことがでさる。

第 2に、半導体チップ 22内の回路部配置に応じてパスバー 21 dを分離することにより、回路部ごとに分離した電源を供給することができる。近年、 L S I (Large Scale Integrated circuit) の微細化により回路配 ¾がより接近しているため、ノイズ対策が重要な課題となっている。特に、デジタル回路部 2 2。で発生するノイズとアナログ回路部 2 2 eで発生するノイズが相互に影響を及ぼさないように、デジタル回路部 2 2 cとアナ口グ回路部 2 2 eで電源を分離することは重要である。

第 3に、回路部へ電源を供給する電源配線（例えば、 D Cおよびメモリ 2 2 h へ V d d D 2を供給する電源配線 2 2 gである V L ) は、半導体チップ 2 2上で回路部の外周に沿って周回させなくても、インピーダンスの低いバスパー 2 1 d へ接続することで十分な電流供給能力を得ることができる。従来は、回路部の外周に沿って電源配線 V Lを周回させることによってインピーダンスを下げていた図 5 6に示したように、これまでの信号用の配線は、リング上になった電源配線層の下層もしくは上層を電源配線層とは別層でクロスして配線していたが、電源配線 V Lを周回させずに分離して配置することにより、同一配線層に複数種の配線を分離して配置させることが可能となり、配線層の層数を減らすことができる。電源配線 V Lと信号配線 2 2 f である S Lとを同じ配線層にレイァゥトすることも可能である。

なお従来同様に電源配線を周回させ電源層を別層とすることが信号配線 2 2 f の自由度を高くできることは言うまでもない。

また、インピーダンスを下げるには太い配線が必要であるが、配線の面積が増大してしまうという問題がある。本発明を用いれば幅広いバスバー 2 1 dが周回配線の変わりとなることから、半導体チップ 2 2上での電源配線面積を減少することができる。半導体チップ 2 2が微細化されて 0. 1 μ ιηプロセス以下になると相対的に配線も細くなるため、本発明は特に有効となる。

図 5 6で示したようなリード 2 1 aの四隅付近がパスバー 2 1 dと一体化されたタイプ（パッケージとして四隅に電源ピンが配置されるタイプ）は、もともと半導体チップ 2 2のパッド配列で電源用のパッド 2 2 aが四隅に配置されているチップに適用した場合、半導体チップ 2 2の設計変更が少なく好都合である。'例えば、パッド 22 aの配置は電源パッド V s s、 V d d 1 ( V d d D 1、 V d d A 1) 、 Vd d 2 (Vd dD2、 Vd d A2) と信号パッド I Oを、 1つの角から V s s、 I 0、 I 0、 I O、 Vd d l、 I 0、 I 0、 I O、 Vd d 2、 I 0、 I O、 I O、 V s s · · · と、電源ピンを数本置き（本実施の形態 3は 3つ置き ) に配列させることで極力 I Oで消費する電流を補うと共に電源ドロップを防ぐことが多いが、この場合にパスパー 21 dがあると前記各電源パッドへの接続給電が容易となり好都合である。

従来、多数ピン（例えば、 208ピン）タイプのパッケージでは電源ドロップを配慮することから、四隅にも電源ピンが配置され、上記のように数本置きに電源ピンが配置されることが多いので、本発明は適用容易である。

図 62は、図 56のデジタル回路部 22 cとアナログ回路部 22 eとでパスバ一 21 dを分離したレイァゥト図の変形例である。図 56と異なる回路配置の半導体チップ 22に本発明を適用しても、カツト部 21 f でバスバー 21 dを分離する位置を変えるだけで適した配置にすることができる。

また、図 56では Vd dD 1および Vd dAl電源用と、（1 (102ぉょび¥ d d A 2電源用の二重のワイヤ 24を隣接して配置したが、ここでは互いに離れた位置に配置している。このようにそれぞれ離れた位置でワイヤボンディングし、離れた位置から電源供給することで、各回路での消費電流を分散させ、より一層低抵抗化が図れる。ここで、ワイヤ 24は二重の場合を示したが、それ以上でも良い。

図 63は、図 62の変形例である。アナログ回路を 1電源系（Vd dA、 V s s A) 、デジタル回路を 2電源系（Vd dD l、 V s s D l系と Vd dD2、 V s s D2系）に分離したレイアウト図である。図 56、図 62と同様にバスバー 21 dが 3重となったタイプを用いているが、必ずしも回路部の境界付近でバスバー 21 dを分離していない点が異なる。

ここでは、デジタル回路部 22 cが 4本のパスパー 21 dを要するため、最外部のバスバー 21 dを V s s D 1と V s s D 2に分離してデジタル用に用いている。カット部 21 f と一体化したバスバーカツト部 21 gは、最外部のバスバー 21 dの角部を基材 25と共に打ち抜くことで、バスパー 21 dを電気的に分離している。図 63におけるバスバーカツト部 21 hは、外側のパスバー 21 dと一体化されていた内側のパスバー 21 dを切断する（Vd dD lと Vd dD2、 Vd dAlと Vd d A2を分離する）角部のものと、デジタル回路部 22 cとァナログ回路部 22 eの境界付近でパスバー 21 dを切断する（Vd dDlと Vd d Al、 Vd dD 2と Vd d A2を分離する）ものがある。

図 63では、最外部のバスバー 21 dをカット部 21 f と一体化したバスバーカツト部 21 gにより分離した例を示したが、デジタル入出力回路部（I ODC ) 22 bとデジタル回路部（DC) 22 cで GND側を共通とする場合は分離しなくても良い。この場合、最外部のパスバー 21 dはリング状のまま用いる。図 64は、図 56のリング状のバスパー 21 dを、切り込みを入れずにデジタル用として利用したレイアウト図である。デジタル入出力回路部（I ODC) 2 2 bおよびデジタル回路部（DC) 22 cの電源はパスバー 21 dへ、アナログ入出力回路部（I OAC) 22 dおよびアナログ回路部（AC) 22 eの電源は従来通りインナリード 21 bへ直接接続されている。この場合、アナログ回路部 22 eは従来の回路配置のまま用いることができる。

なお、本発明を適用する場合、基本的には従来の回路構成、チップ内配置は変更することなく、電源パッドのみバスバー 21 dに接続すれば良い。また、回路配置構成に応じたバスバー 21 dの配置を適宜選択することで対応できることは言うまでもない。

(実施の形態 4)

図 65は、デジタル回路を二つの電源回路部に分離してレイアウトした図、図 66は図 65のデジタル回路の回路図である。

本実施の形態 4のような電源分離は、例えば、 D C 1と D C 2が異なる内部電圧（D 1の内部電圧 <D 2の内部電圧）で動作している場合、 DC 1をノイズから守るために有効である。例えば、 Vd dD l = I nD l=Ou tD l=3. 3 V 、 Vd dD2= I nD2=Ou tD2=3.3 V, D 1の内部電圧 =1.5 V、 D 2 の内部電圧 =3. 3 Vの場合などがこれにあたる。また、デジタル入出力回路部（ I 02) 22 bの入出力信号（I nD2、 Ou t D 2) が I O lの入出力信号（ I nD l、 Ou tD l) に比べ非常に大きい電圧（V d d D 1《 V d d D 2 ) の場合も、 DC 1をノイズから守るために有効である。例えば、 Vd dD l = I n D 1 =Ou t D 1 =3. 3 V (または 5 V) 、 Vd dD2= I nD2=Ou tD2 =7 V (または 10V) の場合などがこれにあたる。

図 65、図 66の場合、図 56、図 62および図 63に比べ、電源数が少なく 4本で足りるため、バスパー 21 dが二重のタイプを用いている。 DC 1や DC 2の内部電圧を外部から供給する場合など、電源の数が増加する場合は、バスバ -21 dの本数を増やしたり、パスバー 21 dが三重のタイプを用いたりしても良い。

なお D C 1と D C 2で使われるクロック周波数が異なる場合なども干渉ノィズ対策の観点から電源分離は有効である。

図 56から図 66まで様々なバスバー 21 dの形態と配置方法を示してきたが、図面に示された形態 ·方法に限られることなく、回路のレイアウト方法により種々の変形が考えられる。

例えば、リング状のバスバー 21 dは、必ずしもチップ半導体チップ 22の辺に沿って四角形に配置する必要も無く、半導体チップ 22を囲む八角形に配置しても良い。この場合、チップ角部でワイヤ 24が込み入りにくくなるため、半導体チップ 22の角部までパッド 22 aを配置することができる。

外側のバスバー 21 dと内側のバスバー 21 dの接続部おょぴそれを分離するバスバーカツト部 21 gまたはバスバー力ット部 21 hも、バスバー 21 dの角部に限られることなくいずれの場所でも良い。さらに、バスバー 21 dの本数も、電源の数によって増減しても良い。実施の形態ではバスバー 21 dが二重または三重（3本〜 6本）の例を示したが、これに限られることはない。バスバー 2 1 dは少なくとも 1本あれば効果があるため、例えば 1本でも良い。

また、図に示した複数のリード 21 aの本数や形も、これに限られることなく様々なタイプが考えられる。さらに、半導体チップ 22の形態，サイズも、本実施の形態に示した例に限られることなく、様々なチップを用いて実現可能である

(実施の形態 5)

図 67は、図 56の半導体装置のパッド 22 aを千鳥状に配置し、ノ、ノ十 " 一ド 2 1 bおよびバスバー 2 1 dへ千鳥状にワイヤボンディングした図である。なお、ワイヤボンディングした一部分を拡大図により示す。

ここでは、ワイヤ 2 4によりパスバー 2 1 dと接続された電源用のパッド 2 2 aは第 1列 L 1上に配置され、インナリード 2 1 bと接続された信号用のパッド 2 2 aは第 2列 L 2上に配置されている。拡大図が示すように、第 2列 L 2上の第 3パッド 2 2 nは、第 1列 L 1上の電源用のパッド 2 2 aである第 1パッド 2 2 1と第 2パッド 2 2 mの中間に位置する（X = X) 。このような方法で、第 1 列 L 1上に第 1パッド 2 2 1および第 2パッド 2 2 m、第 2列 L 2上に第 3パッド 2 2 nを繰り返し配置すると、図 6 7に示すような千鳥状のパッド配置となる。パッド 2 2 aを 2列に配置して数を増やしても、電源用のパッド 2 2 aはバスバー 2 1 dへ接続されるため、インナリード 2 1 bは信号用として使うことがでさる。

図 6 8は図 6 7の変形例であり、図 6 9は図 1 3の A— A断面図である。ここでは、四辺で分離された、二重のタイプのバスバー 2 1 dを用いた。図 6 7と異なり、ワイヤ 2 4によりインナリード 2 1 bと接続された信号用のパッド 2 2 a がチップ端側の第 1列上 L 1に配置され、一方バスバー 2 1 dと接続された電源、用のパッド 2 2 aがチップ内側の第 2列上 L 2に配置されている。この場合、信号用のパッド 2 2 a、電源用のパッド 2 2 aともに、ワイヤボンディングの距離が長くなることを防止できる。

図 6 7〜図 6 9にパッド千鳥配置の例を示したが、バスバー 2 1 dの本数は電源の数によって増減しても良く、またバスパー 2 1 dは全ての辺に置かなくても良い。形状も図示したものに限らず様々な変形が考えられる。チップ全体のパッド 2 2 aが千鳥状に配置される必要もなく、一部分であっても良い。図 6 7では信号用のパッド 2 2 aを内側としたが、チップ端側でもよく、また図 6 8では信号用のパッド 2 2 aをチップ端側としたが、内側であつても良い。

(実施の形態 6 )

図 7 0は、信号用のパッド 2 2 a ( I O) と電源用のパッド 2 2 a (V d d、 V s s ) を交互に配置した図である。

インナリード 2 1 bと半導体チップ 2 2との間に電原供給用のバスパー 2 1 d を設けたことにより、電源用のパッド 22 aの数を大幅に増やすことができる。これにより、従来パッド数個置きに配置していた電源用のパッド 22 aを、一つ置きに配置することが可能となり、電源を強化することができる。さらに信号間のクロストークノイズを除去できる。 · また、電源のバスパー化で余った NC (ノンコネクト）ピンはリード側で適当な電源に固定するだけでも良く、これにより信号間の距離が取られ、干渉ノイズ低減、もしくは入出力バッファ動作時の電源ノィズ低減に効果あることは言うまでもない。

図 67〜図 69では、パッド 22 aが千鳥配置、バスバー 21 dとインナリード 21 bのワイヤボンディングの位置も千鳥状の場合を示したが、図 70に示すようにパスバー 21 dおよびインナリード 21 b側のみ千鳥状にワイヤボンディングしても良い。

(実施の形態 7)

図 71および図 72は、ワイヤボンディングにより内部降圧回路を選択もしくは非選択可能とした回路のレイァゥト図である。図 71に示す内部降圧回路 22 iを使用する場合と、図 72に示す内部降圧回路 22 iを使用しない場合とで、ワイヤボンディングの方法が異なる。回路部 Aに接続する内部電源配線 22 k ( Vd d 2 AL) と、回路部 Bに接続する内部電源配線 22 j (Vd d 2BL) は分離されている。

図 71では、内部降圧回路 22 iを使用して外部電源 V d d lを Vd d 2Aに降圧し、回路部 Aへ供給する。ワイヤ 24により、外部電源 V d d lが供給されるリード 21 aと Vd d l供給用のバスバー 21 dが接続され、 V d d 1供給用のバスバー 21 dと内部降圧回路 22 iに接続したパッド A 22 pが接続される。内部電源配線 22 k (Vd d 2 AL) を介して内部降圧回路 22 iに接続したパッ KB 22 qは、回路部 Aへ内部電源 V d d 2 Aを供給するための Vd d 2 A 供給用のバスバー 21 dにボンディングされている。

図 72では、内部降圧回路 22 iを使用せずに、 Vd d 2 A供給用のパスバー 21 dから回路部 Aへ内部電源を供給する。 Vd d 2 A供給用のバスバー 21 d とパッド B 22 qは、図 71と同様に接続されている。図 71と異なり、内部電源 V d d 2 Aが供給されるリード 21 aと Vd d 2 A供給用のパスバー 21 dが接続されている。ここで、パッド A22 pはワイヤボンディングされていないが、 Vd d 2 A電源供給用のバスバー 21 dなどに接続しても良い。

図 73は、図 71およぴ図 72の選択可能な内部降圧回路 22 iの回路図である。図 71およぴ図 72における内部降圧回路 22 iは略図で示したが、ここでは具体的な一例を示す。 P 1， P 2は P型 MO Sトランジスタ、 N 1は N型 MO S トランジスタを表す。

内部降圧回路 22 iを使用する場合（図 71の場合）、パッド A 22 pは高電位側 H (V d d 1) にボンディングされる。これにより、 P 1がオフ、 N 1がォンとなり、 Vd d lと V s sとの間で比較回路 22 rが動作する。比較回路 22 rが P 2のゲートを制御することにより、 P 2は V d d 1を V d dD 2に降圧して、内部回路であるデジタル回路部 22 c (図 56参照）へ供給する。

一方、内部降圧回路 22 iを使用しない場合（図 72の場合）、パッド A 22 pはワイヤボンディングされないか、または低電位側 L (V s s) にワイヤボンデイングされる。これにより、 N1がオフとなり、比較回路 22 rは動作しなくなる。このとき、回路 Aに対しては Vd d 2が供給されるパスバー 21 dにボンデイングされたパッド B 22 qより、 Vd d 2が内部回路へ供給される。

図 71〜図 73では、回路 Aに接続した内部降圧回路 22 iを例に述べたが、他の内部回路にも同様な方法で適用することができる。

(実施の形態 8)

図 74は、引き出し配線によりチップ周辺のパッド 22 aと内部回路を接続した場合、半導体チップ 22の中央付近にパッド 22 aを設けた場合、およぴチップ中央付近のパッド 22 a、チップ端部のパッド 22 a、バスバー 21 dを二段階でワイヤボンディングした場合のレイアウト図である。ここでは、メモリ (M E) 22からの引き出し配線を、 Vd dD 2供給用のバスバー 21 dへ接続している。

アナログ回路部（AC) 22 e内に設けたパッド 22 aは、 Vd dA2供給用のバスバー 21 dへ直接ワイヤボンディングされる。

デジタル回路部（DC) 22 c内に設けたパッド 22 aは、 V d d D 2供給用のパッド 2 2 aを介して V d d D 2供給用のパスパー 2 1 dへワイヤボンディングされる。前記のような接続方法はワイヤ 2 4の直径およびバスバー 2 1 dがチップ内配線幅より面積的に大きいことからインピーダンスを低くすることができ、内部回路の電源ドロップを軽減する効果がある。通常回路部を周回している電源リングに加え、特に内部回路で電源ドロップの問題が生じる場合などに有効である。

なお、以上のようにパスバー 2 1 dが電源供給用として効用が大きいことを述ベたが、半導体チップ 2 2のパッド 2 2 aは製造側でこのパッド 2 2 aを所定レベル値に固定したい場合も考えられるので、本バスパー 2 1 dをレベル固定用端子として使用できることは言うまでもない。

(実施の形態 9 )

実施の形態 9〜 2 0の半導体装置（Q F P ) におけるそれぞれのリードパターンを説明する平面図は、半導体チップ 2 2の一部のパッド 2 2 aのみのワイヤ 2 4の接続状態を示しており、説明上、他のパッド 2 2 aのワイヤ 2 4の接続状態は省略しているが、実際には、他のパッド 2 2 aに対してもワイヤ 2 4が接続されている (ただし、全パッド 2 2 aにワイヤ 2 4が接続されていなくてもよく、ノンコンタクトのパッド 2 2 aが存在する場合もある） o

図 7 5に示す半導体装置のリ一ドパターンは、半導体チップ 2 2の周囲に三重に配置されたリング状のバスバー 2 1 dのうち、最も外側のバスバー 2 1 dのみを 1つのァウタリード 2 1 cに連結し、このァウタリード 2 1 cを半導体装置の角部に配置したものである。

すなわち、電源用のパッド 2 2 aが比較的角部に集まって配置された半導体チップ 2 2を搭載している場合であり、この場合、角部の電源用のパッド 2 2 aをバスバー 2 1 dとワイヤ 2 4で接続し、さらに、ワイヤ 2 4と角部付近に配置されたインナリード 2 1 bとを接続する。

これにより、ワイヤ 2 4の半導体チップ 2 2のパッド 2 2 aへの進入角度を緩和することができ、チップ角部近傍のパッド間隔を詰めることができる。その結果、配置可能なパッド数を増やすことができる。

また、電源用のパッド 2 2 aを共通リードであるパスバー 2 1 dに接続することにより、電源用のパッド 2 2 aの数を減らすことができる。これにより、ァゥタリード 2 1 cの空きピンが発生するため、このピンを電源用に固定して信号用ピンの両側に配置することにより、 L C成分によるクロストークノイズを低減、また I Oバッファが動作する事による電源ノィズを低減することができる。

また、電源用のパッド 2 2 aでは、パッド 2 2 aとインナリード 2 1 bとをヮィャ 2 4で直接接続するのではなく、パスバー 2 1 dを介して接続することにより、ワイヤ 2 4を短くすることができ、樹脂封止時のワイヤ流れを低減することができる。

また、図 7 6は、図 7 5に示す半導体装置に用いられるリードフレーム 1の構造を示すものであるが、テープ部材 5のチップ搭載領域すなわち最も内側のリング状のバスバー 2 1 dの内側領域に、チップ搭載部であるタブ 2 1 iが貼り付けられている。タブ 2 1 iは、 4本の吊りリード 2 1 jに連結されているが、吊りリード 2 1 ]· と最も内側のリング状のバスバー 2 1 dとは、吊りリードカット部 2 1 kによって分離されて絶縁されている。

このようにテープ部材 5のチップ搭載領域に銅などの金属板からなるタブ 2 1 iや吊りリード 2 1 jが貼り付けられていることにより、テープ部材 5のチップ搭載領域の強度を高めることができ、テープ部材 5の平坦性を向上してダイボンディング性を向上させることができる。

なお、図 7 6に示すフレーム構造は、タブ 2 1 iの大きさが半導体チップ 2 2 の主面より小さな小タブ構造のものであり、小タブ構造を採用することにより、樹脂モールディング時の樹脂 2 3 (図 5 6参照）がチップ裏面に周り込むため、樹脂 2 3とチップ裏面との密着度を向上させることができ、半導体装置（Q F P ) のリフロークラック耐性の向上を図ることができる。

(実施の形態 1 0 )

図 7 7に示す半導体装置のリードパターンは、半導体チップ 2 2の周囲に四重にパスバー 2 1 dが配置されたものであり、図 5 6に示す樹脂封止体である樹月旨 2 3の 4辺それぞれにおけるリード配列方向のほぼ中央から 5本のバスバー 2 1 dが引き出され、それぞれァウタリード 2 1 cに連結されているとともに、さらに、 4つの角部においてそれぞれ 1本のバスバー 2 1 dが引き出されてそれぞれがァウタリード 2 1 cに連結されている。すなわち、電源ピンを半導体装置の樹脂 2 3の各辺において主に中央付近に集めて配置させた構造である。

したがって、電源用のパッド 2 2 aがパッド列において中央付近に集中している半導体チップ 2 2を搭載する場合に好適である。

このような構造によれば、バスバー 2 1 dの群（5本分）としての幅を大きくすることができるため、リード抵抗の低減ィヒゃ L成分の低減ィヒを図って電気的特性を向上させることができる。

なお、ァウタリード 2 1 cの本数が半導体チップ 2 2のパッド数より多レ、場合には、低抵抗化のため、電源用のァウタリード 2 1 cと複数のワイヤ 2 4を介して複数のパスバー 2 1 dとを接続し、各バスバー 2 1 dからさらにワイヤ 2 4を介して電源用のパッド 2 2 aと接続することにより、電源用のパッド 2 2 aへのヮィャ接続は自由な位置で接続することができる。

その結果、電源用のパッド 2 2 aの位置を好適な位置に配置して最寄りの位置で電源用のパッド 2 2 aとパスバー 2 1 dとを接続することができるため、配線抵抗値の低減化を図ることができる。

なお、図 7 8に示すフレーム構造も、テープ部材 5のチップ搭載領域に金属板からなるタブ 2 1 iや吊りリード 2 1 jが貼り付けられた構造であり、これにより、テープ部材 5のチップ搭載領域の強度を高めてその平坦性やダイボンディング性を向上させることができる。

さらに、図 7 8に示す構造では、タブ 2 1 iを支持する 4本の吊りリード 2 1 j 、最も内側のバスバー 2 1 dと連結されており、したがって、テープ部材 5 の強度をさらに高めることができる。なお、タブ 2 1 iが吊りリード 2 1 jを介して最も内側のバスバー 2 1 dと連結しているため、チップ裏面とタブ 2 1 iとを絶縁する場合には絶縁性のダイボンド材を使用し、チップ裏面とタブ 2 1 iとを電気的に接続する場合には導電性のダイボンド材を使用する。

また、図 7 8に示すフレーム構造も小タブ構造のものであるため、樹脂 2 3とチップ裏面との密着度を向上させることができ、半導体装置（Q F P ) のリフロ一クラック耐†生の向上を図ることができる。

(実施の形態 1 1 ) 図 79に示す半導体装置のリードパターンは、図 77に示すリードパターンにおいて 4本の電源ピン（Vd d、 V s s、 Vd d q、 V s s q) を半導体装置の 4角に配置する場合である。

この場合、実施の形態 9と同様に、ワイヤ 24の半導体チップ 22のパッド 2 2 aへの進入角度を緩和することができ、チップ角部近傍のパッド間隔を詰めることができる。その結果、配置可能なパッド数を増やすことができる。

さらに、電源用のパッド 22 aを共通リードであるパスバー 21 dに接続することにより、電源用のパッド 22 aの数を減らすことができる。

また、電源ピンが 4角に配置されているため、 4角からの給電が可能になり、電位ドロップ量のバランス化によって回路の電源動作マージンを確保することができる。

(実施の形態 12)

図 80に示す半導体装置のリ一ドパターンは、半導体装置の 1つの角部から給電を行う場合である。

すなわち、同じ側に配置された 2本以上のァウタリード 21 c、例えば、リード列の角部に配置された隣接する 2本以上のァウタリード 21 cからバスパー 2 I dを介して電源（Vd d、 V s s) を供給する構造である。

この構造では、図 82に示すように電源供給側の近くに配置された A回路（図 80の A点）と、供給側から遠！/、反対側に配置された B回路（図 80の B点）とで、図 80の電¾§降下図に示すように V d dと V s sの電源電位の変化を比較すると、 A点から B点に向かって供給側から遠ざかると Vd dは下降し、 V s sは上昇して両者の幅が狭くなるが、レファレンスレベル（Vr e f . ) は、中央に一定に保持でき、また Vr e f . が外から入力された場合に、レファレンスの観点では電源の対称性を向上できる。

したがって、 A回路や B回路が、レファレンスレベルを外部から入力して使用する回路、例えば、アナログ回路や差動アンプ回路（図 73に示す比較回路 22 r) の場合に好適である。

なお、電源を供給するァウタリード 21 cの位置につ！/、ては、半導体装置のリード列の 1つの角部に限定されるものではなく、 2つの角部や 4つの角部において 2本以上の隣接するァウタリード 2 1 cからパスバー 2 1 dを介して電源を供給するものであってもよい。

また、アナログ部電源をデジタル系回路と別にする必要がある場合には、直接インナリード 2 1 bにワイヤ 2 4を接続してもよい。

また、図 8 1は、図 8 0に示す半導体装置に用いられるリードフレーム 1の構造を示すものであるが、テープ部材 5のチップ搭載領域すなわち内側のリング状のバスバ一 2 1 dの内側領域に、チップ搭載部であるタブ 2 1 iが貼り付けられている。タブ 2 1 iは半導体チップ 2 2とほぼ同等の大きさかもしくはそれよりも大きい大タブ構造のものであり、内側のリング状のパスバー 2 1 dとは、吊りリードカツト部 2 1 kによって分離されて絶縁されている。

このようにテープ部材 5のチップ搭載領域に銅などの金属板からなるタブ 2 1 iが貼り付けられていることにより、テープ部材 5のチップ搭載領域の強度を高めることができるとともに、図 7 6の小タブ構造の場合に比較しても大タブの方が面積が遥かに大きいため、テープ部材 5の強度をさらに向上させることができ、その平坦性やダイボンディング性もさらに向上できる。

また、大タブの場合、図 8 1に示すようにその面積が大きいため、半導体チップ 2 2から発せられる熱を十分に拡散することができ、半導体装置の放熱性を向上させることができる。

ロジック回路の中でも C P Uなど、特に消費電力が大きく、チップからの発熱量が大きくなる回路を有するチップを搭載する場合には、半導体チップ 2 2からタブ 2 1 iへの熱抵抗を低減するために、半導体チップ 2 2をタブ 2 1 iに接着する際に、 A gペーストなど導電性の接着材、若しくは導電性粒子を含有する接着剤を使用するのが好ましい。また、このように半導体チップ 2 2をタブ 2 1 i の上に接着する接着剤として、導電性の接着材、もしくは導電性粒子を含有する接着剤を用いた場合でも、図 8 1に示すように、タブ 2 1 iとバスバー 2 1 dが吊りリードカツト部 2 1 kによって電気的に分離されていることによって、半導体チップ 2 2裏面に露出する活性層の電位（基板電位）をバスパー 2 1 dから分離することができ、半導体チップ 2 2の設計における自由度を向上することができる。 (実施の形態 1 3 )

図 8 3に示す半導体装置のリ一ドパターンは、半導体装置の対向する 2つの角部から給電を行う場合である。

すなわち、対向する 2つの角部それぞれにおいて複数の隣接するァウタリード 2 1 cからパスパー 2 1 dを介して電源を供給する構造のものである。

この構造では、電源降下図に示すように中間位置の C点の電位は V d dが下降し、 V s sが上昇するため、図 8 0に示す 1つの角部から電源を供給する構造に比較して電源ドロップ量を減少させることができる。

すなわち、給電箇所を多く設ける方が、電源ドロップ量を減少させることができ、好ましい。，

また、図 8 4は、図 8 3に示す半導体装置に用いられるリードフレーム 1の構造を示すものであるが、銅などの金属板からなるタブ 2 1 iは、半導体チップ 2 2とほぼ同等の大きさかもしくはそれよりも大きい大タブ構造のものである。なお、タプ 2 1 iは、内側のリング状のバスバー 2 1 dと 4本の吊りリード 2 1 j によって連結している。

このように内側のリング状のバスバー 2 1 dと 4本の吊りリード 2 1 jによつて連結した大タブであるため、テープ部材 5の強度をさらに高めることができ、その平坦性やダイボンディング性をさらに向上できる。

また、大タブであるため、半導体チップ 2 2から発せられる熱を十分に拡散することができ、半導体装置の放熱性を向上させることができる。

ロジック回路の中でも C P Uなど、特に消費電力が大きく、チップからの発熱量が大きくなる回路を有するチップを搭載する場合には、半導体チップ 2 2からタブ 2 1 iへの熱抵抗を低減するために、半導体チップ 2 2をタブ 2 1 iに接着する際に、 A gペーストなど導電性の接着材、若しくは導電性粒子を含有する接着剤を使用するのが好ましい。

また、本実施の形態 1 3の構造においては、内周のパスバー 2 1 dとタブ 2 1 iに共通の電源電位または接地電位が供給されることとなるため、 A gペーストなどの導電性の接着材を介して半導体チップ 2 2をタブ 2 1 iの上に搭載することにより、半導体チップ 2 2の基板電位を内周のバスバー 2 1 dの電位と共通にすることができる。

また、本実施の形態 1 3の構造において、絶縁性の接着剤を介して半導体チップ 2 2をタブ 2 1 iの上に搭載した場合には、接着剤を絶縁膜として、半導体チップ 2 2の基板電位とタブ 2 1 i との間に容量を形成することができるため、半導体チップ 2 2の基板電位をより安定させることができ、かつ半導体チップ 2 2 の基板電位とタブ 2 1 iの電位は分離されるため、半導体チップ 2 2の設計における自由度を向上することができる。

(実施の形態 1 4 )

図 8 5に示す半導体装置のリ一ドパターンは、 V s s電源を共通としてバスバ一 2 1 dから 4つの角部に取り出してそれぞれァウタリード 2 1 cに連結するとともに、 V d d電源はそれぞれ独立したバスバー 2 1 dから各角部に取り出してァウタリード 2 1 cに連結した構造のものである。

この場合、 V d d電源用のパッド 2 2 aの数を少なくすることができる。また、電源降下図に示すように A点から B点に向かって V d dは上昇し、一方中間の C点の電位では V s sが上昇してさらに B点に向かって再び下降する。 .

(実施の形態 1 5 )

図 8 6に示す半導体装置のリードパターンは、半導体装置の一辺の中央からのみ電源（V d d、 V s s ) を供給する場合であり、電源降下図に示すように給電側から遠くなるほど V s sの電位が上昇し、 V d dは下降する。

この場合、実施の形態 1 2と同様に、レファレンスレベル（V r e f . ) は、中央に一定に保持でき、電源の対称性を向上できる。したがって、レファレンスレベルを外部から入力して使用する回路、例えば、アナログ回路や差動アンプ回路（図 7 3に示す比較回路 2 2 r ) の場合に好適である。

なお、電源の供給側は、 1箇所に限定されるものではなく、 2箇所や 4箇所から給電してもよく、供給箇所を増やして低抵抗ィヒを図ることができる。

(実施の形態 1 6 )

図 8 7に示す半導体装置のリードパターンは、アナログ回路用のバスパー 2 1 dとデジタル回路用のバスパー 2 1 dとをバスバーカツト部 2 1 gによって分離したものである。すなわち、アナログ回路用のパスパー 2 1 dを、デジタル回路用のパスバー 2 1 dから切り分けた構造であり、これによつて、デジタル信号から発生するノィズをアナログ信号で拾わないようにすることができ、電源のクロストークを低減することができる。

(実施の形態 1 7 )

図 8 8に示す半導体装置のリードパターンは、アナログ回路用のバスバー 2 1 dとデジタル回路用のバスパー 2 1 dとをバスバーカツト部 2 1 gによって分離したものであるとともに、半導体装置のリード配列としても 3辺にデジタル回路用のバスパー 2 1 dと連結したァウタリード 2 1 cをそのリード列の中央に配置し、一方、前記 3辺以外の 1辺にアナログ回路用のバスパー 2 1 dと連結したァウタリード 2 1 cをそのリード列の中央に配置している。

これにより、電源のクロストークをさらに低減することができる。

(実施の形態 1 8 )

図 8 9に示す半導体装置のリ一ドパターンは、一対の電源（V d d、 V s s ) のバスバー 2 1 dにそれぞれ連結されたァウタリード 2 1 cが、信号用のァウタリード 2 1 cを挟んで相反する側に配置されており、相反する両側から電源を供給するものである。

すなわち、図 9 0に示すように、 V d dと V s sとからなる一対の電源において、一方の角部にそれぞれの電源のバスバー 2 1 dから引き出した電源用のァゥタリード 2 1 cのいずれか一方を配置し、前記角部と対角線上で対向する反対側の角部に電源のバスバー 2 1 dから引き出した他方の電源用のァウタリード 2 1 cを配置しており、複数の信号用のァウタリード 2 1 cを挟んで両側にそれぞれ離れて配置された一対のァウタリード 2 1 cから A回路および B回路に対して電を供給する構造となっている。その際、例えば、 A回路は A点の近傍のチップ内に配置された回路であり、 B回路は B点の近傍のチップ内に配置された回路である。

この場合、図 8 9の電源降下図に示すように V d dと V s sの両者とも、 A点から B点に亘って電源電位が下降するため、両電源のドロップ量を同レベル化すなわち V d dと V s s間の振幅がほぼ一定化することができ、また、デジタル回路での信号の振幅低下による速度等のばらつきを低減することができる。

したがって、電源の駆動力を大きく取ることができ、例えば、ロジック回路などに好適である。

なお、 4つの角部から電源を供給してもよく、その際の一対の電源をアナログ回路用として用いてもよく、ロジック回路からの影響を避けることができる。

(実施の形態 19)

図 91に示す半導体装置のリ一ドパターンは、一対の電源（V d d、 V s s) を両者とも 4つの角部から供給する構造のものである。

すなわち、一対の電源（Vd d、 V s 's) のバスバー 21 dに連結する 2つのァウタリード 21 c力 4つの角部それぞれにおいて隣接して配置されているものであり、 4つの角部それぞれから一対の電源（Vd d、 V s s) を供給する構造となっている。

図 91の電源降下図に示すように 1箇所から給電すると Vs sが上昇し、 Vd dが下降して電位の幅が狭くなるが、図 91に示すリードパターンのように 4箇所から給電することにより、電源のドロップ量を小さくすることができる。この場合、差動アンプ回路（図 73に示す比較回路 22 r) などのレフアレンスレベルを外部から入力することにより、入力 0/1判定レベルが受ける側で中央にセンスレベルがあるため、 V s s/Vd dに対してバランスが取れ、回路マ一ジンを確保することができる。

(実施の形態 20 )

図 92に示す半導体装置のリードパターンは、一対の電源（Vd d、 V s s) を供給するバスバー 21 dをデジタル系とアナログ系とにパスバーカツト部 21 gによって分離して分けたものであり、さらに、 4つの角部それぞれにこれらのバスバー 21 dと連結する複数のァウタリード 21 cを配置したものである。図 92では、 4つの角部のうち、 3つの角部にデジタル系の一対のバスパー 2 1 dと連結するァウタリード 21 cを配置し、残りの 1つの角部にアナログ系の一対のパスバー 21 dと連結するァウタリード 21 cを配置している。

この構造により、デジタル信号から発生するノイズをアナログ信号で拾わないようにすることができ、電源のクロストークを低減することができる。以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

前記実施の形態 9〜 2 0では、半導体チップ 2 2を取り囲むバスバー 2 1 d力 S 二重、三重おょぴ四重の場合を例に取り上げて説明したが、バスパー 2 I dの重複数は、少なくとも一対のバスパー 2 1 dを含んでいれば、何重であってもよい

産業上の利用可能十生

以上のように、本発明の半導体装置は、パスバーに連結したァウタリードを有する半導体パッケージに好適であり、特に、ァウタリードが 4方向に延在する半導体パッケージに好適である。 ·

Claims

請求の範囲

1 . 主面、裏面と、前記主面上に形成された複数の電極を有する半導体チップと前記半導体チップの周囲に配列された複数のィンナリードと、

前記複数のィンナリードのそれぞれに一体に形成された複数のァウタリードと前記複数の電極および複数のィンナリードのそれぞれと接続する複数のボンディングワイヤと、

前記半導体チップ、複数のインナリード、複数のボンディングワイヤを封止する樹脂封止体とを有する半導体装置であって、

前記複数のィンナリードと前記複数のボンディングワイヤが接続する部分は千鳥状に配置されており、

前記複数のィンナリードと前記複数のボンディングワイヤが接続する部分は、前記樹脂封止体の内部に封止された基板上に接着層を介して固定されていることを特徴とする半導体装置。

2 . 主面、裏面と、前記主面上に形成された複数の電極を有する半導体チップと前記半導体チップの周囲に配列された複数のィンナリードと、

前記複数のィンナリードのそれぞれに一体に形成された複数のァゥタリードと、

前記複数の電極および複数のィンナリードのそれぞれと接続する複数のボンディングワイヤと、

前記複数のィンナリードと前記複数の電極が接続する部分は千鳥状に配置されており、

3 . 第 1電位と第 2電位との間に電流経路を有するトランジスタを含んで構成される第 1回路部と、

第 3電位と第 4電位との間に電流経路を有するトランジスタを含んで構成される第 2回路部と、

前記第 1回路部へ前記第 1電位を供給する第 1パッドと、

前記第 1回路部へ前記第 2電位を供給する第 2パッドと、

前記第 2回路部へ前記第 3電位を供給する第 3パッドと、

前記第 2回路部へ前記第 4電位を供給する第 4パッドと、

前記第 1及び第 2回路部を含むチップと、複数のィンナーリードとの間に配置され、前記第 1回路部へ前記第 1電位を供給する第 1リードとを有することを特徴とする半導体装置。

4 . 請求の範囲第 3項記載の半導体装置であって、前記第 1リードと前記第 1パッドは、ワイヤにより接続されていることを特徴とする半導体装置。

5 . 請求の範囲第 4項記載の半導体装置であって、前記第 1および第 2回路部を含むチップと、複数のインナーリードとの間に配置され、前記第 2回路部へ前記第 3電位を供給する第 2リードをさらに有することを特徴とする半導体装置。

6 . 請求の範囲第 3項記載の半導体装置であって、前記第 1および第 2パッドを複数有することを特徴とする半導体装置。

7 . 請求の範囲第 3項記載の半導体装置であって、前記第 1リードは、前記第 1 電位が供給されるィンナーリ一ドとワイヤにより接続されていることを特徴とす

8 . 請求の範囲第 3項記載の半導体装置であって、前記第 1リードは、前記第 1 電位が供給される第 1ィンナーリ一ド部を有することを特徴とする半導体装置。

9 . 請求の範囲第 3項記載の半導体装置であって、前記第 1回路部はデジタル回路、前記第 2回路部はアナログ回路であることを特徴とする半導体装置。

1 0 . 請求の範囲第 3項記載の半導体装置であって、前記第 1および第 2回路部と前記第 1力ら第 4ノッドとを含む半導体チップと、前記複数のィンナーリードと、前記第 1リードとは、樹脂により封止されていることを特徵とする半導体装

1 1 . 第 1電位と第 2電位との間に電流経路を有するトランジスタを含んで構成される第 1回路部と、

前記第 1回路部へ前記第 1電位を供給する第 1パッドと、

前記第 1回路部へ前記第 2電位を供給する第 2パッドと、

前記第 2回路部へ前記第 3電位を供給する第 3パッドと、

前記第 2回路部へ前記第 4電位を供給する第 4パッドと、

前記第 1パッドおよび第 2パッドが配列される方向に沿って配置され、複数のインナーリードと前記第 1パッド及び第 2パッドとの間に配置され、ワイヤにより前記第 1パッドと接続され、前記第 1電位が供給される第 1パスバーと、前記第 1パッドおよび第 2パッドが配列される方向に沿って配置され、複数のィンナーリードと前記第 1パッドぉよぴ第 2パッドとの間に配置され、ワイヤにより前記第 2パッドと接続され、前記第 2電位が供給される第 2バスバーと、前記第 3パッド及び第 4パッドが配列される方向に沿って配置され、複数のィンナーリードと前記第 3パッドおよび第 4パッドとの間に配置され、ワイヤにより前記第 3パッドと接続され、前記第 3電位が供給される第 3バスバーと、前記第 3パッドぉよび第 4パッドが配列される方向に沿つて配置され、複数のインナーリードと前記第 3パッドおよび第 4パッドとの間に配置され、ワイヤにより前記第 4パッドと接続され、前記第 4電位が供給される第 4バスバーとを有することを特徴とする半導体装置。

1 2 . 請求の範囲第 1 1項記載の半導体装置であって、前記第 1パスバーは、前記第 1電位が供給される第 1インナーリード部を有し、前記第 3バスバーは、前記第 3電位が供給される第 3ィンナーリ一ド部を有することを特徴とする半導体

1 3 . 請求の範囲第 1 2項記載の半導体装置であって、前記第 2バスパーは、前記第 2電位が供給される第 2インナーリード部を有し、前記第 4バスパーは、前記第 4電位が供給される第 4ィンナーリ一ド部を有することを特徴とする半導体

1 4 . 請求の範囲第 1 2項記載の半導体装置であって、前記第 2バスバーは、ヮィャにより前記第 2電位が供給されるインナーリードと接続され、前記第 4バスバーは、ワイヤにより前記第 4電位が供給されるインナーリードと接続されていることを特徴とする半導体装置。

1 5 . 請求の範囲第 1 1項記載の半導体装置であって、

前記第 1回路部へ第 5電位を供給する第 5パッドと、

前記第 1パッド、第 2パッドおよび前記第 5パッドが配列される方向に沿って配置され、複数のインナーリードと前記第 5パッドとの間に配置され、ワイヤにより前記第 5パッドと接続され、前記第 5電位が供給される第 5バスバーとをさらに有することを特徴とする半導体装置。

1 6 . 請求の範囲第 1 5項記載の半導体装置であって、

前記第 2回路部へ第 6電位を供給する第 6パッドと、

前記第 3パッド、第 4パッドおよび前記第 6パッドが配列される方向に配置され、複数のイン^ "一リードと前記第 6パッドとの間に配置され、ワイヤにより前記第 6パッドと接続され、前記第 6電位が供給される第 6パスバーとをさらに有することを特^¾とする半導体装置。

1 7 . 請求の範囲第 1 6項記載の半導体装置であって、前記第 5バスバーは、ヮィャにより前記第 5電位が供給されるィンナーリードと接続され、前記第 6バスバーは、ワイヤにより前記第 6電位が供給されるインナーリードと接続されていることを特徴とする半導体装置。

1 8 . 請求の範囲第 1 1項記載の半導体装置であって、前記第 1回路部はデジタル回路、前記第 2回路部はアナ口グ回路であることを特徴とする半導体装置。

1 9 . 請求の範囲第 1 1項記載の半導体装置であって、前記第 1および第 4パッドを複数有することを特徴とする半導体装置。

2 0 . 請求の範囲第 1 1項記載の半導体装置であって、前記第 1および第 2回路部と前記第 1力ゝら第 4ノッドとを含む半導体チップと、前記複数のィンナーリ一ドと、前記第 1から第 4バスバーと、前記ワイヤとは、樹脂により封止されていることを特徴とする半導体装置。

2 1 . 請求の範囲第 1 1項記載の半導体装置であって、前記第 2回路部は、前記第 1回路部よりも前記第 1および第 2パスパーから遠くに配置され、前記第 3パッドは前記第 2回路部に含まれていることを特徴とする半導体装置。

2 2 . 請求の範囲第 1 1項記載の半導体装置であって、前記第 2回路部は、ワイャにより前記第 3パッドと接続し、前記第 2回路部へ前記第 3電位を供給する第 5パッドを含み、前期第 1回路部よりも前記第 1および第 2バスバーから遠くに配置されていることを特徴とする半導体装置。

2 3 . 第 1電位と第 2電位との間に電流経路を有するトランジスタを含んで構成される第 1回路部と、

複数のィンナーリードと、

前記第 1回路部へ前記第 1電位を供給する第 1パッドと、

前記第 1回路部へ前記第 2電位を供給する第 2パッドと、

ワイヤにより前記複数のィンナーリードのうち第 3電位が供給されるィンナーリードと接続され、前記第 2回路部へ前記第 3電位を供給する第 3パッドと、ワイヤにより前記複数のィンナーリードのうち第 4電位が供給されるィンナーリードと接続され、前記第 2回路部へ前記第 4電位を供給する第 4パッドと、前記第 1および第 2回路部、前記第 1および第 4パッドを含むチップの外側を周回し、ワイヤにより前記第 1パッドと前記複数のィンナーリードのうち前記第 1電位が供給されるインナーリードに接続される第 1リング状バスバーと、前記第 1リング状バスバーの外側を周回し、ワイヤにより前記第 2パッドに接続され、前記第 2電位が供給されるインナーリード部を有する第 2リング状バスバーとを有することを特徴とする半導体装置。

2 4 . 請求の範囲第 2 3項記載の半導体装置であって、

前記第 1回路部へ第 5電位を供給する第 5パッドと、

前記第 1および第 2回路部、前記第 1および第 4パッドを含むチップの外側を周回し、ワイヤにより前記第 5パッドと前記複数のィンナーリードのうち前記第 5電位が供給されるインナーリドに接続される第 3リング状バスバーとをさらに有することを特徴とする半導体装置。

2 5 . 請求の範囲第 2 3項記載の半導体装置であって、前記第 1回路部はデジタル回路、前記第 2回路部はアナ口グ回路であることを特徴とする半導体装置。

2 6 . 請求の範囲第 2 3項記載の半導体装置であって、前記第 1および第 4パッドを複数有することを特徴とする半導体装置。

2 7 . 半導体チップの辺に沿つた第 1列上に配列する第 1および第 2パッドと、前記半導体チップを囲んで配置する複数のインナーリードのうち、第 1ワイヤにより前記第 1パッドと接続する第 1インナーリードと、

前記複数のィンナーリードのうち、前記第 1ィンナーリードと隣り合うインナ一リードであって、第 2ワイヤにより前記第 2パッドと接続する第 2インナーリードと、

前記半導体チップの辺に沿った第 2列上であって、前記第 1パッドと第 2パッドとの間に位置する第 3パッドと、

前記半導体チップと前記第 1インナーリードおよび第 2インナーリードとの間に前記半導体チップの辺に沿って配置される第 1バスバーとを有し、

前記第 3パッドは、前記第 1ワイヤと第 2ワイヤの間を通過する第 3ワイヤにより第 1パスバーと接続されていることを特徴とする半導体装置。

2 8 . 請求の範囲第 2 7項記載の半導体装置であって、前記第 1および第 2パッドは主に信号用のパッドであり、前記第 3パッドは主に電源電位を供給するパッドであり、前記第 1列は、前記第 2列よりも前記半導体チップの端側に配置されていることを特徴とする半導体装置。 ·

2 9 . 請求の範囲第 2 7項記載の半導体装置であって、前記第 1および第 2パッドは主に信号用のパッドであり、前記第 3パッドは主に電源電位を供給するパッドであり、前記第 1列は、前記第 2列よりも前記半導体チップの內側に配置されていることを特徴とする半導体装置。

3 0 . 請求の範囲第 2 7項記載の半導体装置であって、前記第 1および第 2パッドが前記第 1列上に繰り返して配置され、前記第 3パッドが前記第 2列上に繰り返して配置されることにより、千鳥状のパッド配置となることを特徴とする半導

3 1 . 半導体チップを囲んで配置する複数のィンナーリードと、前記半導体チップの第 1列上に配列し、ワイヤにより前記複数のィンナーリ一ドに接続する複数の入出力パッドと、

前記半導体チップと前記複数のィンナーリ一ドとの間に、前記第 1列の方向に沿って配置し、第 1電位が供給される第 1パスパーと、

前記半導体チップと前記複数のインナーリードとの間に、前記第 1列の方向に沿って配置し、第 2電位が供給される第 2パスパーと、

前記複数の入出力パッドの各々の間に配置され、ワイヤにより前記第 1および第 2パスバーと接続する複数の第 1および第 2電源パッドとを有し、

前記入出力パッド、前記第 1電源パッド、前記入出力パッド、前記第 2電源パッドの順に配列されることを特徴とする半導体装置。

3 2 . 第 1電位と第 2電位との間に電流経路を有するトランジスタを含む第 1回路部と、

第 3電位と第 4電位との間に電流経路を有するトランジスタと、降圧回路を含む第 2回路部と、

前記第 1回路部へ前記第 1電位を供給する第 1パッドと、

前記第 1回路部へ前記第 2電位を供給する第 2パッドと、

前記降圧回路に配線により接続する第 1選択パッドと、

前記降圧回路に配線により接続する第 2選択パッドと、

前記第 1および第 2回路を含む半導体チップを囲むように配置される複数のィンナーリードと、

前記半導体チップと前記複数のィンナーリードとの間に配置され、ワイヤにより前記第 1パッドと接続され、前記第 1電位が供給される第 1バスバーと、前記半導体チップと前記複数のィンナーリードとの間に配置され、ワイヤにより前記第 2パッドと接続され、前記第 2電位が供給される第 2バスパーと、前記半導体チップと前記複数のインナーリードとの間に配置され、ワイヤにより前記第 3パッドと接続され、前記第 3電位が供給される第 3バスパーとを有しワイヤボンディングにより前記第 1選択パッドが前記第 1バスバーと接続された場合は、前記降圧回路が前記第 1電位を降圧して前記第 3電位を前記第 2回路部へ供給し、

ワイヤボンディングにより前記第 2選択パッドが前記第 3バスバーと接続したされた場合は、前記降圧回路を通さずに前記第 3電位が前記第 3バスバーから前記第 2回路部へ供給されることを特徴とする半導体装置。

3 3 . 第 1電位と第 2電位との間に電流経路を有するトランジスタを含んで構成される第 1回路部と、

複数のィンナーリードと、

前記第 1回路部へ前記第 1電位を供給する第 1パッドと、

前記第 1回路部へ前記第 2電位を供給する第 2ノッドと、

前記第 2回路部へ前記第 3電位を供給する第 3パッドと、

前記第 2回路部へ前記第 4電位を供給する第 4パッドと、

前記第 1および第 2回路部、前記第 1およぴ第 4パッドを含むチップの外周を囲むように配置され、ワイヤにより前記第 1および第 3パッドが接続される第 1 リング状バスバーと、

前記第 1および第 2回路部、前記第 1および第 4パッドを含むチップの外周を囲むように配置され、ワイヤにより前記第 2および第 4パッドが接続される第 2 リング状バスバーとを有し、

前記第 1リング状バスバーは、前記第 1パッドが接続する部分と前記第 3パッドが接続する部分との間に切り込みが入ることにより電気的に絶縁され、前記第 2リング状バスバーは、前記第 2パッドが接続する部分と前記第 4パッドが接続する部分との間に切り込みが入ることにより電気的に絶縁されることを特徴とする半導体装置。

3 4 . 請求の範囲第 3 3項記載の半導体装置であって、

前記第 1リング状バスバーの前記第 1パッドが接続する部分は、前記第 1電位が供給されるィンナーリ一ド部を有し、

前記第 1リング状バスバーの前記第 3パッドが接続する部分は、前記第 3電位が供給されるィンナーリ一ド部を有し、前記第 1リング状パスパーの前記第 2パッドが接続する部分は、前記第 2電位が供給されるインナーリードとワイヤにより接続され、

前記第 2リング状バスバーの前記第 4パッドが接続する部分は、前記第 4電位が供給されるィンナーリ一ドとワイヤにより接続されていることを特徴とする半

3 5 . 請求の範囲第 3 4項記載の半導体装置であって、

前記第 1回路部へ第 5電位を供給する第 5パッドと、

前記第 2回路部へ第 6電位を供給する第 6パッドと、

前記第 1およぴ第 2回路部、前記第 1および第 4パッドを含むチップの外周を囲むように配置され、ワイヤにより前記第 5および第 6パッドが接続される第 3 リング状バスバーとをさらに有し、

前記第 3リング状パスパーは、前記第 5パッドが接続する部分と前記第 6パッドが接続する部分との間に切り込みが入ることにより電気的に絶縁されることを特徴とする半導体装置。

3 6 . 請求の範囲第 3 5項記載の半導体装置であって、前記第 3リング状パスパ一の前記第 5パッドが接続する部分は、前記第 5電位が供給されるインナーリードとワイヤにより接続され、前記第 3リング状バスバーの前記第 6パッドが接続する部分は、前記第 6電位が供給されるインナーリードとワイヤにより接続されることを特徴とする半導体装置。

3 7 . 請求の範囲第 3 3項記載の半導体装置であって、前記第 1回路部はデジタル回路、前記第 2回路部はアナ口グ回路であることを特徴とする半導体装置。

3 8 . 請求の範囲第 3 3項記載の半導体装置であつて、前記第 1および第 4パッドを複数有することを特徴とする半導体装置。

3 9 . 請求の範囲第 3 3項記載の半導体装置であって、前記第 1および第 2回路部と前記第 1から第 4パッドとを含む半導体チップと、前記複数のィンナーリ一ドと、前記第 1および第 2リング状パスバーと、前記ワイヤとは、樹脂により封止されていることを特徴とする半導体装置。

4 0 . 主面および裏面を有する半導体チップと、

複数のインナリードおょぴァウタリードと、前記半導体チップに沿って配置された一対のバスバーとを有する半導体装置でめって、

前記半導体チップは、前記主面上に形成された第 1および第 2の電源電位用の電極と、

前記第 1の電源電位用の電極を介して一方のバスパーと電気的に接続され、さらに前記第 2の電源電位用の電極を介して他方のバスバーと電気的に接続された回路とを有しており、

前記一対のバスバーそれぞれに前記ァウタリ一ドが連結され、前記一対のバスバーそれぞれに連結された前記ァウタリードが隣接して配置されていることを特徴とする半導体装置。

4 1 . 請求の範囲第 4 0項記載の半導体装置であって、前記回路は、アナログ回路もしくは差動アンプ回路であることを特徴とする半導体装置。

4 2 . 請求の範囲第 4 1項記載の半導体装置であって、前記アナログ回路は、外部からレファレンスレベルの電位の供給を受けることを特徴とする半導体装置。

4 3 . 主面および裏面を有する半導体チップと、

複数のインナリードおよびァウタリードと、

前記半導体チップに沿って配置された一対のパスバーとを有する半導体装置であって、

前記半導体チップは、前記主面上に形成された第 1および第 2の電源電位用の電極、および信号用の電極と、

前記第 1の電源電位用の電極を介して一方のバスバーと電気的に接続され、さ ' らに前記第 2の電源電位用の電極を介して他方のバスパーと電気的に接続された回路とを有しており、

前記一対のバスバーそれぞれに前記ァウタリ一ドが連結され、前記一対のバスバーそれぞれに連結された前記ァウタリ一ドが、前記信号用の電極と電気的に接続されるァウタリードを挟んで相反する側に配置されていることを特徴とする半

4 4 . 主面、裏面と、前記主面上に形成された複数の電極を有する半導体チップと、前記半導体チップの周囲に配列された複数のィンナリードと、 ' 前記複数のィンナリードのそれぞれに一体に形成された複数のァウタリードと前記複数の電極および複数のィンナリードのそれぞれと接続する複数のボンデイングワイヤと、

前記半導体チップと接続する板状のチップ搭載部と、

前記複数のィンナリードそれぞれの先端および前記チップ搭載部と接続するテ一プ部材とを有する半導体装置であって、

前記チップ搭載部は、前記半導体チップの主面より小さいことを特徴とする半導体装置。

4 5 . 主面、裏面と、前記主面上に形成された複数の電極を有する半導体チップと、

前記半導体チップの周囲に配列された複数のィンナリードと、

前記複数のィンナリードのそれぞれに一体に形成された複数のァウタリ一ドと、

前記半導体チップと接続する板状のチップ搭載部と、

前記複数のィンナリ一ドそれぞれの先端および前記チップ搭載部と接続するテ一プ部材とを有する半導体装置であって、

前記チップ搭載部は、前記半導体チップの主面より大きいことを特徴とする半

4 6 . 主面およぴ裏面を有する半導体チップと、

複数のィンナリードおよびァウタリードと、

前記半導体チップに沿って配置された一対のバスバーと、

前記半導体チップおよび前記複数のィンナリードを封止する樹脂封止体とを有する半導体装置であって、

前記一対のバスバーそれぞれに前記ァウタリードが連結されていることを特徴とする半導体装置。

4 7 . 請求の範囲第 4 6項記載の半導体装置であって、前記一対のバスバーそれぞれに連結された前記ァウタリードは、隣接して配置されていることを特徴とする半導体装置。

4 8 . 請求の範囲第 4 6項記載の半導体装置であって、前記一対のパスバーそれぞれに連結された前記ァウタリ一ドは、前記樹脂封止体の角部に酉己置されていることを特徴とする半導体装置。

4 9 . 請求の範囲第 4 6項記載の半導体装置であって、前記一対のバスバーそれぞれに連結された前記ァウタリードは、前記樹脂封止体の側面のリ一ド配列方向の中央に配置されていることを特徴とする半導体装置。

5 0 . 請求の範囲第 4 6項記載の半導体装置であって、前記一対のバスパーそれぞれに連結された前記ァウタリ一ドは、前記樹脂封止体の 4つの角部に配置されていることを特徴とする半導体装置。

5 1 . 請求の範囲第 4 6項記載の半導体装置であって、前記一対のバスバーそれぞれに連結された前記ァウタリ一ドは、前記榭脂封止体の側面の複数箇所から突出していることを特徴とする半導体装置。