JPH06224253A - 半導体装置 - Google Patents
半導体装置Info
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- JPH06224253A JPH06224253A JP50A JP895793A JPH06224253A JP H06224253 A JPH06224253 A JP H06224253A JP 50 A JP50 A JP 50A JP 895793 A JP895793 A JP 895793A JP H06224253 A JPH06224253 A JP H06224253A
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/48091—Arched
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- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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Abstract
(57)【要約】
【目的】 メモリチップをフィルムキャリアによるＬＯ
Ｃ方式のＴＡＢ型パッケージに実装するに際し、ＴＡＢ
パッケージのフィルムキャリアの配線層を多層化させる
ことなく、きわめて簡便かつ抵コストでＴＡＢパッケー
ジのクロスオーバー配線接続を行う。 【構成】 共通電極（電源、ＧＮＤ電極）のインナーリ
ード２から延在する配線５、５’に折曲げ用のリード
４、４’を設け、隣接するインナーリードからの配線を
飛び越して配線パターン６と接続し、個々の共通電極
（電源、ＧＮＤ電極）を共通化する。 【効果】 共通電極（電源、ＧＮＤ電極）と接続された
インナーリードの配線に隣接する配線を飛び越えて接続
できるリードを設けることにより、ＬＯＣ型ＴＡＢパッ
ケージ内部の共通電極の共通化がはかられ、ＴＡＢパッ
ケージによる薄型パッケージを得ることができる。
Ｃ方式のＴＡＢ型パッケージに実装するに際し、ＴＡＢ
パッケージのフィルムキャリアの配線層を多層化させる
ことなく、きわめて簡便かつ抵コストでＴＡＢパッケー
ジのクロスオーバー配線接続を行う。 【構成】 共通電極（電源、ＧＮＤ電極）のインナーリ
ード２から延在する配線５、５’に折曲げ用のリード
４、４’を設け、隣接するインナーリードからの配線を
飛び越して配線パターン６と接続し、個々の共通電極
（電源、ＧＮＤ電極）を共通化する。 【効果】 共通電極（電源、ＧＮＤ電極）と接続された
インナーリードの配線に隣接する配線を飛び越えて接続
できるリードを設けることにより、ＬＯＣ型ＴＡＢパッ
ケージ内部の共通電極の共通化がはかられ、ＴＡＢパッ
ケージによる薄型パッケージを得ることができる。
Description
【０００１】
【産業上の利用分野】本発明はＬＯＣ型ＴＡＢパッケー
ジに関し、特にフィルムキャリア上（パッケージ内）に
おけるクロスオーバー配線に関するものである。
ジに関し、特にフィルムキャリア上（パッケージ内）に
おけるクロスオーバー配線に関するものである。
【０００２】
【従来の技術】メモリチップは半導体素子の微細加工技
術向上により記憶容量は著しく増大しチップ寸法は大型
化の傾向にある。メモリチップのパッケージは、種類・
寸法および外部端子の配置・位置が半導体メーカー各社
で規格化されており、そのため記憶容量が多くなった大
型のメモリチップは規格統一化されたパッケージへの収
納は極めて困難であった。
術向上により記憶容量は著しく増大しチップ寸法は大型
化の傾向にある。メモリチップのパッケージは、種類・
寸法および外部端子の配置・位置が半導体メーカー各社
で規格化されており、そのため記憶容量が多くなった大
型のメモリチップは規格統一化されたパッケージへの収
納は極めて困難であった。
【０００３】このような大型のメモリチップを収納する
パッケージ形態として図４に示すＬＯＣ（リード・オン
・チップ、以下ＬＯＣと称す）方式のリードフレーム型
パッケージ３０が用いられている。この方式は素子電極
３０を半導体チップ３１の中央部に配置して素子電極３
０とリードフレーム３２のボンディングリード３３とを
ボンディングワイヤ３４で接続、封止樹脂３５で封止を
行うパッケージである。
パッケージ形態として図４に示すＬＯＣ（リード・オン
・チップ、以下ＬＯＣと称す）方式のリードフレーム型
パッケージ３０が用いられている。この方式は素子電極
３０を半導体チップ３１の中央部に配置して素子電極３
０とリードフレーム３２のボンディングリード３３とを
ボンディングワイヤ３４で接続、封止樹脂３５で封止を
行うパッケージである。
【０００４】通常、メモリチップ３１の中央部に配置さ
れた素子電極にはメモリ信号をアクセスするためのＩ／
Ｏ、アドレス電極などの非共通電極と電源、ＧＮＤ電極
などのパッケージ内部で共通化がはかれる共通電極が存
在する（図示せず）。ＬＯＣパッケージにおいては特に
共通電極をバスバー３６、３６’と称するボンディング
端子に電源とＧＮＤ電極を分けた状態でパッケージ内で
共通化がはかられている。
れた素子電極にはメモリ信号をアクセスするためのＩ／
Ｏ、アドレス電極などの非共通電極と電源、ＧＮＤ電極
などのパッケージ内部で共通化がはかれる共通電極が存
在する（図示せず）。ＬＯＣパッケージにおいては特に
共通電極をバスバー３６、３６’と称するボンディング
端子に電源とＧＮＤ電極を分けた状態でパッケージ内で
共通化がはかられている。
【０００５】したがって、ＬＯＣ方式のパッケージ３０
はこのような構成により、 ａ）リードフレーム３２のボンディングリード３３とメ
モリチップ３１の素子電極３０とのワイヤボンディング
３４がメモリチップ３１の中央部でバスバー３６、３
６’によって行なわれるため、従来のパッケージと比較
し、パッケージ幅を約２０％小さくでき、パッケージ３
０の小型化をはかることができる。 ｂ）素子電極３０（信号、電源、ＧＮＤ電極）の中央配
置で信号、電源の配線長（図示せず）が短くなり、配線
容量と配線抵抗の低減により配線遅延とノイズが低減さ
れメモリアクセスの高速度化とメモリチップ３１の電気
特性を大幅に向上することができる。 ｃ）リードフレーム３２にバスバー３６、３６’を設け
ることにより、メモリチップ３１上の任意の位置に電源
またはＧＮＤ電極を配置することができ、メモリチップ
３１の設計、素子電極３０の設計レイアウトの自由度が
高まる。 ｄ）リードフレーム３２にはメモリチップ３１をダイボ
ンドするダイパッド（図示せず）が存在しないためパッ
ケージモールド後におけるリードフレーム３２と封止樹
脂３５の界面のクラックが発生しにくくなりパッケージ
の耐湿性を向上できる。 ｅ）ダイパッドがないリードフレーム３２のためメモリ
チップ３１のセル構造およびセル配置変更等によって生
じた品種変更においてもこれまでのリードフレーム３２
および樹脂封止形成金型が使用でき、製造コストを下げ
ることができる。等の特徴を有するものであった。
はこのような構成により、 ａ）リードフレーム３２のボンディングリード３３とメ
モリチップ３１の素子電極３０とのワイヤボンディング
３４がメモリチップ３１の中央部でバスバー３６、３
６’によって行なわれるため、従来のパッケージと比較
し、パッケージ幅を約２０％小さくでき、パッケージ３
０の小型化をはかることができる。 ｂ）素子電極３０（信号、電源、ＧＮＤ電極）の中央配
置で信号、電源の配線長（図示せず）が短くなり、配線
容量と配線抵抗の低減により配線遅延とノイズが低減さ
れメモリアクセスの高速度化とメモリチップ３１の電気
特性を大幅に向上することができる。 ｃ）リードフレーム３２にバスバー３６、３６’を設け
ることにより、メモリチップ３１上の任意の位置に電源
またはＧＮＤ電極を配置することができ、メモリチップ
３１の設計、素子電極３０の設計レイアウトの自由度が
高まる。 ｄ）リードフレーム３２にはメモリチップ３１をダイボ
ンドするダイパッド（図示せず）が存在しないためパッ
ケージモールド後におけるリードフレーム３２と封止樹
脂３５の界面のクラックが発生しにくくなりパッケージ
の耐湿性を向上できる。 ｅ）ダイパッドがないリードフレーム３２のためメモリ
チップ３１のセル構造およびセル配置変更等によって生
じた品種変更においてもこれまでのリードフレーム３２
および樹脂封止形成金型が使用でき、製造コストを下げ
ることができる。等の特徴を有するものであった。
【０００６】
【発明が解決しようとする課題】しかしながら、ＬＯＣ
パッケージを構成する上で、メモリチップの共通電極
（電源、ＧＮＤ電極）をパッケージ内で接続し、所定の
外部リード位置に導出させることが必要である。従来に
おけるワイヤボンディング方式によるＬＯＣパッケージ
ではリードフレームのボンディングリードと電源および
ＧＮＤ電極は一対一に対応させて設計され、かつ、ボン
ディングワイヤで接続されているとともに共通化される
べき素子電極（電源、ＧＮＤ電極）はバスバーと呼ばれ
る共通リードへ接続される。ワイヤボンディングにおい
てはバスバーへの接続は他の非共通の素子電極に接続さ
れるボンディングワイヤを飛び越して行うことが可能で
ある。しかし、ＴＡＢパッケージの場合においては素子
電極と接続されるインナーリードはあらかじめメモリチ
ップの素子電極と相対するよう設計がなされており、イ
ンナーリードを他のリードを飛び越して接続することは
できない。ＴＡＢパッケージ内で共通電極（電源、ＧＮ
Ｄ電極）を共通化させる方法としては、ＴＡＢパッケー
ジの配線層を複数の層にして、所定のリード同士をスル
ーホールによって接続する必要がある。しかしながら、
この方法はＴＡＢパッケージのフィルムキャリアの製造
工程を複雑とし、フィルムキャリアのコストがきわめて
高価となり、適用することはきわめて困難であった。
パッケージを構成する上で、メモリチップの共通電極
（電源、ＧＮＤ電極）をパッケージ内で接続し、所定の
外部リード位置に導出させることが必要である。従来に
おけるワイヤボンディング方式によるＬＯＣパッケージ
ではリードフレームのボンディングリードと電源および
ＧＮＤ電極は一対一に対応させて設計され、かつ、ボン
ディングワイヤで接続されているとともに共通化される
べき素子電極（電源、ＧＮＤ電極）はバスバーと呼ばれ
る共通リードへ接続される。ワイヤボンディングにおい
てはバスバーへの接続は他の非共通の素子電極に接続さ
れるボンディングワイヤを飛び越して行うことが可能で
ある。しかし、ＴＡＢパッケージの場合においては素子
電極と接続されるインナーリードはあらかじめメモリチ
ップの素子電極と相対するよう設計がなされており、イ
ンナーリードを他のリードを飛び越して接続することは
できない。ＴＡＢパッケージ内で共通電極（電源、ＧＮ
Ｄ電極）を共通化させる方法としては、ＴＡＢパッケー
ジの配線層を複数の層にして、所定のリード同士をスル
ーホールによって接続する必要がある。しかしながら、
この方法はＴＡＢパッケージのフィルムキャリアの製造
工程を複雑とし、フィルムキャリアのコストがきわめて
高価となり、適用することはきわめて困難であった。
【０００７】本発明は上記問題点に鑑み、メモリチップ
をフィルムキャリアによるＬＯＣ方式のＴＡＢ型パッケ
ージに実装するに際し、共通電極（電源、ＧＮＤ電極）
の共通化をＴＡＢパッケージの特定の配線リードを折曲
げて接続することで、配線層を複数の層にするなどのフ
ィルムキャリアの製造工程を複雑にすることなく、抵コ
ストなメモリチップのＴＡＢパッケージを提供するもの
である。
をフィルムキャリアによるＬＯＣ方式のＴＡＢ型パッケ
ージに実装するに際し、共通電極（電源、ＧＮＤ電極）
の共通化をＴＡＢパッケージの特定の配線リードを折曲
げて接続することで、配線層を複数の層にするなどのフ
ィルムキャリアの製造工程を複雑にすることなく、抵コ
ストなメモリチップのＴＡＢパッケージを提供するもの
である。
【０００８】
【課題を解決するための手段】上記問題点を解決するた
め本発明では、共通電極（電源、ＧＮＤ電極）のインナ
ーリードから延在する配線に折曲げ用のリードを設け、
非共通のインナーリードから延在する配線を飛び越して
他の共通電極（電源、ＧＮＤ電極）と接続し、個々の共
通電極（電源、ＧＮＤ電極）を共通化するものである。
め本発明では、共通電極（電源、ＧＮＤ電極）のインナ
ーリードから延在する配線に折曲げ用のリードを設け、
非共通のインナーリードから延在する配線を飛び越して
他の共通電極（電源、ＧＮＤ電極）と接続し、個々の共
通電極（電源、ＧＮＤ電極）を共通化するものである。
【０００９】
【作用】本発明は上記した方法によってＴＡＢパッケー
ジのフィルムキャリア領域に設けられた共通電極（電
源、ＧＮＤ電極）のインナーリードから延在した配線途
上にに折曲げ用のリードを設け、この折曲げ用リードを
他の共通電極（電源、ＧＮＤ電極）のインナーリードか
ら延在する配線と接続させることによって、ＴＡＢパッ
ケージのフィルムキャリアの配線層を多層化させること
なく、きわめて簡便かつ抵コストでＴＡＢパッケージの
クロスオーバー配線接続を行うことができるものであ
る。
ジのフィルムキャリア領域に設けられた共通電極（電
源、ＧＮＤ電極）のインナーリードから延在した配線途
上にに折曲げ用のリードを設け、この折曲げ用リードを
他の共通電極（電源、ＧＮＤ電極）のインナーリードか
ら延在する配線と接続させることによって、ＴＡＢパッ
ケージのフィルムキャリアの配線層を多層化させること
なく、きわめて簡便かつ抵コストでＴＡＢパッケージの
クロスオーバー配線接続を行うことができるものであ
る。
【００１０】
【実施例】以下本発明の実施例を図面を参照しながら説
明する。
明する。
【００１１】図１は本発明の第一の実施例であるフィル
ムキャリアのインナーリード２の領域を示したものであ
る。メモリチップにおいてはメモリ信号をアクセスする
ためのＩ／Ｏ、アドレス電極などの非共通電極Ａ１〜Ａ
１４と電源電極Ｖｄｄ１〜Ｖｄｄ３、ＧＮＤ電極Ｖｓｓ
１〜Ｖｓｓ３などの共通電極が一般的に存在する。
ムキャリアのインナーリード２の領域を示したものであ
る。メモリチップにおいてはメモリ信号をアクセスする
ためのＩ／Ｏ、アドレス電極などの非共通電極Ａ１〜Ａ
１４と電源電極Ｖｄｄ１〜Ｖｄｄ３、ＧＮＤ電極Ｖｓｓ
１〜Ｖｓｓ３などの共通電極が一般的に存在する。
【００１２】ＬＯＣパッケージにおいてはこれら非共通
電極および共通素子電極をメモリチップの中央部に配置
し、電源、ＧＮＤ電極などの共通電極をチップ上すなわ
ち、パッケージ内部で共通化することにより著しいメモ
リチップの電気特性の向上と消費電力の低減をはかるこ
とができる。
電極および共通素子電極をメモリチップの中央部に配置
し、電源、ＧＮＤ電極などの共通電極をチップ上すなわ
ち、パッケージ内部で共通化することにより著しいメモ
リチップの電気特性の向上と消費電力の低減をはかるこ
とができる。
【００１３】本発明におけるフィルムキャリアによるＬ
ＯＣパッケージにおいて、ＶｄｄまたはＶｓｓの共通電
極と接続されるインナーリード２には隣接するインナー
リード２’の配線５’を飛び越して接続できるよう、共
通化を行うインナーリード２の配線５にはクロスオーバ
リード４が設けられている。これらのクロスオーバーリ
ード４を折曲げて隣接するインナーリード２’の配線
５’を飛び越し、飛び越したインナーリード２’と隣接
したクロスオーバーリード４’と電気的につながった接
続パターン６と接続する。
ＯＣパッケージにおいて、ＶｄｄまたはＶｓｓの共通電
極と接続されるインナーリード２には隣接するインナー
リード２’の配線５’を飛び越して接続できるよう、共
通化を行うインナーリード２の配線５にはクロスオーバ
リード４が設けられている。これらのクロスオーバーリ
ード４を折曲げて隣接するインナーリード２’の配線
５’を飛び越し、飛び越したインナーリード２’と隣接
したクロスオーバーリード４’と電気的につながった接
続パターン６と接続する。
【００１４】次にその接続パターン６とつながったクロ
スオーバーリード４’を折曲げて、隣接するインナーリ
ード２’を飛び越し、同様に接続パターン６と接続する
ものである。
スオーバーリード４’を折曲げて、隣接するインナーリ
ード２’を飛び越し、同様に接続パターン６と接続する
ものである。
【００１５】図２と図３はこれらのクロスオーバーリー
ドによる配線の方法を示したものであり、その方法につ
いて説明する。図２において、７は電源電極（Ｖｄｄ）
またはＧＮＤ電極（Ｖｓｓ）のインナーリード２から延
在したフィルムキャリア１上の配線を示したものであ
る。同様にメモリ信号をアクセスするためのＩ／Ｏ、ア
ドレス電極などの非共通電極の配線８を示したものであ
る。電源電極（Ｖｄｄ）またはＧＮＤ電極（Ｖｓｓ）の
インナーリードから延在した配線７には隣接した非共通
電極配線８を飛び越して接続できるように細長いリード
状のクロスオーバーリード４が設けられている。クロス
オーバーリード４はフィルムキャリアのインナーリード
と同様に材質はＣｕで外力で曲がりやすいよう４０〜８
０ミクロンの幅で折曲げたのちの接合を行うためクロス
オーバーリード４の表面はＡｕメッキあるいははんだメ
ッキが施されている。さらに、クロスオーバーリード４
と接続パターン６との接続のためクロスオーバーリード
４にバンプ１１を形成してもよい。
ドによる配線の方法を示したものであり、その方法につ
いて説明する。図２において、７は電源電極（Ｖｄｄ）
またはＧＮＤ電極（Ｖｓｓ）のインナーリード２から延
在したフィルムキャリア１上の配線を示したものであ
る。同様にメモリ信号をアクセスするためのＩ／Ｏ、ア
ドレス電極などの非共通電極の配線８を示したものであ
る。電源電極（Ｖｄｄ）またはＧＮＤ電極（Ｖｓｓ）の
インナーリードから延在した配線７には隣接した非共通
電極配線８を飛び越して接続できるように細長いリード
状のクロスオーバーリード４が設けられている。クロス
オーバーリード４はフィルムキャリアのインナーリード
と同様に材質はＣｕで外力で曲がりやすいよう４０〜８
０ミクロンの幅で折曲げたのちの接合を行うためクロス
オーバーリード４の表面はＡｕメッキあるいははんだメ
ッキが施されている。さらに、クロスオーバーリード４
と接続パターン６との接続のためクロスオーバーリード
４にバンプ１１を形成してもよい。
【００１６】次に図３において、このクロスオーバーリ
ード４を折曲げて接続パターン６に接続された状態を示
す。飛び越そうとする隣接した配線方向にクロスオーバ
ーリードを折曲げ、隣接するインナーリードの配線を飛
び越した領域に設けられた接続パターン６へ、接続す
る。接続は加圧ツール（図示せず）などを用い、熱・荷
重または、超音波を加えることにより接続が行える。以
降この方法を繰り返し、共通化をはかる電源電極（Ｖｄ
ｄ）またはＧＮＤ電極（Ｖｓｓ）のインナーリードから
延在した配線７を電気的に共通化接続を行うものであ
る。
ード４を折曲げて接続パターン６に接続された状態を示
す。飛び越そうとする隣接した配線方向にクロスオーバ
ーリードを折曲げ、隣接するインナーリードの配線を飛
び越した領域に設けられた接続パターン６へ、接続す
る。接続は加圧ツール（図示せず）などを用い、熱・荷
重または、超音波を加えることにより接続が行える。以
降この方法を繰り返し、共通化をはかる電源電極（Ｖｄ
ｄ）またはＧＮＤ電極（Ｖｓｓ）のインナーリードから
延在した配線７を電気的に共通化接続を行うものであ
る。
【００１７】
【発明の効果】以上のように本発明は共通電極（電源、
ＧＮＤ電極）と接続されたインナーリードの配線に隣接
する配線を飛び越えて接続できるリードを設けることに
より、ＬＯＣ型ＴＡＢパッケージ内部の共通電極の共通
化がはかられ、ＴＡＢパッケージによる薄型パッケージ
を得ることができる。また、電源、ＧＮＤ電極はフィル
ムキャリアのインナーリードと同様な材質で従来のワイ
ヤボンディング方式より配線径を太くできるので電流抵
抗が低減し、メモリチップの動作電圧の低電圧化をはか
ることができる。
ＧＮＤ電極）と接続されたインナーリードの配線に隣接
する配線を飛び越えて接続できるリードを設けることに
より、ＬＯＣ型ＴＡＢパッケージ内部の共通電極の共通
化がはかられ、ＴＡＢパッケージによる薄型パッケージ
を得ることができる。また、電源、ＧＮＤ電極はフィル
ムキャリアのインナーリードと同様な材質で従来のワイ
ヤボンディング方式より配線径を太くできるので電流抵
抗が低減し、メモリチップの動作電圧の低電圧化をはか
ることができる。
【図１】本発明の第一の実施例における半導体装置に用
いるフィルムキャリアの平面図
いるフィルムキャリアの平面図
【図２】同実施例装置のフィルムキャリアの斜視図
【図３】同実施例装置のフィルムキャリアのクロスオー
バリードを折曲げ接続した状態を示す斜視図
バリードを折曲げ接続した状態を示す斜視図
【図４】従来の半導体装置の構成図
１ フィルムキャリア ２ インナーリード ４ クロスオーバーリード ５ 配線 ６ 接続パターン ７ 共通電極配線 ８ 非共通電極配線 １１ バンプ
Claims (2)
- 【請求項１】半導体素子上にあるフィルムキャリアテー
プ上に第１のリードと開口部が設けられ、前記第１のリ
ードの所定位置から分岐、直交し、前記開口部から導出
するリード先端部に金属突起が設けられた第２のリード
を前記フィルムキャリアテープ上で折曲げて、前記第１
のリードと隣接する第３のリードと前記金属突起を介し
て接続されたことを特徴とする半導体装置。 - 【請求項２】第１のリードの所定位置から分岐、導出さ
れた直交する第２のリードをフィルムキャリアテープが
ない領域で折曲げることを特徴とする請求項１記載の半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5008957A JP3052633B2 (ja) | 1993-01-22 | 1993-01-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5008957A JP3052633B2 (ja) | 1993-01-22 | 1993-01-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06224253A true JPH06224253A (ja) | 1994-08-12 |
| JP3052633B2 JP3052633B2 (ja) | 2000-06-19 |
Family
ID=11707158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5008957A Expired - Fee Related JP3052633B2 (ja) | 1993-01-22 | 1993-01-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3052633B2 (ja) |
-
1993
- 1993-01-22 JP JP5008957A patent/JP3052633B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3052633B2 (ja) | 2000-06-19 |
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