KR0156329B1 - 고밀도 실장을 위한 적층 패키지 - Google Patents

Abstract

본 발명은 적층 패키지에 관한 것으로, 상하 층에 복수개의 칩을 각기 패턴닝된 다른 기판 또는 테이프에 실장하고 그 기판 또는 테이프들을 각기 리드의 형성 방향이 다른 리드프레임에 실장하여 통상적인 QFP(quad flat package)의 형태를 구현하여 고밀도 실장이 가능한 동시에 종래 기술에 의한 반도체 패키지 제조 장치를 사용할 수 있기 때문에 저 단가의 패키지를 구현할 수 있는 특징을 갖는다.

Description

고밀도 실장을 위한 적층 패키지

제1도는 본 발명에 의한 고밀도 실장을 위한 적층 패키지를 나타내는 단면도.

제2도는 제1도의 하층 패킹 구조로써 봉지재를 노출시켜 나타내는 평면도.

제3도는 제1도의 하층 패킹 구조를 상세하게 나타내는 단면도.

제4도는 제1도의 상층 패킹 구조로써 봉지재를 노출시켜 나타내는 평면도.

제5도는 제1도의 상층 패킹 구조를 상세하게 나타내는 단면도.

제6도는 제2도 A를 상세하게 나타내는 단면도.

제7도는 제3도 B를 상세하게 나타내는 단면도.

제8도는 하이웨이 버스 바를 적용하여 구현한 패킹 구조를 나타내는 단면도.

제9a도는 제8도의 하이웨이 버스 바를 나타내는 평면도.

제9b도는 제8도의 하이웨이 버스 바를 나타내는 단면도.

제10도는 플립 칩을 적용한 고밀도 실장을 위한 적층 패키지를 나타내는 단면도.

제11a도는 본 발명에 의한 고밀도 실장을 위한 적층 패키지를 구현하기 위한 리드프레임을 나타내는 평면도.

제11b도는 제11a도의 C 부분을 상세하게 나타내는 평면도.

제11c도는 제11b도 D 부분을 상세하게 나타내는 단면도.

제12도는 본 발명에 적용된 기판을 나타내는 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 기판 2,32,37 : 내부리드

3 : 기판 윈도우 4 : 기판 본딩 패드

5 : 본딩 패드 6 : 칩

7 : 내부리드 선단 8 : 전극 패턴

9 : 내부리드의 금속 박막 10 : 기판의 금속 박막

11 : 본딩 와이어 12 : 봉지재

13 : 접착제 14 : 패키지 외부리드

15 : 내부리드 절곡부 16 : 성형 수지

17 : 폴리이미드 18 : 하이웨이 버스 바

19 : 유전체 20 : 개방부

20',20 : 버스 라인 21 : 범프

30 : 댐바 33 : 사이드 레일

35,36 : 위치 정렬 핀 38 : 리드프레임 접촉부

본 발명은 적층 패키지에 관한 것으로, 더욱 상세하게는 제1층 및 제2층에 복수개의 칩을 각기 다른 기판에 실장하고 그 기판들을 각기 리드의 형성 방향이 다른 리드프레임에 실장하여 통상적인 QFP(quad flat package)의 형태를 구현하여 종래 반도체 제조 장치를 사용할 수 있는 고밀도 실장을 위한 적층 패키지에 관한 것이다.

근래에 컴퓨터의 소형화가 가속되고 있으며, 이와는 달리 컴퓨터의 소프트웨어는 날로 확장되어 가고 있다. 따라서, 종래 기술의 패키지 공간에 더 많은 소자들이 실장되는 고밀도 메모리 탑재가 요구되고 있다.

최근 들어 여러 형태의 반도체 칩 패키지가 개발 적용되고 있으며 그 중에서 양산성 측면에서 우수한 플라스틱 칩 패키지에 적용한 고밀도 메모리 제품이 주류를 이루고 있다.

그러나, 고밀도의 차세대 패키지는 높은 트랜지스터의 집적도에 의해 칩의 크기가 대형화되기 때문에 생산성 있는 웨이퍼 크기가 요구되게 된다.

이는 상기 대형화된 칩에 대응되어 그 웨이퍼의 구경 또한 커진다는 것이며, 이에 따라 신규 설비 투자가 뒤따르게 되어 엄청난 추가 비용이 발생된다.

또한, 패키지 측면에 있어서, 새로운 공정 및 설비의 투자가 필요하며 표준 패키지의 확정에 있어 많은 시간이 소요된다.

이러한 대구경 웨이퍼는 상당한 투자가 수반되므로 그 개발에 있어 고려되는 점이 많아진다. 특히, 1giga DRAM을 동작하기 위해선 노운 굿 다이(known good die)의 필요성이 또한 대두될 것이다.

패키지 기술 발전에 따라 TSOP(thin small outline package), TQFP(thin quad flat pacdage), TQFJ(thin quad flat J- formed) 패키지 또는 탭과 같은 박형의 패키지를 적층하는 적층 패키지와 같은 고밀도 실장 패키지가 개발 진행되고 있다.

최근에는 노운 굿 다이의 개발로 적층 칩 패키지의 기술 개발이 가능하다.

이 중에서 2칩 1패키지 또는 다수의 칩을 1패키지에 실장하는 기술이 개발 진행되고 있는 중이다. 그러나, 이와 같은 2칩 1패키지에 있어서, 대칭 칩(mirror chip)을 사용하여 탭 방식에 의한 제조 방법으로 칩을 적층한 멀티 칩 패키지가 가능하다.

이 대칭 칩은 한 반도체 장치 내에 두 종류의 칩이 필요하므로 생산성이 낮고, 제조 단가가 높은 단점을 갖는다.

현재 반도체 제조 사(社)에서 차세대 반도체 장치에 많이 적용되고 있는 센터 본딩 패드 유형의 칩(칩의 중앙에 본딩 패드가 위치된 형태)에 적용되기 위해서는 상호접속(interconnection)의 센터화가 요구된다.

따라서, 기존의 대칭 칩을 적용하지 않고도 플라스틱 칩 패키지를 제조하는 통상적인 제조 방법과 동일하게 본딩 와이어법 또는 플립 칩 본딩법에 의해 센터 본딩 패드 유형의 동종 또는 이종의 복수개의 칩을 전극 패턴닝된 기판이나 테이프를 적용하여 한 패키지 내에 제작할 수 있으며 또한 종래의 반도체 패키지 제조 장치를 이용하여 패키지를 제조할 수 있는 장점을 갖는다.

따라서 본 발명의 목적은 상하 층에 복수개의 칩을 각기 패턴닝된 다른 기판 또는 테이프에 실장하고 그 기판 또는 테이프들을 각기 리드의 형성 방향이 다른 리드프레임에 실장하여 통상적인 QFP(quad flat package)의 형태를 구현하여 외형상 규격화된 고밀도 실장 패키지가 가능하여 종래 기술에 의한 반도체 패키지 제조 장치를 사용할 수 있기 때문에 저 단가의 패키지를 구현할 수 있는 고밀도 실장을 위한 적층 패키지를 제공하는데 있다.

상기 목적을 달성하기 위하여, 복수개의 본딩 패드를 갖는 칩들과, 그 칩들이 각기 이격되어 일 측면 상에 접착되어 있으며, 상기 본딩 패드들에 각기 대응되어 전기적 연결된 기판 본딩 패드들과, 그 기판 본딩 패드들에 각기 대응되어 전기적 연결된 전도성 패드들과, 상기 본딩 패드들과 기판 본딩 패드들이 각기 윈도우를 통해서 전기적 연결된 기판과, 그 기판의 전도성 패드들에 각기 대응되어 전기적 연결된 내부리드들과, 그 내부리드들과 일체로 대응되는 외부리드들을 갖는 리드프레임과, 상기 칩과 리드프레임의 내부리드들과 기판을 포함하는 전기적 연결 부분을 봉지한 봉지재를 포함하는 패킹 구조가 상기 적어도 2개 이상 적층되어 있으며, 상기 각 패킹 구조의 외부리드들의 형성 방향이 각기 다른 것을 특징으로 하는 고밀도 실장을 위한 적층 패키지를 제공한다.

이하, 첨부 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.

제1도를 참조하면, 본 발명에 의한 적층 패키지는 예를 들어 상하부 기판(1)에 각기 두개의 칩(6)이 엘라스토머나 폴리이미드 계열과 같은 접착제(13)에 의해 접착·지지된 2층 구조를 가지며, 또한 그 각 층의 구조는 각기 다른 층의 구조와 접촉되지 않도록 형성되어 있다.

그리고, 상기 상하 층의 구조는 성형 수지(16)에 의해 외부 환경으로부터 보호하기 위해 봉지되어 있으며, 상기 하층의 내부리드들에 각기 일체형으로 형성되어 외부 전자 기기에 전기적 연결될 외부리드들(package out lead)(14)이 성형 수지(16)에 노출되어 있다.

또한, 그 내부리드 선단들(7)은 절곡되어(15) 상기 외부리드들(14)은 상기 제1도에서는 나타나 있지 않으나 상층의 구조의 외부리드들과 동일한 선상에 배치되도록 형성되어 있다.

우선, 제2도를 참조하여 하층의 구조를 살펴보면, 은선으로 나타내고 있는 부분이 칩(6)이며, 그 칩(6)의 본딩 패드들(5)이 그들에 각기 대응되는 기판(1) 상에 형성된 기판 본딩 패드(4)에 본딩 와이어(11)에 의해 각기 전기적 연결되어 있다.

그리고, 제3도를 참조하면, 상기 칩(6)은 본딩 패드가 칩의 중심 부분(3)에 형성된 소위 센터 패드(center pad)(5)를 갖는 구조를 갖으며, 그 본딩 패드들(5)은 상기 기판(1)의 전기적 연결을 위하여 형성된 복수개의 윈도우(3)를 통하여 각기 상기 기판 본딩 패드들(4)과 본딩 와이어(11)에 의해 전기적 연결되어 있고, 상기 전기적 연결 부분이 봉지재(12)에 의해 봉지되어 있다.

여기서, 제2도의 A부분을 확대하여 상세히 나타내는 제6도를 참조하면, 기판(1)의 상부면 상에 형성된 전극 패턴(8)은 상기 제1도∼제3도 기판 본딩 패드들(4)과 회로 패턴에 의해 전기적 연결되어 있다.

그리고, 그 전극 패턴(8)은 상기 기판(1)의 기판의 금속 박막(10)과 회로 패턴에 의해 전기적 연결되어 있으며, 그 기판의 금속 박막(10)은 그에 각기 대응되는 내부리드(2)와 내부리드의 금속 박막(9)을 전기적 매개체로 하여 전기적 연결되어 있는 구조를 갖는다.

또한, 제3도의 B부분을 확대하여 상세히 나타내는 제7도를 참조하면, 기판(1)의 하부면과 칩(6)의 상부면이 접착제(13)에 의해 접착·지지되어 있으며, 그 기판(1) 상의 기판의 금속 박막(10)이 그에 대응되는 내부리드(2)와 내부리드의 주석, 은, 금 등과 같은 전도성이 양호한 금속 박막(9)을 전기적 매개체로 하여 열 압착 방법에 의해 전기적 연결된 구조를 갖는다.

다음은 제4도 및 제5도를 참조하여 상층의 구조를 살펴보면, 상기 제2도 및 제3도에서 언급한 구조와 내부리드(2)의 형성 방향이 다른 것 외에는 모두 동일한 구조를 갖기 때문에 언급을 생략한다.

그리고, 상기 상층의 구조의 내부 구조는 상기 전술한 제6도 및 제7도와 동일한 구조를 갖기 때문에 생략한다.

제8도는 칩(6)의 센터 패드(4)와 각기 대응되는 기판(1)의 기판 본딩 패드(4)가 본딩 와이어(11)에 의해 전기적 연결되는 길이가 길 경우에 발생되는 와이어 루프의 처짐 등으로 인한 전기적 단락을 방지하기 위하여 소위 하이웨이 버스 바(highway bus-bar)(18)를 칩(6)의 액티브 영역이 아닌 영역에 비전도성 접착제(13)에 의해 접착되어 상기 센터 패드(5)와 상기 기판 본딩 패드(4)와의 전기적 연결을 매개하는 역할을 한다.

여기서, 제9도의 참고 번호 19는 유전체이며, 20은 개방부(metal open)이다. 그리고, 20'과 20는 접지 또는 전원 공급이다.

제10도는 플립 칩(6)을 적용한 경우로 그 외의 구조는 전술한 구조와 동일한 구조를 갖는다.

제11도는 본 발명에 의한 적층 패키지를 구현하기 위한 리드프레임을 나타내는 것으로, SOP(small outline package)에 적용되는 리드프레임이 2개 엇갈려 적층되어 있는 것으로, 그 리드프레임의 가이드 레일(33)에 형성된 위치 정렬 구멍(35)과 또 다른 리드프레임의 가이드 레일에 위치 정렬 구멍(36)이 형성되어 있어서, 전체적으로 QFP 리드프레임과 동일한 구조를 갖고 있다.

그리고, 제11A도의 C부분을 확대하여 나타내고 있는 제11B도의 빗금친 부분은 전술한 바와 같이 SOP 형태의 리드프레임이 각기 접하는 부분을 나타내고 있다.

그리고, 참고 번호 32, 37은 각기 다른 리드프레임의 내부리드를 나타내고 있으며, 또한, 31, 39는 외부리드를 나타내고 있다. 또한, 30번은 댐바이다.

제11B도의 D부분을 확대하여 상세히 나타내고 있는 제11C도를 참조하면, 리드프레임의 겹치지 않는 부분의 두께(A)는 각기 리드프레임이 겹치는 부분의 두께(B)보다는 적어도 같거나 더 얇게 형성되어 있다.

왜냐하면, 상기의 부분은 댐바 끝부분으로 성형 공정 시에 성형 수지가 성형 금형의 캐비티 밖으로 유출되는 것을 방지하기 위한 것이다.

그리고, 제12도는 본 발명에 적용된 기판(40)의 단면도를 나타낸 것으로, 우선 폴리이미드 베이스 필름(41) 상에 구리 재질의 패턴(43)이 형성되어 있으며, 그 패턴(43)의 상부면 상에 금(Au) 박막(47)과 니켈(Ni) 박막(45)이 순차적으로 적층되어 있고, 소정 영역에 비아 홀(49)이 형성된 구조를 갖는다.

이상과 같은 구조를 갖는 적층 패키지는 상기의 리드프레임을 적용하여 구현하였기 때문에 절단/절곡 공정을 진행하게 되면, 상기 각 리드프레임의 접하는 부분은 모두 절단되어 결국, 상하의 층은 기계적으로 접하는 부분이 없게 된다.

따라서, 상기 상층의 구조의 하중에 의해 하층의 구조가 영향을 미치는 단점을 미연에 방지된다.

또한, 상기와 같은 패키지가 구현되기 위해서, 제11A도의 좌우 측에 형성된 위치 정렬 구멍에 각기 대응되는 위치 정렬 핀을 갖는 성형 금형이 요구된다.

그리고, 상기 성형 금형의 캐비티의 두께는 상기의 패키지가 구현되는 두께에 대응되도록 형성되어야 한다.

본 발명에 의한 실시예에는 포함되어 있지 않으나 SIP(single inline package) 형태의 리드프레임을 적용한 경우에서는 상기와는 달리 4층의 구성을 갖는 적층 패키지를 구현할 수 있다.

또한, 기판을 사용하여 실시예를 나타내었으나 제12도의 패턴닝된 테이프를 적용하여서도 동일한 목적을 이룰 수 있다.

그리고, 보다 더 신뢰성이 개선된 적층 패키지를 구현하기 위해서, 기판의 일측면 상에 Z5V, X7R 등의 디커플링 캐패시터(decoupling capacitor)를 설치하여 인덕턴스의 제거를 할 수도 있다.

이때, 256M DRAM의 구조가 By 8인 것을 적용하여 By 32의 1기가 DRAM 기능을 하게 할 수 있으며, 256M DRAM의 구조가 By 16인 것을 적용하여 By 64의 1기가 DRAM 기능이 가능하도록 만들 수 있다.

충분한 전원 공급이 가능하도록 데이터 아웃 핀의 3∼4개마다 1개의 Vcc 및 Vss 단자를 설치하며, 핀 배치에 있어서 256M DRAM이 두 개 탑재된 칩 온 테이프(chip on tape)의 실렉션(selection)은 RAS(row address strobe)와 CAS(column address strobe) 공통 단자로 하고 데이터 아웃 핀을 각각 뽑아 칩 실렉트가 가능하도록 하여 By 16을 만들게 하며, 이렇게 형성된 구조를 상하로 리드프레임의 단차를 이용하여 서로 겹치지 않도록 4방향으로 아웃 리드가 돌출되도록 하였다.

또한, 칩 온 테이프의 실렉션은 RAS와 CAS 단자를 소켓 또는 기판 차원에서 회로 패턴을 사용자가 원하는 핀 배치로 변경 가능하다.

그리고, 칩 수준에서 캐패시터를 형성시켜 입력 수준을 향상시킬 수도 있다.

따라서, 본 발명에 따른 구조에 따르면,

(1) 상기 내부리드와 기판의 기판 본딩 패드가 열 압착 방법에 의해 전기적 연결되기 때문에 전기적 연결 길이가 짧은 동시에 일종의 탭 기술과 유사하게 한 번의 열 압착 공정에 의해 같은 층의 모든 상기 전기적 연결부 연결되며,

(2) 단위 패키지들이 적층되는 형태가 아닌 1 패키지에 복수개의 칩이 실장된 멀티 칩 구조를 갖기 때문에 실장 밀도를 개선할 수 있고,

(3) 표준화되어 있는 QFP 형태의 패키지를 구현할 수 있기 때문에 종래 패키지 제조 장치를 그대로 사용할 수 있기 때문에 저 단가의 신뢰성이 개선된 적층 패키지를 구현할 수 있는 이점(利點)이 있다.

Claims (14)

1. 복수개의 본딩 패드를 갖는 칩들과, 그 칩들이 각기 이격되어 일측면 상에 접착되어 있으며, 상기 본딩 패드들에 각기 대응되어 전기적 연결된 기판 본딩 패드들과, 그 기판 본딩 패드들에 각기 대응되어 전기적 연결된 전도성 패드들과, 상기 본딩 패드들과 기판 본딩 패드들이 각기 윈도우를 통해서 전기적 연결된 기판과, 그 기판의 전도성 패드들에 각기 대응되어 전기적 연결된 내부리드들과, 그 내부리드들과 일체로 대응되는 외부리드들을 갖는 리드프레임과, 상기 칩과 리드프레임의 내부리드들과 기판을 포함하는 전기적 연결 부분을 봉지한 봉지재를 포함하는 패킹 구조가 상기 적어도 2개 이상 적층되어 있으며, 상기 각 패킹 구조의 외부리드들의 형성 방향이 각기 다른 것을 특징으로 하는 고밀도 실장을 위한 적층 패키지.
2. 제1항에 있어서, 상기 칩의 본딩 패드들이 그 칩의 중심 부분에 형성된 것을 특징으로 하는 고밀도 실장을 위한 적층 패키지.
3. 제1항에 있어서, 상기 기판의 일 측면과 칩들의 일 측면을 접착하는 수단이 엘라스토머 접착제 및 폴리이미드 접착제 중의 어느 하나인 것을 특징으로 하는 고밀도 실장을 위한 적층 패키지.
4. 제1항에 있어서, 상기 각 패킹 구조들이 성형 수지에 의해 봉지된 것을 특징으로 하는 고밀도 실장을 위한 적층 패키지.
5. 제1항 또는 제4항에 있어서, 상기 각 패킹 구조의 외부리드들이 성형 수지에 대하여 동일한 높이로 노출된 것을 특징으로 하는 고밀도 실장을 위한 적층 패키지.
6. 제1항에 있어서, 상기 전도성 패드의 재질이 금(Au)인 것을 특징으로 하는 고밀도 실장을 위한 적층 패키지.
7. 제1항 또는 제6항에 있어서, 상기 전도성 패드와 내부리드가 주석, 은 그리고 금 중의 어느 하나를 매개로 하여 열 압착으로 전기적 연결된 것을 특징으로 하는 고밀도 실장을 위한 적층 패키지.
8. 제1항에 있어서, 상기 칩의 일 측면에 하이웨이 버스 바가 접착된 것을 특징으로 하는 고밀도 실장을 위한 적층 패키지.
9. 제8항에 있어서, 상기 칩의 일 측면과 상기 하이웨이 버스 바의 일 측면이 비 전도성 접착제에 의해 접착·설치된 것을 특징으로 하는 고밀도 실장을 위한 적층 패키지.
10. 제1항 또는 제8항에 있어서, 상기 하이웨이 버스 바가 칩의 본딩 패드들과 그들에 각기 대응되는 기판 본딩 패드들을 각기 전기적 연결되도록 전기적 매개체 역할을 하는 것을 특징으로 하는 고밀도 실장을 위한 적층 패키지.
11. 제1항에 있어서, 상기 와이어 본딩으로 윈도우를 통해서 전기적 연결시키는 데 있어 양 방향이 아닌 기판의 중심쪽으로 와이어 본딩이 한 방향으로 된 것을 특징으로 하는 고밀도 실장을 위한 적층 패키지.
12. 제1항에 있어서, 상기 기판이 패턴닝된 테이프로 대체되는 것을 특징으로 하는 고밀도 실장을 위한 적층 패키지.
13. 제1항에 있어서, 상기 각 패킹 구조가 2개 적층된 것을 특징으로 하는 고밀도 실장을 위한 적층 패키지.
14. 제1항에 있어서, 상기 각 패킹 구조가 4개 적층된 것을 특징으로 하는 고밀도 실장을 위한 적층 패키지.