KR950014124B1 - 반도체 패키지 및 그 제조방법 - Google Patents

반도체 패키지 및 그 제조방법 Download PDF

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Abstract

내용 없음.

Description

반도체 패키지 및 그 제조방법
제1도는 종래 반도체 패키지의 일 실시예를 나타내는 단면도,
제2도는 종래 반도체 패키지의 다른 실시예를 나타내는 단면도,
제3도는 종래 반도체 패키지의 또 다른 실시예를 나타낸 단면도,
제4도는 종래 반도체 패키지의 또 다른 실시예를 나타내는 단면도,
제5도는 종래 반도체 패키지의 또 다른 실시예를 나타내는 단면도.
제6도는 이 발명에 따른 반도체 패키지에 사용되는 반도체 칩의 단면도,
제7도는 이 발명의 일 실시예를 나타내는 반도체 패키지의 단면도,
제8도는 이 발명의 다른 실시예를 나타내는 반도체 패키지의 단면도,
제9도는 이 발명의 또 다른 실시예를 나타내는 반도체 패키지의 단면도이다.
이 발명은 반도체 패키지 및 그 제조방법에 관한 것으로서, 더욱 상세하게는 반도체 칩의 본딩패드에 관통구를 형성하고 상기 관통구를 도전물질로 메운 반도체 칩을 형성한후, 상기 반도체 칩을 다수개 적충하여 반도체 패키지를 형성하여 실장밀도를 향상시키며 실장공정이 간단한 반도체 패키지 및 그 제조방법에 관한것이다.
최근 반도체 장치의 고집적화, 메모리 용량의 증가, 신호 처리속도 및 소비 전력의 증가, 다기능화 및 고밀도 실장의 요구등의 가속화되는 추세에 따라 반도체 패키지의 중요성이 증가되고 있다. 상기 반도체 장치의 고집적화 및 메모리 용량의 증가로 입출력 단자수가 증가되어 감에 따라 반도체 장치의 외부와의 접속을 위한 입출력 단자인 리이드의 수가 증가되므로 상기 리이드가 미세 피치(fine pitch)화되고 있다. 또한 상기 반도체 장치의 신호 처리 속도 및 소비전력이 증가되어 감에 따라 반도체 장치에서 다량의 열이 발생되며, 이 열을 발산시키기 위하여 상기 반도체 패키지에 별도의 히트 싱크를 형성하거나, 열전도율이 높은 재료로 패키지 몸체를 형성한다. 또한 상기 반도체 장치의 다기능화에 따라 여러가지 기능을 갖는 반도체 패키지가 요구되고 있다. 또한 상기 반도체 장치의 고밀도 실장의 요구에 따라 반도체 패키지를 적층하거나, 반도체 소자를 직접 인쇄회로기판(printed circuit board ; 이하 PCB라 칭함) 상에 직접 실장하는 방법등이 연구 실행되고 있다.
일반적으로, IC 또는 LSI 등의 반도체 칩은 반도체 패키지에 밀봉되어 PCB에 장착된다. 상기 반도체 패키지의 기본형은 반도체칩이 방열용 금속판인 다이패드상에 장착되며, 본딩 와이어에 의해 반도체 칩의 전극단자인 본딩 패드와 외부회로 접속용의 리이드가 접속되어 있고, 에폭시 몰딩 컴파운드(epoxi moulding compound ; 이하 EMC라 칭함)로 형성된 패키지 몸체가 상기 반도체 칩과 와이어를 감싸 보호하는 구조를 갖는다. 이와 같은 반도체 칩용 패키지는 상기 리이드가 패키지의 양변으로부터 수직아래방향으로 돌출되어 있는 DIP(duaI in line package) 방식과, 상기 리이드가, 패키지의 4변으로 돌출되어 있는 QFP(quad flat package) 방식이 주류를 이루고 있다. 상기 QFP는 리이드의 DIP 보다 비교적 많이 형성할 수 있으므로 PCB상의 실장밀도를 약간 더 높을 수 있는 이점이 있다.
제1도는 종래 반도체 패키지(10)의 일 실시예를 나타내는 단면도로서, 실장밀도를 향상시키기 위하여, 한쌍의 메모리용 제1 및 제2반도체 칩(11),(12)의 본딩 패드(13)들이 각각 입출력단자인 내부 리이드(141),(142)들과 연결되어 있다. 상기 제1 및 제2반도체 칩(11),(12)은 서로 배면을 마주보고 있으며, 상기 제1반도체 칩(11)은 통상의 포워드 칩(forward chip)이고, 상기 제2반도체 칩(12)은 상기 제1반도체 칩(11)과 회로 및 본딩 패드(13)들이 반대 형상으로 형성되어 있는 리버스 칩(reverse chip)이다. 또한 상기 내부 리이드들(141),(142)은 탭(TAB ; tape automate bonding) 패키지용의 박막 리이드들이다. 또한, 상기 내부 리이드(141)과 내부 리이드(142)의 사이에 상하 방향으로만 전기적으로 도통되는 이방성 도전 테이프(15)가 개재되어 있어, 서로 같은 동작을 하는 단자들을 연결시킨다. 또한 상기 제1 및 제2반도체 칩(11),(12)과 내부 리이드들(141),(142)들은 에폭시 몰딩 컴파운드(epoxy moulding compound ; 이하 EMC라 칭함)로 형성되어 있는 패키지 몸체(16)가 감싸 보호한다.
제2도는 종래 반도체 패키지(17)의 다른 실시예를 나타내는 단면도로서, 상기 제1도보다 실장밀도를 더욱 향상시키기 위하여 두쌍의 메모리용 반도체 칩들이 적층되어 있다. 포워드 칩인 제1 및 제2 반도체 칩(18),(19)과, 리버스 칩인 제3 및 제4반도체 칩(20),(21)의 본딩패드들이 탭용의 내부 리이드(22n : n=1,2,3,4)들과 연결되어 있다. 또한 상기 제1 반도체 칩(18)과 제3 반도체 칩(20) 및 제2 반도체 칩(19)과 제4 반도체 칩(21)이 서로 배면을 마주보고 있으며, 상기 제1 및 제3반도체 칩(18,20)과 연결된 동일한 동작을 하는 내부 리이드들(221),(223)은 맞바로 연결되어 있으며, 마찬가지로 상기 제2 및 제4 반도체 칩(19),(21)과 연결된 내부 리이드들(222),(224)도 서로 연결되어 있고, 상기 내부 리이드(221)과 (223) 및 (222)와 (224)의 사이에 이방성 도전 테이프(23)가 개재되어 있다. 또한 상기 반도체 칩들(18),(19),(20),(21)과 내부 리이드들(22n)을 감싸 보호하도록 EMC로 패키지 몸체(23)가 형성되어 있다.
또한 종래 반도체 패키지(25)의 또 다른 실시예를 나타내는 제3도에 도시된 바와 같이, 칩 온 보드(chip on board)방식의 일종이다. 4개의 반도체 칩(26)들이 순차적으로 적층되어 있으며, 상기 반도체 칩(26)들은 각각 리이드(27)들의 일측과 연결되어 있고, 상기 리이드(27)들은 상기 반도체 칩(26)들이 상하로 서로 이격되도록 적절한 길이로 절곡되어 있다. 또한 상기 리이드(27)들 중 서로 동일한 동작을 하는 리이드(27)들의 타측이 서로 접합되어 있으며, 그 접합된 부분이 PCB(28)상에 접착되어 상기 반도체 칩(26)들을 지지한다.
상기 제1도, 제2도 및 제3도에 도시된 종래의 반도체 패키지들(10),(17),(25)은 서로 같은 동작을 하는 단자들이 서로 연결되어 있다. 따라서 반도체 패키지들(10),(17),(25)의 메모리 용량은 단일 칩 패키지에 비해 적층되어 있는 반도체 칩의 수에 비례하여 증가하며, 동작속도 또한 동일한 수의 단일 칩 패키지가 연결된 경우보다 빠르다.
또한 종래 반도체 패키지(31)의 또 다른 실시예를 나타내는 제4도는, 칩은 보드 방식 다른 적용예이다. 소정회로가 형성되어 있는 다수개의 반도체 칩(32)들이 리이드(33)들의 일측에 본딩되어 있으며, 상기 리이드(33)들의 타측이 PCB(34)와 연결되는 측벽(35)과 연결되어 있다. 상기 측벽(35)은 내부에 금속배선(도시되지 않음)이 형성되어 있어 동일한 동작을 수행하는 리이드(33)들을 서로 연결시킨다.
또한 종래 반도체 패키지(37)의 또 다른 실시예를 나타내는 제5도는, 실장 밀도를 향상시키기 위하여 소정회로가 형성되어 있는 다수개의 반도체 칩(38)들의 본딩패드들이 일측으로 편중되게 형성되어 있으며, 상기 본딩패드들이 금속재질로 절곡되어 있는 리이드(39)들의 일측에 본딩되어 있다. 또한 상기 리이드(39)들의 타측이 PCB(40)상에 본딩되어 있으며, 상기 리이드(39)들은 절곡되어 반도체 칩(38)들을 지지한다. 상기의 반도체 패키지(37)는 반도체 칩(38)들을 서로 밀착되게 실장할 수 있다.
상술한 종래의 반도체 패키지들은 다수개의 메모리 반도체 칩을 적층하므로 메모리 용량 및 신호 처리 속도를 증가시킬 수는 있으나, 각각의 반도체 칩의 본딩패드들을 일일이 리이드들과 탭방식이나 와이어로 본딩하여야 하므로 반도체 패키지의 제조 공정이 복잡한 문제점이 있다.
또한 종래의 반도체 패키지들은 다수개의 메모리 반도체 칩들이 적층되어 있고, 각각의 반도체 칩의 본딩패드들을 일일이 리이드들과 탭방식이나 와이어로 본딩되어 있으므로 제조단가가 상승하는 문제점이 있다.
또한 종래의 반도체 패키지들은 각각의 반도체 칩의 본딩패드들을 일일이 리이드들과 본딩되어 있으므로 리이드들의 단락등이 발생하여 반도체 패키지의 신뢰성을 떨어뜨리는 문제점이 있다.
따라서 이 발명의 목적은 다수개의 메모리용 반도체 칩을 적층하여 메모리 용량 및 신호처리 속도를 증가시키며, 동시에 각각의 반도체 칩을 일일이 리이드들과 연결하지 않아 반도체 패키지의 제조 공정이 간단하며, 제조단가를 절감할 수 있는 반도체 패키지를 제공함에 있다.
또한 이 발명의 다른 목적은 상기와 같이 제조 공정이 간단하며, 제조단가를 절감할 수 있는 반도체 패키지의 제조 방법을 제공함에 있다.
또한 이 발명의 또 다른 목적은 각각의 반도체 칩의 본딩패드를 일일이 리이드들과 본딩하지 않아 리이드들의 단락등을 방지하여 신뢰성을 향상시킬 수 있는 반도체 패키지를 제공함에 있다.
또한 이 발명의 또 다른 목적은 상기와 같이 리이드들의 단락등을 방지하여 신뢰성을 향상시킬 수 있는 반도체 패키지의 제조방법을 제공함에 있다.
상기와 같은 목적들 달성하기 위하여 이 발명은 반도체 칩의 실장 밀도를 향상시키기 위하여 반도체 칩들을 적층하는 반도체 패키지에 있어서, 상기 반도체 칩의 정면과 배면을 상하로 관통하는 관통구들이 형성되어 있으며 상기 관통구들을 메우도록 도전물질로 도전층이 형성되어 있고 상기 관통구들 상부의 도전층과 상기 본딩 패드들을 각각 연결하는 배선들을 구비하는 반도체 칩과, 상기 반도체 칩의 배면에 한방향으로만 전기적으로 도통되는 이방성도전물질층이 형성되어 있어 상기 반도체 칩을 적어도 두개 적층하여 동일한 동작을 하는 본딩패드들이 상호 연결되도록 하여 실장밀도를 향상시키는 반도체 패키지를 특징으로 한다.
또한 상기한 같은 다른 목적들을 달성하기 위하여 이 발명은 반도체 칩의 실장 밀도를 향상시키기 위하여 반도체 칩들을 적층하는 반도체 패키지의 제조방법에 있어서, 상기 반도체 칩상에 형성되어 있는 본딩패드들과 일측이 연결되는 배선을 도전물질로 상기 반도체 칩상에 형성하는 공정과, 상기 배선의 타측에 반도체 칩을 상하로 관통하는 관통구들을 형성하는 공정과, 상기 관통구들을 도전물질로 메워 상기 배선과 일측이 연결되는 도전층들을 형성하는 공정과, 상기 관통구를 메운 도전층이 형성되어 있는 반도체 칩을 적어도 두개 적층하는 공정과, 상기 적층되는 반도체 칩들 사이의 도전층 하부면에 한방향으로만 전기적으로 도통되는 이방성 도전물질층을 개재시켜 상기 적층된 반도체 칩들의 동일한 동작을 수행하는 본딩패드들을 전기적으로 연결하는 공정을 구비하여 반도체 칩의 실장밀도를 향상시킬 수 있는 반도체 패키지의 제조방법을 특징으로 한다.
이하, 첨부한 도면을 참조하여 이 발명에 따른 반도체 패키지 및 그 제조 방법을 상세히 설명한다.
제6도는 이 발명에 따른 반도체 패키지에 사용되는 반도체 칩의 단면도로서, 소정의 회로가 상부에 형성되어 있는 메모리용 반도체 칩(51)의 상부에 외부와의 전기적 연결을 위한 본딩패드(52)들이 돌출되어 있다. 또한 상기 반도체 칩(51)의 일측에 상기 반도체 칩(51)을 상하로 관통하는 관통구(53)가 형성되어 있으며, 상기 관통구(53)들은 금속등의 도전물질로 채워져 도정층(54)이 형성되어 있다. 또한 상기 도전층(54)의 상부와 상기 본딩패드(52)는 금속 배선(56)으로 연결되어 있으며, 상기 반도체 칩(51) 하부의 일측에 상기 도전층(54)의 하부와 접하도록 이방성도전 테이프(57)가 접착되어 있다. 상기 이방성도전 테이프(57)는 상하 방향으로만 전기적으로 도통하는 성질을 가진다.
상기 반도체 칩(51)의 제조 공정을 설명하면, 먼저 통상의 반도체 칩(51)의 본딩패드(52)들과 일측이 연결되도록 금속배선(56)들을 형성한다. 그다음 상기 금속배선(56)들의 타측부분인 반도체 칩(51)의 일측에 레이저 가공기를 사용하여 상기 반도체 칩(51)을 상하로 수직하게 관통하는 관통구(53)들을 형성한다. 그다음 관통구(53)들을 화학기상증착 또는 물리기상증착 등의 방법으로, 금속등의 도전물질로 메꾸어 상기 반도체 칩(51)의 관통하는 도전층(54)들을 형성한 후 상기 반도체 칩(51)의 배면에 상기 도전층(54)의 하부와 접하도록 이방성도전 테이프(57)를 접착한다. 이때 상기 관통구(53) 형성을 위한 레이저 가공시 다량의 열이 발생하여 상기 반도체 칩(51)상에 형성되어 있는 소자들의 신뢰성이 떨어질 수 있다. 따라서, 상기 관통구(53) 및 도전층(54)들을 먼저 반도체 칩(51)에 형성한 후, 소자들을 형성할 수도 있다.
제7도는 이 발명의 일 실시예를 나타내는 반도체 패키지(60)의 단면도로서, 메모리용 제1 및 제2 반도체칩(61),(62)의 소정부위에 상기 제1 및 제 2반도체 칩(61),(62)을 상하로 관통하는 관통구(63)가 형성되어 있으며, 상기 관통구(63)을 메꾸도록 금속등의 도전물질로 도전층(64)들이 형성되어 있다. 또한 상기 제1 및 제2 반도체 칩(61),(62)은 이 상하로 적층되어 있으며, 상기 제1 및 반도체 칩(61),(62)들의 사이에 이방성도전 테이프(65)가 개재되어 있어 동일한 동작을 수행하는 각각의 본딩패드(66)들을 상하로 연결하였다. 또한 상기 제1 및 제2 반도체 칩(61),(62)은 상기 도전층(64)의 하부에 탭 패키지용의 절곡되어 있는 리이드(67)들의 일측과 연결되어 있어 외부와 연결된다. 또한 상기 제1 및 제2 반도체 칩(61),(62)과, 상기 리이드(67)들을 감싸 보호하도록 EMC로 패키지 몸체(68)가 형성되어 있다. 이때 상기 리이드(67)는 상기 제1 반도체 칩(61)의 도전층(64)의 상부와 연결될 수도 있다.
상기 반도체 패키지(60)의 제조방법은 먼저 제6도에서 설명한 바와 같은 방법으로 관통구(63)를 메꾸는 도전층(64)을 갖는 제1 및 제2 반도체 칩(61),(62)을 형성한다. 그다음 상기 제1 반도체 칩(61)의 도전층(64)의 하부에 이방성 도전테이프(65)를 부착시킨 후, 상기 제1 반도체 칩(61)을 제2 반도체 칩(62)과 정렬시킨다. 그다음 상기 제1 반도체 칩(61)을 제2 반도체 칩(62)상에 부착시킨 후, 상기 제2 반도체 칩(62)의 도전층(64)의 하부에 절곡되어 있는 리이드(67)들을 접착시킨다. 그다음 상기 제1 및 제2 반도체 칩(61),(62) 및 리이드(67)들을 감싸도록 패키지 몸체(68)를 몰딩 공정으로 형성한다.
제8도는 이 발명의 다른 실시예를 나타내는 반도체 패키지(70)의 단면도로서, 관통구 및 도전층이 형성되어 있는 통상의 포워드 칩(71)이 두개가 적층되어 있으며, 그와 반대되는 형상의 리버스 칩(72)이 두개 적층되어 있다. 또한 각각의 한쌍의 포워드 칩(71)과 리버스 칩(72)의 사이에 이방성 도전테이프(73)가 개재되어 접착되어 있다. 또한 상기 한쌍의 포워드 칩(71)과 리버스 칩(72)은 서로 정면이 마주 보도록 적층되며, 상기 포워드 칩(71)의 도전층과 상기 리버스 칩(72)의 범프들이 각각 리이드(74)들과 연결되어 있다. 그리고 상기 리이드(74)의 사이에 이방성도전 테이프(75)가 개재되어 있으며, 상기 포워드 칩(71)들 및 리버스 칩(72)들과 리이드(74)들을 감싸 보호하도록 EMC로 패키지 몸체(76)가 형성되어 있다. 이때 상기 리버스 칩(72)들을 통상의 포워드 칩(71)들로 대치하여 사용할 수 있음은 자명하다.
제9도는 이 발명의 또 다른 실시예를 나타내는 반도체 패키지(80)의 단면도로서, 관통구와 관통구를 메운 도전층(82)이 형성되어 있는 동일한 4개의 메모리용 반도체 칩(81)들이 각각의 사이에 개재되어 있는 이방성도전 테이프(83)로 적층되어 있어 동일한 동작을 수행하는 본딩패드들이 상하로 연결되어 있으며, 최하부의 반도체 칩(81)의 도전층(82)이 인쇄회로기판(84)의 금속배선(85)과 연결되어 있다. 이때 상기 반도체칩(81)들은 임의의 갯수를 적층하여 사용할 수 있다. 상기 구조의 반도체 패키지(80)의 제조 공정은 먼저 상기 반도체 칩(81)들을 적층한 후 상기 인쇄회로기판(84)상에 실장할 수도 있으며, 또는 하나의 반도체 칩(81)을 인쇄회로기판(84)상에 실장한 후, 반도체 칩(81)들을 하나 하나씩 작층할 수도 있다.
상술한 바와 같이 이 발명은 반도체 칩상의 본딩패드들과 일측이 연결되도록 금속배선들을 형성한 후, 상기 금속배선의 타측에 상기 반도체 칩을 관통하는 관통구를 레이저 가공기등으로 형성한다. 그다음 상기 관통구를 도전물질로 메꾸어 도전층을 형성하여 상기 도전층과 본딩패드가 금속배선으로 연결되도록 한다.
상기와 같이 관통를 메꾼 도전층을 구비하는 반도체 칩을 각각의 사이에 상하로만 전기적으로 도통되는이방성 도전 테이프를 개재시켜 적층하여, 상기 반도체 칩들의 동일한 동작을 수행하는 본딩패드들을 상하로 연결한다. 그다음 외부와의 연결을 위하여 상기 도전층과 리이드들을 연결하여 몰딩하거나, 인쇄회로기판상에 직접 실장한다.
따라서 이 발명은 다수개의 메모리용 반도체 칩을 적층하여 메모리 용량 및 신호처리 속도를 증가시키며, 동시에 각각이 반도체 칩을 일일이 리이드들과 연결하지 않아 반도체 패키지의 제조 공정이 간단하며, 제조 단가를 절감할 수 있는 이점이 있다. 또한 이 발명은 각각의 반도체 칩의 본딩패드들을 일일이 리이드들과 본딩하지 않아 리이드들의 단락등을 방지하여 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (7)

  1. 반도체 칩의 실장 밀도를 향상시키기 위하여 반도체 칩들을 적층하는 반도체 패키지에 있어서, 상기 반도체 칩의 정면과 배면을 상하로 관통하는 관통구들이 형성되어 있으며 상기 관통구들을 메우도록 도전물질로 도전층이 형성되어 있고 상기 관통구들 상부의 도전층과 상기 본딩 패드들을 각각 연결하는 배선들을 구비하는 반도체 칩과, 상기 반도체 칩의 배면에 한방향으로만 전기적으로 도통되는 이방성도전 물질층이 형성되어 있는 상기 반도체 칩을 적어도 두개 적층하여 동일한 동작을 하는 본딩패드들이 상호 연결되도록하여 실장밀도를 향상시키는 반도체 패키지.
  2. 제1항에 있어서, 상기 적어도 두개 적층되어 있는 반도체 칩들중 최상부의 반도체 칩의 본딩패드가 탭용 리이드와 연결되거나, 리이드와 와이어 본딩되어 외부와 연결되는 반도체 패키지.
  3. 제1항에 있어서, 상기 적어도 두개 적층되어 있는 반도체 칩들중 최하부의 반도체 칩의 도전층의 하부면이 탭용 리이드와 연결되거나, 리이드와 와이어 본딩되어 외부와 연결되는 반도체 패키지.
  4. 제1항에 있어서, 상기 반도체 칩들과 반대의 형성을 갖고 관통구 및 도전층이 형성되어 있는 리버스 칩들을 추가로 구비하여 상기 반도체 칩들과 함께 실장되는 반도체 패키지.
  5. 반도체 칩의 실장 밀도를 향상시키기 위하여 반도체 칩들을 적층하는 반도체 패키지의 제조 방법에 있어서, 상기 반도체 칩상에 형성되어 있는 본딩패드들과 일측이 연결되는 배선을 도전물질로 상기 반도체 칩상에 형성하는 공정과, 상기 배선의 타측에 반도체 칩을 상하로 관통하는 관통구들을 형성하는 공정과, 상기 관통구들을 도전물질로 메워 상기 배선과 일측이 연결되는 도전층들을 형성하는 공정과, 상기 관통구를 메운 도전층이 형성되어 있는 반도체 칩을 적어도 두개 적층하는 공정과, 상기 적층되는 반도체 칩들 사이의 도전층 하부면에 한방향으로만 전기적으로 도통되는 이방성 도전물질층을 개재시켜 상기 적층된 반도체칩들의 동일한 동작을 수행하는 본딩패드들을 전기적으로 연결하는 공정을 구비하여 반도체 칩의 실장밀도를 향상시킬 수 있는 반도체 패키지의 제조방법.
  6. 제5항에 있어서, 상기 적어도 두개 적층되어 있는 반도체 칩들을 인쇄회로기판상에 직접 실장하는 반도체 패키지의 제조방법.
  7. 제5항에 있어서, 상기 적어도 두개 적층되어 있는 반도체 칩들을 탭용 리이드와 연결하거나, 리이드와 와이어 본딩한 후 에폭시 몰딩 컴파운드로 패키지 몸체를 형성하는 반도체 패키지의 제조방법.
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