KR100192395B1 - 다층 패키지 구조 및 제조방법 - Google Patents

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Abstract

본 발명은 다층 패키지 구조 및 제조방법에 관한 것으로, 경박 단소화된 다층 시스템에 적당하도록 된 패키지 구조 및 제조방법을 제공하기 위한 것이다.
이를 위한 본 발명의 다층 패키지 구조는 도전성 접착제에 의해 배면이 서로 접착되는 제1, 제2 칩과, 상기 제1칩 및 제2칩의 패드상에 형성된 도전성의 접착제와, 상기 도전성의 접착제상에 연결된 리드프레임과, 상기 제1, 제2칩 및 상기 도전성 접착제와 리드프레임을 감싸도록 형성된 몰딩수지를 포함하여 구성됨을 특징으로 하고, 제1리드 프레임 상에 도전성 접착제를 이용하여 제1칩의 패드를 접착하는 공정, 상기 제1칩의 뒷면에 제2칩의 뒷면을 비도전성 접착제로 접착시키는 공정, 상기 제2칩의 패드상에 도전성 접착제 을 이용하여 제2리드 프레임을 접착시키는 공정, 상기 제1, 제2칩을 일체로하여 EMC에 의해 몰딩한 후, 정돈 및 포밍(forming)하는 공정을 포함하여 이루어짐을 특징으로 한다.

Description

다층 패키지 구조 및 제조방법
제1도는 일반적인 메모리 소자에서 사용되는 패키지들간의 비교표.
제2도는 개별형 패키지와 시스템 패키지와의 비교표.
제3도(a)-(c)는 일반적으로 하나의 패키지내에 구현되는 멀티칩을 나타낸 도면.
제4도(a)는 본 발명의 다층 패키지에 따른 단면도, (b)는 본 발명의 다층 패키지내 따른 측면도.
제5도(a)-(d)는 본 발명의 다층 패키지 제조방법을 나타낸 공정단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 하부 리드프레임 2,2a : 도전성 접착제
3 : 하부 칩 4 : 비도전성 접착제
5 : 상부 칩 6 : 상부 칩의 패드
7 : 상부 리드프레임 7 : EMC(Epoxy Modeling Compound)
본 발명은 반도체 패키지에 관한 것으로 특히 경박 단소화된 다층 시스템에 적당하도록 한 다층 패키지 구조 및 제조방법에 관한 것이다.
일반적으로 패키지는 홀 삽입용 패키지와 표면실장용 패키지로 구분되는데, 홀 삽입용 패키지는 프리트 배선판에 삽입용 홀(hole)이 준비되어 있으며 이 홀에 패키지의 리드없이 핀을 삽입하여 납땜하는 방법으로 대표적으로는 DIP(Dual Inline Package), SIP(Single Inline Package), PGA(Pin Gird Array)등이 있으며, DIP, SIP는 리드프레임 타입이며 PGA는 환(丸)핀 타입과 리드 형상이 다르다.
그리고 표면실장용 패키지는 IC를 취부하기 위한 스루 홀을 필요로 하지 않으며 IC를 배선판 표면에 실장시키는 방법이다.
이 방식은 배선판 양면으로 실장이 가능하며 패키지 자체가 경박 단소화 되어 있으며 배선판에의 실장밀도도 대폭 개선되어 최근 표면실장용 패키지의 개발이 급선무로 되어 있다.
현재 패키지는 경박 단소화된 표현실장용 패키지를 중심으로 SOP(Small Outline Package), TSOP(Thin Small Outline Package), SOJ(Small Outline J-bend), TQFP(Thin Quad Flat Package) 타입이 개별 패키지의 중심을 이루고 있다.
그리고 시스템 패키지로서는 TAB, C-4, Bear chip등이 있다.
제1도는 메모리 소자에서 많이 사용되는 패키지들의 형태 및 상태적인 크기, 높이 등을 서로 비교한 비교표이고, 제2도는 개별 패키지에 대한 시스템 패키지, 특히 C-4, TAB을 상대적으로 비교한 것이며, 제3도는 시스템 패키지의 일종으로서 하나의 패키지에서 다수의 칩을 구현하는 (Multi Chip in One Package)패키지의 예를 나타낸 것이다.
그러나 상기와 같은 종래의 패키지는 다음과 같은 문제점이 있었다.
첫째, TSOP, TSOJ, QFP등의 패키지는 경박 단소화는 가능하나 다양한 기능을 갖는 소자에는 적합하지 않으며, Multi Chip in One Package에 적합하지 않아 다기능 구현시 넓은 실장면적이 필요하다.
둘째, TAB, C-4와 같은 패키지는 상기 첫 번째 문제점을 포함하며 기술이 어려워 코스트가 높다.
셋째, Multi Chip in One Package의 경우 다기능, 하이 퍼포먼스(Performamce)구현이 가능하나, 실장에 필요한 면적이 크며, 집적도 및 경박 단소화에 적합하지 않은 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로, 한 개의 패키지내에 복수개의 칩을 집적시켜 멀치 칩을 구현하여 칩 사이즈 대비 집적도를 향상시키는데 적당한 다층 패키지 구조 및 제조방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 다층 패키지 구조는 도전성 접착제에 의해 배면이 서로 접착되는 제1, 제2칩과, 상기 제1칩 및 제2칩의 패드상에 형성된 도전성의 접착제와, 상기 도전성의 접착제상에 연결된 리드프레임과, 상기 제1, 제2칩 및 상기 도전성 접착제와 리드프레임을 감싸도록 형성된 몰딩수지를 포함하여 구성되고, 본 발명의 다층 패키지 제조방법은 제1리드 프레임상에 도전성 접착제를 이용하여 제1칩의 패드를 접착하는 공정, 상기 제1칩의 뒷면에 제2칩의 뒷면을 비도전성 접착제로 접착시키는 공정, 상기 제2칩의 패드상에 도전성 접착제을 이용하여 제2리드프레임을 접착시키는 공정, 상기 제1, 제2칩을 일체로하여 EMC에 의해 몰딩한 후, 정돈 및 포밍(forming)하는 공정을 포함하여 이루어진다.
이하, 첨부도면을 참조하여 본 발명의 다층 패키지 구조 및 제조방법을 설명하면 다음과 같다.
첨부도면 제4도(a)는 본 발명의 다층 패키지의 단면도이고, 제4도(b)는 본 발명의 다층 패키지의 측면도이며, 제5도는 본 발명의 다층 패키지 제조방법을 나타낸 공정도이다.
먼저, 본 발명의 다층 패키지 구조는 동일 패키지내에 복수개의 칩이 서로 절연적착되어 적층되고, 도전성 접착물질에 의해 각각의 칩 패드와 리드 프레임이 접착되어 각각의 리드 프레임이 서로 엇갈리어 패키지 표현에 노출되는 구조를 갖는다.
상기와 같은 구조를 갖는 본 발명의 다층 패키지 제조방법은 제5도(a)와 같이, 하부 리드프레임(1)의 일정부위에 도전성 접착제(2)를 도포한 후, 하부 칩(3)의 패드를 접착시킨다.
이어, 제5도(b)에서와 같이, 하부 칩의 뒷면에 비도전성 접착제(4)를 도포한 후, 상부 칩(5)의 뒷면을 맞대어 접착하고, 제5도(c)와 같이, 상부 칩의 패드(6) 부위에 도전성 접착제(2a)를 도포한 후, 상부 칩의 리드 프레임(7)을 접착한다.
이어, 제5도(d)에서와 같이, EMC(Epoxy Modeling Compound)로 몰딩한 후, 정돈 및 리드프레임의 포밍(forming)작업이 완료되면, 본 발명의 다층 패키지 제조공정이 완료하게 된다.
이때, 상기 하부 리드프레임을 이용하여 칩을 실장시킨 이후에도 칩의 성능을 손쉽게 테스트할 수가 있다.
또한, 동일한 수의 핀을 갖는 기존의 패키지에 비해 기생현상(parastic Effect)이 적어 상대적으로 전기적 특성이 양호하다.
이상 상술한 바와 같이, 본 발명의 다층 패키지 구조 및 제조방법은 칩 사이즈 대비 집적도가 우수하며 하나의 패키지내에 다수의 칩 구현이 가능하며 경박 단소화가 가능하고 코스트가 절감되는 효과가 있다.

Claims (3)

  1. 도전성 접착제에 의해 배면이 서로 접착되는 제1, 제2칩과, 상기 제1칩 및 제2칩의 패드상에 형성된 도전성의 접착제와, 상기 도전성의 접착제상에 연결된 리드프레임과, 상기 제1, 제2칩 및 상기 도전성 접착제와 리드프레임을 감싸도록 형성된 몰딩수지를 포함하여 구성됨을 특징으로 하는 다층 패키지 구조.
  2. 제1항에 있어서, 상기 리드프레임중 하부칩의 리드프레임은 칩 실장후 성능을 테스트하는데 사용하는 것을 특징으로 하는 다층 패키지 구조.
  3. 제1리드프레임상에 도전성 접착제를 이용하여 제1칩의 패드를 접착하는 공정, 상기 제1칩의 뒷면에 제2칩의 뒷면을 비도전성 접착제로 접착시키는 공정, 상기 제2칩의 패드상에 도전성 접착제을 이용하여 제2리드프레임을 접착시키는 공정, 상기 제1, 제2칩을 일체로하여 EMC에 의해 몰딩한 후, 정돈 및 포밍(forming)하는 공정을 포함하여 이루어짐을 특징으로 하는 다층 패키지 제조방법.
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