KR100252861B1 - 적층형 반도체 패키지 및 그의 어셈블리 방법 - Google Patents

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Abstract

적층형 반도체 패키지 및 그의 어셈블리 방법에 관한 것으로 특히, 각 리드 프레임 설계를 다르게 하여 공통 신호부, 전원 전압부 및 접지 라인을 공유하게 하여 공통 리드의 수를 감소시켜 하이 핀 혹은 파인 피치 패키지에 대해서도 솔더 브리지와 같은 실장불량을 방지하기에 적당한 적층형 반도체 패키지 및 그의 어셈블리 방법에 관한 것이다. 이와 같은 적층형 반도체 패키지는 각기 다른 반도체칩의 일측상에 형성된 접착제, 상기 접착제에 접착되며 이너 리드가 연결되어 각각의 상기 반도체칩의 양측으로 형성된 공통 리드프레임들, 상기 접착제에 접착되며, 각각의 상기 반도체칩의 양측에 형성된 개별 리드프레임들, 상기 각각의 반도체칩을 포함한 상기 리드프레임들의 이너리드까지 형성된 몰드 바디들, 상기 몰드 바디들 사이에 형성된 접착필름을 포함한다.

Description

적층형 반도체 패키지 및 그의 어셈블리 방법
본 발명은 적층형 반도체 패키지 및 그의 어셈블리방법에 관한 것으로 특히, 각 리드프레임 설계를 다르게 하여 공통 신호부, 전원 전압부 및 접지 라인을 공유하게 하여 공통 리드의 수를 감소시켜 하이 핀 혹은 파인 피치 패키지에 대해서도 솔더 브리지와 같은 실장불량을 방지하기에 적당한 적층형 반도체 패키지 및 그의 어셈블리 방법에 관한 것이다.
일반적으로, 반도체 패키지는 홀 삽입용 패키지와 표면 실장용 패키지로 구분된다.
홀 삽입용 패키지는 프린트 배선판에 삽입용 홀(hole)이 준비되어 있으며, 이홀에 패키지의 리드없이 핀을 삽입하여 납땜하는 방법으로 대표적으로 DIP(Dual Inline Package), SIP(Single Inline Package), PGA(Pin Grid Array)등이 있다.
이때, DIP, SIP는 리드프레임 타입이고, PGA는 핀 타입이다.
한편, 표면 실장용 패키지는 삽입용 홀이 필요치 않으며 IC를 배선판 표면에 실장시키는 방법이다. 이 방법은 배선판 양면으로 실장이 가능하며, 패키지 자체가 경박 단소화되어 있고, 배선판의 실장밀도가 대폭 개선된 방법이다.
현재, 패키지는 표면 실장용 패키지의 SOP(Small Outline Package), TSOP(Thin Small Outline Package), SOJ(Small Outline J-bend), TQFP(Thin Quad Flat pACKAGE) 타입 등과 같은 개별 패키지의 중심을 이루고 있다.
그리고, 시스템 페키지로써, TAB(Tab Automated Bonding), C-4, Bar Chip등이 있다.
이하에서, 첨부된 도면을 참조하여 종래 적층형 반도체 패키지를 설명하기로 한다.
도 1은 종래 적층형 반도체 패키지의 단면 구조도이고, 도 2는 종래 적층형 반도체 패키지중 최하층 반도체 패키지의 단면 구조도이며, 도 3a 내지 도 3b는 종래 적층형 반도체 패키지의 실장공정 단면도이다.
종래 적층형 반도체 패키지는 도 1에 나타낸 바와 같이, 리드프레임의 다이 패드(die pad)(2)상에 접착제(adhesive)(3)를 이용해 접착된 반도체칩(4)과, 상기 몰드 바디(1)내에서부터 밖으로 형성된 리드프레임(5a)(5b)과, 상기 리드프레임(5a)(5b)의 이너 리드(5a)와 반도체칩(3)을 연결시키는 본드 와이어(6) 및 아우터 리드(5b)를 제외한 부분에 형성된 몰드 바디(1)로 구성된다.
이때, 상기 아우터 리드(5b)의 에지부분을 도 1의 "A"에서와 같이 평면상에서 보면 아우터 리드(5b)의 에지부에 홀(7)이 형성되어 있다. 그리고, 이와 같은 적층형 패키지의 아우터 리드(5b)는 수평하게 형성되어 있다.
도 2는 종래 적층형 반도체 패키지중 최하층 반도체 패키지의 단면 구조도를 나타낸 것으로 기본적인 구조는 도 1에 나타낸 바와 같은 종래 적층형 반도체 패키지와 완전히 유사하지만 아우터 리드(5b)의 형상만이 다른 것으로 소정의 포밍(forming)공정으로 아우터 리드(5b)가 몰드 바디(1)의 하부로 휘어진 상태이다.
이와 같은 종래 적층형 반도체 패키지의 실장방법은 도 3a에 나타낸 바와 같이, 상기 도 1에 나타낸 바와 같은 적층형 반도체 패키지의 몰드 바디(1)들을 접착 필름(8)을 사용하여 각각의 반도체 패키지들을 접착시키는 것으로 그 최하층에는 도 2에 나타낸 바와 같은 종래 적층형 반도체 패키지중 최하층 적층형 반도체 패키지의 몰드 바디(1)를 위치시킨다.
도 3b에 나타낸 바와 같이, 상기 적층형 반도체 패키지의 아우터 리드(5b)의 에지부분에 형성된 홀(7)들 사이에 솔더 바(solder bar)(9)를 삽입하여 적층형 반도체 패키지를 완성시킨다. 이때, 각 적층형 반도체 패키지의 공통되는 리드(5)(예를 들면, 전원리드, 접지리드 및 시그널 리드등)들은 솔더 바(9)를 적층형 패키지의 아우터 리드(5b)에 형성된 홀(7)에 삽입하여 연결시킨다. 그리고, 공통으로 연결되지 않는 리드(5)(예를 들면, 어드레스 리드)는 공통 리드(5)들이 접속된 솔더 바(9)를 제외한 다른 솔더 바(9)에 연결된다. 즉, 반도체 패키지의 리드(5)를 통해 공통 신호 및 개별신호등이 솔더 바(9)에 접속되어 적층형 반도체 패키지로 이용되는 것이다.
도 4는 종래 적층형 반도체 패키지의 제조공정 순서도이다.
우선, 웨이퍼를 소잉(sawing)하여 각각의 반도체칩(4)으로 분리한다음, 리드프레임의 다이 패드(2)상에 접착제(3)를 사용하여 다이 본딩시킨다. 이어서, 상기 리드프레임의 이너 리드(5a)와 반도체칩(4)을 연결하는 와이어 본딩 공정을 실시하고, 상기 리드프레임의 아우터 리드(5b)부분을 제외한 전면을 에폭시 몰딩 컴파운드(EMC : Epoxy Molding Compound)로 몰딩하여 몰드 바디(1)를 형성한다. 그다음, 외부에 노출된 아우터 리드(5b)를 솔더(solder) 도금하고, 이어서, 트림(trim)과 품(form)공정을 실시한다. 이때, 적층형 반도체 패키지의 최하층과 그 상층의 반도체 패키지들은 다른 길이와 폼을 갖고 두가지 형태로 형성된다. 이어서, 상기 개개의 적층형 반도체 패키지들을 접착 필름(8)으로 접착시켜 적층형 반도체 패키지를 형성하고, 아우터 리드(5b)에 형성된 홀(7)에 솔더 바(9)를 삽입하여 종래 적층형 반도체 패키지를 완성하였다.
종래 적층형 반도체 패키지에 있어서는 패키지 외곽의 아우터 리드로만 전기적 신호가 통하기 때문에 파인 피치(fine pitch) 혹은 다핀의 경우에는 리드간의 간격이 매우 좁아 솔더 브리지(bridge) 등의 실장 불량이 발생하기 쉬워 반도체 패키지로서의 신뢰도를 저하시키며 특히, 아우터 리드의 에지부분에 형성된 홀에 솔더 바를 삽입하는 방식은 고도의 정확도를 요구하여 궁극적으로는 고가의 제조비용을 필요로하는 등의 문제점이 있었다.
본 발명은 상기한 바와 같은 종래 반도체 패키지의 문제점을 해결하기 위하여 안출한 것으로 특히, 각 리드프레임 설계를 다르게 하여 공통 신호부, 전원 전압부 및 접지 라인을 공유하게 하여 공통 리드의 수를 감소시켜 하이 핀 혹은 파인피치 패키지에 대해서도 솔더 브리지와 같은 실장불량을 방지할 수 있는 적층형 반도체 패키지 및 그의 어셈블리 방법을 제공하는데 그 목적이 있다.
제1도는 종래 적층형 반도체 패키지의 단면 구조도.
제2도는 종래 적층형 반도체 패키지중 최하층 반도체 패키지의 단면 구조도.
제3a도 내지 제3b도는 종래 적층형 반도체 패키지의 실장공정 단면도.
제4도는 종래 적층형 반도체 패키지의 제조공정 순서도.
제5a도 내지 제5d도는 본 발명의 실시예에 따른 반도체 패키지의 리드프레임 레이아웃도.
제6도는 본 발명 반도체 패키지의 단면도.
제7a도 내지 제7c도는 본 발명 적층형 반도체 패키지의 실장공정 단면도.
제8도는 본 발명 적층형 반도체 패키지의 평면도.
제9도는 본 발명 적층형 반도체 패키지의 저면도.
제10도는 본 발명 적층형 반도체 패키지의 제조공정 순서도.
제11도는 본 발명 적층형 반도체 패키지의 열방출을 용이하게한 실시예를 나타낸 도면.
〈도면의 주요부분에 대한 부호의 설명〉
11 : 반도체 칩 12, 18 : 접착제
13 : 공통 리드프레임 13a : 이너 리드
13b : 아우터 리드 13c : 개별 리드프레임
14 : 몰드 바디 15 : 접착 필름
16 : 시린지 17 : 솔다
19 : 인쇄회로 기판 20 : 방열판
본 발명에 따른 적층형 반도체 패키지는 각기 다른 반도체칩의 일측상에 형성된 접착제, 상기 접착제에 접착되며, 이너 리드가 연결되어 각각의 상기 반도체 칩의 양측으로 형성된 공통 리드프레임들, 상기 접착제에 접착되며, 각각의 상기 반도체칩의 양측에 형성된 개별 리드프레임들, 상기 각각의 반도체칩을 포함한 상기 리드프레임들의 이너리드까지 형성된 몰드 바디들, 상기 몰드 바디들 사이에 형성된 접착필름을 포함한다. 그리고, 상기한 바와 같은 본 발명 적층형 반도체 패키지의 어셈블리 방법은 각기 다른 반도체칩의 일측면에 접착제를 형성하는 단계, 상기 접착제상에 일부분이 접착되어 상기 반도체칩의 양측으로 확장되는 공통 리드 프레임을 형성하는 단계, 상기 접착제상에 일부분이 접착되어 상기 반도체칩상의 일측으로 개별 리드프레임을 형성하는 단계, 상기 각각의 반도체칩을 포함한 상기 리드프레임들의 이너리드를 몰드바디로 몰딩시키는 단계, 상기 각각의 몰드 바디를 접착필름을 사용하여 접착시켜 적층형 반도체칩 패키지를 형성하는 단계, 상기 공동 리드프레임의 상기 아우터리드를 연결시키는 단계, 그리고 상기 개별 리드프레임의 상기 아우터리드를 기판에 실장시키는 단계를 포함한다.
이와 같은 본 발명 적층형 반도체 패키지 및 그 어셈블리 방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 5a 내지 도 5d는 본 발명의 실시예에 따른 적층형 반도체 패키지의 리드 프레임들의 레이아웃도이고, 도 6는 본 발명 반도체 패키지의 단면도이다.
본 발명에 따른 적층형 반도체 패키지의 리드프레임들은 도 5a 내지 도 5d 및 도 6에 나타낸 바와 같이, 각기의 반도체칩(11)의 일측면에 형성된 접착제(12)과, 상기 접착제(12)에 접착되며, 이너 리드(13a)가 연결되어 각각의 상기 반도체칩(11)의 양측으로 형성된 공통 리드프레임(13)들과, 상기 접착제(12)에 접착되며, 각각의 상기 반도체칩(11)의 양측에 형성된 개별 리드프레임(13c)들과, 상기 각각의 반도체칩(11)을 포함한 상기 리드프레임(13)(13c)들의 이너리드(13a)까지 형성된 몰드 바디(14)들과, 상기 몰드 바디(14)들 사이에 형성된 접착필름(도시하지 않음)을 포함한다.
이때, 상기 공통 리드프레임(13)은 전원단자, 접지단자 및 데이터 단자이다.
그리고, 상기 공통 리드프레임(13)의 아우터 리드(13b)는 반도체칩(11)의 양측에서 확장될 때 일측의 아우터 리드(13b)가 타일측의 아우터 리드(13b)보다 길게 확장된다. 그리고, 상기 각각의 반도체칩(11)의 양측에 형성되는 개별 리드프레임(13c)중 길게 확장된 아우터 리드(13b)는 공통 신호부, 전원 전압부 및 접지 라인과 같이 공통의 리드들이고, 상대적으로 짧은 아우터 리드(13b)는 어드레스와 같이 공통으로 연결시킬 수 없는 리드들이다.
도 7a 내지 도 7c는 본 발명 적층형 반도체 패키지의 실장공정 단면도이고, 도 8은 본 발명 적층형 반도체 패키지의 평면도이며, 도 9는 본 발명 적층형 반도체 패키지의 저면도이다.
먼저, 도 7a에 나타낸 바와 같이, 도 5a 내지 도 5d 및 도 6에 나타낸 바와 같은 적층형 반도체 패키지 및 몰드 바디(14)로 몰딩된 반도체패키지들의 몰드 바디(14)들 사이에 접착필름(15)을 형성한다. 이때, 개별 리드프레임(13c)은 공통적으로 아래쪽에 위치시킨다.
도 7b에 나타낸 바와 같이, 각각의 몰드 바디(14)를 접착필름(15)을 통해 접착시킨다. 이어서, 상기 리드프레임중 상대적으로 길게 형성된 공통 리드프레임(13)을 시린지(syringe)(16)를 통해 솔다(17)로 접착시킨다.
도 7c에 나타낸 바와 같이, 상기 공통의 리드 플레임(13)을 연결시킨 몰드바디의 개별 리드 플레임(13c)을 인쇄회로 기판(19)에 접착제(18)를 통해 접착시킨다.
이와 같은 적층형 반도체 패키지의 평면도를 도 8을 통해 살펴보면 몰드 바디(14)들이 접착필름(15)을 통해 접착되어 있고, 각각의 몰드 바디(14)들의 공통 리드프레임(13)이 연결된 것을 알 수 있다.
또한, 이와 같은 적층형 반도체 패키지를 도 9를 통해 저면에서 살펴보면 각각의 몰드 바디(14)들이 접착필름(15)을 통해 접착되지만 개별 리드프레임(13c)들은 접착제(도시하지 않음)를 통해 인쇄 회로기판(도시하지 않음)에 접착되지만 각개별 리드프레임(13c)간에는 분리되어 있음을 알 수 있다.
도 10은 본 발명 적층형 반도체 패키지의 제조공정 순서도이다.
우선, 웨이퍼를 소잉(sawing)하여 각각의 반도체칩(11)으로 분리한다음, 리드프레임의 다이 패드(도시하지 않음)에 접착제(12)를 사용하여 다이 본딩시킨다. 이어서, 상기 리드프레임의 이너 리드(13a)와 반도체칩(11)을 연결하는 와이어 본딩 공정을 실시하고, 상기 리드프레임의 아우터 리드(13b)부분을 제외한 전면을 에폭시 몰딩 컴파운드(EMC : Epoxy Molding Compound)로 몰딩하여 몰드 바디(14)를 형성한다. 이어서, 개개의 몰드 바디(14)를 접착필름(15)을 통하여 접착하고, 그 다음, 외부에 노출된 아우터 리드(13b)중 상대적으로 긴 공통 리드프레임(13)과 상대적으로 짧은 개별 리드프레임(13c)중에서 각각의 몰드 바디(14)들의 공통의 리드프레임(13)을 시린지(syringe)를 이용하여 솔다(solder)(17) 도금하고, 이어서, 트림(trim)과 폼(form)공정을 실시한다. 그다음, 상기 개별 리드프레임(13c)을 인쇄회로 기판(19)에 적층한 다음 접착제(18)를 인쇄회로 기판(19)에 접착시켜 본 발명 적층형 반도체 패키지를 완성한다.
도 11은 본 발명 적층형 반도체 패키지의 열방출을 용이하게한 실시예를 나타낸 도면이다.
즉, 본 발명에 나타낸 바와 같은 적층형 반도체 패키지의 몰드 바디(14) 양측에 구리나 알루미늄을 재료로하여 방열판(20)을 형성하는데 이때, 접착필름(15)을 사용하여 부착시킨다.
본 발명에 따른 적층형 반도체 패키지 및 그의 어셈블리 방법에 있어서는 공통 신호부, 전원 전압부 및 접지 라인으로 사용될 리드프레임을 공통으로 하여 리드프레임의 수를 감소시킬 수 있어 파인 피치(fine pitch)나, 하이 핀(high pin)패키지에 대해서 솔다 브리지와 같은 불량 발생가능성을 억제하여 신뢰도 높은 적층형 반도체 패키지 및 그 어셈블리 방법을 제공하는 효과가 있다.

Claims (6)

  1. 각기 다른 반도체칩의 일측상에 형성된 접착필름; 상기 접착필름에 접착되며, 이너 리드가 연결되어 각각의 상기 반도체칩의 양측으로 형성된 공통 리드프레임들; 상기 접착필름에 접착되며, 각각의 상기 반도체칩의 일측에 형성된 개별 리드프레임들; 상기 각각의 반도체칩을 포함한 상기 리드프레임들의 이너리드까지 형성된 몰드 바디들; 상기 몰드 바디들 사이에 형성된 접착층을 포함하여 구성됨을 특징으로 하는 적층형 반도체 패키지.
  2. 제1항에 있어서, 상기 공통 리드프레임들이 개별 리드프레임들보다 더 긴 것을 특징으로 하는 적층형 반도체 패키지.
  3. 제1항에 있어서, 상기 개별 리드프레임은 인쇄회로 기판에 적층됨을 특징으로 하는 적층형 반도체 패키지.
  4. 제1항에 있어서, 상기 공통 리드프레임은 공통 신호부, 전원 전압부 및 접지 라인이고, 상기 개별 리드프레임은 어드레스인 것을 특징으로 하는 적층형 반도체 패키지.
  5. 각기 다른 반도체칩의 일측면에 접착필름을 형성하는 단계; 상기 접착필름상에 일부분이 접착되어 상기 반도체칩의 양측으로 확장되는 공통 리드프레임을 형성하는 단계; 상기 접착필름상에 일부분이 접착되어 상기 반도체칩상의 일측으로 개별 리드프레임을 형성하는 단계; 상기 각각의 반도체칩을 포함한 상기 리드프레임들의 이너 리드를 몰드바디로 몰딩시키는 단계; 상기 각각의 몰드 바디를 접착층을 사용하여 접착시켜 적층형 반도체칩 패키지를 형성하는 단계; 상기 공통 리드프레임의 상기 아우터 리드를 연결시키는 단계; 그리고, 상기 개별 리드프레임의 상기 아우터 리드를 기판에 실장시키는 단계를 포함하여 이루어지는 것을 특징으로 하는 적층형 반도체 패키지의 어셈블리방법.
  6. 제5항에 있어서, 상기 접착층으로 접착된 몰드 바디의 일측과 타측에 방열판을 형성하는 것을 특징으로 하는 반도체 패키지 제조방법.
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CN113410193B (zh) * 2021-05-27 2024-05-03 元成科技(苏州)有限公司 一种8+1堆叠式芯片封装装置

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