JPH06260530A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH06260530A JPH06260530A JP5047743A JP4774393A JPH06260530A JP H06260530 A JPH06260530 A JP H06260530A JP 5047743 A JP5047743 A JP 5047743A JP 4774393 A JP4774393 A JP 4774393A JP H06260530 A JPH06260530 A JP H06260530A
- Authority
- JP
- Japan
- Prior art keywords
- mounting
- wiring
- semiconductor chip
- semiconductor
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 半導体チップを実装基板に高密度実装する技
術を提供する。 【構成】 配線２を形成した実装基板１の一部に開孔３
を設けてその内側に配線２の一端を突出させ、開孔３内
に配置した半導体チップ４のボンディングパッド上に配
線２の一端を接続した実装構造である。
術を提供する。 【構成】 配線２を形成した実装基板１の一部に開孔３
を設けてその内側に配線２の一端を突出させ、開孔３内
に配置した半導体チップ４のボンディングパッド上に配
線２の一端を接続した実装構造である。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、半導体チップの実装密度の向上に適用して
有効な技術に関するものである。
関し、特に、半導体チップの実装密度の向上に適用して
有効な技術に関するものである。
【０００２】
【従来の技術】近年、ＲＡＭ、ＲＯＭなどのメモリＬＳ
Ｉは、メモリ容量の大規模化に伴って半導体チップの面
積が著しく増大しているため、半導体チップをＴＳＯＰ
(ThinSmall Outline Package)、ＴＳＯＪ(Thin Small O
utline J-lead package) のような超薄形の表面実装型
パッケージに封止することで実装密度の向上を図ってい
る。
Ｉは、メモリ容量の大規模化に伴って半導体チップの面
積が著しく増大しているため、半導体チップをＴＳＯＰ
(ThinSmall Outline Package)、ＴＳＯＪ(Thin Small O
utline J-lead package) のような超薄形の表面実装型
パッケージに封止することで実装密度の向上を図ってい
る。
【０００３】また、ポータブル形パソコンやラップトッ
プ形パソコンなど、軽量、薄形パーソナルコンピュータ
の普及に伴い、半導体チップを実装基板に薄く実装する
ことのできるテープキャリヤパッケージ（ＴＡＢともい
う）が注目されている。
プ形パソコンなど、軽量、薄形パーソナルコンピュータ
の普及に伴い、半導体チップを実装基板に薄く実装する
ことのできるテープキャリヤパッケージ（ＴＡＢともい
う）が注目されている。
【０００４】テープキャリヤパッケージは、半導体チッ
プのボンディングパッド上に形成したＡｕのバンプ電極
とポリイミド樹脂などの絶縁フィルムに形成したＣｕリ
ードの一端とを電気的に接続し、このＣｕリードの他端
を実装基板上に半田付けする実装方式である。
プのボンディングパッド上に形成したＡｕのバンプ電極
とポリイミド樹脂などの絶縁フィルムに形成したＣｕリ
ードの一端とを電気的に接続し、このＣｕリードの他端
を実装基板上に半田付けする実装方式である。
【０００５】
【発明が解決しようとする課題】しかしながら、前記し
た従来の実装技術には次のような問題点がある。
た従来の実装技術には次のような問題点がある。
【０００６】(1).ＴＳＯＰ、ＴＳＯＪなどの表面実装型
パッケージは、パッケージの外部に突出したアウターリ
ードを介して半導体チップと実装基板との電気的接続を
取るため、このアウターリードの長さ分だけパッケージ
の実効的な占有面積が大きくなり、その分、実装密度が
低下する。
パッケージは、パッケージの外部に突出したアウターリ
ードを介して半導体チップと実装基板との電気的接続を
取るため、このアウターリードの長さ分だけパッケージ
の実効的な占有面積が大きくなり、その分、実装密度が
低下する。
【０００７】また、表面実装形パッケージは、パッケー
ジからのリード抜けを防止するために、パッケージ内の
リード長をある程度確保しなければならないので、その
分、パッケージの面積が大きくなり、これによっても実
装密度が低下する。
ジからのリード抜けを防止するために、パッケージ内の
リード長をある程度確保しなければならないので、その
分、パッケージの面積が大きくなり、これによっても実
装密度が低下する。
【０００８】さらに、表面実装形パッケージは、半導体
チップ、リード間をワイヤで接続するワイヤボンディン
グ方式を採用しているため、パッケージの薄形化、小形
化、多ピン化には限界がある。また、パッケージの薄形
化に伴って、リフロー半田付け時のクラックなど、基板
実装時の熱に起因する信頼性の低下も深刻な問題となっ
ている。
チップ、リード間をワイヤで接続するワイヤボンディン
グ方式を採用しているため、パッケージの薄形化、小形
化、多ピン化には限界がある。また、パッケージの薄形
化に伴って、リフロー半田付け時のクラックなど、基板
実装時の熱に起因する信頼性の低下も深刻な問題となっ
ている。
【０００９】(2).テープキャリヤパッケージは、半導体
チップを封止したパッケージの外側に絶縁フィルムが存
在し、さらにこの絶縁フィルムの外側にアウターリード
が突出しているため、絶縁フィルムの面積とアウターリ
ードの長さ分だけパッケージの実効的な占有面積が大き
くなり、その分、実装密度が低下する。
チップを封止したパッケージの外側に絶縁フィルムが存
在し、さらにこの絶縁フィルムの外側にアウターリード
が突出しているため、絶縁フィルムの面積とアウターリ
ードの長さ分だけパッケージの実効的な占有面積が大き
くなり、その分、実装密度が低下する。
【００１０】そこで、本発明の目的は、半導体チップを
実装基板に高密度実装することのできる技術を提供する
ことにある。
実装基板に高密度実装することのできる技術を提供する
ことにある。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１２】
【課題を解決するための手段】(1).請求項１記載の半導
体集積回路装置は、配線を形成した実装基板の一部に開
孔を設けてその内側に前記配線の一端を突出させ、前記
開孔内に配置した半導体チップのボンディングパッド上
に前記配線の一端を接続した実装構造を備えている。
体集積回路装置は、配線を形成した実装基板の一部に開
孔を設けてその内側に前記配線の一端を突出させ、前記
開孔内に配置した半導体チップのボンディングパッド上
に前記配線の一端を接続した実装構造を備えている。
【００１３】(2).請求項２記載の半導体集積回路装置
は、請求項１記載の実装基板に形成した配線の他端を実
装基板の外側に突出させ、さらに実装基板の裏面側に折
り曲げた構造を備えている。
は、請求項１記載の実装基板に形成した配線の他端を実
装基板の外側に突出させ、さらに実装基板の裏面側に折
り曲げた構造を備えている。
【００１４】
【作用】上記した手段(1) によれば、実装基板上の配線
に半導体チップを直接接続することにより、表面実装型
パッケージやテープキャリヤパッケージに比べて、半導
体チップの実装密度を向上させることが可能となる。
に半導体チップを直接接続することにより、表面実装型
パッケージやテープキャリヤパッケージに比べて、半導
体チップの実装密度を向上させることが可能となる。
【００１５】上記した手段(2) によれば、複数個の実装
基板を積層し、下段の実装基板上の配線と上段の実装基
板の裏面側に折り曲げた配線とを電気的に接続すること
により、多段実装構造を実現することが可能となる。
基板を積層し、下段の実装基板上の配線と上段の実装基
板の裏面側に折り曲げた配線とを電気的に接続すること
により、多段実装構造を実現することが可能となる。
【００１６】
【実施例１】図１は、本発明の一実施例である半導体集
積回路装置の平面図、図２は、図１のII−II線における
断面図である。
積回路装置の平面図、図２は、図１のII−II線における
断面図である。
【００１７】図１および図２に示すように、ガラス繊維
含浸エポキシ樹脂（ガラエポ）などからなる実装基板１
の一面には、例えばこの実装基板１に接着したＣｕ箔を
エッチングしてパターン形成した多数の配線２が設けら
れている。
含浸エポキシ樹脂（ガラエポ）などからなる実装基板１
の一面には、例えばこの実装基板１に接着したＣｕ箔を
エッチングしてパターン形成した多数の配線２が設けら
れている。
【００１８】上記実装基板１の略中央には、矩形の開孔
３が設けられており、上記配線２のそれぞれの一端は、
この開孔３の内側に突出するように配列されている。そ
して、この配線２の一端は、開孔３内に配置した半導体
チップ４の図示しないボンディングパッド上に延在さ
れ、図示しないバンプ電極を介してボンディングパッド
と電気的に接続されている。配線２と半導体チップ４と
の電気的接続は、テープキャリヤパッケージの製法に準
じて、一括ボンディング（ギャングボンディング）によ
り行われる。
３が設けられており、上記配線２のそれぞれの一端は、
この開孔３の内側に突出するように配列されている。そ
して、この配線２の一端は、開孔３内に配置した半導体
チップ４の図示しないボンディングパッド上に延在さ
れ、図示しないバンプ電極を介してボンディングパッド
と電気的に接続されている。配線２と半導体チップ４と
の電気的接続は、テープキャリヤパッケージの製法に準
じて、一括ボンディング（ギャングボンディング）によ
り行われる。
【００１９】図２に示すように、上記開孔３内に配置さ
れた半導体チップ４は、例えばエポキシ樹脂系の封止樹
脂５によって気密封止されている。封止樹脂５による半
導体チップ４の気密封止は、テープキャリヤパッケージ
の製法に準じて、ポッティングまたはモールドにより行
われる。
れた半導体チップ４は、例えばエポキシ樹脂系の封止樹
脂５によって気密封止されている。封止樹脂５による半
導体チップ４の気密封止は、テープキャリヤパッケージ
の製法に準じて、ポッティングまたはモールドにより行
われる。
【００２０】上記した半導体チップ４の実装構造によれ
ば、実装基板１上に形成した配線２に半導体チップ４を
直接接続することが可能となるので、表面実装型パッケ
ージやテープキャリヤパッケージに比べて、半導体チッ
プ４を実装基板１に高密度に実装することができる。
ば、実装基板１上に形成した配線２に半導体チップ４を
直接接続することが可能となるので、表面実装型パッケ
ージやテープキャリヤパッケージに比べて、半導体チッ
プ４を実装基板１に高密度に実装することができる。
【００２１】なお、上記の実装基板１に多数の開孔３を
設けることにより、多数の半導体チップ４の実装が可能
になることはいうまでもない。
設けることにより、多数の半導体チップ４の実装が可能
になることはいうまでもない。
【００２２】
【実施例２】図３(a) に示すように、本実施例の実装基
板１上に形成された配線２は、その他端側が実装基板１
の外側に突出され、さらにその先端が実装基板１の裏面
側に折り曲げられている。
板１上に形成された配線２は、その他端側が実装基板１
の外側に突出され、さらにその先端が実装基板１の裏面
側に折り曲げられている。
【００２３】このような構造とすることにより、図３
(b) に示すように、複数個の実装基板１を積層し、下段
の実装基板１上の配線２と上段の実装基板１の裏面側に
折り曲げた配線２とを半田などによって電気的に接続す
ることにより、多段実装構造を容易に実現することがで
きる。
(b) に示すように、複数個の実装基板１を積層し、下段
の実装基板１上の配線２と上段の実装基板１の裏面側に
折り曲げた配線２とを半田などによって電気的に接続す
ることにより、多段実装構造を容易に実現することがで
きる。
【００２４】この時、図４に示すように、実装基板１上
の配線２の一部にパッド６を設けておくことにより、こ
の実装基板１の上段に他の実装基板１を積層する際、上
段の実装基板１の裏面側の配線２との位置合わせを確実
に行うことが可能となる。
の配線２の一部にパッド６を設けておくことにより、こ
の実装基板１の上段に他の実装基板１を積層する際、上
段の実装基板１の裏面側の配線２との位置合わせを確実
に行うことが可能となる。
【００２５】また、複数個の実装基板１を積層する際、
それぞれの実装基板１に異なる品種の半導体チップ４を
実装し、かつそれぞれの実装基板１上の配線２の一部の
パターンを半導体チップ４の品種に応じて変更すること
により、マルチチップモジュールを実現することができ
る。
それぞれの実装基板１に異なる品種の半導体チップ４を
実装し、かつそれぞれの実装基板１上の配線２の一部の
パターンを半導体チップ４の品種に応じて変更すること
により、マルチチップモジュールを実現することができ
る。
【００２６】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００２７】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００２８】(1).請求項１記載の発明によれば、実装基
板上の配線に半導体チップを直接接続することにより、
半導体チップの高密度実装を実現することができる。
板上の配線に半導体チップを直接接続することにより、
半導体チップの高密度実装を実現することができる。
【００２９】(2).請求項２記載の発明によれば、複数個
の実装基板を積層した多段実装構造を実現することが可
能となる。
の実装基板を積層した多段実装構造を実現することが可
能となる。
【図１】本発明の一実施例である半導体集積回路装置の
平面図である。
平面図である。
【図２】図１のII−II線における断面図である。
【図３】(a) は、本発明の他の実施例である半導体集積
回路装置の断面図であり、(b)は、その積層構造を示す
断面図である。
回路装置の断面図であり、(b)は、その積層構造を示す
断面図である。
【図４】本発明の他の実施例である半導体集積回路装置
の平面図である。
の平面図である。
１ 実装基板 ２ 配線 ３ 開孔 ４ 半導体チップ ５ 封止樹脂 ６ パッド
Claims (3)
- 【請求項１】 実装基板上に形成した配線の一端を前記
実装基板の一部に設けた開孔の内側に突出させ、前記開
孔内に配置した半導体チップのボンディングパッド上に
前記配線の一端を接続したことを特徴とする半導体集積
回路装置。 - 【請求項２】 前記実装基板の外側に突出させた配線の
他端を前記実装基板の裏面側に折り曲げたことを特徴と
する請求項１記載の半導体集積回路装置。 - 【請求項３】 請求項２記載の実装基板を複数個用意し
てそれぞれの実装基板に異種の半導体チップを実装し、
これらの実装基板を積層してマルチチップモジュールを
構成したことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5047743A JPH06260530A (ja) | 1993-03-09 | 1993-03-09 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5047743A JPH06260530A (ja) | 1993-03-09 | 1993-03-09 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06260530A true JPH06260530A (ja) | 1994-09-16 |
Family
ID=12783838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5047743A Pending JPH06260530A (ja) | 1993-03-09 | 1993-03-09 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06260530A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08250896A (ja) * | 1995-03-07 | 1996-09-27 | Nec Corp | 実装装置 |
-
1993
- 1993-03-09 JP JP5047743A patent/JPH06260530A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08250896A (ja) * | 1995-03-07 | 1996-09-27 | Nec Corp | 実装装置 |
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