JP2001085604A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 実装空間を効率的に利用出来、実装密度を向
上できる半導体装置を提供することを目的としている。 【解決手段】 中央に開口部を有し、銅配線16−1、
16−2が設けられたポリイミドテープ10上に、セン
ターパッドの第1半導体チップ13がダイアタッチ材1
2によりパッド15−1面を下にして固着されている。
この時、ポリイミドテープ10の開口部に第1半導体チ
ップ13のパッドが位置するように固着される。そし
て、第1半導体チップ13の裏面上には周辺パッドの第
1半導体チップと同じサイズの第2半導体チップ14が
ダイアタッチ材12によりパッド15−2面を上にして
固着されていることを特徴とする。
上できる半導体装置を提供することを目的としている。 【解決手段】 中央に開口部を有し、銅配線16−1、
16−2が設けられたポリイミドテープ10上に、セン
ターパッドの第1半導体チップ13がダイアタッチ材1
2によりパッド15−1面を下にして固着されている。
この時、ポリイミドテープ10の開口部に第1半導体チ
ップ13のパッドが位置するように固着される。そし
て、第1半導体チップ13の裏面上には周辺パッドの第
1半導体チップと同じサイズの第2半導体チップ14が
ダイアタッチ材12によりパッド15−2面を上にして
固着されていることを特徴とする。
Description
【0001】
【発明の属する技術分野】この発明は、半導体装置に関
するもので、特に、複数の半導体チップを積み重ねて3
次元的に同一のパッケージに実装する技術に係る。
するもので、特に、複数の半導体チップを積み重ねて3
次元的に同一のパッケージに実装する技術に係る。
【0002】
【従来の技術】近年、半導体デバイスのゲート数の増大
に伴う入出力数の増加により、パッケージの多ピン、狭
ピッチ化が進められている。しかし、周辺部から多くの
ピンを取り出すQFP(Quad Flat Package)、TCP
(Tape Carrier Package)タイプのパッケージでは狭ピ
ッチ化に限界があり、多ピン化が進むにつれてパッケー
ジサイズが大きくなる。そこで、パッケージサイズを大
きくせずに多くのピンを取り出すために、表面実装タイ
プのPGA(Pin Grid Array)やLGA(Land Grid Ar
ray)が開発され、更に高密度に実装するための3次元
実装技術が盛んに研究されている。
に伴う入出力数の増加により、パッケージの多ピン、狭
ピッチ化が進められている。しかし、周辺部から多くの
ピンを取り出すQFP(Quad Flat Package)、TCP
(Tape Carrier Package)タイプのパッケージでは狭ピ
ッチ化に限界があり、多ピン化が進むにつれてパッケー
ジサイズが大きくなる。そこで、パッケージサイズを大
きくせずに多くのピンを取り出すために、表面実装タイ
プのPGA(Pin Grid Array)やLGA(Land Grid Ar
ray)が開発され、更に高密度に実装するための3次元
実装技術が盛んに研究されている。
【0003】従来の3次元実装技術について、BGA
(Ball Grid Array)を例に挙げて説明する。BGAは
プリント基板を用いたLGAタイプのチップキャリアで
ある。図5は、2つの半導体チップを重ねて3次元的に
実装したBGAの断面図を示している。
(Ball Grid Array)を例に挙げて説明する。BGAは
プリント基板を用いたLGAタイプのチップキャリアで
ある。図5は、2つの半導体チップを重ねて3次元的に
実装したBGAの断面図を示している。
【0004】図示するように、ポリイミドテープ10
(基板)上に銅配線16、ハンダのショートを回避する
ためのソルダーレジスト11が形成される。このソルダ
ーレジスト11上に第1、第2半導体チップ13、14
がダイアタッチ材12、12によりパッド15、15を
有する面を上にして重ねて実装されている。そして、半
導体チップ13、14のそれぞれのパッド15とポリイ
ミドテープ10上の銅配線16とがボンディングワイヤ
17によって電気的に接続されている。半導体チップ1
3、14を実装し、ワイヤボンディングされたポリイミ
ドテープ10は樹脂18によりモールドされている。ま
た、ポリイミドテープ10の裏面には銅パッド19を介
してハンダボール20がアレイ状に設けられている。
(基板)上に銅配線16、ハンダのショートを回避する
ためのソルダーレジスト11が形成される。このソルダ
ーレジスト11上に第1、第2半導体チップ13、14
がダイアタッチ材12、12によりパッド15、15を
有する面を上にして重ねて実装されている。そして、半
導体チップ13、14のそれぞれのパッド15とポリイ
ミドテープ10上の銅配線16とがボンディングワイヤ
17によって電気的に接続されている。半導体チップ1
3、14を実装し、ワイヤボンディングされたポリイミ
ドテープ10は樹脂18によりモールドされている。ま
た、ポリイミドテープ10の裏面には銅パッド19を介
してハンダボール20がアレイ状に設けられている。
【0005】このような従来の半導体チップの3次元実
装技術では、2つの大きな制限があった。まず、実装さ
れる半導体チップは、チップ面の周辺にパッドを有する
もの(周辺パッド)でなければならない、という点と、
次に第2半導体チップ14のサイズは第1半導体チップ
13のサイズより小さくなければならない、という2点
である。このためチップ面の中心線に沿ってパッドが配
置された、いわゆるセンターパッドの半導体チップや、
同じサイズの半導体チップを3次元的に実装出来なかっ
た。
装技術では、2つの大きな制限があった。まず、実装さ
れる半導体チップは、チップ面の周辺にパッドを有する
もの(周辺パッド)でなければならない、という点と、
次に第2半導体チップ14のサイズは第1半導体チップ
13のサイズより小さくなければならない、という2点
である。このためチップ面の中心線に沿ってパッドが配
置された、いわゆるセンターパッドの半導体チップや、
同じサイズの半導体チップを3次元的に実装出来なかっ
た。
【0006】
【発明が解決しようとする課題】上述したように、従来
の半導体装置において、複数の半導体チップを3次元的
に実装する際、上の半導体チップは下の半導体チップよ
り小さくなければならなかった。また、センターパッド
を有する半導体チップは3次元的に実装出来ないという
問題があった。このため、半導体チップの実装空間を効
率的に利用できず、半導体装置の実装密度の向上を妨げ
る恐れがあった。
の半導体装置において、複数の半導体チップを3次元的
に実装する際、上の半導体チップは下の半導体チップよ
り小さくなければならなかった。また、センターパッド
を有する半導体チップは3次元的に実装出来ないという
問題があった。このため、半導体チップの実装空間を効
率的に利用できず、半導体装置の実装密度の向上を妨げ
る恐れがあった。
【0007】この発明は、上記事情に鑑みてなされたも
ので、その目的は、実装空間を効率的に利用出来、実装
密度を向上できる半導体装置を提供することにある。
ので、その目的は、実装空間を効率的に利用出来、実装
密度を向上できる半導体装置を提供することにある。
【0008】
【課題を解決するための手段】この発明の請求項1に記
載した半導体装置は、導電性部材により配線が形成され
た基板と、前記基板上に表面が固着されることによりパ
ッド面を下にして配置された第1半導体チップと、前記
第1半導体チップの裏面上に裏面が固着されることによ
りパッド面を上にして配置された第2半導体チップと、
前記基板の配線と前記第1、第2半導体チップのパッド
とをそれぞれ電気的に接続するボンディングワイヤとを
具備することを特徴としている。
載した半導体装置は、導電性部材により配線が形成され
た基板と、前記基板上に表面が固着されることによりパ
ッド面を下にして配置された第1半導体チップと、前記
第1半導体チップの裏面上に裏面が固着されることによ
りパッド面を上にして配置された第2半導体チップと、
前記基板の配線と前記第1、第2半導体チップのパッド
とをそれぞれ電気的に接続するボンディングワイヤとを
具備することを特徴としている。
【0009】請求項2に記載したように、請求項1記載
の半導体装置において、前記第2半導体チップ上に裏面
を固着されることによりパッド面を上にして配置された
第3半導体チップと、前記基板の配線と前記第3半導体
チップのパッドとを電気的に接続するボンディングワイ
ヤとを更に有し、前記第3半導体チップは前記第2半導
体チップよりもサイズが小さいことを特徴としている。
の半導体装置において、前記第2半導体チップ上に裏面
を固着されることによりパッド面を上にして配置された
第3半導体チップと、前記基板の配線と前記第3半導体
チップのパッドとを電気的に接続するボンディングワイ
ヤとを更に有し、前記第3半導体チップは前記第2半導
体チップよりもサイズが小さいことを特徴としている。
【0010】請求項3に記載したように、請求項1また
は2記載の半導体装置において、前記第1半導体チップ
は、センターパッドであることを特徴としている。
は2記載の半導体装置において、前記第1半導体チップ
は、センターパッドであることを特徴としている。
【0011】請求項4に記載したように、請求項1乃至
3いずれか1項記載の半導体装置において、前記第1、
第2の半導体チップは同じサイズであることを特徴とし
ている。
3いずれか1項記載の半導体装置において、前記第1、
第2の半導体チップは同じサイズであることを特徴とし
ている。
【0012】請求項1のような構成によれば、第1半導
体チップと第2半導体チップの裏面同士を固着させるの
で、同じサイズの半導体チップの3次元実装が可能とな
る。また、第1半導体チップのパッドの位置には制限を
受けない。そのため実装空間を効率的に利用出来、実装
密度を向上できる。
体チップと第2半導体チップの裏面同士を固着させるの
で、同じサイズの半導体チップの3次元実装が可能とな
る。また、第1半導体チップのパッドの位置には制限を
受けない。そのため実装空間を効率的に利用出来、実装
密度を向上できる。
【0013】請求項2のように、第2半導体チップ上に
第3の半導体チップを3次元実装することで、実装空間
をより効率的に利用出来、実装密度を向上できる。
第3の半導体チップを3次元実装することで、実装空間
をより効率的に利用出来、実装密度を向上できる。
【0014】請求項3に示すように、従来技術では困難
であったセンターパッドの半導体チップを3次元的に実
装できる。
であったセンターパッドの半導体チップを3次元的に実
装できる。
【0015】更に請求項4のように、従来技術では困難
であったサイズが同じ半導体チップを3次元的に実装で
きる。
であったサイズが同じ半導体チップを3次元的に実装で
きる。
【0016】
【発明の実施の形態】以下、この発明の実施形態を図面
を参照して説明する。この説明に際し、全図にわたり、
共通する部分には共通する参照符号を付す。
を参照して説明する。この説明に際し、全図にわたり、
共通する部分には共通する参照符号を付す。
【0017】この発明の第1の実施形態に係る半導体装
置について図1を用いて説明する。図1は2つの半導体
チップを3次元的に実装したBGAの断面図を示してい
る。
置について図1を用いて説明する。図1は2つの半導体
チップを3次元的に実装したBGAの断面図を示してい
る。
【0018】図示するように、中央に開口を有するポリ
イミドテープ10には銅配線16−1、16−2と、そ
の周辺にはハンダのショート防止のためにソルダーレジ
スト11が設けられている。そして、センターパッドを
有する第1半導体チップ13がダイアタッチ材12によ
りパッド15−1面(表面:素子形成面)を下にしてこ
のポリイミドテープ10上に固着されている。この時ポ
リイミドテープ10の開口部に第1半導体チップ13の
パッド15−1が位置するように固着される。第1半導
体チップ13の裏面上には、周辺パッドを有し第1半導
体チップと同じサイズの第2半導体チップ14が、ダイ
アタッチ材12によりパッド15−2面を上にして固着
されている。即ち第1、第2半導体チップ13、14の
裏面同士が張り合わされた構造となっている。第1半導
体チップのパッド15−1はポリイミドテープ10の開
口を通って銅配線16−1に、また、第2半導体チップ
14のパッド15−2は銅配線16−2に、それぞれボ
ンディングワイヤ17−1、2によって電気的に接続さ
れている。そして、ポリイミドテープ10の開口部の第
1半導体チップ13のワイヤボンディング部と、第1、
第2半導体チップを含むポリイミドテープ10の上面と
が樹脂18により封止されている。ポリイミドテープ1
0の裏面には銅パッド19を介して、外部とのコネクタ
となるハンダボール20がアレイ状に設けられている。
イミドテープ10には銅配線16−1、16−2と、そ
の周辺にはハンダのショート防止のためにソルダーレジ
スト11が設けられている。そして、センターパッドを
有する第1半導体チップ13がダイアタッチ材12によ
りパッド15−1面(表面:素子形成面)を下にしてこ
のポリイミドテープ10上に固着されている。この時ポ
リイミドテープ10の開口部に第1半導体チップ13の
パッド15−1が位置するように固着される。第1半導
体チップ13の裏面上には、周辺パッドを有し第1半導
体チップと同じサイズの第2半導体チップ14が、ダイ
アタッチ材12によりパッド15−2面を上にして固着
されている。即ち第1、第2半導体チップ13、14の
裏面同士が張り合わされた構造となっている。第1半導
体チップのパッド15−1はポリイミドテープ10の開
口を通って銅配線16−1に、また、第2半導体チップ
14のパッド15−2は銅配線16−2に、それぞれボ
ンディングワイヤ17−1、2によって電気的に接続さ
れている。そして、ポリイミドテープ10の開口部の第
1半導体チップ13のワイヤボンディング部と、第1、
第2半導体チップを含むポリイミドテープ10の上面と
が樹脂18により封止されている。ポリイミドテープ1
0の裏面には銅パッド19を介して、外部とのコネクタ
となるハンダボール20がアレイ状に設けられている。
【0019】なお、図中では銅配線16はポリイミドテ
ープ10の両面に銅配線16−1、2を設けているが、
勿論片面に2つの半導体チップ分の銅配線を設けても良
い。
ープ10の両面に銅配線16−1、2を設けているが、
勿論片面に2つの半導体チップ分の銅配線を設けても良
い。
【0020】以上のような構成によれば、2つの半導体
チップ13、14の裏面同士を張り合わせることで、セ
ンターパッドの半導体チップと周辺パッドの2つの同じ
サイズの半導体チップを3次元的に実装できるので、パ
ッケージへの半導体チップの実装時の実装空間を効率的
に利用出来、半導体装置の実装密度を向上できる。ま
た、通常半導体チップ裏面には凹凸があるため、半導体
チップ裏面同士を張り合わせることにより、接合強度が
増加する。更に30〜50μm程度の厚さの半導体チッ
プ等では、接着剤が固まるときにこの半導体チップが曲
がる(応力により)ことがあるが、同一構造の半導体チ
ップを張り合わせ、応力を半導体チップの上下面で均等
にしているので、曲がることが無くなる効果もある。
チップ13、14の裏面同士を張り合わせることで、セ
ンターパッドの半導体チップと周辺パッドの2つの同じ
サイズの半導体チップを3次元的に実装できるので、パ
ッケージへの半導体チップの実装時の実装空間を効率的
に利用出来、半導体装置の実装密度を向上できる。ま
た、通常半導体チップ裏面には凹凸があるため、半導体
チップ裏面同士を張り合わせることにより、接合強度が
増加する。更に30〜50μm程度の厚さの半導体チッ
プ等では、接着剤が固まるときにこの半導体チップが曲
がる(応力により)ことがあるが、同一構造の半導体チ
ップを張り合わせ、応力を半導体チップの上下面で均等
にしているので、曲がることが無くなる効果もある。
【0021】図2は第1の実施形態の変形例について示
しており、第2半導体チップ上に更に第3半導体チップ
を3次元的に実装したBGAの断面図を示している。
しており、第2半導体チップ上に更に第3半導体チップ
を3次元的に実装したBGAの断面図を示している。
【0022】この構造は図1における第2半導体チップ
14上に、周辺パッドを有し第2半導体チップ14より
小さいサイズの第3半導体チップ21をダイアタッチ材
12によりパッド15−3面を上にして固着し、このパ
ッド15−3と銅配線16−3とをボンディングワイヤ
17−3によって電気的に接続したものである。
14上に、周辺パッドを有し第2半導体チップ14より
小さいサイズの第3半導体チップ21をダイアタッチ材
12によりパッド15−3面を上にして固着し、このパ
ッド15−3と銅配線16−3とをボンディングワイヤ
17−3によって電気的に接続したものである。
【0023】勿論この場合もポリイミドテープ10の片
面に3つの半導体チップ分の銅配線を設けても良い。
面に3つの半導体チップ分の銅配線を設けても良い。
【0024】以上のような構成によれば、3次元的に実
装した、センターパッドの半導体チップと周辺パッドの
半導体チップとの2つの同じサイズの半導体チップ上
に、更にサイズの小さな半導体チップ21を実装するこ
とが出来る。そのためパッケージへの半導体チップの実
装時の実装空間を更に効率的に利用出来、半導体装置の
実装密度を向上できる。
装した、センターパッドの半導体チップと周辺パッドの
半導体チップとの2つの同じサイズの半導体チップ上
に、更にサイズの小さな半導体チップ21を実装するこ
とが出来る。そのためパッケージへの半導体チップの実
装時の実装空間を更に効率的に利用出来、半導体装置の
実装密度を向上できる。
【0025】図3は本発明の第2の実施形態に係る半導
体装置について説明するためのもので、第1の実施形態
の第1半導体チップを周辺パッドのものに置き換えたB
GAの断面図である。
体装置について説明するためのもので、第1の実施形態
の第1半導体チップを周辺パッドのものに置き換えたB
GAの断面図である。
【0026】構造は図1とほぼ同様であり、ポリイミド
テープ10には銅配線16−1、2、ソルダーレジスト
11、そして周辺パッドを有する第1半導体チップ13
のパッドの位置に相当する部分に開口が設けられてい
る。第1半導体チップ13はパッド15−1面を下にし
てダイアタッチ材12によりポリイミドテープ10に固
着されている。第1半導体チップ13の裏面上には、第
1半導体チップと同じサイズの周辺パッドの第2半導体
チップ14が、ダイアタッチ材12によりパッド15−
2面を上にして固着されている。また、第1、第2半導
体チップ13、14のパッド15−1、2はそれぞれ銅
配線16−1、2とワイヤボンディングされている。そ
して、図1同様に樹脂封止され、ポリイミドテープ10
の裏面には銅パッド19と外部とのコネクタとなるハン
ダボール20がアレイ状に設けられている。
テープ10には銅配線16−1、2、ソルダーレジスト
11、そして周辺パッドを有する第1半導体チップ13
のパッドの位置に相当する部分に開口が設けられてい
る。第1半導体チップ13はパッド15−1面を下にし
てダイアタッチ材12によりポリイミドテープ10に固
着されている。第1半導体チップ13の裏面上には、第
1半導体チップと同じサイズの周辺パッドの第2半導体
チップ14が、ダイアタッチ材12によりパッド15−
2面を上にして固着されている。また、第1、第2半導
体チップ13、14のパッド15−1、2はそれぞれ銅
配線16−1、2とワイヤボンディングされている。そ
して、図1同様に樹脂封止され、ポリイミドテープ10
の裏面には銅パッド19と外部とのコネクタとなるハン
ダボール20がアレイ状に設けられている。
【0027】この場合もポリイミドテープ10の片面に
のみ2つの半導体チップ分の銅配線を設けても良い。
のみ2つの半導体チップ分の銅配線を設けても良い。
【0028】以上のような構成によれば、2つの半導体
チップ13、14の裏面同士を張り合わせることで、周
辺パッドの同じサイズの2つの半導体装置を3次元的に
実装できるので、パッケージへの半導体チップの実装時
の実装空間を効率的に利用出来、半導体装置の実装密度
を向上できる。また、通常半導体チップ裏面には凹凸が
あるため、半導体チップ裏面同士を張り合わせることに
より、接合強度が増加する。更に30〜50μm程度の
厚さの半導体チップ等では、接着剤が固まるときにこの
半導体チップが曲がる(応力により)ことがあるが、同
一構造の半導体チップを張り合わせ、応力を半導体チッ
プの上下面で均等にしているので、曲がることが無くな
る効果もある。
チップ13、14の裏面同士を張り合わせることで、周
辺パッドの同じサイズの2つの半導体装置を3次元的に
実装できるので、パッケージへの半導体チップの実装時
の実装空間を効率的に利用出来、半導体装置の実装密度
を向上できる。また、通常半導体チップ裏面には凹凸が
あるため、半導体チップ裏面同士を張り合わせることに
より、接合強度が増加する。更に30〜50μm程度の
厚さの半導体チップ等では、接着剤が固まるときにこの
半導体チップが曲がる(応力により)ことがあるが、同
一構造の半導体チップを張り合わせ、応力を半導体チッ
プの上下面で均等にしているので、曲がることが無くな
る効果もある。
【0029】図4は第2の実施形態の変形例について示
しており、第2半導体チップ上に更に第3半導体チップ
を3次元的に実装したBGAの断面図を示している。
しており、第2半導体チップ上に更に第3半導体チップ
を3次元的に実装したBGAの断面図を示している。
【0030】この構造は図3における第2半導体チップ
14上に、第2半導体チップ14より小さいサイズの周
辺パッドの第3半導体チップ21をダイアタッチ材12
によりパッド15−3面を上にして固着し、このパッド
15−3と銅配線16−3とをボンディングワイヤ17
−3によって電気的に接続したものである。
14上に、第2半導体チップ14より小さいサイズの周
辺パッドの第3半導体チップ21をダイアタッチ材12
によりパッド15−3面を上にして固着し、このパッド
15−3と銅配線16−3とをボンディングワイヤ17
−3によって電気的に接続したものである。
【0031】勿論この場合もポリイミドテープ10の片
面に3つの半導体チップ分の銅配線を設けても良い。
面に3つの半導体チップ分の銅配線を設けても良い。
【0032】以上のような構成によれば、3次元的に実
装した、周辺パッドの2つの同じサイズの半導体チップ
上に、更にサイズの小さな半導体チップ21を実装する
ことが出来る。そのためパッケージへの半導体チップの
実装時の実装空間を更に効率的に利用出来、半導体装置
の実装密度を向上できる。
装した、周辺パッドの2つの同じサイズの半導体チップ
上に、更にサイズの小さな半導体チップ21を実装する
ことが出来る。そのためパッケージへの半導体チップの
実装時の実装空間を更に効率的に利用出来、半導体装置
の実装密度を向上できる。
【0033】なお、上記第1、第2実施形態ではBGA
を例に挙げて説明したが、この構造はPGAやリードフ
レームにも勿論適用でき、この発明の主旨を逸脱しない
範囲で適宜変形して実施することが出来る。
を例に挙げて説明したが、この構造はPGAやリードフ
レームにも勿論適用でき、この発明の主旨を逸脱しない
範囲で適宜変形して実施することが出来る。
【0034】
【発明の効果】以上説明したように、この発明によれ
ば、実装空間を効率的に利用出来、実装密度を向上でき
る半導体装置を提供できる。
ば、実装空間を効率的に利用出来、実装密度を向上でき
る半導体装置を提供できる。
【図1】この発明の第1の実施形態に係る半導体装置に
ついて説明するためのもので、2つの半導体チップを3
次元実装したパッケージの断面図。
ついて説明するためのもので、2つの半導体チップを3
次元実装したパッケージの断面図。
【図2】この発明の第1の実施形態の変形例に係る半導
体装置について説明するためのもので、3つの半導体チ
ップを3次元実装したパッケージの断面図。
体装置について説明するためのもので、3つの半導体チ
ップを3次元実装したパッケージの断面図。
【図3】この発明の第2の実施形態に係る半導体装置に
ついて説明するためのもので、2つの半導体チップを3
次元実装したパッケージの断面図。
ついて説明するためのもので、2つの半導体チップを3
次元実装したパッケージの断面図。
【図4】この発明の第2の実施形態の変形例に係る半導
体装置について説明するためのもので、3つの半導体チ
ップを3次元実装したパッケージの断面図。
体装置について説明するためのもので、3つの半導体チ
ップを3次元実装したパッケージの断面図。
【図5】従来の半導体装置について説明するためのもの
で、2つの半導体チップを3次元実装したパッケージの
断面図。
で、2つの半導体チップを3次元実装したパッケージの
断面図。
10…ポリイミドテープ 11…ソルダーレジスト 12…ダイアタッチ材 13…第1半導体チップ 14…第2半導体チップ 15…パッド 16…銅配線 17…ボンディングワイヤ 18…樹脂 19…銅パッド 20…ハンダボール 21…第3半導体チップ
Claims (4)
- 【請求項1】 導電性部材により配線が形成された基板
と、 前記基板上に表面が固着されることによりパッド面を下
にして配置された第1半導体チップと、 前記第1半導体チップの裏面上に裏面が固着されること
によりパッド面を上にして配置された第2半導体チップ
と、 前記基板の配線と前記第1、第2半導体チップのパッド
とをそれぞれ電気的に接続するボンディングワイヤとを
具備することを特徴とする半導体装置。 - 【請求項2】 前記第2半導体チップ上に裏面を固着さ
れることによりパッド面を上にして配置された第3半導
体チップと、 前記基板の配線と前記第3半導体チップのパッドとを電
気的に接続するボンディングワイヤとを更に有し、前記
第3半導体チップは前記第2半導体チップよりもサイズ
が小さいことを特徴とする請求項1記載の半導体装置。 - 【請求項3】 前記第1半導体チップは、センターパッ
ドであることを特徴とする請求項1または2記載の半導
体装置。 - 【請求項4】 前記第1、第2の半導体チップは同じサ
イズであることを特徴とする請求項1乃至3いずれか1
項記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26070799A JP2001085604A (ja) | 1999-09-14 | 1999-09-14 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26070799A JP2001085604A (ja) | 1999-09-14 | 1999-09-14 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001085604A true JP2001085604A (ja) | 2001-03-30 |
Family
ID=17351660
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26070799A Pending JP2001085604A (ja) | 1999-09-14 | 1999-09-14 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001085604A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002231881A (ja) * | 2001-02-02 | 2002-08-16 | Oki Electric Ind Co Ltd | 半導体チップパッケージ |
JP2003100894A (ja) * | 2001-07-10 | 2003-04-04 | Samsung Electronics Co Ltd | 集積回路チップ及びマルチチップパッケージ |
JP2004319824A (ja) * | 2003-04-17 | 2004-11-11 | Dainippon Printing Co Ltd | 樹脂封止型半導体装置とその製造方法 |
KR100480909B1 (ko) * | 2001-12-29 | 2005-04-07 | 주식회사 하이닉스반도체 | 적층 칩 패키지의 제조 방법 |
-
1999
- 1999-09-14 JP JP26070799A patent/JP2001085604A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002231881A (ja) * | 2001-02-02 | 2002-08-16 | Oki Electric Ind Co Ltd | 半導体チップパッケージ |
JP4571320B2 (ja) * | 2001-02-02 | 2010-10-27 | Okiセミコンダクタ株式会社 | 半導体チップパッケージ |
JP2003100894A (ja) * | 2001-07-10 | 2003-04-04 | Samsung Electronics Co Ltd | 集積回路チップ及びマルチチップパッケージ |
KR100480909B1 (ko) * | 2001-12-29 | 2005-04-07 | 주식회사 하이닉스반도체 | 적층 칩 패키지의 제조 방법 |
JP2004319824A (ja) * | 2003-04-17 | 2004-11-11 | Dainippon Printing Co Ltd | 樹脂封止型半導体装置とその製造方法 |
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