JP2001085604A - 半導体装置 - Google Patents

半導体装置

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JP2001085604A JP26070799A JP26070799A JP2001085604A JP 2001085604 A JP2001085604 A JP 2001085604A JP 26070799 A JP26070799 A JP 26070799A JP 26070799 A JP26070799 A JP 26070799A JP 2001085604 A JP2001085604 A JP 2001085604A
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semiconductor chip
pad
semiconductor
semiconductor device
polyimide tape
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一安 田中
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Toshiba Corp
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Abstract

(57)【要約】 【課題】 実装空間を効率的に利用出来、実装密度を向
上できる半導体装置を提供することを目的としている。 【解決手段】 中央に開口部を有し、銅配線１６−１、
１６−２が設けられたポリイミドテープ１０上に、セン
ターパッドの第１半導体チップ１３がダイアタッチ材１
２によりパッド１５−１面を下にして固着されている。
この時、ポリイミドテープ１０の開口部に第１半導体チ
ップ１３のパッドが位置するように固着される。そし
て、第１半導体チップ１３の裏面上には周辺パッドの第
１半導体チップと同じサイズの第２半導体チップ１４が
ダイアタッチ材１２によりパッド１５−２面を上にして
固着されていることを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置に関
するもので、特に、複数の半導体チップを積み重ねて３
次元的に同一のパッケージに実装する技術に係る。
【０００２】
【従来の技術】近年、半導体デバイスのゲート数の増大
に伴う入出力数の増加により、パッケージの多ピン、狭
ピッチ化が進められている。しかし、周辺部から多くの
ピンを取り出すＱＦＰ（Quad Flat Package）、ＴＣＰ
（Tape Carrier Package）タイプのパッケージでは狭ピ
ッチ化に限界があり、多ピン化が進むにつれてパッケー
ジサイズが大きくなる。そこで、パッケージサイズを大
きくせずに多くのピンを取り出すために、表面実装タイ
プのＰＧＡ（Pin Grid Array）やＬＧＡ（Land Grid Ar
ray）が開発され、更に高密度に実装するための３次元
実装技術が盛んに研究されている。
【０００３】従来の３次元実装技術について、ＢＧＡ
（Ball Grid Array）を例に挙げて説明する。ＢＧＡは
プリント基板を用いたＬＧＡタイプのチップキャリアで
ある。図５は、２つの半導体チップを重ねて３次元的に
実装したＢＧＡの断面図を示している。
【０００４】図示するように、ポリイミドテープ１０
（基板）上に銅配線１６、ハンダのショートを回避する
ためのソルダーレジスト１１が形成される。このソルダ
ーレジスト１１上に第１、第２半導体チップ１３、１４
がダイアタッチ材１２、１２によりパッド１５、１５を
有する面を上にして重ねて実装されている。そして、半
導体チップ１３、１４のそれぞれのパッド１５とポリイ
ミドテープ１０上の銅配線１６とがボンディングワイヤ
１７によって電気的に接続されている。半導体チップ１
３、１４を実装し、ワイヤボンディングされたポリイミ
ドテープ１０は樹脂１８によりモールドされている。ま
た、ポリイミドテープ１０の裏面には銅パッド１９を介
してハンダボール２０がアレイ状に設けられている。
【０００５】このような従来の半導体チップの３次元実
装技術では、２つの大きな制限があった。まず、実装さ
れる半導体チップは、チップ面の周辺にパッドを有する
もの（周辺パッド）でなければならない、という点と、
次に第２半導体チップ１４のサイズは第１半導体チップ
１３のサイズより小さくなければならない、という２点
である。このためチップ面の中心線に沿ってパッドが配
置された、いわゆるセンターパッドの半導体チップや、
同じサイズの半導体チップを３次元的に実装出来なかっ
た。
【０００６】
【発明が解決しようとする課題】上述したように、従来
の半導体装置において、複数の半導体チップを３次元的
に実装する際、上の半導体チップは下の半導体チップよ
り小さくなければならなかった。また、センターパッド
を有する半導体チップは３次元的に実装出来ないという
問題があった。このため、半導体チップの実装空間を効
率的に利用できず、半導体装置の実装密度の向上を妨げ
る恐れがあった。
【０００７】この発明は、上記事情に鑑みてなされたも
ので、その目的は、実装空間を効率的に利用出来、実装
密度を向上できる半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】この発明の請求項１に記
載した半導体装置は、導電性部材により配線が形成され
た基板と、前記基板上に表面が固着されることによりパ
ッド面を下にして配置された第１半導体チップと、前記
第１半導体チップの裏面上に裏面が固着されることによ
りパッド面を上にして配置された第２半導体チップと、
前記基板の配線と前記第１、第２半導体チップのパッド
とをそれぞれ電気的に接続するボンディングワイヤとを
具備することを特徴としている。
【０００９】請求項２に記載したように、請求項１記載
の半導体装置において、前記第２半導体チップ上に裏面
を固着されることによりパッド面を上にして配置された
第３半導体チップと、前記基板の配線と前記第３半導体
チップのパッドとを電気的に接続するボンディングワイ
ヤとを更に有し、前記第３半導体チップは前記第２半導
体チップよりもサイズが小さいことを特徴としている。
【００１０】請求項３に記載したように、請求項１また
は２記載の半導体装置において、前記第１半導体チップ
は、センターパッドであることを特徴としている。
【００１１】請求項４に記載したように、請求項１乃至
３いずれか１項記載の半導体装置において、前記第１、
第２の半導体チップは同じサイズであることを特徴とし
ている。
【００１２】請求項１のような構成によれば、第１半導
体チップと第２半導体チップの裏面同士を固着させるの
で、同じサイズの半導体チップの３次元実装が可能とな
る。また、第１半導体チップのパッドの位置には制限を
受けない。そのため実装空間を効率的に利用出来、実装
密度を向上できる。
【００１３】請求項２のように、第２半導体チップ上に
第３の半導体チップを３次元実装することで、実装空間
をより効率的に利用出来、実装密度を向上できる。
【００１４】請求項３に示すように、従来技術では困難
であったセンターパッドの半導体チップを３次元的に実
装できる。
【００１５】更に請求項４のように、従来技術では困難
であったサイズが同じ半導体チップを３次元的に実装で
きる。
【００１６】
【発明の実施の形態】以下、この発明の実施形態を図面
を参照して説明する。この説明に際し、全図にわたり、
共通する部分には共通する参照符号を付す。
【００１７】この発明の第１の実施形態に係る半導体装
置について図１を用いて説明する。図１は２つの半導体
チップを３次元的に実装したＢＧＡの断面図を示してい
る。
【００１８】図示するように、中央に開口を有するポリ
イミドテープ１０には銅配線１６−１、１６−２と、そ
の周辺にはハンダのショート防止のためにソルダーレジ
スト１１が設けられている。そして、センターパッドを
有する第１半導体チップ１３がダイアタッチ材１２によ
りパッド１５−１面（表面：素子形成面）を下にしてこ
のポリイミドテープ１０上に固着されている。この時ポ
リイミドテープ１０の開口部に第１半導体チップ１３の
パッド１５−１が位置するように固着される。第１半導
体チップ１３の裏面上には、周辺パッドを有し第１半導
体チップと同じサイズの第２半導体チップ１４が、ダイ
アタッチ材１２によりパッド１５−２面を上にして固着
されている。即ち第１、第２半導体チップ１３、１４の
裏面同士が張り合わされた構造となっている。第１半導
体チップのパッド１５−１はポリイミドテープ１０の開
口を通って銅配線１６−１に、また、第２半導体チップ
１４のパッド１５−２は銅配線１６−２に、それぞれボ
ンディングワイヤ１７−１、２によって電気的に接続さ
れている。そして、ポリイミドテープ１０の開口部の第
１半導体チップ１３のワイヤボンディング部と、第１、
第２半導体チップを含むポリイミドテープ１０の上面と
が樹脂１８により封止されている。ポリイミドテープ１
０の裏面には銅パッド１９を介して、外部とのコネクタ
となるハンダボール２０がアレイ状に設けられている。
【００１９】なお、図中では銅配線１６はポリイミドテ
ープ１０の両面に銅配線１６−１、２を設けているが、
勿論片面に２つの半導体チップ分の銅配線を設けても良
い。
【００２０】以上のような構成によれば、２つの半導体
チップ１３、１４の裏面同士を張り合わせることで、セ
ンターパッドの半導体チップと周辺パッドの２つの同じ
サイズの半導体チップを３次元的に実装できるので、パ
ッケージへの半導体チップの実装時の実装空間を効率的
に利用出来、半導体装置の実装密度を向上できる。ま
た、通常半導体チップ裏面には凹凸があるため、半導体
チップ裏面同士を張り合わせることにより、接合強度が
増加する。更に３０〜５０μｍ程度の厚さの半導体チッ
プ等では、接着剤が固まるときにこの半導体チップが曲
がる（応力により）ことがあるが、同一構造の半導体チ
ップを張り合わせ、応力を半導体チップの上下面で均等
にしているので、曲がることが無くなる効果もある。
【００２１】図２は第１の実施形態の変形例について示
しており、第２半導体チップ上に更に第３半導体チップ
を３次元的に実装したＢＧＡの断面図を示している。
【００２２】この構造は図１における第２半導体チップ
１４上に、周辺パッドを有し第２半導体チップ１４より
小さいサイズの第３半導体チップ２１をダイアタッチ材
１２によりパッド１５−３面を上にして固着し、このパ
ッド１５−３と銅配線１６−３とをボンディングワイヤ
１７−３によって電気的に接続したものである。
【００２３】勿論この場合もポリイミドテープ１０の片
面に３つの半導体チップ分の銅配線を設けても良い。
【００２４】以上のような構成によれば、３次元的に実
装した、センターパッドの半導体チップと周辺パッドの
半導体チップとの２つの同じサイズの半導体チップ上
に、更にサイズの小さな半導体チップ２１を実装するこ
とが出来る。そのためパッケージへの半導体チップの実
装時の実装空間を更に効率的に利用出来、半導体装置の
実装密度を向上できる。
【００２５】図３は本発明の第２の実施形態に係る半導
体装置について説明するためのもので、第１の実施形態
の第１半導体チップを周辺パッドのものに置き換えたＢ
ＧＡの断面図である。
【００２６】構造は図１とほぼ同様であり、ポリイミド
テープ１０には銅配線１６−１、２、ソルダーレジスト
１１、そして周辺パッドを有する第１半導体チップ１３
のパッドの位置に相当する部分に開口が設けられてい
る。第１半導体チップ１３はパッド１５−１面を下にし
てダイアタッチ材１２によりポリイミドテープ１０に固
着されている。第１半導体チップ１３の裏面上には、第
１半導体チップと同じサイズの周辺パッドの第２半導体
チップ１４が、ダイアタッチ材１２によりパッド１５−
２面を上にして固着されている。また、第１、第２半導
体チップ１３、１４のパッド１５−１、２はそれぞれ銅
配線１６−１、２とワイヤボンディングされている。そ
して、図１同様に樹脂封止され、ポリイミドテープ１０
の裏面には銅パッド１９と外部とのコネクタとなるハン
ダボール２０がアレイ状に設けられている。
【００２７】この場合もポリイミドテープ１０の片面に
のみ２つの半導体チップ分の銅配線を設けても良い。
【００２８】以上のような構成によれば、２つの半導体
チップ１３、１４の裏面同士を張り合わせることで、周
辺パッドの同じサイズの２つの半導体装置を３次元的に
実装できるので、パッケージへの半導体チップの実装時
の実装空間を効率的に利用出来、半導体装置の実装密度
を向上できる。また、通常半導体チップ裏面には凹凸が
あるため、半導体チップ裏面同士を張り合わせることに
より、接合強度が増加する。更に３０〜５０μｍ程度の
厚さの半導体チップ等では、接着剤が固まるときにこの
半導体チップが曲がる（応力により）ことがあるが、同
一構造の半導体チップを張り合わせ、応力を半導体チッ
プの上下面で均等にしているので、曲がることが無くな
る効果もある。
【００２９】図４は第２の実施形態の変形例について示
しており、第２半導体チップ上に更に第３半導体チップ
を３次元的に実装したＢＧＡの断面図を示している。
【００３０】この構造は図３における第２半導体チップ
１４上に、第２半導体チップ１４より小さいサイズの周
辺パッドの第３半導体チップ２１をダイアタッチ材１２
によりパッド１５−３面を上にして固着し、このパッド
１５−３と銅配線１６−３とをボンディングワイヤ１７
−３によって電気的に接続したものである。
【００３１】勿論この場合もポリイミドテープ１０の片
面に３つの半導体チップ分の銅配線を設けても良い。
【００３２】以上のような構成によれば、３次元的に実
装した、周辺パッドの２つの同じサイズの半導体チップ
上に、更にサイズの小さな半導体チップ２１を実装する
ことが出来る。そのためパッケージへの半導体チップの
実装時の実装空間を更に効率的に利用出来、半導体装置
の実装密度を向上できる。
【００３３】なお、上記第１、第２実施形態ではＢＧＡ
を例に挙げて説明したが、この構造はＰＧＡやリードフ
レームにも勿論適用でき、この発明の主旨を逸脱しない
範囲で適宜変形して実施することが出来る。
【００３４】
【発明の効果】以上説明したように、この発明によれ
ば、実装空間を効率的に利用出来、実装密度を向上でき
る半導体装置を提供できる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態に係る半導体装置に
ついて説明するためのもので、２つの半導体チップを３
次元実装したパッケージの断面図。
【図２】この発明の第１の実施形態の変形例に係る半導
体装置について説明するためのもので、３つの半導体チ
ップを３次元実装したパッケージの断面図。
【図３】この発明の第２の実施形態に係る半導体装置に
ついて説明するためのもので、２つの半導体チップを３
次元実装したパッケージの断面図。
【図４】この発明の第２の実施形態の変形例に係る半導
体装置について説明するためのもので、３つの半導体チ
ップを３次元実装したパッケージの断面図。
【図５】従来の半導体装置について説明するためのもの
で、２つの半導体チップを３次元実装したパッケージの
断面図。
【符号の説明】
１０…ポリイミドテープ １１…ソルダーレジスト １２…ダイアタッチ材 １３…第１半導体チップ １４…第２半導体チップ １５…パッド １６…銅配線 １７…ボンディングワイヤ １８…樹脂 １９…銅パッド ２０…ハンダボール ２１…第３半導体チップ

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 導電性部材により配線が形成された基板
    と、 前記基板上に表面が固着されることによりパッド面を下
    にして配置された第１半導体チップと、 前記第１半導体チップの裏面上に裏面が固着されること
    によりパッド面を上にして配置された第２半導体チップ
    と、 前記基板の配線と前記第１、第２半導体チップのパッド
    とをそれぞれ電気的に接続するボンディングワイヤとを
    具備することを特徴とする半導体装置。
  2. 【請求項２】 前記第２半導体チップ上に裏面を固着さ
    れることによりパッド面を上にして配置された第３半導
    体チップと、 前記基板の配線と前記第３半導体チップのパッドとを電
    気的に接続するボンディングワイヤとを更に有し、前記
    第３半導体チップは前記第２半導体チップよりもサイズ
    が小さいことを特徴とする請求項１記載の半導体装置。
  3. 【請求項３】 前記第１半導体チップは、センターパッ
    ドであることを特徴とする請求項１または２記載の半導
    体装置。
  4. 【請求項４】 前記第１、第２の半導体チップは同じサ
    イズであることを特徴とする請求項１乃至３いずれか１
    項記載の半導体装置。
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Cited By (4)

* Cited by examiner, † Cited by third party
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