JP2002231881A - 半導体チップパッケージ - Google Patents

半導体チップパッケージ

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▲隆▼弘 岡
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Abstract

(57)【要約】 【課題】 ２つの半導体チップをチップサイズに制限さ
れることなく自由に組み合わせて搭載可能となり、さら
に、ワイヤ長さが短くなるように設計できるため安定し
たワイヤボンディング歩留まりを得ることができ、電気
特性も優れた半導体チップパッケージを提供すること。 【解決手段】 表面に配線用電極を設けてなる第１の半
導体チップ（上チップ１２）と、表面に配線用電極を設
けてなる第２の半導体チップ（下チップ１０）と、の２
つの半導体チップを積層搭載してなる半導体チップパッ
ケージにおいて、第１の半導体チップ（上チップ１２）
と第２の半導体チップ（下チップ１０）とが互いの裏面
同士を対向させて積層搭載してなることを特徴とする半
導体チップパッケージ。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、２つの半導体チッ
プを積層搭載してなる半導体チップパッケージに関する
ものである。
【従来の技術】従来から、２つの半導体チップを積層搭
載してなる半導体チップパッケージは、種々提案されて
いる。その一つとして、２つの半導体チップを積層搭載
したＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）型半導
体チップパッケージの断面構造図を図１０に示す。図１
０に示した半導体チップパッケージの場合、図１１に示
すように上チップ５２は配線用電極５８がチップの中央
に配列されている。このような配列を使用する例として
はメモリＬＳＩがある。一方、図１２に示すように下チ
ップ５０は配線用電極５６がチップの各辺に配列されて
いる。このような配列を使用する例としてはマイコン等
のロジックＬＳＩがある。
【０００２】所望のサイズに切削され個片化された上チ
ップ５２及び下チップ５０は、テープまたはガフエポ等
の材料からなるインターポーザ５４上のチップ搭載位置
に下チップ５０がエポキシ樹脂等の接着剤６６によって
固着され、その下チップ５０上に上チップ５２が同様に
接着剤１８によって固着される。図１３に上下チップの
搭載状態を概略平面図に示す。
【０００３】その後、上チップ５２及び下チップ５０そ
れぞれの配線用電極５８、５６が金線等の配線材６０、
６０によってインターポーザ５４上のインナーリード６
４にワイヤボンディングされる。そして、トランスファ
モールド法等によってエポキシ樹脂等により樹脂封止材
６８よって樹脂封止される。最後にインターポーザの裏
面のアウターリード部分に半田ボール７０が搭載されパ
ッケージが完成していた。
【発明が解決しようとする課題】しかしながら、このよ
うな２つの半導体チップを積層搭載してなる半導体チッ
プパッケージには次に示す問題があった。図１０、及
び図１３からわかるように、上チップは下チップの配線
用電極が完全に露出し、配線材によってワイヤボンディ
ングできる充分なサイズを確保できるように小さくなく
ては本構造は採用できなかった。配線用電極は上のチ
ップはチップの中央、またはチップの各辺に配列されて
いるいずれの場合も採用可能であるが、上チップより大
きいサイズでなくてはならない下のチップはチップの各
辺に配列されている場合に限り、チップの中央に配列さ
れている場合は採用できない。つまり、チップの中央に
配列されているチップは組み合わせるチップより充分小
さくなくてはならなかった。上チップの配線用電極が
中央に配列されている場合はワイヤ長さが長くなるた
め、ワイヤショート等の歩留まり低下の危険性がある。
【０００４】従って、本発明は、前記従来における諸問
題を解決し、以下の目的を達成することを課題とする。
即ち、本発明の第一の目的は、２つの半導体チップを、
チップサイズに制限されることなく自由に組み合わせて
搭載可能となる半導体チップパッケージを提供すること
である。本発明の第二の目的は、ワイヤ長さが短くなる
ように設計できるため安定したワイヤボンディング歩留
まりにより得られ、電気特性にも優れた半導体チップパ
ッケージを提供することである。
【０００５】
【課題を解決するための手段】上記課題は、以下の手段
により解決される。即ち、本発明の半導体チップパッケ
ージは、表面に配線用電極を設けてなる第１の半導体チ
ップと、表面に配線用電極を設けてなる第２の半導体チ
ップと、の２つの半導体チップを順次積層搭載してな
り、第１の半導体チップと第２の半導体チップとが互い
の裏面同士を対向させて積層搭載してなることを特徴と
する。
【０００６】本発明の半導体チップパッケージでは、第
１の半導体チップと第２の半導体チップとが互いの裏面
同士を対向させて積層搭載してなるので、第１の半導体
チップ及び第２の半導体チップの配線用電極を設けてな
る表面は、それぞれ別の面に存在することになる。この
ため、チップサイズ、配線用電極の位置などが違う或い
は同じ２つの半導体チップを自由に組み合わせて搭載可
能となる。即ち、上下のチップの種類に制限はなくな
る。また、上下のチップともに配線用電極をチップエッ
ジ周辺に設計可能であり、また、配線用電極が中央に配
列されている場合でもワイヤ長さが短くなるように設計
できるので、安定したワイヤボンディング歩留まりをり
得ることができ、併せて、高速信号伝送等、電気特性上
も有利になる。
【０００７】本発明の半導体チップパッケージにおい
て、第１の半導体チップと第２の半導体チップとが互い
の裏面同士を対向させて積層搭載してなる構成として
は、具体的には下記＜１＞〜＜３＞で示す構成が好適で
ある。
【０００８】＜１＞第２の半導体チップの配線用電極の
位置に対応した貫通孔が設けられたインターポーザ表面
に、第２の半導体チップ表面の一部が固着され、該第２
の半導体チップ裏面に第１の半導体チップ裏面が固着さ
れ、第２の半導体チップの配線用電極がインターポーザ
裏面側に貫通孔から露出してなることを特徴とする半導
体チップパッケージ。
【０００９】＜２＞第１の半導体チップ及び第２の半導
体チップのチップサイズより大きい貫通孔が設けられた
インターポーザ表面に、貫通孔を覆う接着シートが設け
られ、第２の半導体チップ裏面が、インターポーザ裏面
側に貫通孔から露出する接着シート裏面に固着され、第
１の半導体チップ裏面が、接着シート表面に、第２の半
導体チップの固着位置に対向して固着されてなることを
特徴とする半導体チップパッケージ。
【００１０】＜３＞第１の半導体チップのチップサイズ
より小さく、且つ第２の半導体チップのチップサイズよ
り大きい貫通孔が設けられたインターポーザ表面に、第
１の半導体チップが貫通孔を覆うように、第１の半導体
チップ裏面の一部が固着され、第２の半導体チップ裏面
が、インターポーザ裏面側の貫通孔から露出する第１の
半導体チップ裏面に固着されてなることを特徴とする半
導体チップパッケージ。
【００１１】本発明の半導体チップパッケージにおいて
は、インターポーザの裏面側が陥没してなり、該陥没部
位に貫通孔が設けられてなることが好適である。インタ
ーポーザの裏面側が陥没してなり、該陥没部位に貫通孔
が設けられてなることで、インターポーザ裏面の貫通孔
及びその周辺を封止樹脂材等により封止した場合、陥没
部位により封止樹脂材が埋め込まれることとなり、その
露出する封止部分の突出する部分を抑えることができ
る。このため、例えばインターポーザ裏面のアウターリ
ード部に設けられる半田ボールより、封止部分を低く抑
えることができる。また、半田ボールを設ける場合、そ
の搭載ピッチをファインして、半田ボール径を小さくす
ることもできる。なお、封止部分が低いとはインターポ
ーザ裏面に対して突出する部分が低いことを示す。
【００１２】なお、本発明において、半導体チップ（第
１の半導体チップ、第２の半導体チップ）のチップサイ
ズに対するインターポーザの貫通孔の大きさは、半導体
チップの対向面に対するインターポーザの貫通孔口の大
きさを示す。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。なお、実質的に同様の機能を有す
るものには、全図面通して同じ符号を付して説明する。
【００１４】（第１の実施の形態）図１〜図５を参照し
て第１の実施の形態を説明する。第１の実施の形態で
は、図１に示す半導体チップパッケージの構成を、その
製造工程に従って説明する。図１に示す半導体チップパ
ッケージでは、テープまたはガラスエポキシ等の材料か
らなるインターポーザ１４中央には下チップ１０（第２
の半導体チップ）表面中央に配列されている配線用電極
２４に対応した貫通孔１６が設けられている。所望のサ
イズに切削、個片化され、表面中央に配線用電極２４を
設けた半導体チップが、下チップ１０（第２の半導体チ
ップ）として、その表面の所望の部分をエポキシ樹脂等
の接着剤１８によって、インターポーザ１４表面のチッ
プ搭載位置に固着される。この下チップ１０は、その配
線用電極２４がインターポーザ１４裏面側に貫通孔から
露出するように固着される。
【００１５】その後、下チップ１０の配線用電極２４
が、金線等の配線材２０によってインターポーザ１４裏
面に存在するインナーリード３２にワイヤボンディング
される。そして、インターポーザ１４裏面側の各部材周
辺が、ポッティング法、等によってエポキシ樹脂等の樹
脂封止材２８により樹脂封止される。ここで、インター
ポーザ１４裏面に封止樹脂が露出して突出する場合もあ
るが、半田ボールより充分低く抑えることが可能であり
問題にならない。
【００１６】次に、所望のサイズに切削、個片化され、
表面のチップエッジ周辺に配線用電極２６を設けた半導
体チップが、上チップ１２（第１の半導体チップ）とし
て、その裏面を下チップ１０裏面にエポキシ樹脂等の接
着剤１８によって固着される。その後、上チップ１２の
配線用電極２６が、金線等の配線材２２によってインタ
ーポーザ１４上に存在するインナーリード３４にワイヤ
ボンディングされる。そして、インターポーザ１４表面
の各部材周辺が、トランスファモールド法等によってエ
ポキシ樹脂等により樹脂封止材３０により樹脂封止され
る。最後に、インターポーザ１４裏面のアウターリード
部分に半田ボール３６が搭載され半導体チップパッケー
ジが完成する。
【００１７】第１の実施の形態では、図２に示すよう
に、インターポーザ１４の中央には下チップ１０の中央
に配列されている配線用電極２４に対応した貫通孔１６
が設けられている。ここで、図３に示すように、下チッ
プ１０の中央に配列されている配線用電極２４はチップ
エッジまでの距離Ａが例えば１００μｍ程度と非常に短
いことが多い。この場合、インターポーザ１４の貫通孔
１６周縁と下チップ１０の配線用電極２４との距離をあ
る程度確保するため、図４に示すように、下チップ１０
を、インターポーザ１４表面のチップ搭載位置に下チッ
プ１０表面の所望の部分を、接着剤１８（図中は塗布範
囲を示す）によって、下チップ１０が貫通孔１６を完全
に覆うことなく、隙間Ｂを設けて固着することとなる。
このまま、インターポーザ１４裏面の各部材周辺を、樹
脂封止材２８により樹脂封止すると隙間Ｂから樹脂がも
れ出てしまうことがある。
【００１８】このため、図５に示すように、両面が熱可
塑性樹脂のように加熱することで粘性を持ち固着（接
着）できるような性質も持ち、且つ下チップ１０のチッ
プサイズより一回り大きく下チップ１０と貫通孔１６と
の隙間を覆う大きさの（好ましくは片側１００μｍ程度
ずつ大きいもの）シート状の接着剤１８に、下チップ１
０表面の一部を仮接着させ、そして、この下チップ１０
表面にあらかじめ仮接着されているシート状の接着剤１
８により、下チップ１０表面をインターポーザ１４表面
のチップ搭載位置に固着させることが好ましい。但し、
このシート状の接着剤１８には、下チップ１０表面の配
線用電極２４に対応し、且つ下チップ１０のチップサイ
ズよりも小さな孔が設けられている。これにより、下チ
ップ１０及びシート状の接着剤１８によって、インター
ポーザ１４の貫通孔１６を完全に覆うことができ、封止
する際の樹脂モレを防止でき、安定して得ることができ
る。また、シート状の接着剤１８は、下チップ１０表面
にあたる部分とすれば充分な強度が確保できる。
【００１９】第１の実施の形態では、下チップ１０がそ
の表面の所望の部分を接着剤１８によってインターポー
ザ１４表面のチップ搭載位置に固着され、上チップ１２
がその裏面を下チップ１０裏面に接着剤１８によって固
着されてなる。即ち、上チップ１２及び下チップ１０の
それぞれの配線用電極２６、２４を設けてなる表面は、
それぞれ別の面に存在することになる。このため、下チ
ップ１０と同じ大きさ、又はそれ以上のチップサイズの
上チップ１２を搭載可能である。
【００２０】第１の実施の形態では、インターポーザ１
４に貫通孔１６を設け、貫通孔１６を通して下チップ１
０とインターポーザ１４裏面のインナーリード３２とワ
イヤボンディングされる。また、上チップ１２の配線用
電極２６がチップエッジ周辺に設計した上チップ１２を
用いることができる。このため、配線材（ワイヤ）の長
さが短い構成である。このため、安定したワイヤボンデ
ィング歩留まりを得ることができ、併せて、高速信号伝
送等、電気特性上も有利になる。
【００２１】（第２の実施の形態）図６を参照して第２
の実施の形態を説明する。第２の実施の形態では、図６
に示す半導体チップパッケージの構成を、その製造工程
に従って説明する。図６に示す半導体チップパッケージ
では、テープまたはガラスエポキシ等の材料からなるイ
ンターポーザ１４の中央には上チップ１２（第１の半導
体チップ）及び下チップ１０（第２の半導体チップ）の
チップサイズより一回り大きな（好ましくは片側０．２
ｍｍ程度）貫通孔１６が設けられている。インターポー
ザ１４表面には、両面が熱可塑性樹脂のように加熱する
ことで粘性を持ち接着できるような性質も持ちシート状
の接着剤１８が仮接着されている。このときシート状の
接着剤１８は貫通孔１６より片側１００μｍ程度ずつ大
きく設計すると貫通孔１６を完全に覆うので、封止する
際の樹脂モレを防止できる。
【００２２】そして、所望のサイズに切削、個片化さ
れ、表面のチップエッジ周辺に配線用電極２４を設けた
半導体チップが、下チップ１０として、その表面をイン
ターポーザ１４裏面側に貫通孔１６から露出するシート
状の接着剤１８裏面に固着させる。その後、下チップ１
０の配線用電極２４が、金線等の配線材２０によってイ
ンターポーザ１４裏面に存在するインナーリード３２に
ワイヤボンディングされる。そして、インターポーザ１
４裏面の各部材周辺が、トランスファモールド法等によ
ってエポキシ樹脂等により樹脂封止材２８により樹脂封
止される。
【００２３】次に、所望のサイズに切削、個片化され、
表面中央に配線用電極２６を設けた半導体チップが、上
チップ１２として、その裏面をシート状の接着剤１８表
面に下チップ１０の固着位置に対向して固着される。そ
の後、上チップ１２の配線用電極２６が、金線等の配線
材２２によってインターポーザ１４表面に存在するイン
ナーリード３４にワイヤボンディングされる。そして、
インターポーザ１４表面の各部材周辺が、トランスファ
モールド法等によってエポキシ樹脂等により樹脂封止材
３０により樹脂封止される。最後に、インターポーザ１
４裏面のアウターリード部分に半田ボール３６が搭載さ
れ半導体チップパッケージが完成する。
【００２４】第２の実施の形態では、下チップ１０がそ
の表面をインターポーザ１４裏面側に貫通孔１６から露
出するシート状の接着剤１８裏面に固着され、上チップ
１２がその裏面をシート状の接着剤１８表面に下チップ
１０の固着位置に対向して固着されてなる。即ち、上チ
ップ１２及び下チップ１０のそれぞれの配線用電極２
６、２４を設けてなる表面は、それぞれ別の面に存在す
ることになる。このため、下チップ１０と同じ大きさ、
又はそれ以上のチップサイズの上チップ１２を搭載可能
である。
【００２５】第２の実施の形態では、インターポーザ１
４に設けた貫通孔１６内部に下チップ１０を設けて、下
チップ１０とインターポーザ１４裏面のインナーリード
３２とワイヤボンディングされる。また、下チップ１０
をインターポーザ１４に設けた貫通孔１６内部に設ける
ので、インターポーザ１４に対して上チップ１２の配置
高さを低く抑えることができる。このため、配線材（ワ
イヤ）の長さが短い構成である。このため、安定したワ
イヤボンディング歩留まりを得ることができ、、併せ
て、高速信号伝送等、電気特性上も有利になる。
【００２６】（第３の実施の形態）図７を参照して第３
の実施の形態を説明する。第３の実施の形態では、図７
に示す半導体チップパッケージの構成を、その製造工程
に従って説明する。図７に示す半導体チップパッケージ
では、インターポーザ１４として、アルミ等の金属製基
板を用い、その裏面側を絞り加工等により陥没させて、
該陥没部位３８に貫通孔１６を設けた構成である。この
構成以外は、上述した実施の形態２と同様であり、その
説明を省略する。
【００２７】第３の実施の形態では、裏面側が陥没して
なり、該陥没部位３８に貫通孔１６が設けられたインタ
ーポーザ１４を備える。通常、上述の第３の実施の形態
で示したような構成の場合、下チップ１０のチップサイ
ズにもよるが、インターポーザ１４裏面に封止樹脂によ
る封止部分が露出し突出するため、半田ボール３６よ
り、封止部分４０を十分低く抑えることが困難な場合が
ある。具体的にはピン数が増加していくと半田ボール３
６の搭載ピッチがファインになり、それに対応するには
必然的に半田ボール３６径を小さくしなくてはならず、
高さも低くなる。一方で、下チップ１０のチップ厚が十
分薄いレベル（例えば１００μｍレベル）まで薄くすれ
ば半田ボール３６より充分低く抑えることが可能であり
問題にならない場合も多い。しかし、半田ボール３６高
さが低く（大体３００μｍ以下程度）なった場合は、上
述の第３の実施例を採用できなくなることがある。この
ため、インターポーザ１４を上記構成とすることで、貫
通孔及びその周辺（インターポーザ１４表面の各部材周
辺）を封止樹脂材等により封止しても、インターポーザ
１４の陥没部位３８により封止樹脂材が埋め込まれるこ
ととなり、その露出する封止部分の突出を、半田ボール
３６よりも十分低く抑えることができる。また、半田ボ
ール３６の搭載ピッチをファイン化して、半田ボール径
を小さくすることもできる。
【００２８】（第４の実施の形態）図８を参照して第４
の実施の形態を説明する。第４の実施の形態では、図８
に示す半導体チップパッケージの構成を、その製造工程
に従って説明する。図８に示す半導体チップパッケージ
では、テープまたはガラスエポキシ等の材料からなるイ
ンターポーザ１４の中央にはインターポーザ１４表面に
搭載する上チップ１２（第１の半導体チップ）のチップ
サイズより一回り小さく、且つ下チップ１０（第２の半
導体チップ）のチップサイズより大きい貫通孔が設けら
れている。そして、所望のサイズに切削、個片化され、
表面中央に配線用電極２６を設けた半導体チップが、上
チップ１２として、その裏面に両面が熱可塑性樹脂のよ
うに加熱することで粘性を持ち接着できるような性質も
持つシート状の接着剤１８を仮接着させる。この上チッ
プ１２裏面にあらかじめ仮接着されているシート状の接
着剤１８により、インターポーザ１４の貫通孔１６周辺
のオーバーハングしている部位に、上チップ１２裏面の
一部を固着させる。その後、上チップ１２の配線用電極
２６が、金線等の配線材２０によってインターポーザ１
４表面上に存在するインナーリード３４にワイヤボンデ
ィングされる。そしてインターポーザ１４表面の各部材
周辺が、トランスファモールド法等によってエポキシ樹
脂等により樹脂封止材３０により樹脂封止される。この
とき、上チップ１２を貫通孔１６より、例えば片側０．
２μｍ程度ずつ大きく設計すると貫通孔１６を完全に覆
うことができるので、封止する際の樹脂モレを防止でき
る。
【００２９】次に、所望のサイズに切削、個片化され、
表面のチップエッジ周辺に配線用電極２４を設けた半導
体チップが、下チップ１０として、その裏面をインター
ポーザ１４裏面側に貫通孔１６から露出する上チップ１
２裏面に、接着剤１８によって固着させる。その後、下
チップ１０の配線用電極２４が、金線等の配線材２０に
よってインターポーザ１４裏面に存在するインナーリー
ド３２にワイヤボンディングされる。そして、インター
ポーザ１４裏面の各部材周辺が、トランスファモールド
法等によってエポキシ樹脂等により樹脂封止材２８によ
り樹脂封止される。最後に、インターポーザ１４裏面の
アウターリード部分に半田ボール３６が搭載され半導体
チップパッケージが完成する。
【００３０】第４の実施の形態では、上チップ１２がそ
の裏面の一部をインターポーザ１４表面の貫通孔１６を
覆うように固着され、下チップ１０がその表面をインタ
ーポーザ１４裏面側に貫通孔１６から露出する上チップ
１２裏面に固着されてなる。即ち、上チップ１２及び下
チップ１０のそれぞれの配線用電極２６、２４を設けて
なる表面は、それぞれ別の面に存在することになる。こ
のため、この構成によると、下チップ１０よりも大きな
チップサイズの上チップ１２を搭載可能である。
【００３１】第４の実施の形態では、インターポーザ１
４に設けた貫通孔１６内部に下チップ１０を設けて、下
チップ１０とインターポーザ１４裏面のインナーリード
３２とワイヤボンディングされる。また、下チップ１０
をインターポーザ１４に設けた貫通孔１６内部に設ける
ので、インターポーザ１４に対して上チップ１２の配置
高さを低く抑えることができる。このため、配線材（ワ
イヤ）の長さが短い構成である。このため、安定したワ
イヤボンディング歩留まりを得ることができ、、併せ
て、高速信号伝送等、電気特性上も有利になる。
【００３２】（第５の実施の形態）図９を参照して第５
の実施の形態を説明する。第５の実施の形態では、図９
に示す半導体チップパッケージの構成を、その製造工程
に従って説明する。図９に示す半導体チップパッケージ
では、インターポーザ１４として、アルミ等の金属製基
板を用い、その裏面側を絞り加工等により陥没させて、
該陥没部位３８に貫通孔１６を設けた構成である。この
構成以外は、上述した実施の形態４と同様であり、その
説明を省略する。
【００３３】第５の実施の形態では、裏面側が陥没して
なり、該陥没部位３８に貫通孔１６が設けられたインタ
ーポーザ１４を備えるので、上述した第３の実施の形態
で示したように、露出する封止部分の突出を、半田ボー
ル３６よりも十分低く抑えることができる。また、半田
ボール３６の搭載ピッチをファイン化して、半田ボール
径を小さくすることもできる。
【００３４】上述した実施の形態１〜５においては、そ
の構成を製造工程に従って説明したが、この製造工程に
限定されないのは言うまでもない。また、上述した実施
の形態１〜５において、上チップ及び下チップにおける
「上下」とは、インターポーザ面に対する位置を基準と
する上下を意味する。
【００３５】上述した実施の形態１〜５においては、上
チップ及び下チップの配線用電極の位置を、中央に配列
又はチップエッジ周辺に配列されている場合について説
明したが、本発明は配線用電極の位置は、特に限定され
ず、配線用電極が如何なる位置に設けられた半導体チッ
プも搭載可能であることは言うまでもない。
【００３６】上述した実施の形態１〜３においては、上
チップ及び下チップのチップサイズは同一である場合に
ついて説明したが、この上チップ及び下チップのチップ
サイズは自由に変更でき、如何なるチップサイズの組み
合わせでも、搭載可能であることは言うまでもない。
【００３７】なお、上記何れの実施の形態に係る本発明
の半導体チップパッケージにおいても、限定的に解釈さ
れるものではなく、本発明の構成要件を満足する範囲内
で実現可能であることは、言うまでもない。
【００３８】
【発明の効果】以上、説明したように請求項１〜４の発
明によれば、２つの半導体チップをチップサイズに制限
されることなく自由に組み合わせて搭載可能である、ま
た、ワイヤ長さが短くなるように設計できるため安定し
たワイヤボンディング歩留まりを得ることができ、、電
気特性も優れる、という効果を達成する。
【００３９】さらに、請求項５によれば、インターポー
ザ裏面側の貫通孔及びその周辺を封止樹脂材等により封
止した場合、その露出する封止部分の突出する部分を抑
えることができる、という効果を達成することができ
る。
【図面の簡単な説明】
【図１】 第１の実施の形態における半導体チップパッ
ケージを示す概略断面図である。
【図２】 第１の実施の形態における半導体チップパッ
ケージのインターポーザを示す概略平面図である。
【図３】 第１の実施の形態における半導体チップパッ
ケージの下チップを示す概略平面図である。
【図４】 第１の実施の形態における半導体チップパッ
ケージの下チップの固着状態を示す概略平面図である。
【図５】 第１の実施の形態における半導体チップパッ
ケージの好適な下チップの固着状態を示す概略平面図で
ある。
【図６】 第２の実施の形態における半導体チップパッ
ケージを示す概略断面図である。
【図７】 第３の実施の形態における半導体チップパッ
ケージを示す概略断面図である。
【図８】 第４の実施の形態における半導体チップパッ
ケージを示す概略断面図である。
【図９】 第５の実施の形態における半導体チップパッ
ケージを示す概略断面図である。
【図１０】 従来の半導体チップパッケージを示す概略
断面図である。
【図１１】 従来の半導体チップパッケージの上チップ
を示す概略平面図である。
【図１２】 従来の半導体チップパッケージの下チップ
を示す概略平面図である。
【図１３】 従来の半導体チップパッケージを示すの上
下チップの搭載状態を示す概略平面図である。
【符号の説明】
１０ 下チップ（第２の半導体チップ） １２ 上チップ（第１の半導体チップ） １４ インターポーザ １６ 貫通孔 １８ 接着剤 ２０、２２ 配線材 ２４、２６ 配線用電極 ２８、３０ 樹脂封止材 ３２、３４ インナーリード ３６ 半田ボール ３８ 陥没部位 ４０ 封止部分

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 表面に配線用電極を設けてなる第１の半
    導体チップと、表面に配線用電極を設けてなる第２の半
    導体チップと、の２つの半導体チップを積層搭載してな
    る半導体チップパッケージにおいて、 第１の半導体チップと第２の半導体チップとが互いの裏
    面同士を対向させて積層搭載してなることを特徴とする
    半導体チップパッケージ。
  2. 【請求項２】 第２の半導体チップの配線用電極の位置
    に対応した貫通孔が設けられたインターポーザ表面に、
    第２の半導体チップ表面の一部が固着され、該第２の半
    導体チップ裏面に第１の半導体チップ裏面が固着され、 第２の半導体チップの配線用電極がインターポーザ裏面
    側に貫通孔から露出してなることを特徴とする請求項１
    に記載の半導体チップパッケージ。
  3. 【請求項３】 第１の半導体チップ及び第２の半導体チ
    ップのチップサイズより大きい貫通孔が設けられたイン
    ターポーザ表面に、貫通孔を覆う接着シートが設けら
    れ、 第２の半導体チップ裏面が、インターポーザ裏面側に貫
    通孔から露出する接着シート裏面に固着され、 第１の半導体チップ裏面が、接着シート表面に、第２の
    半導体チップの固着位置に対向して固着されてなること
    を特徴とする請求項１に記載の半導体チップパッケー
    ジ。
  4. 【請求項４】 第１の半導体チップのチップサイズより
    小さく、且つ第２の半導体チップのチップサイズより大
    きい貫通孔が設けられたインターポーザ表面に、第１の
    半導体チップが貫通孔を覆うように、第１の半導体チッ
    プ裏面の一部が固着され、 第２の半導体チップ裏面が、インターポーザ裏面側の貫
    通孔から露出する第１の半導体チップ裏面に固着されて
    なることを特徴とする請求項１に記載の半導体チップパ
    ッケージ。
  5. 【請求項５】 インターポーザの裏面側が陥没してな
    り、該陥没部位に貫通孔が設けられてなることを特徴と
    する請求項２〜４のいずれかに記載の半導体チップパッ
    ケージ。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100451510B1 (ko) * 2002-03-13 2004-10-06 주식회사 하이닉스반도체 적층 칩 패키지의 제조 방법
US7045892B2 (en) 2003-07-04 2006-05-16 Samsung Electronics Co., Ltd. Stack package of semiconductor device
KR200460882Y1 (ko) * 2008-02-14 2012-06-14 오리엔트 세미컨덕터 일렉트로닉스 리미티드 멀티-칩 패키지 구조
JP2017228778A (ja) * 2016-06-22 2017-12-28 スリーディー プラス １ＧＨｚを超えて動作するように構成された３次元電子モジュールの一括製造方法

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG121705A1 (en) * 2002-02-21 2006-05-26 United Test & Assembly Ct Ltd Semiconductor package
US6979904B2 (en) * 2002-04-19 2005-12-27 Micron Technology, Inc. Integrated circuit package having reduced interconnects
DE10244664A1 (de) * 2002-09-24 2004-04-01 Infineon Technologies Ag Elektronisches Bauteil mit Halbleiterchips in einem Stapel und Verfahren zur Herstellung desselben
US6818980B1 (en) * 2003-05-07 2004-11-16 Asat Ltd. Stacked semiconductor package and method of manufacturing the same
JP3695458B2 (ja) * 2003-09-30 2005-09-14 セイコーエプソン株式会社 半導体装置、回路基板並びに電子機器
CN100463157C (zh) * 2006-07-10 2009-02-18 南茂科技股份有限公司 防止粘晶胶污染芯片焊垫的封装构造及其基板
KR100800477B1 (ko) * 2006-07-12 2008-02-04 삼성전자주식회사 적층이 용이한 반도체 패키지 및 이를 이용한 적층형반도체 패키지
US7723833B2 (en) * 2006-08-30 2010-05-25 United Test And Assembly Center Ltd. Stacked die packages
US20080079174A1 (en) * 2006-09-29 2008-04-03 Nelson Punzalan Substrate slot design for die stack packaging
US20080315406A1 (en) * 2007-06-25 2008-12-25 Jae Han Chung Integrated circuit package system with cavity substrate
US8258614B2 (en) * 2007-11-12 2012-09-04 Stats Chippac Ltd. Integrated circuit package system with package integration
US8513801B2 (en) * 2008-08-18 2013-08-20 Stats Chippac Ltd. Integrated circuit package system
KR101479461B1 (ko) * 2008-10-14 2015-01-06 삼성전자주식회사 적층 패키지 및 이의 제조 방법
JP2011146519A (ja) * 2010-01-14 2011-07-28 Panasonic Corp 半導体装置及びその製造方法
KR102190382B1 (ko) 2012-12-20 2020-12-11 삼성전자주식회사 반도체 패키지
KR102198858B1 (ko) 2014-07-24 2021-01-05 삼성전자 주식회사 인터포저 기판을 갖는 반도체 패키지 적층 구조체
US11088055B2 (en) * 2018-12-14 2021-08-10 Texas Instruments Incorporated Package with dies mounted on opposing surfaces of a leadframe

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07169905A (ja) * 1993-12-16 1995-07-04 Seiko Epson Corp 半導体装置
JP2000269409A (ja) * 1999-03-16 2000-09-29 Nec Corp 半導体装置
JP2000315765A (ja) * 1999-04-28 2000-11-14 Shinko Electric Ind Co Ltd 半導体装置とそれに用いる配線基板
JP2001085604A (ja) * 1999-09-14 2001-03-30 Toshiba Corp 半導体装置
JP2001085597A (ja) * 1999-08-24 2001-03-30 Amkor Technology Korea Inc 半導体パッケージ
JP2001085609A (ja) * 1999-09-17 2001-03-30 Hitachi Ltd 半導体装置およびその製造方法
JP2001223324A (ja) * 2000-02-10 2001-08-17 Mitsubishi Electric Corp 半導体装置
JP2002083924A (ja) * 2000-09-08 2002-03-22 Nec Corp 半導体デバイスとその製造方法
JP2002208656A (ja) * 2001-01-11 2002-07-26 Mitsubishi Electric Corp 半導体装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2843464B2 (ja) * 1992-09-01 1999-01-06 シャープ株式会社 固体撮像装置
CN100370602C (zh) * 1997-04-30 2008-02-20 日立化成工业株式会社 半导体元件装配用基板及其制造方法和半导体器件
JP3359846B2 (ja) * 1997-07-18 2002-12-24 シャープ株式会社 半導体装置
US6133067A (en) * 1997-12-06 2000-10-17 Amic Technology Inc. Architecture for dual-chip integrated circuit package and method of manufacturing the same
US6297547B1 (en) * 1998-02-13 2001-10-02 Micron Technology Inc. Mounting multiple semiconductor dies in a package
US6072233A (en) * 1998-05-04 2000-06-06 Micron Technology, Inc. Stackable ball grid array package
US6077724A (en) * 1998-09-05 2000-06-20 First International Computer Inc. Multi-chips semiconductor package and fabrication method
US6201302B1 (en) * 1998-12-31 2001-03-13 Sampo Semiconductor Corporation Semiconductor package having multi-dies
JP3685947B2 (ja) * 1999-03-15 2005-08-24 新光電気工業株式会社 半導体装置及びその製造方法
US6118176A (en) * 1999-04-26 2000-09-12 Advanced Semiconductor Engineering, Inc. Stacked chip assembly utilizing a lead frame
KR20010036630A (ko) * 1999-10-11 2001-05-07 윤종용 적층 칩 패키지
JP2001203318A (ja) * 1999-12-17 2001-07-27 Texas Instr Inc <Ti> 複数のフリップチップを備えた半導体アセンブリ
US6459039B1 (en) * 2000-06-19 2002-10-01 International Business Machines Corporation Method and apparatus to manufacture an electronic package with direct wiring pattern
KR20020042958A (ko) * 2000-12-01 2002-06-08 윤종용 적층 칩 패키지

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07169905A (ja) * 1993-12-16 1995-07-04 Seiko Epson Corp 半導体装置
JP2000269409A (ja) * 1999-03-16 2000-09-29 Nec Corp 半導体装置
JP2000315765A (ja) * 1999-04-28 2000-11-14 Shinko Electric Ind Co Ltd 半導体装置とそれに用いる配線基板
JP2001085597A (ja) * 1999-08-24 2001-03-30 Amkor Technology Korea Inc 半導体パッケージ
JP2001085604A (ja) * 1999-09-14 2001-03-30 Toshiba Corp 半導体装置
JP2001085609A (ja) * 1999-09-17 2001-03-30 Hitachi Ltd 半導体装置およびその製造方法
JP2001223324A (ja) * 2000-02-10 2001-08-17 Mitsubishi Electric Corp 半導体装置
JP2002083924A (ja) * 2000-09-08 2002-03-22 Nec Corp 半導体デバイスとその製造方法
JP2002208656A (ja) * 2001-01-11 2002-07-26 Mitsubishi Electric Corp 半導体装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100451510B1 (ko) * 2002-03-13 2004-10-06 주식회사 하이닉스반도체 적층 칩 패키지의 제조 방법
US7045892B2 (en) 2003-07-04 2006-05-16 Samsung Electronics Co., Ltd. Stack package of semiconductor device
DE102004031954B4 (de) * 2003-07-04 2007-08-23 Samsung Electronics Co., Ltd., Suwon Halbleiterpackung mit gestapelten Chips
KR200460882Y1 (ko) * 2008-02-14 2012-06-14 오리엔트 세미컨덕터 일렉트로닉스 리미티드 멀티-칩 패키지 구조
JP2017228778A (ja) * 2016-06-22 2017-12-28 スリーディー プラス １ＧＨｚを超えて動作するように構成された３次元電子モジュールの一括製造方法

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