JP2001203318A - 複数のフリップチップを備えた半導体アセンブリ - Google Patents

複数のフリップチップを備えた半導体アセンブリ

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JP2001203318A
JP2001203318A JP2000381782A JP2000381782A JP2001203318A JP 2001203318 A JP2001203318 A JP 2001203318A JP 2000381782 A JP2000381782 A JP 2000381782A JP 2000381782 A JP2000381782 A JP 2000381782A JP 2001203318 A JP2001203318 A JP 2001203318A
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chip
chips
semiconductor
solder
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A Roruda Ruben Jr
エイ、ロルダ、ジュニア ルベン
R Estepa Irwin
アール、エステパ アーウィン
Guimubaoribotto Rani
グイムバオリボット ラニ
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Original Assignee
Texas Instruments Inc
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Abstract

(57)【要約】 【課題】 既存のチップ設計、組み立て、封止技術に基
づいた安価で一貫性のあるマルチチップパッケージ製造
方法を提供すると共に、製造サイクルタイムの短縮とス
ループットの増加を達成する。 【解決手段】 集積回路および複数の入出力接続パッド
を含む能動表面を備えた第１、第２チップと、複数の導
電経路を備えた絶縁材インターポーザとを有するアセン
ブリを提供する。インターポーザは第１、第２チップの
能動表面間に配置される。導電経路は、インターポーザ
を貫通して第１表面から第２表面間まで延在し、各表面
で電気端子を形成する。各チップはインターポーザ上の
端子と半田ボールリフローによって結合される。更に、
インターポーザは各チップを他の部品に接続するための
電気端子を備えている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般に、半導体装置
およびその製造プロセス、特に、単一パッケージに複数
の半導体チップを搭載したマルチチップ装置の組み立て
に関するもので、高度な性能特性を提供すると共に、開
発期間を短縮する。
【０００２】
【従来技術と発明が解決しようとする課題】多くの半導
体装置用途において、必要なデバイスを相互に近接状
態、さらにはクラスタ状に配置することが好ましい。必
要な半導体チップがわずか２個あるいは数個の場合に、
望ましい近接配置によって所要スペースを最小化する様
々な回路構成が提案されている。その典型的な構成は、
特定の封止をするかしないかの違いはあるが、基板上に
形成された半導体チップアセンブリである。これらの構
成は一般的に、「マルチチップモジュール」と呼ばれ
る。封止されたアセンブリは「マルチチップパッケー
ジ」と呼ばれている。長年の間、マルチチップモジュー
ルやマルチチップパッケージの市場は比較的限られてい
たが、最近、集積回路用途の浸透が急速に広がってきた
ため、この分野の市場も量的にかなり拡大している。し
かし、この市場に参入するために、マルチチップ製品は
いくつかの要求を満たさなければならない。 ＊ マルチチップ製品はシングルチップ製品にはない顧
客性能特性を提供しなければならない。したがって、マ
ルチチップ製品はワンチップ製品の進歩と互角に対抗す
る必要がある。 ＊ マルチチップ製品は短納期で顧客に供給しなればな
らない。したがって、マルチチップ製品は即納部品と既
存の製作方法を使用する必要がある。 ＊ マルチチップ製品は費用効用を顧客に示さなければ
ならない。したがって、マルチチップ製品のデザインお
よび製作には、革新的あるいは付加なプロセスステップ
を回避する必要がある。 ＊ マルチチップ製品は管理費用を抑えなければならな
い。したがって、内蔵品の信頼性に基づく信頼性で動作
させる必要がある。
【０００３】出版物や特許には多数のマルチチップパッ
ケージに関する記載がある。例えば１９８９年８月２９
日付け米国特許Ｎｏ．４，８６２，３２２「Ｄｏｕｂｌ
ｅＥｌｅｃｔｒｏｎｉｃ Ｄｅｖｉｃｅ Ｓｔｒｕｃｔ
ｕｒｅ ｈａｖｉｎｇ Ｂｅａｍ Ｌｅａｄｓ Ｓｏｌ
ｄｅｒｌｅｓｓｌｙ Ｂｏｎｄｅｄ ｂｅｔｗｅｅｎ
Ｃｏｎｔａｃｔ Ｌｏｃａｔｉｏｎｓ ｏｎ ｅａｃｈ
Ｄｅｖｉｃｅ ａｎｄ Ｐｒｏｊｅｃｔｉｎｇ Ｏｕ
ｔｗａｒｄｌｙ ｆｒｏｍ Ｔｈｅｒｅｂｅｔｗｅｅ
ｎ」（Ｂｉｃｋｆｏｒｄ ｅｔ ａｌ．）には、２個の
チップを対向配置し、入出力端子をビームリードでボン
ディングした構造が記述されている。しかし、材料、処
理、制御にかかる費用の点で、ビームリード技術は製作
方法の主流になり得なかった。
【０００４】１９９４年７月１９日付け米国特許Ｎｏ．
５，３３１，２３５「Ｍｕｌｔｉ−Ｃｈｉｐ Ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒ Ｐａｃｋａｇｅ」（Ｈ．Ｓ．Ｃｈ
ｕｎ）によれば、同じタイプの２個のチップを対向状態
でペアにして相互接続するために、ＴＡＢ（ｔａｐｅ−
ａｕｔｏｍａｔｅｄ ｂｏｎｄｉｎｇ）が利用される。
そして、１つ以上のペアが封止パッケージに組み込ま
れ、パッケージ内で、プラスチックテープはパッケージ
の外部に引き出される金属リードに接続され、表面実装
および基板実装用のリードあるいはピンが形成される。
プラスチックテープの材料費が高いこととバッチ処理が
限られていることにより、かろうじてＴＡＢ技術は半導
体製造で使用されている。
【０００５】２個以上のチップを支持基板またはリード
フレームパッド上に並べて配置したマルチチップデバイ
スが提案されている。その一例は１９９４年１０月４日
付け米国特許Ｎｏ．５，３５２，６３２「Ｍｕｌｔｉｃ
ｈｉｐ ＰａｃｋａｇｅｄＳｅｍｉｃｏｎｄｕｃｔｏｒ
Ｄｅｖｉｃｅ ａｎｄ Ｍｅｔｈｏｄ ｆｏｒＭａｎ
ｕｆａｃｔｕｒｉｎｇ ｔｈｅ Ｓａｍｅ」（Ｈ．Ｓａ
ｗａｙａ）である。通常、これらは相互に異なるタイプ
のチップであって、まず、柔軟な樹脂テープで相互接続
され、次に樹脂パッケージに封止される。テープは、従
来の表面実装用パッケージから突き出た金属リードに取
り付けられる。もう一つの例は１９９４年１２月１３日
付け米国特許Ｎｏ．５，３７３，１８８「Ｐａｃｋａｇ
ｅｄＳｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅ ｉｎ
ｃｌｕｄｉｎｇ Ｍｕｌｔｉｐｌｅ Ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ Ｃｈｉｐｓ ａｎｄ Ｃｒｏｓｓ−ｏｖｅ
ｒ Ｌｅａｄ」（Ｍｉｃｈｉｉ ｅｔ ａｌ．）であ
る。通常、これらは相互に異なるタイプのチップであっ
て、チップはリードフレームチップパッドに取り付けら
れ、それらの入出力端子はリードフレームの内側リード
にワイヤボンディングされる。さらに、距離の長いワイ
ヤボンディングで届かない端子間を相互接続するため
に、半導体チップの下側または上側に別のリードが使用
される。最後に、このアセンブリはプラスチックパッケ
ージに封止される。これらの例では、チップが横並びに
配置されるので、最終製品は大きくなる。対照的に、最
近の用途では、基板上の実装面積を最小化するため、短
小な半導体製品が要求される。
【０００６】１９９５年８月１日付け米国特許Ｎｏ．
５，４３８，２２４「Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃ
ｕｉｔ Ｐａｃｋａｇｅ ｈａｖｉｎｇ ａ Ｆａｃｅ
−ｔｏ−Ｆａｃｅ １Ｃ Ｃｈｉｐ Ａｒｒａｎｇｅｍ
ｅｎｔ」 （Ｐａｐａｇｅｏｒｇｅ ｅｔ ａｌ．）で
は、回路基板上にＩＣチップ回路を積み重ねた状態の集
積回路（ＩＣ）パッケージが開示されている。フリップ
チップおよび外部回路の端子間で電気接続を施すため、
２個のチップは、ＴＡＢテープまたはフレキシブル回路
からなる基板がチップ間で挾持されるように、対向して
配置される。このアセンブリには個別の機械的支持が必
要である。その費用に加えて、チップの強固な支持が足
りないために製作が難しい。
【０００７】１９９８年６月２３日付け米国特許Ｎｏ．
５，７７０，４８０「Ｍｅｔｈｏｄｏｆ Ｌｅａｄｓ
ｂｅｔｗｅｅｎ Ｃｈｉｐｓ Ａｓｓｅｍｂｌｙ」（Ｍ
ａｅｔ ａｌ．）は、半田または導電性バンプを使うマ
ルチチップのボンディングパッドに取り付けるリードフ
レームフィンガを用いることにより、ＩＣ密度を増加さ
せる。好ましい実施例ではセットの両チップの機能は同
等であるが、この方法はボンディングパッド構成の異な
るチップにも適用される。しかし、その場合は特にボン
ディングワイヤが使用されないので、リードフィンガの
長さが不均一になるようにリードフレームをカスタム構
成にする必要がある。このようないわゆるチップ間可変
長リードの製造には、高価なリードフレーム製造機器と
技術を要する。さらに、電気的短絡の危険を避けるため
に、２個のチップとカスタム化リードフィンガとの間に
パッシベーション層が必要となり、新たな材料コストお
よび処理コストがかかる。
【０００８】本発明に関連する最近の２つの米国特許出
願、０９／１５／１９９９付け＃０９／３９６，３３８
およびは０９／１５／１９９９付け＃０９／３９６，６
３２では、特別に作られた金属リードフレームを基にし
たマルチチップ半導体アセンブリが記述されている。し
かし、それらは、多くの携帯機器用途に必要な多リード
デバイスや薄型デバイスに適しているわけではない。ま
た、特別仕様のリードフレームを使用すると、サプライ
ヤーが限定され、コストが高くなる。
【０００９】
【課題を解決するための手段】したがって、既存のチッ
プ設計、組み立て、封止技術に基づいた安価で一貫性の
あるマルチチップパッケージ製造方法が緊急に必要とさ
れている。様々な半導体製品ファミリー、広範な設計お
よびプロセス変化に適応し得る柔軟性をもち、既存の製
作方法に対する付加的費用を必要とすることなく、高品
質高信頼性の製品を供給することが、その方法の条件で
ある。これらの新規性を達成すると共に製造サイクルタ
イムの短縮とスループットの増加を達成することが望ま
しい。
【００１０】
【発明実施の形態】本発明は、通常２個の半導体チップ
で絶縁性インターポーザ（ｉｎｔｅｒｐｏｓｅｒ）を挟
んだ積層体でマルチチップデバイスを形成することによ
って集積回路密度を増加させ、新規な性能特性を作りだ
すための方法を提供する。インターポーザには、複数の
導電経路と接続ポートが設けられる。このデバイスは、
半田ボールをリフローして各チップコンタクトパッドを
それぞれのインターポーザポートに接続することによっ
て製作される。この過程で生じる間隙には高分子材料を
充填することができる。このアセンブリを他の部品と接
続する場合、通常は異なるサイズの半田ボールが異なる
リフロー温度でインターポーザに取り付けられる。
【００１１】積層体チップは多くの半導体デバイスファ
ミリーで見られ、本発明の好ましい実施例は、ディジタ
ル信号プロセッサ（ＤＰＳ）とスタティックランダムア
クセスメモリ（ＳＲＡＭ）の対チップと、特注集積回路
（ＡＳＩＣ）とＳＲＡＭの対チップと、ダイナミックラ
ンダムアクセスメモリ（ＤＲＡＭ）とＳＲＡＭの対チッ
プと、フラッシュメモリとＳＲＡＭの対チップと、ロジ
ックとアナログデバイスの対チップと、特注品（ＡＳ
Ｐ）と無線製品の対チップとを含む。これらの例におけ
るセットの各チップは容易に入手することができる。こ
のような積層チップの性能を単一チップに複製しようと
しても、貴重な設計開発時間を要するだけではなく、初
期歩留まりの低い大型チップとなり、貴重な基板スペー
スを浪費する大型パッケージになってしまうだろう。し
たがって、本発明はセルラ通信、ポケットベル（登録商
標）、ハードディスクドライブ、ラップトップコンピュ
ータ、医用機器など、益々小型化が進んでいる応用分野
におけるスペースの制約を軽減するために役立つ。
【００１２】また、本発明では外部と半田付けするマル
チレベル接続インターポーザを使用する。これらのイン
ターポーザを用いたモジュールでは、他の部品との接続
部が多くなる（例えば、３００〜１０００あるいはそれ
以上）。
【００１３】本発明の変化形では、同じ機能を備えたチ
ップの積層体、例えば、半田リフローによるフリップチ
ップボンディング用に設計された１対のＤＲＡＭが使用
される。半田接合部における熱機械的応力を最小にする
ために、有限要素分析を用いたモデルに基づいて、半田
接合部のサイズおよび各種部品の熱膨張係数を選択する
ことが望ましい。
【００１４】本発明のマルチチップアセンブリには、導
電経路を短くすることによってトレースインダクタンス
（ｔｒａｃｅ ｉｎｄｕｃｔａｎｃｅ）を減少させる付
加効果がある。この効果は、可能なときは常に共通導体
上で信号を共有することによって支援される。プリント
基板または回路基板上で隣接する２個の個別パッケージ
を導電経路によって接続しただけの簡単なアセンブリと
比較して、信号経路はかなり短くなる。
【００１５】
【実施例】本発明の第１実施例によれば、組み立てられ
たチップとインターポーザの間の間隙がエポキシ系高分
子材料で充填（ｕｎｄｅｒｆｉｌｌ）され、半田接合部
の熱機械的応力は大幅に減少する。
【００１６】本発明の第２実施例によれば、アセンブリ
はモールドパッケージに封止される。好ましい方法は、
いわゆる「３−Ｐ」法を用いるトランスファモールディ
ングである。強調すべき点は、成型コンパウンドが使用
時しか破れないプラスチック容器に封止包装されていて
清浄であること、そして、金型壁が薄い連続プラスチッ
クフィルムで覆われていて金型壁に成型コンパウンドが
付着する不都合が回避できることである。
【００１７】本発明のアスペクトは、複数の導電経路を
一体形成した絶縁性インターポーザを積層体のチップ間
に配置することによって２つ以上の（マルチチップ）デ
バイスを総体的に薄型形状パッケージに封止するための
安価な方法およびシステム提供することである。導電経
路はインターポーザの一方の表面から反対側表面まで延
在しており、また、組み立てられたチップの外部接続に
も使われる。
【００１８】本発明の別のアスペクトは、サイズ、構
成、材料、半田材料のリフロー温度に関して柔軟なこと
である。モジュールの組み立て工程を簡素化するため
に、リフロー温度の異なる半田材料を使用することが可
能である。
【００１９】本発明の別のアスペクトは、第１のチップ
をインターポーザに接続する半田ボールに対して、対応
する第２のチップをインターポーザに接続する半田ボー
ルをジグザク状に位置決めすることにより、チップの間
の圧力を減少させることである。
【００２０】本発明の別のアスペクトは、半田接合部が
形状および体積とは無関係に一様な高さであると考えら
れる場合は特に、半田盛りの自己整合性によって製造過
程のスループットが向上することである。
【００２１】本発明の別のアスペクトは、半田リフロー
の反復を避けために、半田濡れを促進すると共にリフロ
ー温度を選択することによって、製品品質が改良される
ことである。
【００２２】本発明の別のアスペクトは、追加費用を掛
けることなく工程管理を通して信頼性が保証されること
である。
【００２３】本発明の別のアスペクトは、多くの半導体
製品ファミリーに適応するように柔軟で、数世代先の製
品にも適応し得る一般的なアセンブリ概念を導入するこ
とである。
【００２４】本発明の別のアスペクトは、設備投資を最
小にし、既存設備をベースとして使用することである。
【００２５】これらのアスペクトは選定された半田材、
チップ構成、柔軟なアセンブリ方法の修正に関する発明
の教義によって達成される。モジュールのアセンブリお
よび封止に様々な変更が施される。
【００２６】発明による技術的利点および発明の目的
は、付図にしたがって以下に記述される発明の好ましい
実施例と、特許請求の範囲に記載の新規な特徴から明ら
かになる。
【００２７】本発明は２個以上の半導体集積回路チップ
で構成されるマルチチップアセンブリに関連する。ここ
で定義するように、「マルチチップ」は互いに近接して
電気的に相互接続され、一体に機能する２個以上の半導
体集積回路チップを含むセットを指している。一般に、
それらチップは基板上に搭載された状態で物理的に結合
される。発明の別の実施例では、それらはパッケージ内
に封止される。セットに含まれる各チップはサイズ、設
計、機能が異なる場合があるが、同じ場合もある。
【００２８】図１は発明の第１実施例による半導体マル
チチップアセンブリ１００の簡易化断面図である。この
アセンブリは２個の半導体集積回路（ＩＣ）チップのセ
ットを含んでいる。一方または両方のチップは、シリコ
ン、シリコンゲルマニウム、ガリウム砒素など、電子デ
バイス製造に使用される種々の半導体材料で製作するこ
とができる。典型的な厚さは２００〜４００ミクロンの
範囲である。第１のチップ１１０は、集積回路および複
数の入出力接続パッド１１２を含む能動表面１１１を備
えている。また、チップ１１０は受動表面１１３も備え
ている。
【００２９】チップ１１０の能動表面１１１はインター
ポーザ１２０と対向する。インターポーザは電気絶縁材
で作られていて、その第１表面１２１と第２表面１２２
の間に複数の電気的導電経路（図１に示されていない）
が貫通する。図１では、インターポーザの第１表面１２
１に複数の端子１２３が含まれ、第２表面１２２に端子
１２４が含まれる。インターポーザはセットのチップ間
に配置されて、モジュールのＩＣを相互接続する機能を
果たす。
【００３０】インターポーザは従来から、半田バンプ付
き半導体チップとアセンブリ（ＰＣ）基板との間の電気
接続のために使用されており、また、熱サイクルによる
機械的応力に起因する半田ボール損傷を防止するために
役立っている。インターポーザは柔軟な材料、例えばテ
ープ、カプトン（登録商標Ｋａｐｔｏｎ）フィルム、ポ
リイミド、その他のプラスチック材料作られ、一層また
は多層の導体パターンを含むことが望ましい。このよう
に、基材の柔軟性により、熱的不整合の半導体チップと
ＰＣ板との間で圧力バッファが形成され、熱サイクル時
におけるチップの半田ボールに生じるひずみが幾分解消
される。また、インターポーザはエポキシ、ＦＲ−４、
ＦＲ−５、あるいはＢＴ樹脂で製作することも可能であ
る。インターポーザは更に、チップサイズパッケージの
工業規格に共通のフットプリントを与え、インターポー
ザ内における電源および接地の共通接続を可能にするこ
とによって、入出力数を最小限にすることができる。
【００３１】インターポーザは市場で入手可能であり、
例えばＳｈｅｌｄａｈｌ社（Ｎｏｒｔｈｆｉｅｌｄ，Ｍ
Ｎ）製のＮｏｖａｃｌａｄ（登録商標）やＶｉａＧｒｉ
ｄ（登録商標）等がある。それらは一般に、絶縁材と導
電材を交互に積層した一体層構造で作られる。レーザ加
工による穴あけと、金属充填またはメッキによって個々
の絶縁フィルムに貫通接続線が形成され、導電膜はアブ
レーションまたはエッチングによってパターニングされ
る。インターポーザには、利用可能な多数の設計と変形
がある。断面の一例が図３で図式的に示されている。図
３は５層構造のインターポーザの完成品を示している。
従来はインターポーザ層３１０を形成するために、レー
ザ加工またはエッチングで形成された穴に銅などの金属
充填またはめっきによって形成されたビアホール３１１
ａを備えた個別の絶縁性のフィルム３１０ａが、レーザ
加工またはエッチングで形成された穴に銅などの金属充
填またはめっきによって形成されたビアホール３１１ｂ
を備えた絶縁フィルム３１０ｂに溶着された。従来は、
ビアホール３１１ａ、３１１ｂを選択的に相互接続する
ための金属フィルム部分３１２は、フィルム部分に（ア
ブレーションまたはエッチングで）パターニングするた
めの絶縁フィルムのうち１つに積層された１枚の一体金
属フィルム（例えば銅）だった。また、インターポーザ
３１０の表面３２０上の端子３１３および表面３３０上
の端子３１４は一般に銅で形成され、その上に保護金箔
が施されることも多い。
【００３２】チップ１１０の能動表面１１１上の各入出
力接続パッド１１２は、インターポーザ１２０の第１表
面１２１上の端子１２３にそれぞれ半田ボール１１４に
よって接続される。
【００３３】ここで使用される半田「ボール」と言う表
現は、半田接合部が必ずしも球状であることを意味せ
ず、例えば半球状、半ドーム、円錐台、一般的なバン
プ、直線状または凹状または凸状側面の筒など、様々な
形状がある。実際の形状は、堆積方法（蒸着、メッキ、
あらかじめ用意された個体など）、リフロー方法（赤外
線、放射熱など）、材質によって決まる。一般に、鉛と
錫の混合物が使用され、その他の材料としてはインジウ
ム、錫インジウム合金、錫銀合金、錫ビスマス合金、粘
着性導電化合物がある。チップ１１０に使用される半田
ボールの溶融温度は、他のチップの半田ボールすなわち
モジュールを外部接続するのに使用される半田ボールの
溶融温度とは異なる場合がある。材料の量とリフロー温
度の均一性を制御して幾何学的形状の一貫性を得るため
に、いくつかの方法を利用することができる。一般的
に、半田ボールの直径は０．１〜０．５ｍｍであるが、
更に大きいこともある。
【００３４】チップ接続パッドおよびインターポーザ端
子に確実に半田を乗せるためには、適切な濡れが得られ
るように準備しなければならない。チップ接続パッド１
１２は耐熱金属（クロム、モリブデン、チタン、タング
ステン、チタン・タングステン合金など）と貴金属
（金、パラジウム、プラチナまたは高プラチナ含有合
金、銀または銀合金など）の層で被覆することができ
る。インターポーザ端子１２３には、金箔で被覆するこ
とができる。
【００３５】図１における第２チップ１３０は、集積回
路と複数の入出力接続パッド１３２を含む能動表面１３
１を備えている。また、チップ１３０の能動表面１３１
はインターポーザ１２０と対向している。それぞれ、能
動表面１３１における各入出力接続パッド１３２は、半
田ボール１３４によってインターポーザ１２０の第２表
面１２２にそれぞれ接続される。
【００３６】図１に示されるように、チップ１１０、１
３０とインターポーザ１２０との間には、間隙１４０、
１４１がそれぞれ形成される。半田バンプ相互接続部は
間隙に延在して各ＩＣチップ上の接続パッドをインター
ポーザ上の接続パッドに接続し、それにより、チップ同
士を接合してチップ間における動作用の電気信号、電源
および接地電位の接続を行う。チップに使用される半導
体材料とインターポーザ用の典型的な材料との間には、
熱膨張係数（ＣＴＥ）に大きな差があり、例えば、半導
体材料としてのシリコン（ＣＴＥ＝２．３ｐｐｍ／℃）
とインターポーザ絶縁材料としてのポリイミド（ＣＴＥ
〜２５ｐｐｍ／℃）とでは、ＣＴＥに１桁の差がある。
【００３７】アセンブリが使用中あるいはテスト中の熱
サイクルに入ると、ＣＴＥの差によって機械的応力が生
じる。この応力によって半田バンプの相互接合部に疲労
が生じる傾向があり、その結果として亀裂が生じ、アセ
ンブリの致命的故障の原因となる。第２のチップ１３０
をインターポーザ１２０に接続する半田ボールが第１の
チップ１１０をインターポーザに接続する半田ボールに
対して直線的ではなくジグザクに配置することにより熱
機械的応力が最小になることが、有限要素分析で証明さ
れている。
【００３８】さらに、電気接続に影響を与えずに半田接
合部を強化するために、通常は間隙に高分子材料を充填
してバンプを封止すると共に半導体チップと基板の間に
おける空隙が埋められる。
【００３９】通常、集積回路チップをインターポーザに
接着するために半田バンプがリフローされた後で封止材
が充填される。「アンダーフィル」（ｕｎｄｅｒｆｉｌ
ｌ）と呼ばれることもある高分子前駆体がチップに隣接
する基板上に供給されると、毛細管現象によって間隙に
吸い込まれる。一般に、高分子前駆体はシリカと無水物
を充填したエポキシ系の材料を含む。前駆体は加熱、重
合化、硬化されて封止材になる。硬化に必要な高温度と
温度サイクルもまた、チップおよび半田相互接続に有害
とされる機械的応力の要因となり得ることが当該分野で
よく知られている。
【００４０】その結果、これらのアセンブリが温度急変
に曝されると、温度の上昇と下降の振れに伴って、相互
に結合された材料に様々な膨張と収縮が生じ、部材内に
引っ張り応力と圧縮応力が現れる。この発明に関わる充
填法は０５／０６／９８付け米国特許出願＃６０／０８
４（４４０）で記述されている。
【００４１】間隙１４０、１４１は高分子封止材１４
２、１４３でそれぞれ充填され、各チップ周辺までイン
ターポーザ上に広がる。封止材１４２、１４３の主目的
はアセンブリの機械的応力の減少であり、もう一つの目
的はチップの能動表面の保護である。
【００４２】完成品マルチチップアセンブリはモールド
パッケージに封止するのが好ましい。図２はこの第２実
施例の概略断面を例示している。非常に薄い外形のパッ
ケージが必要な場合、非常に低い粘性の高接着力材料を
使用しなければならない。最も適しているのは「３−
Ｐ」モールド法である。この方法によると、清浄なモー
ルド材料が予めプラスチック容器（例えば細長く、いわ
ゆる「鉛筆」形）に封止されており、使用時にはじめて
破られる。モールドコンパウンドが金型壁に付着すると
いう問題は、連続した薄いプラスチック膜で金型壁を覆
うことによって避けられる。適切なエポキシ系熱可塑性
樹脂あるいはシリコーン系エラストマが信越化学（日本
またはマレーシア）または住友ベークライト（日本また
はシンガポール）から市場に供給されている。また、こ
れらの材料は、できるだけシリコンの熱膨張係数に近づ
けると共に、硬化後のモールド材料の強度および柔軟性
を高めるために必要なフィラーを含有している。
【００４３】成型温度（通常１４０〜２２０℃）は半田
ボール１１４、１３４のリフロー温度よりも低く設定す
る必要がある。例えば、半田ボール１１４、１３４の間
およびその周囲における僅かな隙間も、モールド材料で
確実に満たすことができる。この過程で、チップとイン
ターポーザ間の間隙が充填されるので、上述の充填過程
（ｕｎｄｅｒｆｉｌｌｉｎｇ）を省略し得ると考えられ
る。モールド過程によって、空孔や表面欠陥が取り除か
れ、半田接続部の機械的応力は最小になる。
【００４４】コンパウンド２５０が成形、硬化される
と、マルチチップモジュールは図２の参照符号２５１で
概略的に示されるような製品仕様に規定された輪郭にな
る。
【００４５】図１、図２に示されるように、マルチチッ
プセット内のチップを他の部品と接続するために、イン
ターポーザは電気端子１６０を備えている。一般に、
「他の部品」にはプリント基板、マザーボード、その他
の電子装置が含まれる。通常、半田ボール１６１、１６
２等の半田材料は各端子１６０に設けられる。この半田
材料は最終製作過程で供給されるので、チップの接合に
使われる半田ボールより低いリフロー温度の材料が好ま
しい。また、この半田ボールまたは半田接合部のサイズ
を大型することができる。しかし、一般にそれらの直径
は、モールドされたモジュールの外形より短くされる。
それは、モールドされたモジュールを適切に位置決めす
るためには実装基板に切り込みが必要であり、また、半
田盛りのために基板上に局部的凸部が必要になるからで
ある。
【００４６】以上は実施例に関する記述であるが、この
記述には限定的な意図はない。上記記述を参照すること
により当業者には明らかなように、上記実施例の様々な
変更および組み合わせ、更に他の実施例が可能である。
例えば、チップセットに使用される各ＩＣチップの厚さ
が異なることもある。また、充填（ｕｎｄｅｒｆｉｌｌ
ｉｎｇ）による応力軽減を省略するために、半田接合部
のジグザク配列によって最大限に応力を減少させること
も可能である。したがって、そのような変更や実施例は
特許請求の範囲に包含されるものとする。
【００４７】以上の説明に関して更に以下の項を開示す
る。 （１）集積回路および複数の入出力接続パッドを含む能
動表面を備えた第１、第２チップと、前記第１、第２チ
ップの前記能動表面間に配置され、複数の導電経路を備
えた絶縁材インターポーザとを有するアセンブリであっ
て、前記導電経路が前記インターポーザを貫通して第１
表面から第２表面間まで延在し、前記導電経路によって
前記表面で電気端子がそれぞれ形成される前記アセンブ
リにおいて、前記第１チップの各前記接続パッドと前記
第１のインターポーザ表面上における選択された端子と
の間の結合部と、前記第２チップの各前記接続パッドと
前記第２のインターポーザ表面上における選択された端
子との間の結合部とを有し、更に、前記各チップを他の
部品に接続するための電気端子を前記インターポーザに
設けた前記アセンブリ。 （２）高分子、ポリイミド、エポキシ、ＦＲ−４、ＦＲ
−５、ＢＴ樹脂を含む絶縁性のエラスチック材料、非エ
ラスチック材料、可とう性材料で前記インターポーザを
形成した第１項記載の半導体アセンブリ。 （３）前記チップの少なくとも１つをシリコン、シリコ
ンゲルマニウム、ガリウム砒素、その他電子デバイス製
造に使用される半導体材料のいずれかで形成した第１項
記載の半導体アセンブリ。 （４）前記各チップを異種の集積回路で構成した第１項
記載の半導体アセンブリ。 （５）前記各チップを同種の集積回路で構成した第１項
記載の半導体アセンブリ。 （６）前記接続パッドと前記端子との間の前記接合に半
田ボールを用いた第１項記載の半導体アセンブリ。 （７）錫／鉛、錫／インジウム、錫／銀、錫／ビスマ
ス、導電性粘着化合物から成る材料グループから選択さ
れた材料で前記半田ボールを形成した第１項記載の半導
体アセンブリ。
【００４８】（８）前記第１チップ接続パッドを前記イ
ンターポーザの第１表面端子に接続する前記半田ボール
のサイズ、材料およびリフロー温度が、前記第２チップ
接続パッドを前記インターポーザの第２表面端子に接続
する前記半田ボールのサイズ、材料およびリフロー温度
と異なっている第１項記載の半導体アセンブリ。 （９）他の部品との接続に適した前記インターポーザポ
ートに設けた前記半田ボールのサイズ、材料およびリフ
ロー温度が、前記第１、第２チップに設けた前記半田ボ
ールのサイズ、材料およびリフロー温度と異なっている
第１項記載の半導体アセンブリ。 （１０）前記インターポーザの表面上に間隙を設けて前
記チップを取り付けた第６項記載の半導体アセンブリ。 （１１）前記第２チップを前記インターポーザに接続す
る前記半田ボールが前記第１チップを前記インターポー
ザに接続する対応半田ボールに対してジグザク状に配置
されたことにより、チップ間の応力が軽減した第６項記
載の半導体アセンブリ。 （１２）更に前記間隙を満たす高分子封止材を設けるこ
とにより、熱機械的応力レベルが前記アセンブリの動作
に安全な値まで減少した第６項記載の半導体アセンブ
リ。 （１３）シリカおよび無水物を充填したエポキシ系材料
を高分子封止材として用いた第１２項記載の半導体アセ
ンブリ。 （１４）他の部品を接続するための前記端子に更に半田
ボールを設けた第１項記載の半導体アセンブリ。 （１５）他の部品との接続に適した前記半田ボールのサ
イズ、材料およびリフロー温度が、前記第１、第２チッ
プ接続パッドに設けた前記半田ボールのサイズ、材料お
よびリフロー温度と異なっている第１４項記載の半導体
アセンブリ。 （１６）更にモールドパッケージ内への前記アセンブリ
の封止物を有する第１項記載の半導体アセンブリ。 （１７）前記モールドパッケージをシリカおよび無水物
を充填したエポキシ系化合物で形成した第１６項記載の
半導体アセンブリ。
【００４９】（１８）集積回路および複数の入出力接続
パッドを含む能動表面を備えた第１、第２の半導体チッ
プのアセンブリを製作する方法であって、前記集積回路
を相互接続するための前記能動表面間に、絶縁性材料で
形成され、第１、第２の表面と複数の導電経路および端
子とを備えたインターポーザを配置するステップと、前
記インターポーザの前記第１表面における選択された端
子に前記第１チップの前記各接続パッドを半田ボールリ
フローによってそれぞれ結合し、前記インターポーザに
前記第１チップを搭載するステップと、前記インターポ
ーザの前記第２表面における選択された端子に前記第２
チップの前記各接続パッドを半田ボールリフローによっ
てそれぞれ結合し、前記インターポーザに前記第２チッ
プを搭載するステップとを含む前記方法。 （１９）更に、前記第１チップと前記インターポーザの
間に間隙を作り、前記第２チップと前記インターポーザ
の間に間隙を作るステップを含む第１８項記載の方法。 （２０）更に、前記間隙に高分子前駆体を充填して高分
子封止材を形成するために前記高分子前駆体を硬化する
ための熱エネルギーを供給するステップを含む第１９項
記載の方法。 （２１）更に、モールドパッケージにアセンブリを封止
するステップを含む第１８項記載の方法。 （２２）更に、他の部品との接続に適した前記インター
ポーザ端子に半田ボールを設けるステップを含む第１８
項記載の方法。
【００５０】（２３）集積回路および複数の入出力接続
パッドを含む能動表面を備えた第１、第２チップと、前
記第１、第２チップの前記能動表面間に配置され、複数
の導電経路を備えた絶縁材インターポーザとを有するア
センブリであって、前記導電経路が前記インターポーザ
を貫通して第１表面から第２表面間まで延在し、前記導
電経路によって前記表面で電気端子がそれぞれ形成され
る前記アセンブリにおいて、前記第１チップの各前記接
続パッドと前記第１のインターポーザ表面上における選
択された端子との間の結合部と、前記第２チップの各前
記接続パッドと前記第２のインターポーザ表面上におけ
る選択された端子との間の結合部とを有し、更に、前記
各チップを他の部品に接続するための電気端子を前記イ
ンターポーザに設けた前記アセンブリ。
【図面の簡単な説明】
【図１】他の部品との半田接続部を備え、半田リフロー
とアンダーフィル（ｕｎｄｅｒｆｉｌｌ）を用いて製作
される本発明の第１実施例による半導体チップアセンブ
リの概要断面図。
【図２】半田リフローを用いて製作され、モールドパッ
ケージに封止された本発明の第２実施例による半導体チ
ップアセンブリの概要断面図。
【図３】インターポーザの概要部分断面図。
【符号の説明】
１００ 半導体マルチチップアセンブリ １１０ 第１チップ １３０ 第２チップ １２０ インターポーザ １１４、１３４ 半田ボール １１２、１３２ 入出力接続パッド １２３、１２４ 端子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アーウィン アール、エステパ フィリピン国 フィリピン、バギオ シテ ィ、 ニュー サイト バカケング ナン バー14 (72)発明者 ラニ グイムバオリボット フィリピン国 フィリピン、バギオ シテ ィ、 テキサス インスツルメンツ フィ リピン インコーポレイテッド 気付

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 集積回路および複数の入出力接続パッド
    を含む能動表面を備えた第１、第２チップと、 前記第１、第２チップの前記能動表面間に配置され、複
    数の導電経路を備えた絶縁材インターポーザ（ｉｎｔｅ
    ｒｐｏｓｅｒ）とを有するアセンブリであって、前記導
    電経路が前記インターポーザを貫通して第１表面から第
    ２表面間まで延在し、前記導電経路によって前記表面で
    電気端子がそれぞれ形成される前記アセンブリにおい
    て、 前記第１チップの前記各接続パッドと前記第１のインタ
    ーポーザ表面上における選択された端子との間の結合部
    と、前記第２チップの各前記接続パッドと前記第２のイ
    ンターポーザ表面上における選択された端子との間の結
    合部とを有し、 更に、前記各チップを他の部品に接続するための電気端
    子を前記インターポーザに設けた前記アセンブリ。
  2. 【請求項２】 集積回路および複数の入出力接続パッド
    を含む能動表面を備えた第１、第２の半導体チップのア
    センブリを製作する方法であって、 前記集積回路を相互接続するための前記能動表面間に、
    絶縁性材料で形成され、第１、第２の表面と複数の導電
    経路および端子とを備えたインターポーザを配置するス
    テップと、 前記インターポーザの前記第１表面における選択された
    端子に前記第１チップの前記各接続パッドを半田ボール
    リフローによってそれぞれ結合し、前記インターポーザ
    に前記第１チップを搭載するステップと、 前記インターポーザの前記第２表面における選択された
    端子に前記第２チップの前記各接続パッドを半田ボール
    リフローによってそれぞれ結合し、前記インターポーザ
    に前記第２チップを搭載するステップとを含む前記方
    法。
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