JP2014528652A - パッケージの中心から端子グリッドをオフセットすることによるスタブ最小化 - Google Patents

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インヴェンサス・コーポレイション
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Abstract

超小型電子パッケージ１００は、基板の第１の表面１０８の上に重なる、メモリ記憶アレイ機能を有する超小型電子素子１３０を含み、超小型電子素子は基板内の開口部１１２と位置合わせされる複数のコンタクト１３２を有する。パッケージに転送される全てのアドレス信号を運ぶように構成される第１の端子１０４は、第２の基板表面１１０の第１の領域１４０内に露出することができ、第１の領域は開口部１１２と基板の周縁部との間に配置される。第１の端子は、パッケージに転送されるコマンド信号、バンクアドレス信号及びコマンド信号の全てを運ぶように構成することができ、コマンド信号は書込みイネーブル、行アドレスストローブ及び列アドレスストローブである。【選択図】図１０

Description

本出願の主題は、超小型電子パッケージ及び超小型電子パッケージを組み込んだアセンブリに関する。
［関連出願の相互参照］
本出願は２０１１年１０月３日に出願された米国仮特許出願第６１／５４２，４９５号の出願日の恩典を主張し、その開示は、引用することにより本明細書の一部をなすものとする。
半導体チップは、一般に、個々のプリパッケージされたユニットとして提供される。標準的なチップは、平坦な方形の本体を有し、この本体は、チップの内部回路部に接続されたコンタクト（接点）を有する大きな前面を備えている。個々の各チップは、通常、チップのコンタクトに接続された外部端子を有するパッケージ内に含まれている。また、端子、すなわちパッケージの外部接続点は、プリント回路基板等の回路パネルに電気的に接続するように構成されている。多くの従来の設計では、チップパッケージは、チップ自体の面積よりもかなり大きな回路パネルの面積を占有する。「チップの面積」とは、この開示において、前面を有する平坦なチップに関して用いられるとき、前面の面積を指すものとして理解されるべきである。
「フリップチップ」設計では、チップの前面は、パッケージ誘電体素子、すなわち、パッケージの基板の面に向き合い、チップ上のコンタクトは、はんだバンプ又は他の接続素子によってこの基板の面上のコンタクトに直接ボンディングされる。また、この基板は、当該基板の上に重なる外部端子を通じて回路パネルにボンディングすることができる。「フリップチップ」設計は、比較的コンパクトな構成を提供する。各パッケージは、例えば、本願と同一の譲受人に譲渡された米国特許第５，１４８，２６５号、同第５，１４８，２６６号、及び同第５，６７９，９７７号の或る特定の実施形態に開示されているように、チップの前面の面積に等しいか又はそれよりもわずかに大きな回路パネルの面積を占有する。これらの米国特許の開示内容は、引用することによって本明細書の一部をなすものとする。或る特定の革新的な実装技法が、従来のフリップチップボンディングのコンパクト性に匹敵するコンパクト性又はそれに等しいコンパクト性を提供する。チップ自体の面積に等しいか、それよりわずかに大きい回路パネルの面積に単一のチップを収容することができるパッケージは一般に「チップスケールパッケージ」と呼ばれる。
チップのいかなる物理的構成においても、サイズは重要な考慮事項である。チップのよりコンパクトな物理的構成に対する要求は、携帯型電子デバイスの急速な発展により、更に強くなってきている。単に例として、一般に「スマートフォン」と呼ばれるデバイスは、携帯電話の機能を、高解像度ディスプレイ及び関連する画像処理チップとともに、強力なデータプロセッサ、メモリ、並びに全地球測位システム受信機、電子カメラ及びローカルエリアネットワーク接続等の補助デバイスと一体化している。こうしたデバイスは、完全なインターネット接続、最大解像度の映像を含むエンターテイメント、ナビゲーション、電子銀行等の機能を、全てポケットサイズのデバイスで提供することができる。複雑な携帯型デバイスでは、多数のチップを小さい空間に詰め込む必要がある。さらに、チップのうちのいくつかは、一般に「Ｉ／Ｏ」と呼ばれる多くの入出力接続を有している。これらのＩ／Ｏを、他のチップのＩ／Ｏと相互接続しなければならない。相互接続を形成するコンポーネントは、アセンブリのサイズを大幅に増大させるべきではない。同様の必要性は、例えば、インターネット検索エンジンで使用されるもの等の、性能の増大及びサイズの低減が必要とされるデータサーバにおける用途等の、他の用途でも発生する。
メモリ記憶アレイ、特にダイナミックランダムアクセスメモリチップ（ＤＲＡＭ：dynamic random access memory chip）及びフラッシュメモリチップを含む半導体チップは、一般に、単一チップ又は複数チップのパッケージ及びアセンブリにパッケージされる。各パッケージは、端子と、その中のチップとの間で信号を運び、電源及び接地を接続するために数多くの電気的接続を有する。それらの電気的接続は、チップのコンタクト支持面に対して水平方向に延在する水平導体、例えば、トレース、ビームリード等、及びチップの表面に対して垂直方向に延在するビア等の垂直導体、並びにチップの表面に対して水平及び垂直の両方向に延在するワイヤボンド等の、異なる種類の導体を含むことができる。
従来の超小型電子パッケージは、主としてメモリ記憶アレイ機能を提供するように構成される超小型電子素子、すなわち、メモリ記憶アレイ機能を提供する能動デバイスを他のいずれの機能よりも多く具現化する超小型電子素子を組み込むことができる。この超小型電子素子は、ＤＲＡＭチップ、又はそのような半導体チップをスタックして電気的に相互接続したアセンブリとすることもできるし、それらを含むこともできる。通常、そのようなパッケージの端子の全ては、超小型電子素子が実装されるパッケージ基板の１つ又は複数の周縁部に隣接した数組の列に配置される。例えば、図１に見られる１つの従来の超小型電子パッケージ１２において、パッケージ基板２０の第１の周縁部１６に隣接して端子の３つの列１４を配置することができ、パッケージ基板２０の第２の周縁部２２に隣接して端子の別の３つの列１８を配置することができる。従来のパッケージにおけるパッケージ基板２０の中央領域２４には、端子の列は全くない。図１は更に、パッケージ内の、その面２８上に素子コンタクト２６を有する半導体チップ等の超小型電子素子１１を示す。素子コンタクト２６は、パッケージ基板２０の中央領域２４における開口部、例えばボンドウインドウ、を通って延在するワイヤボンド３０を通じて、パッケージ１２の端子の列１４、１８と電気的に相互接続されている。場合によっては、超小型電子素子１１の面２８と基板２０との間に接着層３２を配置して、ワイヤボンドが接着層３２の開口部を通って延在する状態で、超小型電子素子と基板との機械的接続を補強することができる。
上記に鑑みて、特にそのようなパッケージと、そのようなパッケージを搭載し互いに電気的に相互接続することができる回路パネルとを含むアセンブリにおいて、電気的性能を改善するために、超小型電子パッケージ上で端子の配置の改善をいくらか行うことができる。
本発明の一態様によれば、超小型電子パッケージは、互いに反対側の第１の表面及び第２の表面と、前記第１の表面と前記第２の表面との間に延在する周縁部と、前記第１の表面と前記第２の表面との間に延在する開口部とを有する基板を備えることができる。前記開口部は、前記開口部の最も長い寸法の方向に延在し、かつ前記最も長い寸法を横切る方向にある前記開口部の幅に対して中央に置かれた軸を有することができる。前記軸は前記周縁部に平行とすることができ、前記第２の表面は、前記軸と前記周縁部との間に配置される第１の領域を有する。
前記パッケージは、メモリ記憶アレイ機能を有する超小型電子素子を含むことができる。前記超小型電子素子は、前記基板の前記第１の表面に面する表面と、前記超小型電子素子の前記表面において露出し、前記開口部と位置合わせされる複数のコンタクトとを有することができる。
複数の端子を、前記基板の前記第２の表面において露出し、前記超小型電子パッケージを該パッケージの外部にある少なくとも１つの構成要素に接続するように構成さすることができる。前記超小型電子素子の前記コンタクトと前記端子との間にリードを電気的に接続することができ、該リードは前記開口部と位置合わせされる部分を有する。
前記端子は、前記基板の前記第２の表面の前記第１の領域内に露出し、前記パッケージに転送される全てのアドレス信号を運ぶように構成される第１の端子を含むことができる。
一例において、前記超小型電子素子は、いかなる他の機能よりも多くの数の、メモリ記憶アレイ機能を提供する能動素子を具体化することができる。
一例において、前記第１の端子は前記パッケージに転送されるコマンド信号、バンクアドレス信号及びクロック信号の全てを運ぶように構成される端子を含むことができ、前記コマンド信号は書込みイネーブル信号、行アドレスストローブ信号及び列アドレスストローブ信号であり、前記クロック信号は前記アドレス信号をサンプリングするのに用いられるサンプリングクロックである。
一例において、前記基板は、該基板の平面内におけるＣＴＥが１２ｐｐｍ／℃未満の材料から本質的になる要素とすることができる。
一例において、前記基板は、該基板の平面内におけるＣＴＥが３０ｐｐｍ／℃未満の材料から本質的になる誘電素子を含むことができる。
一例において、前記第２の表面の前記第１の領域内に露出する前記端子のうちの少なくともいくつかは、前記コマンド信号、前記アドレス信号及び前記クロック信号以外の信号を運ぶように構成することができる。
一例において、前記第２の表面は、前記基板の前記第１の表面と前記第２の表面との間に延在し、前記第１の周縁部に対向する第２の周縁部を有することができる。例えば、前記第２の周縁部は前記第１の周縁部及び前記軸に平行とすることができる。前記第２の表面は、前記軸と前記第２の周縁部との間に第２の領域を有することができる。前記端子は前記第２の表面において前記第２の領域内に露出する第２の端子を更に含むことができる。
一例において、前記第１の端子は、前記パッケージに転送されるコマンド信号、バンクアドレス信号及びクロック信号の全てを運ぶように構成することができ、前記コマンド信号は書込みイネーブル信号、行アドレスストローブ信号及び列アドレスストローブ信号であり、前記クロック信号は前記アドレス信号をサンプリングするのに用いられるサンプリングクロックである。一例において、前記第２の端子のうちの少なくともいくつかは前記コマンド信号、前記アドレス信号及び前記クロック信号以外の信号を運ぶように構成することができる。
一例において、前記第１の端子は３つ以下の列に配置することができる。
一例において、前記列は前記開口部の前記軸に対して平行にすることができる。
一例において、前記第１の端子は２つ以下の列に配置することができる。
一例において、前記第１の端子は平行な第１の列及び第２の列に配置することができる。
一例において、前記第１の端子は単一の列に配置することができる。
一例において、前記リードのうちの少なくともいくつかは前記開口部を通って延在するワイヤボンドを含む。
一例において、前記リードの全てを、前記開口部を通って延在するワイヤボンドとすることができる。
一例において、前記リードのうちの少なくともいくつかはリードボンドを含む。
一例において、前記超小型電子素子はダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）集積回路チップとすることができる。
一例において、前記端子は前記超小型電子パッケージを、回路パネルである外部構成要素に接続するように構成することができる。
本発明の一態様による超小型電子アセンブリは、互いに反対側の第１の表面及び第２の表面と、互いに反対側の前記第１の表面及び前記第２の表面のそれぞれにおいて露出するパネルコンタクトとを有する回路パネルを備えることができる。第１の超小型電子パッケージ及び第２の超小型電子パッケージは、前記第１の表面及び前記第２の表面においてそれぞれ露出する前記パネルコンタクトに実装される端子を有することができる。前記回路パネルは、前記第１の超小型電子パッケージの少なくともいくつかの端子を前記第２の超小型電子パッケージの少なくともいくつかの対応する端子と電気的に相互接続することができる。
一例において、前記第１の超小型電子パッケージ及び第２の超小型電子パッケージはそれぞれ、互いに反対側の第１の表面及び第２の表面と、前記第１の表面と前記第２の表面との間に延在する周縁部と、前記第１の表面と前記第２の表面との間に延在する開口部であって、該開口部の長さの方向に延在する軸を有する開口部とを有する基板を備えることができる。前記第２の表面は、前記軸と前記周縁部との間に配置される第１の領域を有することができる。
一例において、各パッケージ内に含まれる超小型電子素子は、前記基板の前記第１の表面に面する表面と、前記超小型電子素子の前記表面において露出し、前記開口部と位置合わせされる複数のコンタクトとを有することができ、前記超小型電子素子はメモリ記憶アレイ機能を有する。
前記パッケージの複数の端子は、前記基板の前記第２の表面において露出し、前記超小型電子パッケージを該パッケージの外部にある少なくとも１つの構成要素に接続するように構成されることができる。前記超小型電子素子の前記コンタクトと前記端子との間にリードを電気的に接続することができ、各リードは前記開口部と位置合わせされる部分を有する。
前記端子は、前記基板の前記第２の表面の前記第１の領域内に露出し、前記パッケージに転送される全てのアドレス信号を運ぶように構成される第１の端子を含むことができる。
一例において、各パッケージの前記超小型電子素子は、いかなる他の機能よりも多くの数の、メモリ記憶アレイ機能を提供する能動素子を具体化することができる。
一例において、各パッケージの前記第１の端子は、前記パッケージに転送されるコマンド信号、バンクアドレス信号及びクロック信号の全てを運ぶように構成することができ、前記コマンド信号は書込みイネーブル信号、行アドレスストローブ信号及び列アドレスストローブ信号であり、前記クロック信号は前記アドレス信号をサンプリングするのに用いられるサンプリングクロックである。
一例において、前記第１の超小型電子パッケージ及び前記第２の超小型電子パッケージの前記端子はそれぞれグリッドの対応する位置に配置することができ、前記グリッドは、前記第１の回路パネル表面及び前記第２の回路パネル表面に対して平行な直交するｘ方向及びｙ方向において、互いの１ボールピッチで位置合わせされる。
一例において、前記グリッドは、該グリッドの前記端子が互いに一致するように、直交する前記ｘ方向及び前記ｙ方向において互いに位置合わせすることができる。
一例において、各グリッドの各場所は前記端子のうちの１つによって占有することができる。
一例において、各グリッドの少なくとも１つの場所は端子によって占有されない。
一例において、前記第１のパッケージ及び前記第２のパッケージの前記電気的接続のスタブ長は各パッケージの前記第１の端子の最小ピッチの７倍未満にすることができる。
一例において、前記第１の超小型電子パッケージの前記第１の端子と前記第２の超小型電子パッケージの前記第１の端子との間の、前記回路パネルを通る前記電気的接続の少なくともいくつかは、前記回路パネルの厚み程度の電気長を有することができる。
一例において、前記グリッド内の前記第１の端子の信号割当ては、前記第１のパッケージ及び前記第２のパッケージのそれぞれにおいて同じとすることができ、前記グリッドはそれぞれ第１の端子を含む第１の列及び第２の列を有することができる。前記第１のパッケージ上の前記第１の端子列の端子は、前記第２のパッケージの前記第２の端子列の端子と、直交するｘ方向及びｙ方向において１ボールピッチ内に位置合わせすることができ、前記第１のパッケージの前記第２の端子列の端子は、前記第２のパッケージの前記第１の端子列の端子と、直交するｘ方向及びｙ方向において１ボールピッチ内に位置合わせすることができる。
一例において、前記回路パネルの前記第１の表面及び前記第２の表面において露出する一対の電気的に結合される第１のパネルコンタクト及び第２のパネルコンタクトを接続する前記導電性素子を結合した全長は、前記パネルコンタクトの最小ピッチの７倍未満とすることができる。
一例において、各超小型電子パッケージの前記第１の端子は単一の端子列の場所に配置することができる。そのような例において、前記回路パネルは、前記コマンド信号、前記アドレス信号、前記バンクアドレス信号及び前記クロック信号の全てを広域的にルーティング（global routing）するのに１つのルーティング層しか含まなくてもよい。
一例において、各超小型電子パッケージの前記第１の端子は平行な２つの列の場所に配置することができ、前記回路パネルは、前記コマンド信号、前記アドレス信号、前記バンクアドレス信号及び前記クロック信号の全てを広域的にルーティングするのに２つ以下のルーティング層を含む。
一例において、前記回路パネルは、前記コマンド信号、前記アドレス信号、前記バンクアドレス信号及び前記クロック信号の全てを広域的にルーティングするのに１つのルーティング層しか有しなくてもよい。
本発明の一態様によるモジュールは、回路パネルと、前記回路パネルに実装される１つ又は複数の超小型電子パッケージであって、前記超小型電子パッケージは、各超小型電子パッケージに信号を搬送し、かつ各超小型電子パッケージから信号を搬送するように、各超小型電子パッケージの端子を通して前記回路パネルと電気的に接続される、１つ又は複数の超小型電子パッケージとを備えることができる。各超小型電子パッケージは、互いに反対側の第１の表面及び第２の表面と、前記第１の表面と前記第２の表面との間に延在する周縁部と、前記第１の表面と前記第２の表面との間に延在する開口部とを有する基板を備えることができる。前記開口部は、該開口部の長さの方向に延在する軸を有することができ、前記第２の表面は、前記軸と前記周縁部との間に配置される第１の領域を有する。
そのような各パッケージは、前記基板の前記第１の表面に面する表面と、前記超小型電子素子の前記表面において露出し、前記開口部と位置合わせされる複数のコンタクトとを有する超小型電子素子を備えることができる。前記超小型電子素子はメモリ記憶アレイ機能を有することができ、一例において、いかなる他の機能よりも多くの数の、メモリ記憶アレイ機能を提供する能動素子を具体化することができる。
各パッケージの複数の端子は前記基板の前記第２の表面において露出し、前記超小型電子パッケージを該パッケージの外部にある少なくとも１つの構成要素に接続するように構成されることができる。前記超小型電子素子の前記コンタクトと前記端子との間にリードを電気的に接続することができ、各リードは前記開口部と位置合わせされる部分を有する。前記端子は、前記基板の前記第２の表面の第１の領域内に露出し、前記パッケージに転送されるアドレス信号の全てを運ぶように構成される第１の端子を含むことができる。一例において、前記第１の端子は、前記パッケージに転送されるコマンド信号、バンクアドレス信号及びクロック信号の全てを運ぶように構成することができ、前記コマンド信号は、書込みイネーブル信号、行アドレスストローブ信号及び列アドレスストローブ信号であり、前記クロック信号は前記アドレス信号をサンプリングするために用いられるサンプリングクロックである。
一例では、システムは、上記のようなモジュールと、そのモジュールと電気的に接続される１つ又は複数の他の電子構成要素とを含むことができる。前記システムはハウジングを更に含むことができ、そのようなモジュール及び他の電子構成要素はハウジングを用いて組み立てられる。
特定の実施形態による超小型電子アセンブリは、互いに反対側の第１の表面及び第２の表面と、互いに反対側の前記第１の表面及び前記第２の表面のそれぞれにおいて露出するパネルコンタクトとを有する回路パネルを含むができる。第１の超小型電子パッケージ及び第２の超小型電子パッケージは、前記第１の表面及び前記第２の表面においてそれぞれ露出する前記パネルコンタクトに実装される端子を有することができる。前記回路パネルは、前記第１の超小型電子パッケージの少なくともいくつかの端子を前記第２の超小型電子パッケージの少なくともいくつかの対応する端子と電気的に相互接続することができる。
前記第１の超小型電子パッケージ及び第２の超小型電子パッケージはそれぞれ、互いに反対側の第１の表面及び第２の表面と、前記第１の表面と前記第２の表面との間に延在する周縁部と、前記第１の表面と前記第２の表面との間に延在する開口部であって、該開口部の長さの方向に延在する軸を有する、開口部とを有する基板を含むことができる。前記軸及び前記周縁部は平行にすることができる。前記第２の表面は、前記軸と前記周縁部との間に配置される第１の領域を有することができる。
前記基板の前記第１の表面に面する表面と、前記超小型電子素子の前記表面において露出する複数のコンタクトとを有する超小型電子素子を、前記開口部と位置合わせすることができる。一例において、前記超小型電子素子は、いかなる他の機能よりも多くの数の、メモリ記憶アレイ機能を提供する能動素子を具体化することができる。
複数の端子を、前記基板の前記第２の表面において露出し、前記超小型電子パッケージを該パッケージの外部にある少なくとも１つの構成要素に接続するように構成することができる。前記超小型電子素子の前記コンタクトと前記端子との間にリードを電気的に接続することができ、各リードは前記開口部と位置合わせされる部分を有する。前記端子は、前記基板の前記第２の表面の前記第１の領域内に露出し、前記パッケージに転送されるコマンド信号、アドレス信号、バンクアドレス信号及びクロック信号の全てを運ぶように構成される第１の端子を含むことができ、前記コマンド信号は、書込みイネーブル信号、行アドレスストローブ信号及び列アドレスストローブ信号であり、前記クロック信号は前記アドレス信号をサンプリングするために用いられるサンプリングクロックである。
各グリッドの各場所は前記端子のうちの１つによって占有することができ、前記第１の超小型電子パッケージの前記第１の端子と前記第２の超小型電子パッケージの前記第１の端子との間の前記回路パネルを通る前記電気的接続の少なくともいくつかは、前記回路パネルの厚み程度の電気長を有する。前記グリッド内の前記第１の端子の信号割当ては、前記第１のパッケージ及び前記第２のパッケージのそれぞれにおいて同じとすることができる。前記グリッドはそれぞれ第１の端子列及び第２の端子列を有することができる。前記第１の端子は、前記第１の列及び前記第２列のみの場所に配置することができ、前記第１のパッケージ上の前記第１の端子列の端子は、前記第２のパッケージの前記第２の端子列の端子と、直交するｘ方向及びｙ方向において１ボールピッチ内に位置合わせすることができ、前記第１のパッケージの前記第２の端子列の端子は、前記第２のパッケージの前記第１の端子列の端子と、直交するｘ方向及びｙ方向において１ボールピッチ内に位置合わせすることができる。前記回路パネルの前記第１の表面及び前記第２の表面において露出する一対の電気的に結合される第１のパネルコンタクト及び第２のパネルコンタクトを接続する前記導電性素子を結合した全長は、前記パネルコンタクトの最小ピッチの７倍未満とすることができる。特定の例では、前記回路パネルは、前記コマンド信号、前記アドレス信号、前記バンクアドレス信号及び前記クロック信号の全てを広域的にルーティングするために、２つ以下のルーティング層を含んでいてよい。
ＤＲＡＭチップを含む従来の超小型電子パッケージを示す断面図である。 回路パネルと、互いに反対側の第１の表面及び第２の表面に互いに対向して搭載された複数の超小型電子パッケージとを組み込んだ、超小型電子アセンブリ、例えばＤＩＭＭモジュールを示す概略図である。 は、図２に示されるようなアセンブリにおける第１の超小型電子パッケージ及び第２の超小型電子パッケージと回路パネルとの電気的相互接続を更に示す断面図である。 図２に示されるようなアセンブリにおける第１の超小型電子パッケージと第２の超小型電子パッケージとの間の電気的相互接続を更に示す概略平面図である。 本発明の一実施形態による超小型電子パッケージにおける端子の配列と信号割り当てとを示す概略平面図である。 図５に示す実施形態による超小型電子パッケージ上での端子の配列を更に示す平面図である。 図６に示される平面図に対応する超小型電子パッケージの断面図である。 図７に示される実施形態の変形形態による超小型電子パッケージ内の電気的に相互接続するリードを示す差込図である。 図５、図６及び図７に示される実施形態の変形形態における超小型電子素子上のコンタクトの取り得る場所及びタイプを示す平面図である。 回路パネルと、回路パネルと電気的に相互接続される図５〜図９に示されるような複数の超小型電子パッケージとを含む、一実施形態による超小型電子アセンブリを示す断面図である。 図５〜図９に示される実施形態の変形形態による超小型電子パッケージを示す平面図である。 図１１に示される平面図に対応する超小型電子パッケージの断面図である。 回路パネルと、回路パネルと電気的に相互接続される図１１及び図１２に示されるような複数の超小型電子パッケージとを含む超小型電子アセンブリを示す断面図である。 異なる信号割当てを有し、例えば、それぞれのパッケージ上のもう１つの列の鏡像とすることができる、第１の端子の列を有する第１の超小型電子パッケージ及び第２の超小型電子パッケージを示す断面図である。 回路パネルと、その回路パネルの互いに反対側の表面上に互いに逆向きに実装される第１及び第２の異なる超小型電子パッケージとを含む超小型電子アセンブリを示す断面図である。 図５〜図９に示される実施形態の別の変形形態による、超小型電子パッケージを示す平面図である。 回路パネルと、回路パネルと電気的に相互接続される図１６に示されるような複数の超小型電子パッケージとを含む超小型電子アセンブリを示す断面図である。 本発明の一実施形態によるシステムを示す概略的な断面図である。
図１に関して説明する例示的な従来の超小型電子パッケージ１２に鑑みて、本発明者らは、メモリ記憶アレイチップを組み込むパッケージ及びそのようなパッケージを組み込むアセンブリの電気的性能を改善するのに役立つかもしれない、実行可能な改善を認識した。
図２〜図４に示されるようなアセンブリ内に設けられた場合の超小型電子パッケージに特に用いる改善を行うことができる。図２〜図４において、パッケージ１２Ａが回路パネルの表面に搭載され、別の同様なパッケージ１２Ｂが回路パネルの反対側の表面上に、それに向き合って搭載される。パッケージ１２Ａ、１２Ｂは通常、機能的及び機械的に互いに同等である。機能的及び機械的に同等なパッケージの他の対１２Ｃと１２Ｄ、及び１２Ｅと１２Ｆもまた、通常同じ回路パネル３４に搭載される。回路パネルとそれに取り付けられたパッケージとは、一般にデュアルインラインメモリモジュール（「ＤＩＭＭ」）と呼ばれるアセンブリの一部を形成することができる。対向して搭載されたパッケージの対それぞれにおけるパッケージ、例えばパッケージ１２Ａ、１２Ｂは、回路パネルの互いに反対側の表面上の接点に接続し、それぞれの対におけるパッケージ同士が通常それぞれの面積の９０％よりも多く互いに重なるようになっている。回路パネル３４内のローカル配線は、端子、例えばそれぞれのパッケージ上の「１」、「５」とラベルがついた端子を回路パネル上のグローバル配線に接続する。グローバル配線は、位置Ｉ、ＩＩ、及びＩＩＩ等の回路パネル３４上の接続位置にいくつかの信号を伝えるのに用いる、バス３６の信号導体を含む。例えば、パッケージ１２Ａ、１２Ｂは、接続位置Ｉに結合したローカル配線によってバス３６に電気的に接続され、パッケージ１２Ｃ、１２Ｄは、接続位置ＩＩに結合したローカル配線によってバスに電気的に接続され、パッケージ１２Ｅ、１２Ｆは、接続位置ＩＩＩに結合したローカル配線によってバスに電気的に接続される。
回路パネル３４は、パッケージ１２Ａの一方の縁部１６近くの「１」とラベルがついた端子が回路パネル３４を貫いてパッケージ１２Ｂの同じ縁部１６近くのパッケージ１２Ｂの「１」とラベルがついた端子に接続する、十文字すなわち「シューレース」パターンと同様に見えるローカル相互接続配線を用いて、パッケージ１２Ａ、１２Ｂそれぞれの端子を電気的に相互接続する。しかし、回路パネル３４に取り付けたパッケージ１２Ｂの縁部１６は、パッケージ１２Ａの縁部１６から遠い。図２〜図４は、パッケージ１２Ａの縁部２２近くの「５」とラベルがついた端子が回路パネル３４を貫いてパッケージ１２Ｂの同じ縁部２２近くのパッケージ１２Ｂの「５」とラベルがついた端子に接続するということを更に示す。アセンブリ３８において、パッケージ１２Ａの縁部２２はパッケージ１２Ｂの縁部２２から遠い。
それぞれのパッケージ、例えばパッケージ１２Ａ上の端子と、その反対側に搭載されたパッケージ、すなわちパッケージ１２Ｂ上の対応する端子との間の、回路パネルを貫く接続は、かなり長いものである。図３において更にわかるように、同様の超小型電子パッケージ１２Ａ、１２Ｂのそのようなアセンブリにおいて、回路パネル３４は、バスからの同じ信号がそれぞれのパッケージに送信されることになっている場合には、バス３６の信号導体を、「１」と印がついたパッケージ１２Ａの端子及び「１」と印がついたパッケージ１２Ｂの対応する端子と電気的に相互接続することができる。同様に、回路パネル３４は、バス３６の別の信号導体を、「２」と印がついたパッケージ１２Ａの端子及び「２」と印がついたパッケージ１２Ｂの対応する端子と電気的に相互接続することができる。同じ接続の仕組みを、バスの他の信号導体及びそれぞれのパッケージの対応する端子にも当てはめることができる。回路パネル３４上のバス３６と、パッケージのそれぞれの対、例えば、基板の接続位置Ｉにおけるパッケージ１２Ａ、１２Ｂ（図２）の対のそれぞれのパッケージとの間のローカル配線は、非終端スタブの形とすることができる。そのようなローカル配線は、比較的長い場合には、場合によっては、後述するようにアセンブリ３８の性能に影響を及ぼす場合がある。さらに、回路パネル３４はまた、他のパッケージ、すなわち一対のパッケージ１２Ｃ、１２Ｄ並びに一対のパッケージ１２Ｅ、１２Ｆの或る特定の端子を、バス３６のグローバル配線に電気的に相互接続するよう、ローカル配線に求め、そのような配線も、同じようにアセンブリの性能に影響を及ぼす可能性がある。
図４は更に、信号「１」、「２」、「３」、「４」、「５」、「６」、「７」、及び「８」を運ぶよう割り当てられた端子のそれぞれの対の、超小型電子パッケージ１２Ａと１２Ｂとの間の相互接続を示す。図４においてわかるように、端子の列１４、１８は各パッケージ１２Ａ、１２Ｂの縁部１６、２２にそれぞれ近いので、端子の列１４、１８が延在する方向４２を横切る方向４０に回路パネル３４を横切ることを必要とされる配線は、非常に長くなる可能性がある。ＤＲＡＭチップの長さは、それぞれの辺が１０ミリメートルの範囲にすることができるということを認識すれば、２つの対向して搭載されるパッケージ１２Ａ、１２Ｂの対応する端子に同じ信号をルーティングするのに必要な、図２〜図４に見られるアセンブリ３８における回路パネル３４内のローカル配線の長さは、場合によっては５ミリメートルから１０ミリメートルの間に及ぶ可能性があり、通常約７ミリメートルとすることができる。
場合によっては、パッケージの端子同士を接続する回路パネル上の非終端配線が比較的長くても、アセンブリ３８の電気的性能にひどく影響を及ぼすことはない場合がある。しかし、図２に示すように、回路パネルのバス３６から、回路パネルに接続されたパッケージの多数の対のそれぞれに信号を転送する場合、バス３６からそこに接続されたそれぞれのパッケージ上の端子まで延在するスタブ、すなわちローカル配線の電気長がアセンブリ３８の性能に潜在的に影響を及ぼすということを本発明者らは認識している。非終端スタブ上の信号反射は、それぞれのパッケージの接続された端子から戻ってバス３６上へと逆方向に伝わり、したがってバス３６からパッケージに転送される信号を劣化させてしまう可能性がある。この影響は、現在製造される超小型電子素子を含むいくつかのパッケージについては許容できる場合がある。しかし、増大した信号切り換え周波数若しくは低電圧スイング信号又はその両方で動作する現在又は将来のアセンブリにおいては、この影響は甚だしくなる可能性がある、ということを本発明者は認識している。これらのアセンブリについては、送信信号の整定時間、リンギング、ジッタ、又は符号間干渉が受け入れがたい程度まで増大する場合がある。
本発明者らは、非終端スタブの電気長は、通常、回路パネルのバス３６をそこに搭載されたパッケージの端子と接続するローカル配線よりも長い、ということを更に認識している。それぞれのパッケージ内の、パッケージ端子から内部の半導体チップまでの非終端配線によって、スタブの長さが増加する。
具体例では、バス３６はアドレス情報を運ぶことができる。バスはＤＩＭＭ等の主要なメモリ記憶アレイ機能を有するアセンブリのコマンド−アドレスバスとすることができる。コマンド−アドレスバス３６は、回路パネル上の１組のコマンド信号、アドレス信号、バンクアドレス信号及びクロック信号を、接続位置、例えば、図２に示される位置Ｉ、ＩＩ及びＩＩＩに運ぶ。これらのコマンド−アドレスバス信号は、その後、パッケージ１２Ａ、１２Ｂ、１２Ｃ、１２Ｄ、１２Ｅ及び１２Ｆが接続される回路パネルの互いに反対側の表面にあるパネルコンタクトのそれぞれの組にローカル配線によって分配することができる。クロック信号は、アドレス信号をサンプリングするために用いられるサンプリングクロック信号である。特定の例では、超小型電子素子がＤＲＡＭチップであるか、又はＤＲＡＭチップを含むとき、コマンド信号は、書込みイネーブル、行アドレスストローブ及び列アドレスストローブである。
したがって、本明細書において説明する本発明の或る特定の実施形態は、そのような第１のパッケージ及び第２のパッケージが回路パネル、例えば回路基板、モジュール基板若しくはカード、又はフレキシブル回路パネルの互いに反対側の表面上に互いに対向して搭載される場合に、スタブの長さを短くできるように構成した、超小型電子パッケージを提供する。回路パネル上に互いに対向して搭載される第１の超小型電子パッケージ及び第２の超小型電子パッケージを組み込むアセンブリは、それぞれのパッケージ間のスタブ長を著しく低減することができる。こうしたアセンブリ内のスタブ長を低減することは、なかでも、整定時間、リンギング、ジッタ、又は符号間干渉のうちの１つ又は複数を低減すること等によって、電気性能を改善することができる。さらに、回路パネルの構造の単純化、又は回路パネルの設計若しくは製造の複雑性及びコストの低減、若しくは回路パネルの設計及び製造の双方の複雑性及びコストの低減等、他の利点もまた得ることを可能にすることができる。
超小型電子パッケージは、互いに反対側の第１の表面及び第２の表面、すなわち、反対方向に面する基板の表面を有する基板を備える。第１の表面と第２の表面との間に周縁部が延在する。開口部、例えば、ボンド窓が、第１の表面と、第１の表面の反対側の、基板の第２の表面との間に延在する。開口部は、開口部の長さの方向に延在する軸を有し、第２の表面の第１の領域が、その軸と周縁部との間に配置されるようになっている。
超小型電子素子、例えば、半導体チップは、基板の第１の表面に面する面を有し、その面において露出し、開口部と位置合わせされる複数のコンタクトを有する。超小型電子素子はメモリ記憶アレイ機能を有することができる。一例では、超小型電子素子は、いかなる機能よりも多くの数の、メモリ記憶アレイ機能を提供する能動素子を具体化することができる。超小型電子素子の面は基板の第１の表面に面し、超小型電子素子は通常、接着剤等を用いてその表面に実装される。
超小型電子パッケージは、超小型電子パッケージをパッケージの外部にある少なくとも１つの構成要素に接続するように構成される、基板の第２の表面において露出する端子を有する。本明細書で使用されるとき、導電性要素が、構造の表面「において露出する（exposed at）」という記述は、導電性要素が、構造の外側から表面に向かって表面に垂直な方向に移動する理論的な点との接触に利用可能であることを示す。そのため、構造の表面において露出する端子又は他の導電性要素は、こうした表面から突出することができるか、こうした表面と同一平面上に存在することができか、又は、こうした表面に対して凹み、構造内の穴又は窪みを通して露出することができる。リードが端子と超小型電子素子のコンタクトとの間に電気的に接続され、各リードは開口部と位置合わせされる部分を有する。
端子は、基板の第２の表面の第１の領域１４０内に露出する端子１０４を含む。第１の端子は一群のコマンド−アドレスバス信号の全てを運ぶように構成されている。第１の端子によって運ばれる信号は、アドレス情報を運ぶ信号を含む。一例では、超小型電子素子がＤＲＡＭチップを含むか、又はＤＲＡＭチップであるとき、第１の端子は、一群のコマンド信号、アドレス信号、バンクアドレス信号及びクロック信号の全てを運ぶように構成することができ、コマンド信号は書込みイネーブル、行アドレスストローブ及び列アドレスストローブであり、クロック信号はアドレス信号をサンプリングするのに用いられるサンプリングクロックである。クロック信号は種々のタイプからなることができるが、一実施形態では、第１の端子によって運ばれるクロック信号は、差動信号又は真／補数信号として受信される一対又は複数対の差動クロック信号とすることができる。
後に更に説明されるように、第１の端子によって運ばれるこれらの信号は、複数の超小型電子パッケージまで、特に回路パネルの互いに反対側の表面に搭載される第１の超小型電子パッケージ及び第２の超小型電子パッケージまで並列に、プリント回路基板又はモジュールカード等の回路パネル上でバスによって伝達されるコマンド−アドレスバス信号とすることができる。本明細書における或る特定の実施形態では、ボンド窓１１２の軸１１４とその軸に対して平行な基板の周縁部１５０との間にコマンド−アドレスバス信号を運ぶ第１の端子を置くことによって、その互いに反対側の表面上にそのような第１の超小型電子パッケージ及び第２の超小型電子パッケージが搭載された回路パネル上のコマンド−アドレスバス信号導体に取り付けられる、超小型電子パッケージ内のスタブの長さを低減することができる。第１のパッケージ上の第１の端子のグリッドが第２のパッケージの第１の端子のグリッドと、回路パネルの第１の表面に沿って直交するｘ方向及びｙ方向において１ボールピッチ内に位置合わせされるように、第１のパッケージ及び第２のパッケージが回路パネルの互いに反対側の第１の表面及び第２の表面上に搭載されるときに、回路パネル上のこれらのスタブを相対的に短い長さに低減することができる。各パッケージ上の第１の端子の列の数を少なくするとき、回路パネル上のスタブ長を更に低減することができる。このようにして、第１のパッケージ及び第２のパッケージのそれぞれの第１の端子が単一の列内に配置されるとき、各パッケージの対応する第１の端子間の回路パネル内の接続は、回路パネルの厚みと概ね同じ長さを有することができる。その際、回路パネル上のコマンド−アドレスバスの信号導体と、第１のパッケージ及び第２のパッケージの第１の端子との間のスタブの長さは比較的短い。例えば、スタブは、回路パネルの厚み未満である長さを有することができる。回路パネル上のコマンド−アドレスバスの信号導体を、回路パネルに電気的に接続されるパッケージ上の第１の端子と接続するスタブの長さを低減することにより、そのようなアセンブリの電気的性能を改善することができる。したがって、スタブ長を低減することは、なかでも、整定時間、リンギング、ジッタ及び符号間干渉のうちの１つ又は複数を低減するのを助けることができる。
超小型電子パッケージは、上記の第１の端子以外の第２の端子１０６を有することができる。一例では、第２の端子は、第１の端子も配置される第１の領域１４０内に配置することができる。代替的には、第２の端子のうちの一部又は全てを、基板の軸１１４と、第１の周縁部１５０と対向する基板の第２の周縁部１５２との間の第２の表面の第２の領域１４２内に配置することができる。一例では、第２の端子は、超小型電子素子への、及び／又は超小型電子素子からの一方向又は双方向データ信号、及びデータストローブ信号、並びにデータマスク、及び終端抵抗器に対して平行な終端をオン又はオフにするのに用いられるＯＤＴすなわち「オンダイターミネーション」信号を運ぶのに用いられる端子を含むことができる。第１の領域１４０又は第２の領域１４２内の端子によって、チップセレクト、リセット、電源電圧、例えば、Ｖｄｄ、Ｖｄｄｑ、又は接地、例えば、Ｖｓｓ及びＶｓｓｑ等の信号又は基準電位を運ぶことができる。これらの特定の信号又は基準電位はいずれも、第１の領域内の端子によって運ばれる必要はない。以下の説明では、電源又は接地等の基準電位を運ぶように構成されるパッケージの端子は、明確にするために、かつ説明を容易にするために、図及び説明から省略される場合がある。
ここで、本発明の一実施形態による超小型電子パッケージ１００が、図５、図６及び図７において示される。その超小型電子パッケージは、誘電体素子を含むことができる基板１０２を含む。場合によっては、誘電体素子はシート状とすることができ、本質的に、ポリマー材料、なかでも樹脂及びポリイミドからなることができる。代替的には、基板は、例えば、ＢＴ樹脂又はＦＲ−４構成のガラス強化エポキシ等の複合構成物を有する誘電体素子を含むことができる。一例では、誘電体素子は、本質的に、基板の平面における熱膨張係数（「ＣＴＥ」）が３０パーツパーミリオン／摂氏温度（part per million per degree Celsius）未満である材料からなることができる。別の例では、１２パーツパーミリオン／摂氏温度未満の相対的に低いＣＴＥを有する材料からなり、その上に端子及び他の導電性構造が配置される支持要素を、基板は含むことが可能である。例えば、そのような低ＣＴＥ要素は、本質的に、ガラス、セラミック若しくは半導体材料、若しくは液晶ポリマー材料又はそのような材料の組み合わせからなることが可能である。
基板は、互いに反対側の第１の表面１０８及び第２の表面１１０と、第１の表面と第２の表面との間に延在する開口部１１２、例えば、ボンド窓とを有する。開口部は、開口部の最も長い寸法１１６、すなわち、開口部の長さの方向に延在し、第２の表面に対して平行であり、かつその長さを横切る方向にある開口部の幅に対して中央に置かれた軸１１４を有することができる。その軸は、開口部と位置合わせされ、かつ超小型電子素子をパッケージングするプロセス中に露出し、開口部を通って近づくことができる、超小型電子素子のコンタクト１３２の１つ又は複数の列１３４に対して中央に置くことができる。その代わりに、又はそれに加えて、軸１１４は、超小型電子素子１３０のコンタクト１３２の列１３４の最も長い寸法１１８、すなわち、長さの方向に延在することができる。
超小型電子素子はメモリ記憶アレイ機能を有することができる。一例では、超小型電子素子１３０は、いかなる他の機能よりも多くの数の、メモリ記憶アレイ機能を提供する能動素子を具体化することができる。例えば、超小型電子素子は、より多くの数の、ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）記憶アレイ機能を提供する能動デバイスを具体化する半導体チップとすることができる。特定の例では、超小型電子素子は、専用ＤＲＡＭチップであってもよく、又は、ＤＲＡＭ記憶アレイ機能と他の機能、なかでも、プロセッサ機能、信号プロセッサ機能、グラフィックスプロセッサ機能等の他の機能とを組み込んでいるが、メモリ記憶アレイ機能を提供する能動デバイス、例えば、トランジスタの数がいかなる他の機能より多く存在するチップであってもよい。
図７において見られるように、超小型電子素子１３０は、基板１０２の第１の表面１０８に面する面１３６を有する。接着剤１３８を面１３６と第１の表面１０８との間に配置し、それらの面を互いに結合することができる。図５、図６及び図７において見られるように、パッケージ１００は複数の第１の端子１０４を含んでおり、基板の第２の表面１１０において露出する第２の端子１０６を含む場合がある。それらの端子は、パッケージをパッケージの外部にある別の構成要素、例えば、回路パネル等に電気的に、かつ機械的に接続するための超小型電子パッケージ上の端点である、パッケージの第２の表面において露出する、導電性パッド、ポスト、ピン又は任意の他の導電性構造とすることができる。端子は、その上にボンドメタル又はボンド材料を含んでもよく、あるいは含まなくてもよい。例えば、図７において見られるパッケージでは、第１の端子１０４及び第２の端子１０６は、その端子に取り付けられた接合素子１５４を含むことができ、接合素子は、端子を回路パネルの対応するコンタクトと電気的に、かつ機械的に接合するのに適した導電性ボンドメタル又はボンド材料を含んでいる。一例では、接合素子ははんだボールとすることができる。
超小型電子素子のコンタクト１３２及び端子は、リード１６０と電気的に接続される。図７に示されるように、リードは開口部１１２と位置合わせされた部分を含むことができる。一例では、リードを超小型電子素子のコンタクト１３２に接続するために、開口部１１２の中にツールを挿入して、リード、例えば、ワイヤボンド又はビームリードを、開口部を通して露出し、近づくことができるコンタクト１３２に接合することができる。例えば、リード１６０は、図７に示されるようなワイヤボンドとすることができ、ワイヤボンドは、開口部１１２を通って、コンタクト１３２から基板の第２の表面１１０にある接続点（図示せず）まで延在する。代替的には、図８において見られるように、端子に接続されるリードはビームリード１６２とすることができ、ビームリードは基板１０２の第２の表面１１０に平行であるか、又は第２の表面において露出する部分と、開口部１１２を通ってコンタクト１３２に接合又は結合される部分とを有する。別の例では、端子１０４、１０６に接続されるビームリード１６４は、第１の表面１０８に対して平行であるか、又は第１の表面において露出し、コンタクト１３２に接合又は結合される部分を有することができる。
パッケージの第１の端子１０４は、基板の第２の表面の第１の領域１４０において露出し、その領域は、軸１１４と基板の第１の周縁部１５０との間に存在し、第１の周縁部１５０は軸１１４に対して平行である。超小型電子素子がダイナミックランダムアクセスメモリ記憶デバイスである例では、第１の端子は、超小型電子パッケージに転送されるコマンド信号、アドレス信号、バンクアドレス信号及びクロック信号の全てを運ぶように構成することができる。上記で述べたように、「コマンド信号」は、こうした超小型電子素子がダイナミックランダムアクセスメモリ記憶デバイスであるとき、超小型電子パッケージ内で超小型電子素子によって利用される、書込みイネーブル信号、行アドレスストローブ信号、及び列アドレスストローブ信号である。「クロック信号」は、アドレス信号をサンプリングするサンプリングクロックとして使用される信号である。例えば、図５に見られるように、第１の端子は、クロック信号ＣＫ及びＣＫＢ、行アドレスストローブＲＡＳ、列アドレスストローブＣＡＳ、及び書込みイネーブル信号ＷＥ、並びにアドレス信号Ａ０〜Ａ１５（Ａ０及びＡ１５を含む）並びにバンクアドレス信号ＢＡ０、ＢＡ１、及びＢＡ２を含むことができる。図５には具体的に示されないが、第１の領域１４０内に配置される端子は、他の信号、なかでも、例えば、データ信号、データストローブ信号、電源若しくは接地電位、ＯＤＴ、又はクロックイネーブル信号を運ぶように構成される端子を含むことも可能である。
図６において更に示されるように、第１の端子は、開口部の軸１１４に対して平行な方向に延在する限られた数の列内に配置することができる。したがって、一例では、第１の領域１４０内に端子の３つ以下の列１０４Ａ、１０４Ｂ、１０４Ｃが存在する場合がある。さらに、コマンド−アドレスバスの上記で言及された信号を運ぶように構成される第１の端子は、第１の領域１４０内の端子列の全数である、同じ数の列に配置することができる。代替的には、コマンド−アドレスバスの上記で言及された信号を運ぶように構成される第１の端子は、第１の領域１４０内の端子列の全数より少ない数の列内に配置することができる。例えば、図５、図６、図７を参照すると、上記で言及されたコマンド−アドレスバス信号の全てを、平行な第１の列１０４Ａ及び第２の列１０４Ｂの場所に配置される第１の端子によって運ぶことができ、一方、第３の端子列１０４Ｃは、上記で言及されたコマンド−アドレスバス信号以外の少なくともいくつかの信号を運ぶように構成することができる。
１つ又は２つ以上の端子列１０４Ａ、１０４Ｂ、１０４Ｃは上記で言及されたコマンド−アドレスバス信号を運ぶためだけに構成される必要はない場合がある。したがって、上記で言及されたコマンド−アドレスバス信号のうちのいくつかは、第１の列１０４Ａ、第２の列１０４Ｂ又は第３の列１０４Ｃのうちの１つ又は複数内の端子によって運ぶことができる場合があり、一方、上記で言及されたコマンド−アドレスバス信号以外の信号も、第１の列１０４Ａ、第２の列１０４Ｂ又は第３の列１０４Ｃのうちの１つ又は複数内の端子によって運ばれる。
第２の端子１０６は、軸１１４と、第１の周縁部と対向する基板の第２の周縁部１５２との間に存在する第２の表面１１０の第２の領域１４２において露出することができる。第２の端子は、コマンド−アドレスバスの上記で言及された信号以外の信号、例えば、なかでも、データ信号、データストローブ信号、電源若しくは接地電位、ＯＤＴ又はクロックイネーブル信号を運ぶように構成することができる。第１の端子１０４、すなわち、上記で言及されたコマンド−アドレスバス信号のそれぞれを運ぶように構成された、すなわち、割り当てられた、第１の領域１４０内の端子が存在する限り、コマンド−アドレスバスの上記で言及された信号の一部又は全てが第２の端子１０６によっても運ばれることを可能とすることができる。
図６において更に見られるように、最小ピッチ１５４が、基板上の第１の端子の任意の２つの隣接する平行な列１０４Ａと１０４Ｂとの間の最小距離として存在する。最小ピッチ１５６は、軸１１４に対して平行な方向１５８においてそれぞれ隣接する列を通って延在する中心線１２４Ａと１２４Ｂとの間の最小距離と定義される。最小ピッチは、特定の列、例えば、列１０４Ａ内の端子が配置される方向１５８に対して垂直な方向１５９に存在する。
図９において更に示されるように、超小型電子パッケージ１００内の超小型電子素子１３０Ａは、代替の構成を有することができる。そのような構成において、超小型電子素子１３０Ａは、２つ以上のコンタクト列、例えば、開口部１１２（図６）と位置合わせされ、上記のようにリードによって端子と電気的に接続するために利用可能である列１３４Ａ、１３４Ｂを有することができる。図９に示されるように、列の内の１つ１３４Ｂは完全に占有されなくてもよく、それにより、列１３４Ｂ内の１つ又は複数の場所において、コンタクト１３２は欠けている。図９は、開口部１１２と位置合わせされた端子に加えて、超小型電子素子は、電源、接地に接続するのに適した他のコンタクト、又は試験等のためにプローブ装置と接触するのに適したコンタクトを有することができる。
図１０は、第１の超小型電子パッケージ１００Ａ、第２の超小型電子パッケージ１００Ｂ、第３の超小型電子パッケージ１００Ｃ及び第４の超小型電子パッケージ１００Ｄの超小型電子アセンブリ１８０を示す。各超小型電子パッケージは、回路パネル２５４のそれぞれ互いに反対側の第１の表面２５０及び第２の表面２５２において、コンタクト２６０、２６２に搭載され電気的に接続された、それぞれ図５〜図９を参照して上述した超小型電子パッケージ１００である。回路パネルは、なかでもデュアルインラインメモリモジュール（「ＤＩＭＭ」）において用いられるプリント回路基板、システム又はマザーボードにおいて他の構成要素に接続する回路基板又はパネル等、さまざまなタイプとすることができる。回路パネルは、超小型電子パッケージに電気的に接続するように構成されたコンタクトを含んでいる。このようにして、回路パネルは、その上にある導電性トレース及びビア（２７０、２７２において概略的に示される）を通して、第１の表面２５０及び第２の表面２５２においてそれぞれパネルコンタクト２６０、２６２に実装されるパッケージ１００Ａ及び１００Ｂを電気的に接続することができる。回路パネル上の導電性ビア及びトレースは、回路パネルのグローバル配線であるコマンド−アドレスバス２３６の信号導体と電気的に接続されるローカル配線を含む。
特定の実施形態では、回路パネルは、１２パーツパーミリオン／摂氏温度（「ｐｐｍ／℃」）未満の相対的に低い熱膨張係数（「ＣＴＥ」）を有する素子を含むことができる。一例では、低ＣＴＥ素子は、本質的に、半導体、ガラス、セラミック又は液晶ポリマー材料からなることができる。
図１０に示される一例では、「Ａ」及び「Ｂ」として参照される端子を含む、第１のパッケージ１００Ａの第１の端子は、２つの列１０４Ａ、１０４Ｂ（図５、図６及び図７）を有する端子のグリッド２７５の場所に配置される。その際、このグリッドは、第１のパッケージ上の端子のより大きなグリッド１０４のサブセットとすることができ、そのグリッド１０４は、図１０において「Ｃ」として参照される端子を含む、端子の第３の列１０４Ｃも含んでいる。第３の列内の端子は、コマンド−アドレスバスの信号を運ぶように構成される必要はない。同様に、「Ａ」及び「Ｂ」として参照される端子を含む、第２のパッケージ１００Ｂの第１の端子は、２つの列１０４Ａ及び１０４Ｂを有する第１の端子のグリッド２７５内に配置される。その際、このグリッドは、第２のパッケージ１００Ｂ上の端子のより大きなグリッド１０４のサブセットとすることができ、そのグリッド１０４は、図１０において「Ｃ」として参照される端子を含む、端子の第３の列１０４Ｃも含んでいる。ここでもまた、第２のパッケージ１００Ｂの第３の列１０４Ｃ内の端子（図５、図６、図７）は、コマンド−アドレスバスの信号を運ぶように構成される必要はない。一例では、端子の各グリッドは完全に埋めることができ、すなわち、各グリッドの各位置を１つの端子が占有する。代替的に、各グリッドの１つ又は複数の位置が端子によって占有されなくてもよい。
図１０から明らかであるように、回路パネルとともに組み立てられるとき、第１の端子を含む２つの列１０４Ａ、１０４Ｂを含む第１のパッケージ１００Ａのグリッドは、回路パネルの表面２５０に対して平行な直交するｘ方向及びｙ方向において、第１の端子を含む２つの列１０４Ａ、１０４Ｂを含む第２のパッケージ１００Ｂのグリッドの１ボールピッチ内に位置合わせすることができる。具体的には、「１ボールピッチ内」は、パッケージ１００上の隣接する端子列間の最小ピッチ１５６（図６）以下の距離を指している。特定の例では、第１の端子を含む列１０４Ａ、１０４Ｂを含む各パッケージ１００Ａ、１００Ｂのグリッドは、互いに一致することができる。
図１０から明らかであるように、第１のパッケージ１００Ａの「Ａ」を付された第１の端子を第２のパッケージ１００Ｂの「Ａ」を付された対応する第１の端子と接続するのに必要とされる回路パネル２５４上の配線は、相対的に短くすることができる。具体的には、各パッケージ上の各グリッド２７５は、２つの列１０４Ａ、１０４Ｂを有し、グリッド２７５は上記のようにして位置合わせされ、その際、第１のパッケージ１００Ａの第１の列１０４Ａの端子は、回路パネルの第１の表面２５０に対して平行な直交するｘ方向及びｙ方向において、第２のパッケージの第２の列１０４Ｂの端子の１ボールピッチ内に位置合わせすることができ、第１のパッケージ１００Ａの第２の列１０４Ｂの端子は、回路パネルの第１の表面２５０に対して平行な直交するｘ方向及びｙ方向において、第２のパッケージ１００Ｂの第１の列１０４Ａの端子の１ボールピッチ内に位置合わせすることができる。
したがって、第１のパッケージ１００Ａの第１の端子Ａを第２のパッケージ１００Ｂ上の対応する第１の端子Ａと電気的に接続する回路パネル２５４上のスタブの電気長は、それぞれのパッケージ上の第１の端子の最小ピッチの７倍よりも小さく、例えば、図６に示されている第１の端子の列１０４Ａと１０４Ｂとの間のピッチ１５６の７倍よりも小さくすることができる。言い換えれば、対応する第１のパネルコンタクト及び第２のパネルコンタクトをグローバルコマンド−アドレスバスの対応する信号導体と電気的に接続するために、１対の電気的に結合した、回路パネルの第１の表面２５０及び第２の表面２５２においてそれぞれ露出した第１のパネルコンタクト２６０及び第２のパネルコンタクト２６２を接続する導電性素子の全部合わせた合計の長さは、パネルコンタクトの最小ピッチの７倍よりも小さくすることができる。別の例において、第１のパッケージ１００Ａの第１の端子Ａと第２のパッケージ１００Ｂ上の対応する第１の端子Ａとの間の接続の電気長は、第１の表面２５０と第２の表面２５２との間の回路パネル２５４の厚さ２５６とほぼ等しくてもよい。
これらの電気的接続の長さを低減することによって、回路パネル及びアセンブリにおけるスタブ長さを低減することができ、それが、アセンブリ１８０における上述のコマンド−アドレスバス信号について、なかでも整定時間、リンギング、ジッタ、又は符号間干渉のうちの１つ又は複数の低減等、電気的性能の改善に役立つことができる。
コマンド−アドレスバス２３６による第１の接続サイトＩにおける第１のパッケージ１００Ａ及び第２のパッケージ１００Ｂと回路パネル２５４との間の上記の電気的相互接続は、コマンド−アドレスバス２３６による第２の接続サイトＩＩにおける第３のパッケージ１００Ｃ及び第４のパッケージ１００Ｄと回路パネル２５４との間の電気的相互接続にも適用することができる。それゆえ、各パッケージの第１の端子をコマンド−アドレスバスに接続するスタブの長さは、それぞれの場合に低減することができ、それにより、アセンブリ１８０内の上記で言及されたコマンド−アドレスバス信号に関して、なかでも、整定時間、リンギング、ジッタ又は符号間干渉のうちの１つ又は複数を低減することができる。
さらに、回路パネルの構造の単純化又は回路パネルの設計若しくは製造の複雑性及びコストの低減等、他の利点も得ることを可能とすることができる。すなわち、回路パネル上の接続が必要とする、それぞれのパッケージの第１の端子を、回路パネル上のコマンド−アドレスバスに相互接続する配線の層を、より少なくすることができる。
加えて、それぞれの超小型電子パッケージ対、すなわち、第１のパッケージ対１００Ａ及び１００Ｂ並びに第２のパッケージ対１００Ｃ及び１００Ｄ等が接続される接続サイトＩとＩＩとの間で、回路パネルのコマンド−アドレスバス信号２３６に沿って、信号をルーティングするのに必要とされる回路パネル上の配線のグローバルルーティング層の数も、取り付けられる超小型電子パッケージが本明細書における原理に従って構成されるとき、削減することができる。具体的には、そのような信号を回路パネルに沿ってルーティングするのに必要とされるグローバルルーティング層の数は、場合によっては、２つ以下のルーティング層に低減することができる。特定の例では、コマンド−アドレスバスの上記で述べた全ての信号：コマンド信号、アドレス信号、バンクアドレス信号、及びクロック信号をグローバルルーティングするのに、１つのルーティング層しか存在しなくてもよい。しかし、回路パネル上で、上記で述べたコマンド−アドレスバス信号以外の信号を運ぶのに用いられる、より多数のグローバルルーティング層が存在してもよい。
図１１及び図１２は、上記の実施形態の変形形態による超小型電子パッケージ２００を示しており、上記で言及されたコマンド−アドレスバス信号を運ぶように構成される第１の端子は、上記のような２つの列の代わりに、グリッド２０４の３つの列２０４Ａ、２０４Ｂ及び２０４Ｃの場所に配置することができる。第１のパッケージ２００Ａ及び第２のパッケージ２００Ｂが、図１３に示されるように、回路パネル３５４の互いに反対側の表面に実装され、回路パネルと電気的に相互接続されるとき、それぞれ第１のパッケージ２００Ａ及び第２のパッケージ２００Ｂ上の端子Ａ、Ｂ及びＣを含む第１の端子を含む３つの列を含むグリッドは、回路パネル３５４の第１の表面３５０に対して平行な直交するｘ方向及びｙ方向において、互いの１ボールピッチ内に位置合わせすることができる。そのような配置では、第１のパッケージ及び第２のパッケージ上の端子「Ｂ」は、互いの１ボールピッチ内に存在するか、又は互いに一致することができるので、コマンド−アドレスバス３３６の信号導体と、端子「Ｂ」を含む第１の端子の列との間のスタブ長は特に短くすることができる。図１３は、１つ又は複数の更なるパッケージ対、例えば、対２００Ｃ及び２００Ｄが、互いに対して、かつ回路パネルに対して、第１のパッケージ及び第２のパッケージと同じ相互接続関係を有することができることを更に示す。
別の例（図示せず）では、コマンド−アドレスバスの上記で言及された信号を運ぶように構成された超小型電子パッケージの第１の端子は４つ以上の列に配置することもまた可能である。
図１４は、上記のパッケージ１００（図５〜図９）の変形形態において、上記で言及されたコマンド−アドレスバス信号を運ぶように構成される第１の端子の異なる信号割当てを用いるそれぞれのグリッド３０４Ａ、３０４Ｂを有するパッケージを設けることができることを示す。図１４において見られる特定の例では、第２のパッケージ３００Ｂのグリッド３０４Ｂ内の第１の端子の信号割当ては、第１のパッケージ３００Ａのグリッド３０４Ａ内のコマンド−アドレスバス信号を運ぶように構成された第１の端子の信号割当ての鏡像である。したがって、図１４において見られるように、第１のパッケージ３００Ａは、その上に第１の端子グリッド３０４Ａを有することができ、そのグリッドは、端子「Ａ」が開口部１１２に最も近く、端子「Ｂ」はそれに隣接するが、最も近くはない第１の信号割当てを有する。それに対して、第２のパッケージ３００Ｂは、その上の第１の端子グリッド３０４Ｂを有し、そのグリッドは、端子「Ｂ」が開口部１１２に最も近く、端子「Ａ」はそれに隣接するが、最も近くはない第１の信号割当てを有する。
これらの代替のパッケージ変形形態３００Ａ、３００Ｂは、図１５に見られるように、回路パネルの互いに反対側の表面に実装され、互いに、かつ回路パネルと電気的に相互接続される。第１のパッケージ３００Ａ上の第１の端子「Ａ」と第２のパッケージ３００Ｂ上の対応する第１の端子「Ａ」との間の電気的接続４５８は、水平、すなわち、回路パネルの第１の表面４５０に対して平行ではなく、回路パネルの厚み４５６の方向において回路パネル４５４を通って主に一直線にできることが明らかである。さらに、そのような端子「Ａ」と、コマンド−アドレスバス４３６の対応する信号導体との間の接続も、主に回路パネルの厚み方向に存在することができる。同じことが、第１のパッケージ３００Ａ上の第１の端子「Ｂ」、及びそれに電気的に接続され、かつ回路パネル上のコマンド−アドレスバス４３６と電気的に接続される第２のパッケージ３００Ｂ上の対応する第１の端子「Ｂ」にも当てはまる。
しかしながら、図１５において更に見られるように、端子「Ｃ」を含む第３の端子列は、第１のパッケージタイプ３００Ａと第２のパッケージタイプ３００Ｂとの間で鏡像をなす信号割当てを有する必要はない。これは、場合によって第１の端子の第３の列が上記で言及されたコマンド−アドレスバス信号を運ぶように構成された端子を含まない場合等に、そのようにすることができる。
図１６に示される超小型電子パッケージ５００において、第１の端子を含む単一の列５０４Ａが、上記で言及されたコマンド−アドレスバス信号の全てを運ぶように構成される。図１６に示されるように、単一の列５０４Ａは、開口部１１２の軸１１４に対して平行な方向に延在することができる。
図１７は、２つのそのようなパッケージ５００Ａ及び５００Ｂのアセンブリが、回路パネル５５４の互いに反対側の表面５５０及び５５２において露出したパネル端子に搭載され、回路パネルのコマンド−アドレスバス５３６の導体と、かつお互いに、電気的に相互接続されることを更に示す。そのようなアセンブリでは、単一の列５０４Ａが互いの１ボールピッチ内に位置合わせされるので、回路パネル上のコマンド−アドレスバスと、各パッケージ５００Ａ、５００Ｂ上の第１の端子を含む単一の列５０４Ａとの間の接続５５８は相対的に短い。具体的には、各パッケージ５００Ａ、５００Ｂ上の単一の列５０４Ａ内の第１の端子間の位置合わせは、回路パネルの第１の表面５５０に対して平行な直交するｘ方向及びｙ方向において互いの１ボールピッチ内に存在することができる。図１７は、更に、第３の超小型電子パッケージ５００Ｃ及び第４の超小型電子パッケージ５００Ｄを示す。第３及び第４の超小型電子パッケージ５００Ｃ、５００Ｄは、それぞれ上記で言及されたコマンド−アドレスバス信号の全てを運ぶように構成される第１の端子の単一の列５０４Ａを有し、パッケージ５００Ａ、５００Ｂの場合と同じようにしてコマンド−アドレスバス５３６と電気的に相互接続されている。
上述した実施形態のいずれかにおいて、１つ又は複数の第２の半導体チップは、なかでも、以下の技術：ＤＲＡＭ、ＮＡＮＤフラッシュメモリ、ＲＲＡＭ（登録商標）（「抵抗性ＲＡＭ」、又は「抵抗性ランダムアクセスメモリ」）、相変化メモリ（「ＰＣＭ」）、例えば、トンネル接合デバイスを具体化できるような磁気抵抗性ランダムアクセスメモリ（「ＭＲＡＭ」）、スピントルクＲＡＭ、静的ＲＡＭ（ＳＲＡＭ）、又は連想メモリのうちの１つ又は複数において実現することができる。
上述の構造は、種々の電子システムの組み立てに利用することができる。例えば、本発明の更なる実施形態によるシステム６００は、他の電子構成要素６０８及び６１０とともに上述した超小型電子パッケージ又は構造６０６を含む。示した例において、構成要素６０８は超小型電子パッケージ又は半導体チップとすることができるのに対して、構成要素６１０はディスプレイスクリーンであるが、任意の他の構成要素を用いることができる。もちろん、説明をわかりやすくするために、図１８には更なる構成要素が２つだけ示されているが、システムはいかなる数のそのような構成要素を含でいてよい。上述の構造６００は、例えば、上述の実施形態のうちのいずれかとともに上述した超小型電子パッケージとすることができる。更なる変形において、双方を設けることができ、任意の数のそのようなパッケージを用いることができる。パッケージ６０６並びに構成要素６０８及び６１０は、破線で概略的に示す共通のハウジング６０１内に搭載され、必要に応じて互いに電気的に相互接続されて所望の回路を形成する。図示の例示的システムにおいて、システムは、フレキシブルプリント回路パネル又は回路基板等の回路パネル６０２を含み、回路パネルは、構成要素同士を相互接続する多数の導体６０４を含んでおり、図１８にはそのうち１つのみが示されている。しかしこれは例示的なものにすぎず、電気的接続を行う任意の適切な構造を用いることができる。ハウジング６０１は、例えば携帯電話や携帯情報端末において用いることができるタイプの持ち運びできるハウジングとして示し、スクリーン６１０はハウジングの表面において露出している。構造６０６が撮像チップ等の感光性素子を含む場合には、光を構造までルーティングするレンズ６１１又は他の光学デバイスも設けることができる。ここでもまた、図１８に示す単純化したシステムは例示的なものにすぎず、上述の構造を用いて、デスクトップコンピュータ、ルータ等の一般に固定構造とみなされるシステムを含むその他のシステムを作ることができる。
本発明の上記の実施形態の種々の特徴は、本発明の趣旨及び範囲から逸脱することなく、具体的に上記で説明された以外の方法において組み合わせることができる。本開示は、上記の本発明の実施形態の全てのそのような組み合わせ及び変形形態を包含することを意図している。

Claims (34)

  1. 超小型電子パッケージであって、
    互いに反対側の第１の表面及び第２の表面と、前記第１の表面と前記第２の表面との間に延在する周縁部と、前記第１の表面と前記第２の表面との間に延在する開口部とを有する基板であって、前記開口部は、前記開口部の最も長い寸法の方向に延在し、かつ前記最も長い寸法を横切る方向の前記開口部の幅に対して中央に置かれた軸を有し、前記第２の表面は、前記軸と前記周縁部との間に配置される第１の領域を有する、基板と、
    メモリ記憶アレイ機能を有する超小型電子素子であって、前記超小型電子素子は、前記基板の前記第１の表面に面する表面と、前記超小型電子素子の前記表面において露出し、前記開口部と位置合わせされている複数のコンタクトとを有する、超小型電子素子と、
    前記基板の前記第２の表面において露出し、該超小型電子パッケージを該パッケージの外部にある少なくとも１つの構成要素に接続するように構成される複数の端子と、
    前記超小型電子素子の前記コンタクトと前記端子との間に電気的に接続されるリードであって、前記開口部と位置合わせされた部分を有しているリードと、
    を備え、
    前記端子は、前記基板の前記第２の表面の前記第１の領域内に露出し、該パッケージに転送される全てのアドレス信号を運ぶように構成されている第１の端子を含んでいる
    超小型電子パッケージ。
  2. 前記超小型電子素子は、いかなる他の機能よりも多くの数の、メモリ記憶アレイ機能を提供する能動素子を具体化している、請求項１に記載の超小型電子パッケージ。
  3. 前記第１の端子は、前記パッケージに転送されるコマンド信号、バンクアドレス信号及びクロック信号の全てを運ぶように構成された端子を含んでおり、前記コマンド信号は書込みイネーブル信号、行アドレスストローブ信号及び列アドレスストローブ信号であり、前記クロック信号は前記アドレス信号をサンプリングするのに用いられるサンプリングクロックである、請求項２に記載の超小型電子パッケージ。
  4. 前記基板は、前記基板の平面内におけるＣＴＥが１２ｐｐｍ／℃未満の材料から本質的になる要素である、請求項１に記載の超小型電子パッケージ。
  5. 前記基板は、前記基板の平面内におけるＣＴＥが３０ｐｐｍ／℃未満の材料から本質的になる誘電素子を含んでいる、請求項１に記載の超小型電子パッケージ。
  6. 前記第２の表面の前記第１の領域内に露出する前記端子のうちの少なくともいくつかは、前記コマンド信号、前記アドレス信号及び前記クロック信号以外の信号を運ぶように構成されている、請求項３に記載の超小型電子パッケージ。
  7. 前記第２の表面は、前記基板の前記第１の表面と前記第２の表面との間に延在し、前記第１の周縁部に対向する第２の周縁部を有し、前記第２の表面は、前記軸と前記第２の周縁部との間に第２の領域を有し、前記端子は前記第２の表面において前記第２の領域内に露出する第２の端子を更に含んでいる、請求項１に記載の超小型電子パッケージ。
  8. 前記第１の端子は、前記パッケージに転送されるコマンド信号、バンクアドレス信号及びクロック信号の全てを運ぶように構成され、前記コマンド信号は書込みイネーブル信号、行アドレスストローブ信号及び列アドレスストローブ信号であり、前記クロック信号は前記アドレス信号をサンプリングするのに用いられるサンプリングクロックであり、前記第２の端子のうちの少なくともいくつかは、前記コマンド信号、前記アドレス信号及び前記クロック信号以外の信号を運ぶように構成されている、請求項７に記載の超小型電子パッケージ。
  9. 前記第１の端子は３つ以下の列に配置されている、請求項１に記載の超小型電子パッケージ。
  10. 前記列は前記開口部の前記軸に対して平行である、請求項９に記載の超小型電子パッケージ。
  11. 前記第１の端子は２つ以下の列に配置されている、請求項１に記載の超小型電子パッケージ。
  12. 前記第１の端子は平行な第１の列及び第２の列に配置されている、請求項１１に記載の超小型電子パッケージ。
  13. 前記第１の端子は単一の列に配置されている、請求項１に記載の超小型電子パッケージ。
  14. 前記リードのうちの少なくともいくつかは前記開口部を通って延在するワイヤボンドを含んでいる、請求項１に記載の超小型電子パッケージ。
  15. 前記リードの全てが、前記開口部を通って延在するワイヤボンドである、請求項１４に記載の超小型電子パッケージ。
  16. 前記リードのうちの少なくともいくつかはリードボンドを含んでいる、請求項１に記載の超小型電子パッケージ。
  17. 前記超小型電子素子はダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）集積回路チップである、請求項１に記載の超小型電子パッケージ。
  18. 前記端子は、該超小型電子パッケージを、回路パネルである外部の構成要素に接続するように構成されている、請求項１に記載の超小型電子パッケージ。
  19. 超小型電子アセンブリであって、
    互いに反対側の第１の表面及び第２の表面と、互いに反対側の前記第１の表面及び前記第２の表面のそれぞれにおいて露出するパネルコンタクトとを有する回路パネルと、
    前記第１の表面及び前記第２の表面においてそれぞれ露出する前記パネルコンタクトに搭載される端子を有する、第１の超小型電子パッケージ及び第２の超小型電子パッケージと
    を備え、
    前記回路パネルは、前記第１の超小型電子パッケージの少なくともいくつかの端子を前記第２の超小型電子パッケージの少なくともいくつかの対応する端子と電気的に相互接続し、
    前記第１の超小型電子パッケージ及び第２の超小型電子パッケージのそれぞれは、
    互いに反対側の第１の表面及び第２の表面と、前記第１の表面と前記第２の表面との間に延在する周縁部と、前記第１の表面と前記第２の表面との間に延在する開口部であって、該開口部の長さの方向に延在する軸を有する、開口部とを有する基板であって、前記第２の表面は、前記軸と前記周縁部との間に配置される第１の領域を有する基板と、
    前記基板の前記第１の表面に面する表面と、前記超小型電子素子の前記表面において露出し、前記開口部と位置合わせされる複数のコンタクトとを有し、メモリ記憶アレイ機能を有する超小型電子素子と、
    前記基板の前記第２の表面において露出し、前記超小型電子パッケージを前記パッケージの外部にある少なくとも１つの構成要素に接続するように構成される複数の端子と、
    前記超小型電子素子の前記コンタクトと前記端子との間に電気的に接続されるリードであって、各リードは前記開口部と位置合わせされた部分を有しているリードと
    を備え、
    前記端子は、前記基板の前記第２の表面の前記第１の領域内に露出し、前記パッケージに転送される全てのアドレス信号を運ぶように構成される第１の端子を含む
    超小型電子アセンブリ。
  20. 各超小型電子パッケージ内で、前記超小型電子素子は、いかなる他の機能よりも多くの数の、メモリ記憶アレイ機能を提供する能動デバイスを具体化している、請求項１９に記載の超小型電子アセンブリ。
  21. 前記第１の端子は、前記パッケージに転送されるコマンド信号、バンクアドレス信号及びクロック信号の全てを運ぶように構成され、前記コマンド信号は書込みイネーブル信号、行アドレスストローブ信号及び列アドレスストローブ信号であり、前記クロック信号は前記アドレス信号をサンプリングするのに用いられるサンプリングクロックである、請求項２０に記載の超小型電子アセンブリ。
  22. 前記第１の超小型電子パッケージ及び前記第２の超小型電子パッケージの前記端子は、それぞれグリッドの対応する位置に配置され、前記グリッドは、前記第１の回路パネル表面及び前記第２の回路パネル表面に対して平行な直交するｘ方向及びｙ方向において、互いの１ボールピッチ内に位置合わせされる、請求項１９に記載の超小型電子アセンブリ。
  23. 前記グリッドは、前記グリッドの前記端子が互いに一致するように、直交する前記ｘ方向及び前記ｙ方向において互いに位置合わせされている、請求項２２に記載の超小型電子アセンブリ。
  24. 各グリッドの各場所は前記端子のうちの１つによって占有されている、請求項２２に記載のアセンブリ。
  25. 各グリッドの少なくとも１つの場所は端子によって占有されていない、請求項２２に記載の超小型電子アセンブリ。
  26. 前記第１のパッケージ及び前記第２のパッケージの前記電気的接続のスタブ長は各パッケージの前記第１の端子の最小ピッチの７倍未満である、請求項２２に記載の超小型電子アセンブリ。
  27. 前記第１の超小型電子パッケージの前記第１の端子と前記第２の超小型電子パッケージの前記第１の端子との間の、前記回路パネルを通る前記電気的接続の少なくともいくつかは、前記回路パネルの厚み程度の電気長を有する、請求項２２に記載の超小型電子アセンブリ。
  28. 前記グリッド内の前記第１の端子の信号割当ては、前記第１のパッケージ及び前記第２のパッケージのそれぞれにおいて同じであり、前記グリッドのそれぞれは、第１の端子を含む第１の列及び第２の列を有し、前記第１のパッケージ上の前記第１の端子列の端子は、前記第２のパッケージの前記第２の端子列の端子と、直交するｘ方向及びｙ方向において１ボールピッチ内に位置合わせされ、前記第１のパッケージの前記第２の端子列の端子は、前記第２のパッケージの前記第１の端子列の端子と、直交するｘ方向及びｙ方向において１ボールピッチ内に位置合わせされている、請求項２２に記載の超小型電子アセンブリ。
  29. 前記回路パネルの前記第１の表面及び前記第２の表面において露出する一対の電気的に結合される第１のパネルコンタクト及び第２のパネルコンタクトを接続する前記導電性素子を結合した全長は、前記パネルコンタクトの最小ピッチの７倍未満である、請求項２８に記載の超小型電子アセンブリ。
  30. 各超小型電子パッケージの前記第１の端子は単一の端子列の場所に配置され、前記回路パネルは、前記コマンド信号、前記アドレス信号、前記バンクアドレス信号及び前記クロック信号の全てを広域的にルーティングするのに１つのルーティング層しか含んでいない、請求項２１に記載の超小型電子アセンブリ。
  31. 各超小型電子パッケージの前記第１の端子は平行な２つの列の場所に配置され、前記回路パネルは、前記コマンド信号、前記アドレス信号、前記バンクアドレス信号及び前記クロック信号の全てを広域的にルーティングするのに２つより多くのルーティング層を含んでいない、請求項２１に記載の超小型電子アセンブリ。
  32. 前記コマンド信号、前記アドレス信号、前記バンクアドレス信号及び前記クロック信号の全てを広域的にルーティングするのに１つのルーティング層しか存在しない、請求項２１に記載の超小型電子アセンブリ。
  33. モジュールであって、
    回路パネルと、
    前記回路パネルに搭載される複数の超小型電子パッケージであって、該超小型電子パッケージは、各超小型電子パッケージに信号を搬送し、かつ各超小型電子パッケージから信号を搬送するように、各超小型電子パッケージの端子を通して前記回路パネルと電気的に接続される、複数の超小型電子パッケージと
    を備え、
    各超小型電子パッケージは、
    互いに反対側の第１の表面及び第２の表面と、前記第１の表面と前記第２の表面との間に延在する周縁部と、前記第１の表面と前記第２の表面との間に延在する開口部であって、該開口部の長さの方向に延在する軸を有する、開口部とを有する基板であって、前記第２の表面は、前記軸と前記周縁部との間に配置される第１の領域を有する、基板と、
    前記基板の前記第１の表面に面する表面と、前記超小型電子素子の前記表面において露出し、前記開口部と位置合わせされる複数のコンタクトとを有する超小型電子素子であって、該超小型電子素子はいかなる他の機能よりも多くの数の、メモリ記憶アレイ機能を提供する能動デバイスを具体化している、超小型電子素子と、
    前記基板の前記第２の表面において露出し、前記超小型電子パッケージを前記パッケージの外部にある少なくとも１つの構成要素に接続するように構成される複数の端子と、
    前記超小型電子素子の前記コンタクトと前記端子との間に電気的に接続されるリードであって、前記開口部と位置合わせされる部分を有する、リードと
    を備え、
    前記端子は、前記基板の前記第２の表面の第１の領域内に露出し、前記パッケージに転送されるコマンド信号、アドレス信号、バンクアドレス信号及びクロック信号の全てを搬送するように構成される第１の端子を含み、前記コマンド信号は、書込みイネーブル信号、行アドレスストローブ信号及び列アドレスストローブ信号であり、前記クロック信号は前記アドレス信号をサンプリングするために用いられるサンプリングクロックである
    モジュール。
  34. 請求項３３に記載のモジュールを含むシステムであって、ハウジングを更に備え、前記モジュール及び複数の他の電子構成要素が前記ハウジングを用いて組み立てられているシステム。
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