JP5881833B2 - パッケージ基板へのワイヤボンドのないアセンブリのスタブ最小化 - Google Patents

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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
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    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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    • H01L2924/151—Die mounting substrate
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    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
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    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides
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Description

本出願の主題は、超小型電子パッケージ及び超小型電子パッケージを組み込んだアセンブリに関する。
［関連出願の相互参照］
本出願は、２０１２年４月４日に出願された米国特許出願第１３／４３９，２８６号の継続出願である。この米国特許出願は、２０１２年２月１７日に出願された米国仮特許出願第６１／６００，３６１号と、２０１１年１０月３日に出願された米国仮特許出願第６１／５４２，４８８号及び第６１／５４２，５５３号との出願日の利益を主張する。これらの米国仮特許出願の開示内容は、引用することによって本明細書の一部をなすものとする。
半導体チップは、一般に、個々のパッケージされたユニットとして提供される。標準的なチップは、平坦な方形の本体を有し、この本体は、チップの内部回路部に接続された接点（コンタクト、contact）を有する大きな前面を備えている。個々の各チップは、通常、外部端子を有するパッケージ内に含まれている。また、この外部端子は、プリント回路基板等の回路パネルに電気的に接続され、チップのコンタクトを回路パネルの導体に接続する。多くの従来の設計では、チップパッケージは、チップ自体の面積よりもかなり大きな回路パネルの面積を占有する。「チップの面積」とは、この開示において、前面を有する平坦なチップに関して用いられるとき、前面の面積を指すものとして理解されるべきである。
「フリップチップ」設計では、チップの前面は、パッケージ誘電体素子、すなわち、パッケージの基板の面に向き合い、チップ上のコンタクトは、はんだバンプ又は他の接続素子によってこの基板のコンタクトに直接ボンディングされる。また、この基板は、当該基板の面上に重なる端子を通じて回路パネルにボンディングすることができる。「フリップチップ」設計は、比較的コンパクトな構成を提供する。場合によっては、各パッケージは、例えば、本願と同一の譲受人に譲渡された米国特許第５，１４８，２６５号、同第５，１４８，２６６号、及び同第５，６７９，９７７号の或る特定の実施形態に開示されているように、チップの前面の面積に等しいか又はそれよりも僅かに大きな回路パネルの面積を占有する「チップスケールパッケージ」とすることができる。これらの米国特許の開示内容は、引用することによって本明細書の一部をなすものとする。或る特定の革新的な実装技法が、従来のフリップチップボンディングのコンパクト性に匹敵するコンパクト性又はそれに等しいコンパクト性を提供する。チップのいかなる物理的構成においても、サイズは重要な考慮事項である。チップのより小型の物理的構成に対する要求は、携帯型電子デバイスの急速な発展により、更に強くなってきている。単に例として、一般に「スマートフォン」と呼ばれるデバイスは、携帯電話の機能を、強力なデータプロセッサ、メモリ、並びに全地球測位システム受信機、電子カメラ及びローカルエリアネットワーク接続等の補助デバイスと、高解像度ディスプレイ及び関連する画像処理チップとともに一体化している。こうしたデバイスは、完全なインターネット接続、最大解像度の映像を含むエンターテイメント、ナビゲーション、電子銀行等の機能を、全てポケットサイズのデバイスで提供することができる。複雑な携帯型デバイスでは、多数のチップを小さい空間に詰め込む必要がある。さらに、チップのうちのいくつかは、一般に「Ｉ／Ｏ」と呼ばれる多くの入出力接続を有している。これらのＩ／Ｏを、他のチップのＩ／Ｏと相互接続しなければならない。相互接続は、信号伝播遅延を最小限にするように短くあるべきである。相互接続を形成するコンポーネントは、アセンブリのサイズを大幅に増大させるべきではない。同様の必要性は、例えば、インターネット検索エンジンで使用されるもの等の、増大された性能及びサイズの低減が必要とされるデータサーバにおける用途等の、他の用途でも発生する。
メモリ記憶アレイ、特にダイナミックランダムアクセスメモリチップ（ＤＲＡＭ：dynamic random access memory chip）及びフラッシュメモリチップを含む半導体チップは、一般に、複数チップのパッケージ及びアセンブリにパッケージされる。各パッケージは、端子、すなわちパッケージの外部接続点と、その中のチップとの間で信号を搬送し、電源及び接地を接続するために数多くの電気的接続を有する。それらの電気的接続は、チップのコンタクト支持面に対して水平方向に延在する水平導体、例えば、トレース、ビームリード等、及びチップの表面に対して垂直方向に延在するビア等の垂直導体、並びにチップの表面に対して水平及び垂直の両方向に延在するワイヤボンド等の、異なる種類の導体を含むことができる。
従来の超小型電子パッケージは、主としてメモリ記憶アレイ機能を有する超小型電子素子、すなわち、メモリ記憶アレイ機能を提供する能動デバイスを他のいずれの機能よりも多く具現化する超小型電子素子を組み込むことができる。この超小型電子素子は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）チップ、又はそのような半導体チップを積重して電気的に相互接続したアセンブリとすることもできるし、それらを含むこともできる。通常、そのようなパッケージの端子の全ては、超小型電子素子が実装されるパッケージ基板の１つ又は複数の周縁部に隣接して数組の列に配置される。例えば、図１に見られる従来の超小型電子パッケージ１２において、パッケージ基板２０の第１の周縁１６に隣接して端子の３つの列１４を配置することができ、パッケージ基板２０の第２の周縁２２に隣接して端子の別の３つの列１８を配置することができる。従来のパッケージにおけるパッケージ基板２０の中央領域２４には、端子の列は全くない。図１は更に、パッケージ内の、その面２８上に素子接点２６を有する半導体チップ１１を示す。素子接点２６は、パッケージ基板２０の中央領域２４における開口部、例えばボンドウインドウ、を通って延在するワイヤボンド３０で、パッケージ１２の端子の列１４、１８と電気的に相互接続されている。場合によっては、超小型電子素子１１の面２８と基板２０との間に接着層３２を配置して、ワイヤボンドが接着層３２の開口部を通って延在する状態で、超小型電子素子と基板との機械的接続を補強することができる。
上記に鑑みて、特に、そのようなパッケージと、そのようなパッケージを搭載し互いに電気的に相互接続することができる回路パネルとを含むアセンブリにおいて、電気的性能を改善するために、超小型電子パッケージ上で端子の配置の改善をいくらか行うことができる。
本発明の一態様による超小型電子パッケージは、メモリ記憶アレイ機能を有する超小型電子素子を含むことができる。一例において、超小型電子素子は、いかなる他の機能よりも多くの数の、メモリ記憶アレイ機能を提供する能動素子を具体化することができる。超小型電子素子は、超小型電子素子の面で露出した素子接点の１つ又は複数の列を有することができ、それぞれの列は、超小型電子素子の面に沿った第１の方向に延在する。超小型電子素子の面に垂直な軸平面は、第１の方向に延在し素子接点の１つ又は複数の列に対して中央に置いた直線に沿って、超小型電子素子の面と交差することができる。超小型電子パッケージは、対向する第１の表面及び第２の表面と、素子接点に面し接合される第１の表面で露出した複数の基板接点とを有する基板を含むことができる。第２の表面で露出した端子の複数の平行な列は、基板の第２の表面に沿って第１の方向に延在することができる。端子は、基板接点と電気的に接続することができ、超小型電子パッケージを超小型電子パッケージの外部の部品と接続するよう構成することができる。
端子は、基板の第２の表面の中央領域において基板の第２の表面で露出した第１の端子を含むことができる。第１の端子は、超小型電子素子内のメモリ記憶アレイの利用できるアドレス可能なメモリ位置すべての中からアドレス可能なメモリ位置を決定するために、パッケージ内の回路が使用することができるアドレス情報を運ぶよう構成することができる。一例において、第２の表面の中央領域は、第１の方向を横切る基板の第２の表面に沿った第２の方向の幅を有することができ、この幅は、端子の平行な列のうちの任意の２つの隣接する列間の最小ピッチの３．５倍以下とすることができる。そのような例において、軸平面は中央領域と交差することができる。
一例において、前記端子は、前記アドレス可能なメモリ位置を決定するために前記パッケージ内の前記回路が使用することができる前記アドレス情報のすべてを運ぶよう構成することができる。
一例において、前記第１の端子は、前記超小型電子素子の動作モードを制御する情報を運ぶよう構成することができる。
一例において、前記第１の端子は、前記超小型電子パッケージに転送されるコマンド信号のすべてを運ぶよう構成することができ、前記コマンド信号は、ライトイネーブル、行アドレスストローブ、及び列アドレスストローブ信号である。
一例において、前記第１の端子は、前記超小型電子パッケージに転送されるクロック信号を運ぶよう構成することができ、前記超小型電子パッケージは、前記クロック信号を用いて、前記アドレス情報を運ぶ前記端子で受け取られる信号をサンプリングするよう構成される。
一例において、前記第１の端子は、前記超小型電子パッケージに転送されるバンクアドレス信号のすべてを運ぶよう構成することができる。
一例において、前記第１の端子は、前記端子の列のうちの２つを超えない列内に配置することができる。
一例において、前記第１の端子は、前記端子の列のうちの単一の列内に配置することができる。
一例において、前記第１の端子に接続される前記素子接点は、素子接点の単一の列内に配置することができる。
一例において、前記素子接点は、前記超小型電子素子の前面で露出した再分配接点を含むことができる。再分配接点のそれぞれは、トレース又はビアのうちの少なくとも１つを介して前記超小型電子素子の接点パッドに電気的に接続することができる。前記再分配接点のうちの少なくともいくつかは、前記超小型電子素子の前記面に沿った少なくとも１つの方向に前記素子接点からずらすことができる。
一例において、前記基板は、対向する前記第１の表面及び第２の表面の間にそれぞれ延在する、対向する第１の縁及び第２の縁を有することができる。前記第１の縁及び前記第２の縁は前記第１の方向に延在することができる。前記第２の表面はそれぞれ前記第１の縁及び前記第２の縁に隣接する第１の周辺領域及び第２の周辺領域を有することができる。そのような例において、前記中央領域は前記第１の周辺領域と前記第２の周辺領域とを分離することができる。前記端子は、前記周辺領域のうちの少なくとも１つにおいて前記第２の表面で露出した複数の第２の端子を含むことができる。前記第２の端子のうちの少なくともいくつかは、前記アドレス情報以外の情報を運ぶよう構成することができる。
一例において、前記第２の端子のうちの少なくともいくつかはデータ信号を運ぶよう構成することができる。
一例において、前記超小型電子素子は、前記基板接点に接合された接点をその上に有する第１の半導体チップと、前記基板の前記第１の表面から離れた前記第１の半導体チップの面の上に重なり前記第１の半導体チップと電気的に相互接続された、少なくとも１つの第２の半導体チップとを含むことができる。
一例において、前記第１のチップは、前記第１の端子から前記アドレス情報のうちの少なくともいくらかを受け取り、前記少なくとも１つの第２のチップに転送するように前記少なくともいくつかのアドレス情報を再生するよう構成することができる。一例において、前記少なくとも１つの第２のチップは、いかなる他の機能よりも多くの数の、メモリ記憶アレイ機能を提供する能動素子を具体化することができる。
一例において、前記第１の端子は前記超小型電子素子の動作モードを制御する情報を運ぶよう構成することができる。前記第１のチップは前記動作モードを制御する前記情報の再生又は少なくとも部分的な復号化のうちの少なくとも一方を行うよう構成することができる。
一例において、前記第１のチップは、前記少なくとも１つの第２のチップを前記第１のチップに電気的に接続する複数のスルーシリコンビアを含むことができる。
一例において、前記第１のチップと前記少なくとも１つの第２のチップとの間の前記電気的相互接続のうちの少なくともいくつかはワイヤボンドを介することができる。
一例において、前記少なくとも１つの第２のチップは、前記第１のチップの表面で露出した第１の接点に面し接合される、前記第２のチップの表面で露出した第２の接点のフリップチップ電気的相互接続を介して前記第１のチップに電気的に相互接続することができる。そのような例において、前記第１のチップの前記表面は、前記基板の前記第１の表面から離れる向きにすることができる。
一例において、前記第１のチップは、第２のチップのそれぞれに転送するように前記第１の端子で受け取られる前記アドレス情報のうちの少なくともいくらかをバッファするよう構成することができ、第２のチップのそれぞれは、前記アドレス情報をバッファするよう構成しないことができる。
一例において、前記第１のチップは、第２のチップのそれぞれに転送するように前記第１の端子で受け取られる前記アドレス情報を少なくとも部分的に復号化するよう構成することができ、第２のチップのそれぞれは前記アドレス情報を完全に復号化するよう構成しないことができる。
一例において、前記第２の半導体チップは複数のスタックした第２の半導体チップとすることができる。
一例において、前記第１のチップのうちの少なくともいくつかのチップと前記少なくとも１つの第２のチップとは、複数のスルーシリコンビアによって互いに電気的に接続することができる。
一例において、前記少なくとも１つの第２のチップのうちの少なくとも１つは、前記第１のチップに転送するように、又は前記少なくとも１つの第２のチップのうちの別のものに転送するように、その接点で受け取られる情報の部分的な若しくは完全な復号化、又はその前記接点で受け取られる情報の再生のうちの少なくとも一方を行うよう構成することができる。
一例において、前記第１のチップと前記第２のチップとの間の前記電気的相互接続のうちの少なくともいくつかは、前記超小型電子素子の少なくとも１つの縁に沿って延在する導電性トレースを介することができる。
一例において、前記第１のチップと前記第２のチップとの間の前記電気的相互接続のうちの少なくともいくつかはワイヤボンドを介することができる。そのような例において、前記少なくとも１つの第２のチップの面は前記第１のチップから離れる向きにすることができる。前記ワイヤボンドのうちの少なくともいくつかは、前記第１のチップを、前記少なくとも１つの第２のチップの前記面で露出した接点と接続することができる。
一例において、前記第１のチップと前記第２のチップの間の前記電気的相互接続のうちの少なくともいくつかはワイヤボンドを介することができる。そのような例において、前記少なくとも１つの第２のチップの面は前記第１のチップに向かう向きにすることができる。前記ワイヤボンドのうちの少なくともいくつかは、前記第１のチップを、前記少なくとも１つの第２のチップの前記面で露出した接点と接続することができる。
そのような例において、前記第１のチップ又は前記少なくとも１つの第２のチップのうちの少なくとも１つはダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）記憶アレイを含むことができる。
一例において、前記第１のチップ又は前記少なくとも１つの第２のチップのうちの少なくとも１つは、ＮＡＮＤフラッシュ、ＲＲＡＭ（登録商標）（抵抗変化型ＲＡＭ）、ＰＣＭ（相変化メモリ）、ＭＲＡＭ（磁気ランダムアクセスメモリ）、スピントルクＲＡＭ、又は連想メモリの技術において実施することができる。
本発明の一態様による超小型電子パッケージは、メモリ記憶アレイを有する超小型電子素子を含むことができる。超小型電子素子は、いかなる他の機能よりも多くの数の、メモリ記憶アレイ機能を提供する能動素子を具体化することができる。超小型電子素子は、超小型電子素子の面で露出した素子接点の１つ又は複数の列を有することができる。それぞれの列は、超小型電子素子の面に沿った第１の方向に延在することができる。超小型電子素子の面に垂直な軸平面は、第１の方向に延在する直線に沿って、超小型電子素子の面と交差することができる。軸平面は、１つ又は複数の素子接点の列に対して中央に置くことができる。
超小型電子パッケージは、対向する第１の表面及び第２の表面と、素子接点に面し接合される第１の表面で露出した複数の基板接点とを有する基板を含むことができる。第２の表面で露出した端子の複数の平行な列は、基板の第２の表面で第１の方向に延在することができる。端子は、基板接点と電気的に接続することができ、超小型電子パッケージを超小型電子パッケージの外部の部品と接続するよう構成することができる。端子は、基板の第２の表面の中央領域において第２の表面で露出した第１の端子を含むことができる。第１の端子は、超小型電子素子内のメモリ記憶アレイの利用できるアドレス可能なメモリ位置すべての中からアドレス可能なメモリ位置を決定するためにパッケージ内の回路が使用することができるアドレス情報の大部分を運ぶよう構成することができる。一例において、中央領域は、第１の方向を横切る基板の第２の表面に沿った第２の方向の幅を有することができ、この幅は、端子の平行な列のうちの任意の２つの隣接する列間の最小ピッチの３．５倍以下とすることができる。軸平面は中央領域と交差することができる。
そのような例において、前記第１の端子は、前記アドレス可能なメモリ位置を決定するために前記パッケージ内の前記回路が使用することができる前記アドレス情報の少なくとも４分の３を運ぶよう構成することができる。
ＤＲＡＭチップを含む従来の超小型電子パッケージを示す断面図である。 回路パネルと、互いに反対側の第１の表面及び第２の表面に、互いに対向して搭載された複数の超小型電子パッケージとを組み込んだ、超小型電子アセンブリ、例えばＤＩＭＭモジュールを示す概略図である。 図２に示されるようなアセンブリにおける第１の超小型電子パッケージ及び第２の超小型電子パッケージと回路パネルとの電気的相互接続を更に示す断面図である。 図２に示されるようなアセンブリにおける第１の超小型電子パッケージと第２の超小型電子パッケージとの間の電気的相互接続を更に示す概略平面図である。 本発明の一実施形態による超小型電子パッケージにおける端子の配列と信号割り当てとを示す概略平面図である。 図５に示す超小型電子パッケージを更に示す、図５の線６Ａ−６Ａ矢視断面図である。 図５及び図６Ａに示す実施形態を含む特許を請求する実施形態のいずれかによる超小型電子パッケージ内の超小型電子素子上での素子接点のあり得る配列及び接点のタイプを更に示す平面図である。 図５及び図６Ａに示す実施形態を含む特許を請求する実施形態のいずれかによる超小型電子パッケージ内の超小型電子素子上での素子接点のあり得る配列及び接点のタイプを更に示す平面図である。 図５及び図６Ａに示す実施形態による超小型電子パッケージ内の超小型電子素子上での素子接点の別のあり得る配列を更に示す平面図である。 図５及び図６Ａに示す実施形態による端子の配列を更に示す平面図である。 本発明の一実施形態による超小型電子アセンブリ、及びそれと電気的に相互接続された第１の超小型電子パッケージ及び第２の超小型電子パッケージを示す断面図である。 本発明の一実施形態による、回路パネルと、それに電気的に接続された超小型電子パッケージ、例えばなかでもメモリモジュールとを含む超小型電子アセンブリを示す概略図である。 図５及び図６Ａに示す実施形態の変形形態による超小型電子パッケージ上での端子の代替的な配列を示す平面図である。 図５及び図６Ａに示す実施形態の変形形態による超小型電子パッケージを示す平面図である。 図９Ａの対応する線９Ｂ−９Ｂ矢視断面図である。 図９Ａ〜図Ｂに示す超小型電子パッケージの一実施形態における素子接点の配列と、超小型電子素子と基板との電気的相互接続とを示す、平面図である。 本発明の一実施形態による、スタックした電気的に接続した半導体チップのアセンブリを含む超小型電子パッケージを示す断面図である。 本発明の一実施形態による、スタックした電気的に接続した半導体チップのアセンブリを含む超小型電子パッケージを示す断面図である。 本発明の一実施形態による、スタックした電気的に接続した半導体チップのアセンブリを含む超小型電子パッケージを示す断面図である。 本発明の一実施形態による、スタックした電気的に接続した半導体チップのアセンブリを含む超小型電子パッケージを示す断面図である。 本発明の一実施形態による、スタックした電気的に接続した半導体チップのアセンブリを含む超小型電子パッケージを示す断面図である。 本発明の一実施形態による、スタックした電気的に接続した半導体チップのアセンブリを含む超小型電子パッケージを示す断面図である。 対応する基板接点に面し接合される素子接点をそれぞれ有する第１の超小型電子素子及び第２の超小型電子素子を含む超小型電子パッケージの一実施形態を示す断面図である。 図１４に示す実施形態による超小型電子パッケージ上の端子の信号割り当てを示す概略平面図であり、図１４は図１５Ａの線１４−１４矢視断面図である。 内部の第１の超小型電子素子及び第２の超小型電子素子上の素子接点に対して図１４及び１５Ａのパッケージ上の端子のあり得る配置を更に示す、平面図である。 互いから間隔を置いて基板上に配置した第１の超小型電子素子、第２の超小型電子素子、第３の超小型電子素子、及び第４の超小型電子素子を内部に有する超小型電子パッケージの他の実施形態を示す平面図である。 図１６Ａに示す実施形態による超小型電子パッケージ上の端子のあり得る配列及び信号割り当てを示す平面図である。 互いから間隔を置いて基板上に風車状に配置した第１の超小型電子素子、第２の超小型電子素子、第３の超小型電子素子、及び第４の超小型電子素子を内部に有する超小型電子パッケージの他の実施形態を示す平面図である。 図１７Ａに示す実施形態による超小型電子パッケージ上の端子のあり得る配列及び信号割り当てを示す平面図である。 図５及び図６Ａに示す実施形態の変形形態による、ウエハレベルの超小型電子パッケージを示す断面図である。 図１８Ａに示す実施形態の変形形態によるファンアウト型のウエハレベルの超小型電子パッケージを示す断面図である。 本発明の一実施形態によるシステムを示す概略断面図である。
図１に関して説明する例示的な従来の超小型電子パッケージ１２に鑑みて、本発明者らは、メモリ記憶アレイチップを組み込むパッケージ及びそのようなパッケージを組み込むアセンブリの電気的性能を改善するのに役立つかもしれない、実行可能な改善を認識した。
図２〜図４に示すようなアセンブリ内に設けられた場合の超小型電子パッケージに特に用いる改善を行うことができる。図２〜図４において、パッケージ１２Ａが回路パネルの表面に搭載され、別の同様なパッケージ１２Ｂが回路パネルの反対側の表面上に、それに向き合って搭載される。パッケージ１２Ａ、１２Ｂは通常、機能的及び機械的に互いに同等である。機能的及び機械的に同等なパッケージの他の対１２Ｃと１２Ｄ、及び１２Ｅと１２Ｆもまた、通常同じ回路パネル３４に搭載される。回路パネルとそれに取り付けられたパッケージとは、一般にデュアルインラインメモリモジュール（「ＤＩＭＭ」）と呼ばれるアセンブリの一部を形成することができる。対向して搭載されたパッケージの対それぞれにおけるパッケージ、例えばパッケージ１２Ａ、１２Ｂは、回路パネルの互いに反対側の表面上の接点に接続し、それぞれの対におけるパッケージ同士が通常それぞれの面積の９０％よりも多く互いに重なるようになっている。回路パネル３４内のローカル配線は、端子、例えばそれぞれのパッケージ上の「１」、「５」とラベルがついた端子を回路パネル上のグローバル配線に接続する。グローバル配線は、位置Ｉ、ＩＩ、及びＩＩＩ等の回路パネル３４上の接続位置にいくつかの信号を伝えるのに用いる、バス３６の信号導体を含む。例えば、パッケージ１２Ａ、１２Ｂは、接続位置Ｉに結合したローカル配線によってバス３６に電気的に接続され、パッケージ１２Ｃ、１２Ｄは、接続位置ＩＩに結合したローカル配線によってバスに電気的に接続され、パッケージ１２Ｅ、１２Ｆは、接続位置ＩＩＩに結合したローカル配線によってバスに電気的に接続される。
回路パネル３４は、パッケージ１２Ａの一方の縁１６近くの「１」とラベルがついた端子が回路パネル３４を貫いてパッケージ１２Ｂの同じ縁１６近くのパッケージ１２Ｂの「１」とラベルがついた端子に接続する、十文字、すなわち「シューレース」パターンと同様に見えるローカル相互接続配線を用いて、パッケージ１２Ａ、１２Ｂそれぞれの端子を電気的に相互接続する。しかし、回路パネル３４に取り付けたパッケージ１２Ｂの縁１６は、パッケージ１２Ａの縁１６から遠い。図２〜図４は、パッケージ１２Ａの縁２２近くの「５」とラベルがついた端子が回路パネル３４を貫いてパッケージ１２Ｂの同じ縁２２近くのパッケージ１２Ｂの「５」とラベルがついた端子に接続するということを更に示す。アセンブリ３８において、パッケージ１２Ａの縁２２はパッケージ１２Ｂの縁２２から遠い。
それぞれのパッケージ、例えばパッケージ１２Ａ上の端子と、その反対側に搭載されたパッケージ、すなわちパッケージ１２Ｂ上の対応する端子との間の、回路パネルを貫く接続は、かなり長いものである。図３において更にわかるように、同様の超小型電子パッケージ１２Ａ、１２Ｂのそのようなアセンブリにおいて、回路パネル３４は、バス３６の信号導体を、バスからの同じ信号がそれぞれのパッケージに送信されることになっている場合には、「１」と印がついたパッケージ１２Ａの端子及び「１」と印がついたパッケージ１２Ｂの対応する端子と電気的に相互接続することができる。同様に回路パネル３４は、バス３６の別の信号導体を、「２」と印がついたパッケージ１２Ａの端子及び「２」と印がついたパッケージ１２Ｂの対応する端子と電気的に相互接続することができる。同じ接続の仕組みを、バスの他の信号導体及びそれぞれのパッケージの対応する端子にも当てはめることができる。回路パネル３４上のバス３６と、パッケージのそれぞれの対、例えば、基板の接続位置Ｉにおけるパッケージ１２Ａ、１２Ｂ（図２）、のそれぞれのパッケージとの間のローカル配線は、非終端スタブの形とすることができる。そのようなローカル配線は、比較的長い場合には、場合によっては後述するようにアセンブリ３８の性能に影響を及ぼす場合がある。さらに、回路パネル３４はまたローカル配線に、他のパッケージ、すなわちパッケージの対１２Ｃ及び１２Ｄ並びにパッケージの対１２Ｅ及び１２Ｆの或る特定の端子をバス３６のグローバル配線に電気的に相互接続するよう求め、そのような配線も、同じようにアセンブリの性能に影響を及ぼす可能性がある。
図４は更に、信号「１」、「２」、「３」、「４」、「５」、「６」、「７」、及び「８」を運ぶよう割り当てられた端子のそれぞれの対の超小型電子パッケージ１２Ａと１２Ｂとの間の相互接続を示す。図４においてわかるように、端子の列１４、１８は各パッケージ１２Ａ、１２Ｂそれぞれの縁１６、２２に近いので、端子の列１４、１８が延在する方向４２を横切る方向４０に回路パネル３４を横切るのに必要な配線は、非常に長くなる可能性がある。ＤＲＡＭチップの長さは、それぞれの辺が１０ミリメートルの範囲にすることができるということを認識すれば、２つの対向して搭載されるパッケージ１２Ａ、１２Ｂの対応する端子に同じ信号をルーティングするのに必要な、図２〜図４に見られるアセンブリ３８における回路パネル３４内のローカル配線の長さは、５ミリメートルから１０ミリメートルの間に及ぶ可能性があり、通常約７ミリメートルとすることができる。
場合によっては、そのような対向して搭載される超小型電子パッケージの端子を接続するのに必要な回路パネルの配線の長さは、アセンブリの電気的性能にひどく影響を及ぼさない場合がある。しかし、パッケージ１２Ａ、１２Ｂ上の互いに接続された端子の対が運ぶ信号が、アドレス情報、又は回路パネルに接続した複数のパッケージのメモリ記憶アレイ機能の動作に共通のアドレス情報をサンプリングするクロック情報等の他の情報を運ぶのに用いるバス３６からの信号である場合には、バス３６からそれぞれのパッケージ上の端子まで延在するスタブの配線長さが性能に著しく影響を及ぼす場合がある、ということを、本発明者らは認識している。相互接続を行う配線が比較的長い場合には、より甚だしく影響があり、それによって、送信信号の整定時間、リンギング、ジッタ、又は符号間干渉が受け入れがたい程度まで増大する可能性がある。
特定の実施形態において、アドレス情報を運ぶのに用いるバス３６は、コマンド情報、アドレス情報、バンクアドレス情報、及びクロック情報を運ぶよう構成したコマンド／アドレスバス３６とすることができる。具体的な実施において、コマンド情報は、回路パネル上のそれぞれの信号導体上のコマンド信号として送信することができる。アドレス情報を、それぞれの信号導体上のアドレス信号として送信することもまた可能であり、バンクアドレス情報を、それぞれの信号導体上のバンクアドレス信号として送信することもまた可能であり、クロック情報を、それぞれの信号導体上のクロック信号として送信することもまた可能である。ＤＲＡＭチップ等のメモリ記憶アレイを有する超小型電子素子の具体的な実施において、バス３６が運ぶことができるコマンド信号は、ライトイネーブル、行アドレスストローブ、及び列アドレスストローブとすることができ、バス３６が運ぶことができるクロック信号は、少なくともバス３６が運ぶアドレス信号をサンプリングするのに用いるクロック信号とすることができる。
したがって、本明細書において説明する本発明の或る特定の実施形態は、そのような第１のパッケージ及び第２のパッケージが、回路パネル、例えば回路基板、モジュール基板若しくはカード、又はフレキシブル回路パネル、の互いに反対側の表面上に互いに対向して搭載される場合に、回路パネル上のスタブの長さを短くできるよう構成した、超小型電子パッケージを提供する。回路パネルの互いから反対側の位置において回路パネルに電気的に接続した第１の超小型電子パッケージ及び第２の超小型電子パッケージを組み込んだアセンブリは、それぞれのパッケージ間のスタブ長さを著しく短くすることができる。そのようなアセンブリ内でスタブ長さを短くすると、例えば、なかでも整定時間、リンギング、ジッタ、又は符号間干渉のうちの１つ又は複数を低減することによって、電気的性能を改善することができる。さらに、回路パネルの構造の単純化、又は回路パネルの設計若しくは製造、若しくは回路パネルの設計及び製造の両方の複雑性及びコストの低減等、他の利点もまた得ることを可能にすることができる。
かくして、本発明の実施形態による超小型電子パッケージ１００を図５及び図６Ａに示す。図５及び図６Ａにおいてわかるように、パッケージ１００は、メモリ記憶アレイ機能を有する超小型電子素子１３０を含むことができる。一例において、超小型電子素子は、メモリ記憶アレイ機能を提供するよう構成した能動素子、例えばトランジスタの数をいかなる他の機能よりも多く有することができるという点において、超小型電子素子は、主としてメモリ記憶アレイ機能を提供するよう構成することができる。
更にわかるように、パッケージは、対向する第１の表面１２０及び第２の表面１１０を有する基板１０２を含むことができる。第１の表面及び第２の表面は互いに反対側の方向を向いており、したがって、互いに対して対向しており、したがって「対向する表面」である。複数の第１の端子１０４及び複数の第２の端子１０６が、基板１０２の第２の表面１１０で露出している。本明細書において用いられるとき、導電性素子が或る構造の表面「で露出している」という表現は、その導電性素子が、構造の外側からその表面に向かってその表面に垂直な方向に動く理論上の点との接触に利用できる、ということを意味する。したがって、或る構造の表面で露出した端子又はその他導電性素子は、そのような表面から突出することもできるし、そのような表面と同一平面上にあることもできるし、そのような表面に対して引っ込んでいて、その構造の穴又は凹みを介して露出することもできる。
基板は、シート状の誘電素子を含むことができ、これは場合によっては、本質的にポリマー材料、例えばなかでも樹脂又はポリイミドからなることができる。代替的に、基板は例えばＢＴ樹脂又はＦＲ−４構造のガラス補強エポキシ等の合成構造を有する、誘電素子を含むことができる。他の例において、基板は熱膨張係数（「ＣＴＥ」）が１２ｐｐｍ（parts per million）よりも小さい材料でできた支持素子を含むことができ、その上に端子及びその他の導電性構造が配置される。例えば、そのような低ＣＴＥ素子は、本質的に、ガラス、セラミックス、若しくは半導体材料若しくは液晶ポリマー材料又はそのような材料の組み合わせからなることができる。
第１の端子１０４は、第１の方向に延在する複数の平行な列１０４Ａ、１０４Ｂ内の位置に配置することができ、第２の端子１０６は、基板の表面１１０で露出した複数の列１０６Ａ及び１０６Ｂ内の位置に配置することができる。図５に示す例において、列１０４Ａ及び１０４Ｂはそれぞれ、表面１１０の中央領域１１２に配置された第１の端子をいくつか含むことができ、列１０６Ａ、１０６Ｂはそれぞれ、中央領域を越えて配置された周辺領域１１４Ａ、１１４Ｂのそれぞれにおける端子をいくつか含むことができる。中央領域は、第１の方向を横切る第２の方向の幅を有する。以下に図７Ｂに対して見られ更に説明されるように、中央領域は、端子の平行な列のうちの隣接する列間の最小ピッチの３．５倍より広くない。上述のように、第１の端子は、超小型電子パッケージに転送するアドレス情報を運ぶよう構成することができる。特定の実施形態において、アドレス情報は、回路パネル上のバス３６、例えばコマンド／アドレスバスから第１の端子が受け取ることができる。アドレス情報は、それぞれの第１の端子上の個々のアドレス信号、例えば信号Ａ０ないしＡ１５として受け取ることもできるし、アドレス情報のうちのいくつか又はすべてを、２つ以上の第１の端子上で受け取る電圧レベルの組み合わせとして、例えば、受け取るときに符号化形式の情報として受け取ることもできる。特定の実施形態において、アドレス情報のうちのいくつか又はすべてを、情報をサンプリングするのに用いるクロックの立ち上がり遷移時、すなわち、より高電圧の第１の状態からより低電圧の第２の状態へのクロックの遷移時に１つ又は複数の第１の端子上で受け取ることもできるし、アドレス情報のうちのいくつか又はすべてを、クロックの立ち下がり遷移時、すなわち、より低電圧の第２の状態からより高電圧の第１の状態へのクロックの遷移時に１つ又は複数の第１の端子上で受け取ることもできる。更に他の例において、アドレス情報のうちのいくつかは、クロックの立ち上がり遷移時に１つ又は複数の第１の端子上で受け取ることができる一方、アドレス情報のうちのいくつかは、クロックの立ち下がり遷移時に１つ又は複数の第１の端子上で受け取ることができる。
上述のように、第２の端子１０６は、図示のように、基板表面１１０の第１の周辺領域１１４Ａ及び第２の周辺領域１１４Ｂのうちの１つ又は複数内の場所に配置することができ、列１０６Ａ及び１０６Ｂ内の場所に配置することができる。第１の周辺領域及び第２の周辺領域は、場合によっては、図５においてわかるように、表面１１０の対向する第１の縁１１６及び第２の縁１１８に隣接することができる。中央領域１１２は、第１の周辺領域１１４Ａと第２の周辺領域１１４Ｂの間に配置される。一例において、第２の端子は、それぞれ複数の第２の端子を有する１つ又は複数の列１０６Ａ、１０６Ｂ内の位置に配置することができる。
特定の例において、超小型電子素子がＤＲＡＭ半導体チップを含むか又はＤＲＡＭ半導体チップである場合、中央領域内の第１の端子は、超小型電子パッケージに転送されるアドレス情報を運ぶよう構成することができる。その超小型電子パッケージは、パッケージ内の回路、例えば、行アドレス及び列アドレスのデコーダ、及びもし存在する場合にはバンク選択回路が使用して、超小型電子素子内のメモリ記憶アレイのすべての利用できるアドレス可能なメモリ位置からアドレス可能なメモリ位置を決定することができる、超小型電子パッケージである。通常、超小型電子素子がＤＲＡＭチップを含む場合、一実施形態におけるアドレス情報は、パッケージの外部の部品、例えば回路パネルからパッケージに転送されるすべてのアドレス情報を含むことができ、それを用いて超小型電子パッケージ内のメモリ記憶アレイ内でランダムアクセスアドレス可能なメモリ位置を決定して、そこに読み取りアクセス、又は読み取りアクセス若しくは書き込みアクセスのいずれかを行う。
具体的な実施において、超小型電子素子が、回路パネル上のコマンド−アドレスバスからアドレス信号を受け取るタイプである場合等には、第１の端子は、アドレス信号、バンクアドレス信号、或る特定のコマンド信号、及び、アドレス信号をサンプリングするのに用いるクロックであるクロック信号を運ぶよう構成することができる。クロック信号はさまざまなタイプであり得るが、一実施形態において、このような端子が運ぶクロック信号は、差動又は真の補完クロック信号として受け取られる差動クロック信号の１つ又は複数の対とすることができる。この場合の「コマンド信号」は、超小型電子パッケージ内の超小型電子素子が利用するライトイネーブル信号、行アドレスストローブ信号、及び列アドレスストローブ信号とすることができる。例えば、図５に見られる特定の例において、第１の端子は、アドレス信号Ａ０ないしＡ１５（Ａ０及びＡ１５を含む）、並びにバンクアドレス信号ＢＡ０、ＢＡ１、及びＢＡ２だけではなく、クロック信号ＣＫ、及びＣＫＢ、行アドレスストローブＲＡＳ、列アドレスストローブＣＡＳ、及びライトイネーブル信号ＷＥも含むことができる。
図６Ａの断面図においてわかるように、超小型電子パッケージ１００内の超小型電子素子１３０は、超小型電子素子１３０の面１３４で露出した素子接点１３２を有する。素子接点１３２は、基板１０２の表面１２０で露出した、対応する基板接点１３６に向いており、素子接点は基板接点に接合される。例えば超小型電子素子の接点は、はんだ、スズ、インジウム、金、共晶等のボンドメタル、又は他の導電性ボンドメタル若しくは結合材料を用いてフリップチップの方法で基板の接点と接合することができる。代替的に、ふさわしい場合には、金属間接合、例えば素子接点１３２及び対応する基板接点１３６のうちの一方又は両方の上の銅のバンプを利用した銅間接合工程等、他の技術を用いることができる。
図５〜図６Ａに見られる例において、超小型電子パッケージ１００は、基板１０２の表面１１０の中央領域１１２において基板の表面１１０で露出した第１の端子１０４を含む端子の列１０４Ａ、１０４Ｂを有する。図６Ｂにおいて更にわかるように、超小型電子素子１３０の面１３４で露出した素子接点１３２は、それぞれ超小型電子素子の面１３４上で第１の方向１４２に延在する第１の列１３８及び第２の列１３９内の位置に配置することができる。超小型電子素子上の接点の列は、列１３８の場合のように完全に埋まっていてもよく（be fully populated）、接点の列は、列１３９の場合のように列内の場所のいくつかにおいてのみ接点を有することができる。図６Ａ〜図Ｂにおいてわかるように、超小型電子素子１３０の軸平面１４０は、第１の方向１４２に延在する直線に沿って超小型電子素子１３０の面１３４と交差し、軸平面１４０はまた、超小型電子素子の面１３４に垂直な第２の方向にも延在する。図６Ｂに見られる超小型電子素子１３０の場合には、軸平面１４０は、中央の点、例えば素子接点の列１３８、１３９から等距離の点において超小型電子素子の面１３４と交差することができる。図６Ｂにおいて更にわかるように、素子接点の列１３８、１３９は通常、超小型電子素子の対向する縁１４６と１４８との中央に正確に置かれているのではないので、軸平面１４０は、第１の方向１４２に延在し対向する縁１４６と１４８との中央に正確に置かれた中心線１４４から面１３４に沿って垂直な方向１４３にずれる可能性があり、通常ずれている。しかし、特定の実施形態において、列１３８、１３９の位置が、中心線１４４がこれらの列間の中央に置かれるよう配置されている場合には、軸平面１４０は中心線１４４と一致することができる。
図６Ｂにおいて更に示すように、超小型電子素子１３０は更に、周縁１４６、１４８のうちの１つ又は複数に隣接する複数の周辺接点を含むことができる。これらの周辺接点は、電源、接地への接続に用いることもできるし、検査に使用できるような、プローブデバイスと接触することができる接点として用いることもできる。この場合、軸平面１４０の超小型電子素子の面１３４との交差は、超小型電子素子の中央近くに互いに隣接して配置された接点の列１３８、１３９のみに関して中央に置くことができる。超小型電子素子の縁１４６又は１４８の一方に隣接して配置され、電源、接地、又はプローブに接続するよう構成された他の接点１９２は、軸平面１４０の超小型電子素子１３０との交差位置の決定においては無視される。
したがって、超小型電子素子の接点は、第１の接点であり接点の大部分を含む、接点の列１３８、１３９の１つ又は複数を含むことができる。超小型電子素子の接点は、超小型電子素子の面で露出し、その面の１つ又は複数の縁に隣接して配置された第２の接点１９２を更に含むことができる。第２の接点１９２は、そのいかなる１つの列においても第１の接点の数よりも少ない。特定の例において、第２の接点のそれぞれは、電源、接地のうちの１つに接続するよう構成することもできるし、プローブデバイスに接続するよう構成することもできる。完成したパッケージ１００において、これらの接点は基板１０２との電気的接続を有していなくてもよいし、場合によっては、基板上の対応する電源又は接地導体のみに電気的に接続することもできる。そのような例において、軸平面１４０の超小型電子素子１３０の面１３４との交差は、第２の接点１９２の場所に関係なく、第１の接点の列、例えば図６Ｂにおいてわかるように列１３８、１３９に関して中央に置くことができる。
図６Ｃは、超小型電子素子の接点パッド３３２を、超小型電子素子３３０の中央近くの、例えば超小型電子素子の中心軸１４０に隣接する、１つ又は２つの列３３８、３３９内に配置することができる、更に他の例を示す。この例において、基板の対応する接点１３６（図６Ａ）に接合される素子接点は、超小型電子素子上の再分配接点１４５、１４７とすることができる。接点パッド３３２に電気的に接続された再分配接点１４５、１４７のうちのいくつか又はすべては、超小型電子素子の面に沿った１つ又は複数の方向１４２、１４３に接点パッド３３２からずらすことができる。一例において、再分配接点は、接点パッド３３２の列３３８、３３９よりも超小型電子素子の縁１４６、１４８に近い複数の列１３５、１３７に配置することができる。特定の例において、再分配接点は超小型電子素子の表面で露出したエリアアレイに分配することができる。他の特定の例において、再分配接点は、第１の方向１４２に延在する超小型電子素子の１つ又は複数の周縁１４６、１４８に沿って分配することもできるし、方向１４２を横切る第２の方向１４３に延在する超小型電子素子の１つ又は複数の周縁１５１、１５３に沿って分配することもできる。更に他の例において、再分配接点は超小型電子素子の周縁１４６、１４８、１５１、１５３のうちの２つ以上に沿って分配することができる。このような例のいずれにおいても、再分配接点１４５、１４７は接点パッド３３２と同じ超小型電子素子の面に配置することもできるし、接点パッドと反対側の超小型電子素子の面に配置することもできる。一例において、それぞれの接点パッドは再分配接点に接続することができる。他の例において、１つ又は複数の接点パッドに接続する再分配接点はない場合がある。そのような、再分配接点に接続しない１つ又は複数の接点パッド３３２は、パッケージの１つ又は複数の対応する端子と電気的に接続することもしないこともできる。
図６Ａを参照して、軸平面１４０は、超小型電子パッケージ１００の基板１０２の表面１１０の中央領域１１２と交差する。したがって軸平面は、上述のアドレス情報を運ぶよう構成された第１の端子１０４、又は、特定の実施において、コマンド／アドレスバス情報又はコマンド／アドレスバス信号を運ぶよう構成された端子、を含む列１０４Ａ、１０４Ｂが露出する基板表面１１０の中央領域１１２と交差する。以後第１の端子と言うときには、基板表面の中央領域１１２において露出する端子のことを意味すると理解され、全体的に見て、そのような端子は、メモリ記憶アレイ内のアドレス可能なメモリ位置を決定するのにパッケージ内の回路が用いるアドレス情報のすべて若しくは少なくとも大部分を運ぶよう第１の端子が構成されていようと、又は一例において３／４以上を運ぶよう第１の端子が構成されていようと、超小型電子パッケージ内の回路が使用して超小型電子パッケージにおける超小型電子素子内のそのようなメモリ記憶アレイのすべての利用できるアドレス可能なメモリ位置からアドレス可能なメモリ位置を決定することができる、アドレス情報を運ぶよう構成される。いくつかの実施形態において、第１の端子はまた、上述のライトイネーブル、行アドレスストローブ、ならびに列アドレスストローブ機能のためのコマンド情報又はコマンド信号、バンクアドレス情報、及びクロック情報等のさらなる情報又は信号も運ぶよう構成することができる。
図６Ａにおいて更にわかるように、ボンドメタル、例えばはんだ、スズ、インジウム若しくは共晶、又は他の導電性結合材料でできた接合素子１５４Ａ、１５４Ｂが端子１０４Ａ、１０４Ｂに接合することができ、これを用いて、パッケージ１００の端子を、回路パネルの対応する接点等のパッケージの外部の部品に接合することができる。
図７Ａにおいて更に示すように、場合によっては、超小型電子素子２３０は、面１３４で露出した複数の接点を含む列２３８を１つだけ有することができる。その場合、軸平面２４０は、接点の列２３８を通って延在する。図７Ｂにおいてわかるように、超小型電子パッケージ２００において具体化されている（incorporated）ように、軸平面２４０は端子の列１０４Ａ、１０４Ｂ間の位置において基板表面の中央領域１１２と交差することができ、軸平面２４０と列１０４Ａ、１０４Ｂのそれぞれとは、超小型電子素子の接点の列２３８が延在する第１の方向１４２に延在する。代替的に、他の例（図示せず）において、軸平面２４０は、第１の方向に延在する直線に沿って中央領域１１２と交差することができ、その直線は端子の列１０４Ａ又は１０４Ｂの一方と交差する。
図７Ｂにおいて更にわかるように、基板上の端子の任意の２つの隣接する列間の最小距離として最小ピッチ１５０が存在する。最小ピッチは、それぞれの隣接する列を通って方向１６２に延在する中心線間の最小距離として定義される。
最小ピッチは、特定の列、例えば列１０４Ａ内の端子が配列される方向１４２に垂直な方向１４３である。図７Ｂに示す例において、最小ピッチは基板１１０の縁１１６及び１１８間で互いに最も近い列１０４Ａ、１０４Ｂ間に生じる。更に図７Ｂを参照して、中央領域１１２は、基板表面１１０に沿ってピッチの方向１４３に、すなわち第１の方向１４２を横切る第２の方向に、最大幅１５２を有し、幅１５２は、 端子の任意の２つの隣接する列、例えば端子の列１０４Ａ及び１０４Ｂ間の最小ピッチの３．５倍以下である。
図７Ｃは、回路パネル３５４の互いに反対側の第１の表面３５０及び第２の表面３５２に搭載された、それぞれ図５〜図６Ｂを参照して上述した超小型電子パッケージ１００である第１の超小型電子パッケージ１００Ａ及び第２の超小型電子パッケージ１００Ｂの超小型電子アセンブリ３００を示す。回路パネルは、なかでもデュアルインラインメモリモジュール（「ＤＩＭＭ」）モジュールにおいて用いられるプリント回路基板、システム又はマザーボードにおいて他の部品に接続する回路基板又はパネル等、さまざまなタイプとすることができる。回路パネルは、超小型電子パッケージに電気的に接続するよう構成された接点を有する。特定の実施形態において、回路パネルは、熱膨張係数（「ＣＴＥ」）が摂氏温度当たり１２ｐｐｍ（「ｐｐｍ／℃」）よりも小さい素子を含むことができ、第１の表面及び第２の表面におけるパネル接点は素子を貫いて延在するビアによって接続している。例えば、素子は本質的に半導体、ガラス、セラミックス、又は液晶ポリマー材料からなることができる。
第１の超小型電子パッケージ１００Ａ及び第２の超小型電子パッケージ１００Ｂは、回路パネル３５４の第１の表面３５０及び第２の表面３５２で露出した対応するパネル接点３６０、３６２に搭載することができる。図７Ｃに示す例において、第１の端子１０４−１及び１０４−２は、第１のパッケージ１００Ａ上のグリッド１０５内の位置に配置することができる。第２のパッケージ１００Ｂの第１の端子１０４−１及び１０４−２も、第２のパッケージ上のグリッド１０５内の位置に配置することができる。端子のそれぞれのグリッドは、完全に埋めることができる。すなわちそれぞれのグリッドのそれぞれの場所を占める端子が存在してもよい。代替的に、それぞれのグリッドの１つ又は複数の場所は、端子に占められなくてもよい。図７Ｃから明らかなように、グリッドは、回路パネルの表面３５０に平行でかつ互いに直交するｘ及びｙ方向において、互いの１ボールピッチ内に整列することができ、ボールピッチは、いずれのパッケージにおいても端子の任意の２つの隣接する平行な列間の最小ピッチより大きくない。特定の例において、第１のパッケージ及び第２のパッケージのグリッドの場所のうちの少なくとも半分は、回路パネルの第１の表面に平行でかつ互いに直交するｘ及びｙ方向において、互いに整列することができる。
特定の例において、グリッドを、第１の超小型電子パッケージ及び第２の超小型電子パッケージ上の第１の端子のうちの少なくともいくつかが互いに一致するよう、ｘ及びｙ方向において互いに整列させることができる。本明細書において、回路パネルの互いに反対側の表面のパッケージの第１の端子が互いに「一致する」場合、整列は慣例的な製造公差内とすることができ、又は第１の回路パネル及び第２の回路パネルの表面に平行かつ互いに直交するｘ及びｙ方向において、上述の１ボールピッチの半分よりも小さい公差内とすることができる。
図示のように、回路パネル３５４内の配線は、パッケージ１００Ａの端子の列１０４Ａにおける端子１０４−１を、パッケージ１００Ｂの端子の列１０４Ａの端子１０４−１と電気的に接続する。図７Ｃにおいて提供される特定の視野からは配線は隠れて見えない可能性があるので、図７Ｃにおいて電気的接続を形成する配線を破線３２０で概略的に示す。同様に、回路パネル３５４内の配線は、パッケージ１００Ａの端子の列１０４Ｂの端子１０４−２を、パッケージ１００Ｂの端子の列１０４Ｂの端子１０４−２と電気的に接続し、そのような端子間の電気的相互接続を、図７Ｃにおいて破線３２２で概略的に示す。
さらに、図７Ｃに示す特定の例において、それぞれのグリッド内に第１の端子を含む２つの列１０４Ａ、１０４Ｂがあり、グリッドが少なくとも互いの１ボールピッチ内で整列している場合には、パッケージ１００Ａの「Ａ」とラベルがついた第１の端子のうちの１つをパッケージ１００Ｂの「Ａ」とラベルがついた第１の端子のうちの１つと接続するのに必要な回路パネル３５４上の配線は、比較的短くすることができる。具体的には、それぞれのパッケージ上のそれぞれのグリッド１０４が２つの列１０４Ａ、１０４Ｂを有し、グリッド１０４が上述の方法で整列している場合、第１のパッケージ１００Ａの第１の列１０４Ａは、回路パネルの第１の表面３５０に平行でかつ互いに直交するｘ及びｙ方向において、第２のパッケージの第２の列１０４Ｂの１ボールピッチ内で整列し、第１のパッケージ１００Ａの第２の列１０４Ｂは、回路パネルの第１の表面３５０に平行でかつ互いに直交するｘ及びｙ方向において、第２のパッケージの第１の列１０４Ａの１ボールピッチ内で整列する。
したがって、第１のパッケージ１００Ａの第１の端子１０４−１を第２のパッケージ１００Ｂ上の対応する第１の端子１０４−１と電気的に接続する回路パネル３５４上のスタブの電気長は、それぞれのパッケージ上の第１の端子の最小ピッチの７倍よりも小さく、例えば、図７Ｂにおける第１の端子の列１０４Ａと１０４Ｂとの間のピッチ１５０の７倍よりも小さくすることができる。言い換えれば、第１のパネル接点及び第２のパネル接点を回路パネル上のバスの対応する導体と電気的に相互接続する、１対の電気的に結合した、回路パネルの第１の表面及び第２の表面で露出した第１のパネル接点及び第２のパネル接点を接続する導電性素子を、全部合わせた合計の長さは、例えばパネル接点の最小ピッチの７倍よりも小さくすることができる。さらに、第１の超小型電子パッケージの第１の端子のうちの１つと第２の超小型電子パッケージの第１の端子のうちの対応するものとの間の電気的接続のうちの少なくとも１つのスタブの長さは、第１の超小型電子パッケージ上の第１の端子の最小ピッチの７倍よりも小さくすることができる。第１の端子が上述のコマンド／アドレスバス信号を運ぶよう構成された特定の実施形態において、第１のパネル接点及び第２のパネル接点を回路パネル上の対応するコマンド／アドレスバス信号のうちの１つと電気的に相互接続する、１対の電気的に結合した、回路パネルの第１の表面及び第２の表面で露出した第１のパネル接点及び第２のパネル接点を接続する導電性素子を全部合わせた合計の長さは、パネル接点の最小ピッチの７倍よりも小さくすることができる。さらに他の例において、第１のパッケージ１００Ａの第１の端子１０４−１と第２のパッケージ１００Ｂ上の対応する第１の端子１０４−１との間の接続の電気長は、第１の表面３５０と第２の表面３５２の間の回路パネル３５４の厚さ３５６とほぼ等しくてもよい。
これらの電気的接続の長さを低減することによって、回路パネル及びアセンブリにおけるスタブ長さを低減することができ、それが、第１のパッケージ及び第２のパッケージの両方において第１の端子によって運ばれ超小型電子素子に転送される上述の信号について、なかでも整定時間、リンギング、ジッタ、又は符号間干渉の低減等の、電気的性能の改善に役立つことができる。
さらに、回路パネルの構造の単純化又は回路パネルの設計若しくは製造の複雑性及びコストの低減等、他の利点も得ることを可能とすることができる。すなわち、それぞれのパッケージの第１の端子をアドレス情報又はコマンド／アドレスバスを運ぶ上述のバス等、回路パネル上のバスに相互接続する、回路パネル上の接続が必要とする配線の層を、より少なくすることができる。
さらに、第１の端子によって運ばれる上述の信号、例えばアドレス情報又はコマンド／アドレスバス信号から信号をルーティングするのに必要な、導体のグローバルルーティング層、すなわち回路パネルの表面に略平行な少なくとも一方向に延在する配線の数を減らすことができる。例えば、第１の対の超小型電子パッケージ１００Ａ、１００Ｂが接続される接続位置と、少なくとも１つの他の超小型電子パッケージが接続される異なる接続位置との間、例えば、接続位置ＩＩとＩＩＩ（図７Ｄ）との間のそのようなグローバルルーティング層の数は、そこに取り付けられた超小型電子パッケージが本明細書における原理に従って組み立てられている場合には、減らすことができる。具体的には、そのような信号を回路パネルに沿ってルーティングするのに必要なグローバルルーティング層の数は、場合によっては、２つ又はそれよりも少ないルーティング層まで減らすことができる。特定の例において、第１の超小型電子パッケージ及び第２の超小型電子パッケージが接続される接続位置と少なくとも第３の超小型電子パッケージ１００Ａ又は１００Ｂが電気的に接続される異なる接続位置との間ですべての上述のアドレス又はコマンド／アドレスバス信号のグローバルルーティング用のルーティング層を、１つより多くしないことが可能である。しかし、回路パネル上には、上述のアドレス又はコマンド／アドレスバス信号以外の信号を運ぶのに用いるグローバルルーティング層が、より多くの数、存在することができる。図７Ｄは、回路パネルと、その互いに反対側の第１の表面及び第２の表面に互いに対向して搭載された複数の超小型電子パッケージとを組み込んだ、例えばなかでもＤＩＭＭ等の超小型電子アセンブリを示す。図７Ｄにおいてわかるように、上述のアドレス信号又はコマンド／アドレスバス信号は、バス３６、例えば回路パネル又は回路基板３５４上のアドレスバス又はコマンド／アドレスバス上で、超小型電子パッケージの１００Ａ、１００Ｂの対のそれぞれが回路パネルの反対側と接続される接続位置Ｉ、ＩＩ、又はＩＩＩの間で少なくとも一方向１４３にルーティングすることができる。そのようなバス３６の信号は、接続位置Ｉ、ＩＩ、又はＩＩＩのそれぞれにおいてわずかに異なる時間でパッケージの対のそれぞれに達する。この少なくとも１つの方向１４３は、方向１４２を横切るか又は直交することができ、方向１４２には、パッケージ１００Ａ又は１００Ｂのそれぞれの内の少なくとも１つの超小型電子素子上の複数の接点の少なくとも１つの列１３８が延在する。そのようにして、回路パネル３５４上の（すなわち上の又は内の）バス３６の信号導体は、場合によっては、回路パネルに接続されたパッケージ１００Ａ又は１００Ｂ内の超小型電子素子上の接点のうちの少なくとも１つの列１３８に平行な方向１４２に、互いから間隔を置いて配置することができる。そのような構成は、特にそれぞれの超小型電子パッケージの第１の端子１０４−１、１０４−２がそのような方向１４２に延在する１つ又は複数の列内の場所に配置される場合には、バス３６の信号をルーティングするのに用いる回路パネル上の１つ又は複数のグローバルルーティング層の信号導体のルーティングを簡単にするのに役立つことができる。例えば、比較的少数の第１の端子がそれぞれのパッケージ上の同じ垂直レイアウト場所に配置される場合には、回路パネル上のコマンド−アドレスバス信号のルーティングを簡単にすることを可能とすることができる。したがって、図５に示す例において、アドレス信号Ａ３、Ａ１を受け取るよう構成された第１の端子１０４等、それぞれのパッケージ上の同じ垂直レイアウト場所には第１の端子１０４が２つのみ配置される。
例示的実施形態において、超小型電子アセンブリ３５４は、アセンブリ３５４の超小型電子パッケージ１００Ａ、１００Ｂに転送される少なくともいくつかの信号のバッファリングを行うよう構成された半導体チップを含むことができる第２の超小型電子素子３５８を有することができる。特定の実施形態において、第２の超小型電子素子は、ソリッドステートドライブコントローラ等のロジック機能を主として行うよう構成することができ、超小型電子パッケージ１００Ａ及び１００Ｂにおける超小型電子素子３５８のうちの１つ又は複数は、それぞれ不揮発性フラッシュメモリ等のメモリ記憶素子を含むことができる。一例において、第２の超小型電子素子３５８は、システム１５００（図１９）等のシステムの中央処理ユニットを、超小型電子素子１３０に含まれるメモリ記憶素子への及びそこからのデータ転送の監視から解放するよう構成された、専用プロセッサを含むことができる。ソリッドステートドライブコントローラを含むそのような超小型電子素子３５８は、システム１５００等のシステムのマザーボード（例えば、図１９に示す回路パネル１５０２）上のデータバスへの及びそこからのダイレクトメモリアクセスを提供することができる。特定の実施形態において、超小型電子素子３５８は、バッファリング機能を有することができる。そのような超小型電子素子３５８は、超小型電子アセンブリ３５４又はシステム１５００（図１９）の外部の部品に関して超小型電子パッケージ１００Ａ、１００Ｂ内の超小型電子素子１３０のそれぞれについてインピーダンス分離を提供するのに役立つよう構成することができる。
特定の実施形態において、超小型電子パッケージの第１の端子１０４は、超小型電子素子１０１の動作モードを制御する情報を運ぶよう構成することができる。より具体的には、第１の端子は超小型電子パッケージ１００に転送されるコマンド信号及び／又はクロック信号の特定の１組すべてを運ぶよう構成することができる。一実施形態において、第１の端子１０４は、外部の部品から超小型電子パッケージ１００に転送されるコマンド信号、アドレス信号、バンクアドレス信号、及びクロック信号のすべてを運ぶよう構成することができ、このコマンド信号は、行アドレスストローブ、列アドレスストローブ、及びライトイネーブルを含む。そのような実施形態において、第１のチップは動作モードを制御する情報を再生するよう構成することができる。代替的に、又はそれに加えて、第１のチップは超小型電子素子の動作モードを制御する情報を部分的に又は完全に復号化するよう構成することができる。そのような実施形態において、それぞれの第２のチップを、アドレス情報、コマンド情報、又は超小型電子素子の動作モードを制御する情報のうちの１つ又は複数を完全に復号化するよう構成してもよいし、構成しなくてもよい。
その上に他の配列の端子を有する超小型電子パッケージを設けることができる。例えば、図８に示す超小型電子パッケージ４００において、端子の４つの列４０４Ａ、４０４Ｂ、４０４Ｃ、及び４０４Ｄが基板表面の中央領域１１２に配置され、これらの列は、コマンド信号、アドレス信号、バンクアドレス信号、及びアドレス信号をサンプリングするのに用いるクロック信号のすべてを運ぶよう構成される第１の端子を含む。他の例（図示せず）において、超小型電子パッケージの第１の端子が３列内の場所に配置されることもまた可能である。
図９Ａ及び９Ｂに示す超小型電子パッケージ５００において、第１の端子５０４は基板表面の中央領域５１２に配置された単一の列５０５内の場所に配置され、この単一の列５０５は、超小型電子パッケージの縁５１６、５１８に平行な方向に延在する。第２の端子は、図９Ａには示しているが、わかりやすくするために図９Ｂからは省いている。
図９Ａに見られる特定の例において、基板上の端子の任意の２列の間の最小ピッチは、基板表面の周辺領域５１４Ｂに配置された第２の端子の隣接する列５０６Ｂと５０６Ｃの間のピッチ５５２である。中央領域の幅５５４は、端子の列５０６Ｂと５０６Ｃの間の最小ピッチ５５２の３．５倍以下である。
図９Ｂにおいて更にわかるように、超小型電子パッケージ５００における超小型電子素子５３０は、超小型電子素子の面５３４上に素子接点５３８の単一の列を有することができる。そのような場合、超小型電子パッケージ５００の素子接点５３８と第１の端子５０４との間の内部の電気的接続は、特に短くすることができる。例えば、図９Ｃに見られる超小型電子パッケージ５００において、素子接点５３８Ａと第１の端子５０４との間の接続は、或る場合には、超小型電子素子５３０の面５３４上で素子接点の列５３８Ａが延在する第１の方向５４２のみに、又は主に第１の方向５４２に延在することができる。他の場合には、素子接点５３８Ｂと第１の端子５０４との間の接続は、或る場合には、接点５３８Ｂの上方垂直方向のみに延在することができ、それによって、パッケージ５００の少なくともいくつかの第１の端子５０４が、接点５３８Ｂが電気的に接続される素子接点５３８の上に少なくとも部分的に重なることができる。
図１０は、超小型電子素子６３０が複数の垂直にスタックした電気的に相互接続された半導体チップ６３２、６３４を含む特定の例による、超小型電子パッケージ６００を示す。この場合、超小型電子素子６３０は、基板の第１の表面６１０で露出する基板接点６４０に面し、基板接点６４０に接合される素子接点６３６をその面６３８上に有する、第１の半導体チップ６３２を含む。超小型電子素子はまた、第１の半導体チップ６３２の面６３８の反対側の第１の半導体チップの面６４２の上に重なる１つ又は複数の第２の半導体チップ６３４も含み、面６４２は基板６０２の第１の表面６１０から離れている。この１つ又は複数の第２の半導体チップ６３４は、第１の半導体チップ６３２と電気的に相互接続される。例えば、図１０においてわかるように、垂直にスタックした第２の半導体チップ６３４が３つあり、その面は互いの上に重なっている。
図１０において見られる超小型電子パッケージ６００において、第１の半導体チップ６３２及び第２の半導体チップ６３４のそれぞれは、メモリ記憶アレイ機能を有することができる。一例において、第１の半導体チップ及び第２の半導体チップのそれぞれは、そのような半導体チップがそれぞれ、いかなる他の機能よりも多くの数の、メモリ記憶アレイ機能を提供する能動素子を具体化するよう構成することができる。例えば、第１の半導体チップ及び第２の半導体チップのそれぞれは、メモリ記憶アレイと、メモリ記憶アレイにデータを入力しメモリ記憶アレイからデータを出力するのに必要なすべての回路とを含むことができる。例えば、半導体チップのそれぞれにおけるメモリ記憶アレイが書き込み可能な場合、それぞれの半導体チップは、パッケージの端子から外部データ入力を受け取るよう構成された回路、及びそのような半導体チップからパッケージの端子にデータ出力を転送するよう構成された回路を含むことができる。したがって、それぞれの第１の半導体チップ及びそれぞれの第２の半導体チップ６３２、６３４は、そのような半導体チップ内のメモリ記憶アレイからデータを入出力しそのようなデータを受け取って超小型電子パッケージの外部の部品に送信することができる、ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）チップ又はその他のメモリチップとすることができる。言い換えれば、そのような場合、それぞれのＤＲＡＭチップ又はその他のメモリチップ内のメモリ記憶アレイへの及びそこからの信号は、超小型電子パッケージ内のさらなる半導体チップによるバッファリングを必要としない。
代替的に、他の例において、１つ又は複数の第２の半導体チップ６３４は、いかなる他の機能よりも多くの数の、メモリ記憶アレイ機能を提供する能動素子を具体化することができるが、第１の半導体チップ６３２は異なるタイプのチップとすることができる。この場合、第１の半導体チップ６３２は、信号をバッファする、すなわち１つ又は複数の第２の半導体チップ６３４に転送するように端子で受け取った信号を再生するか、又は端子に転送するように第２の半導体チップ６３４のうちの１つ又は複数から受け取った信号を再生するか、又は端子から１つ又は複数の第２の半導体チップ６３４へ、及び１つ又は複数の半導体チップから超小型電子パッケージの端子への両方の方向に転送される信号を再生するよう構成、例えば設計、組み立て、又は準備することができる。
代替的に、又は上述のように信号を再生することに加えて、一例において、そのような複合（composite）超小型電子素子における第１のチップは、超小型電子素子の動作モードを制御する情報を部分的に又は完全に復号化するよう構成することができる。特定の例において、そのような複合超小型電子素子における第１の半導体チップは、第１の端子等の端子で受け取られるアドレス情報又はコマンド情報のうちの少なくとも一方を部分的に又は完全に復号化するよう構成することができる。次に、第１のチップはそのような部分的な又は完全な復号化の結果を出力して、１つ又は複数の第２の半導体チップ６３４に転送することができる。
特定の例において、第１の半導体チップは、アドレス情報をバッファするよう、又は一例において、１つ又は複数の第２の半導体チップに転送されるコマンド信号、アドレス信号、及びクロック信号をバッファするよう構成することができる。例えば、第１の半導体チップ６３２は、信号の他のデバイスへの、例えば１つ又は複数の第２の半導体チップ６３４への転送において、いかなる他の機能よりも多くの数の、バッファリング機能を提供する能動素子を具体化するバッファチップとすることができる。このとき、その１つ又は複数の第２の半導体チップは、メモリ記憶アレイは有するが、なかでもバッファ回路、デコーダ若しくはプレデコーダ、又はワード線ドライバ等のＤＲＡＭチップに共通の回路は省くことができる、機能を減らしたチップとすることができる。その場合、第１のチップ６３２は、スタックにおいて「マスター」チップとして、第２の半導体チップ６３４のそれぞれにおける動作を制御するよう機能することができる。特定の例において、第２の半導体チップは、バッファリング機能を果たすことができないよう構成することができる。その場合、第１の半導体チップ及び第２の半導体チップのスタックした配列は、超小型電子パッケージにおいて必要なバッファリング機能を、第１の半導体チップによって果たすことができ、かつスタックした配列における第２の半導体チップのいずれによっても果たすことができないよう、構成される。
本明細書において説明した実施形態のいずれかにおいて、１つ又は複数の第２の半導体チップは、数ある中でも、以下の技術：ＤＲＡＭ、ＮＡＮＤフラッシュメモリ、ＲＲＡＭ（登録商標）（「抵抗性ＲＡＭ」、又は「抵抗性ランダムアクセスメモリ」）、静的ランダムアクセスメモリ（ＳＲＡＭ）、相変化メモリ（「ＰＣＭ」）、例えば、トンネル接合デバイスを具現できるような磁気抵抗性ランダムアクセスメモリ、スピントルクＲＡＭ、又は連想メモリのうちの１つ又は複数において実現することができる。
図１０は、さらに、第１の半導体チップ６３２の、その対向する第１の面６３８と第２の面６４２との間の厚さ６５２の方向に延在するスルーシリコンビア（「ＴＳＶ」）６５０によって、１つ又は複数の第２の半導体チップ６３４が第１の半導体チップ６３２と電気的に接続される、特定の例による超小型電子パッケージ６００を示す。図１０においてわかるように、一例において、ＴＳＶ６５０は、第１の半導体チップ６３２の面６３８に沿って延在するトレース６５４等によって、第１の半導体チップ６３２の素子接点６３６と電気的に接続することができる。このように第１の半導体チップと第２の半導体チップの間でいかなる電気的接続を行ってもよいが、そのような接続は、第１の半導体チップ及び第２の半導体チップへの電力及び接地の分配に適合している。
バッファ素子として動作する第１の半導体チップ６３２によって再生され、次に１つ又は複数の第２の半導体チップに転送される信号は、例えば内部回路に接続されたＴＳＶを介してルーティングすることができる。図１０において更にわかるように、超小型電子パッケージはまた、第２の半導体チップ６３４のうちの１つ又は複数を部分的に又は完全に貫いて延在するスルーシリコンビア６５０も含むことができる。ＴＳＶ６５０は、基板６０２に直接接続せず、その代わりに半導体チップ６３２内に含まれる回路上で終端することができる。
図１１Ａは更に、図１０において見られる実施形態の変形形態による超小型電子パッケージ７００を示す。この場合、第１の半導体チップ７３２は、図１０に対して上述したのと同じ方法で基板７０２と相互接続される。しかし、１つ又は複数の第２の半導体チップ７３４は、ワイヤボンドを介して第１の半導体チップ７３２と電気的に相互接続される。
図１１Ａに示す例において、第２の半導体チップ７３４は、その前面とその上の接点７３１とが上向いた状態、すなわち、第１の半導体チップ７３２からみて外を向く状態で配置される。しかし、図１１Ｂにおいて見られる他の変形形態において、第１の半導体チップ８３２及び第２の半導体チップ８３４を一緒に超小型電子パッケージ内に搭載することができる別の方法は、第２の半導体チップ８３４それぞれが、その前面と接点８３１とが下向き、すなわち、基板６０２に向く状態で配置される、というものである。そのようにして、接点８３１はワイヤボンド８３６を介して第１の半導体チップ８３２の前面８３８上の対応する接点８４１と電気的に接続することができる。この場合、素子接点６３６と基板接点６４０の間の接続が図１０に対して上述したような状態で、接点８４１は、第１の半導体チップ８３２の前面８３８に沿って延在するトレース８３８等によって、第１の半導体チップ８３２上の素子接点６３６に電気的に接続することができる。
図１２は、図１０に対して上述した実施形態のさらなる変形形態による超小型電子パッケージを示す。この変形形態において、１つ又は複数の第２の半導体チップ９３４の接点と第１の半導体チップ９３２との間の接続が、超小型電子素子９３０の１つ又は複数の縁に沿って、すなわち半導体チップ９３２、９３４の縁に沿って、超小型電子素子内で延在するトレース９３６を含むことができる。半導体チップ９３２と９３４との間の電気的接続は、それぞれ第１の半導体チップ９３２及び第２の半導体チップ９３４の前面に沿って延在するトレース９３８、９４０を更に含むことができる。図１２において更に示すように、第２の半導体チップの前面９４２は、基板６０２から離れる上向きとすることもできるし、基板６０２に向いて下向きとすることもできる。ここでもまた、上述の構造（図１０〜図１１Ａ）におけるように、第１の半導体チップ９３２内のＴＳＶは、第１の半導体チップ９３２の厚さを部分的に又は完全に貫いて延在することもできるし、第１の半導体チップ９３２内のＴＳＶのうちのいくつかはその厚さを部分的に貫いて延在し、他のＴＳＶは第１の半導体チップ９３２の厚さを完全に貫いて延在することもできる。
図１３Ａは、図１０に対して上述した実施形態のさらに他の変形形態による超小型電子パッケージを示す。この変形形態において、第２の半導体チップ９５４が第１の半導体チップ９５２の面９５０上の対応する接点９４８に面する接点９４６を有し、接点９４６、９４８が金属、ボンドメタル、又はその他の導電性材料等によって一緒に接合され、第１の半導体チップ９５２と第２の半導体チップ９５４の間にフリップチップ接続を形成するようになっている。
図１３Ｂは、図１３Ａに示す超小型電子パッケージの変形形態を示す。図１３Ａに示すパッケージとは異なり、アドレス情報又はその他の情報を再生又は少なくとも部分的に復号化する、例えば、パッケージ内の他の半導体チップに転送する信号を再生するよう構成することができる半導体チップ９６４は、基板９０２の第１の表面１０８に隣接して配置されない。むしろこの場合、半導体チップ９６４は１つ又は複数の他の半導体チップ上に重なるパッケージ内の場所に配置することができる。例えば図１３Ｂに示すように、チップ９６４は、基板９０２の第１の表面１０８に隣接して配置された半導体チップ９６２上に少なくとも部分的に重なるとともに、半導体チップ９６２の上に配置された半導体チップ９６３Ａ及び９６３Ｂ上に少なくとも部分的に重なるか、又はそうでない場合、半導体チップ９６２上に少なくとも部分的に重なる。
一例において、半導体チップ９６２、９６３Ａ、及び９６３Ｂはメモリ記憶アレイを含むことができる。上述の例においてのように、そのようなチップ９６２、９６３Ａ、及び９６３Ｂはそれぞれ、そのようなチップに書き込むデータ若しくはそのようなチップから読み出すデータ又はその両方をバッファする、例えば一時的に記憶するよう構成された回路を組み込んでもよい。代替的に、チップ９６２、９６３Ａ、及び９６３Ｂは機能的により限定されている場合があり、そのようなチップに書き込むデータ若しくはそのようなチップから読み出すデータ又はその両方を一時的に記憶するよう構成された少なくとも１つの他のチップと一緒に用いることが必要である場合がある。
半導体チップ９６４は、導電性構造、例えば、基板９０２の第１の表面１０８で露出した接点に接続するＴＳＶ９７２ａ及び９７２ｂ（総称してＴＳＶ９７２）を介して、超小型電子パッケージの端子、例えば、第１の端子９０４及び第２の端子９０６が配置されるグリッドに電気的に接続することができる。導電性構造、例えばＴＳＶ９７２は、チップ９６４上の接点９３８を介して、及び、チップ９６４の面９４３に沿って、若しくはチップ９６３Ａの対向する面９３１に沿って、又はチップ９６３Ａ、９６４の両方の面９３１、９４３に沿って延在する導体（図示せず）を介して、半導体チップ９６４に電気的に接続することができる。上述のように、半導体チップ９６４は導電性構造、例えばＴＳＶ９７２ａ及び９７２ｂ等のＴＳＶ９７２を介して受け取る信号又は情報を再生するか又は少なくとも部分的に復号化するよう構成することができ、チップ９６２、９６３Ａ、及び９６３Ｂ等、パッケージ内の他のチップにその再生した又は少なくとも部分的に復号化した信号又は情報を転送するよう構成することができる。
図１３Ｂにおいて更にわかるように、半導体チップ９６２、９６３Ａ、及び９６３Ｂは、そのようなチップのうちの１つ、２つ、又は３つ以上を貫いて延在することができる複数のスルーシリコンビア（「ＴＳＶ」）９７２、９７４、及び９７６によって、半導体チップ９６４と及び互いと電気的に接続することができる。そのようなＴＳＶはそれぞれ、パッケージ内の配線、例えば、半導体チップ９６２、９６３Ａ、９６３Ｂ、及び９６４のうちの２つ以上の導電性パッド又はトレースと電気的に接続することができる。特定の例において、信号又は情報は、ＴＳＶ９７２Ａの第１のサブセットに沿って基板９０２からチップ９６４に転送することができ、信号又は情報は、ＴＳＶ９７２Ｂの第２のサブセットに沿ってチップ９６４から基板に転送することができる。一実施形態において、ＴＳＶ９７２の少なくとも一部は、信号又は情報をチップ９６４と基板９０２との間で、その特定の信号又は情報によって決まるどちらか一方の方向に転送させるよう構成することができる。一例（図示せず）において、たとえスルーシリコンビアのそれぞれが、貫いて延在するそのような半導体チップのそれぞれと電気的に接続しなくても、スルーシリコンビアは、すべての半導体チップ９６２、９６３Ａ、９６３Ｂの厚さを貫いて延在することができる。
図１３Ｂにおいて更にわかるように、複数のフィン９７１を含むことができるヒートシンク又はヒートスプレッダ９６８は、なかでも熱接着剤、熱導電性グリース、又ははんだ等の熱導電性材料９６９等を介して、半導体チップ９６４の面、例えばその裏面９３３に熱的に結合することができる。
図１３Ｂに示す超小型電子アセンブリ９９５は、サイクル当たり指定数のデータビットを、基板上にそのために設けられた第１の端子及び第２の端子を介して超小型電子パッケージ上へ又はそこから転送することができるメモリモジュールとして動作するよう構成することができる。例えば、超小型電子アセンブリは、可能な構成の中でもとりわけ３２データビット、６４データビット、又は９６データビット等の複数データビットを、第１の端子９０４及び第２の端子９０６と電気的に接続することができる回路パネル等の外部部品に又はそこから転送するよう構成することができる。他の例において、パッケージに及びそこから転送されたビットがエラー訂正コードビットを含む場合には、サイクル当たりのパッケージへ又はそこから転送されるビット数は、例えば３６ビット、７２ビット、又は１０８ビット等、異なる数とすることができる。ここで具体的に説明するもの以外のデータ幅も可能である。
図１４、図１５Ａ、及び図１５Ｂは、上述の実施形態のうちの１つ又は複数のさらなる変形形態による超小型電子パッケージ１１００を示す。図１４においてわかるように、パッケージ１１００は第１の超小型電子素子１１３０及び第２の超小型電子素子１１３１を含んでおり、第１及び第２の超小型電子素子１１３０、１１３１は、それぞれ、基板１１０２の第１の表面１１２０上の対応する基板接点１１４０に面し接合される接点１１３８を有する。そして今度は、基板接点１１４０のうちのいくつかは、導電性トレース１１４４等を介して第２の表面１１１０の中央領域１１１２における第１の端子１１４２と電気的に接続されている。いくつかの実施形態において、基板接点１１３８のうちのいくつかは、その代わりに、第２の表面の１つ又は複数の周辺領域１１６４における第２の端子１１６２と電気的に接続することもできる。
この実施形態、及び他の実施形態は、上述のように１つより多くの超小型電子素子を組み込んでいる。多チップパッケージは、その中にあるチップを、数ある中でも、ボールグリッドアレイ、ランドグリッドアレイ又はピングリッドアレイ等の端子のアレイを通してそのパッケージが電気的に、かつ機械的に接続される場合がある回路パネル、例えば、プリント配線板に接続するのに必要とされる面積及び空間の量を削減することができる。そのような接続空間は、小型又はポータブル計算デバイス、例えば、通常、パーソナルコンピュータの機能と広範な世界への無線接続性とを併せ持つ「スマートフォン」又はタブレット等のハンドヘルドデバイスでは特に制限される。マルチチップパッケージは、例えば、高度な高性能ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）チップ、例えば、ＤＤＲ３タイプＤＲＡＭチップ及びその後続製品等の、大量の相対的に安価なメモリをシステムが利用できるようにするのに特に役に立つことができる。
或る特定の場合には、マルチチップパッケージをそこに接続するのに必要な回路パネルの面積は、少なくともいくつかの信号がそこを通ってパッケージ内の２つ以上のチップへ又は２つ以上のチップから伝わる共通端子をパッケージ上に設けることによって減らすことができる。したがって、図１４及び図１５Ａ〜図１５Ｂに示す例において、パッケージ内の複数のチップの対応する接点は、回路パネル、例えばプリント回路基板、外部の超小型電子素子、又はその他の部品等、パッケージの外部の部品と接続するよう構成されたパッケージの単一の共通端子と電気的に接続することができる。
上述の実施形態のように、基板表面１１１０の中央領域１１１２は、パッケージ上の端子の任意の２つの隣接する列１１４２の間の最小ピッチ１１５２の３．５倍より大きくない幅１１５４を有し、２つの隣接する列はそれぞれ複数の端子を有する。
超小型電子素子の面に直交する方向に延在する軸平面１１５０は、複数の素子接点を含む列のそれぞれが延在する同じ第１の方向に延在し、第１の超小型電子素子１１３０及び第２の超小型電子素子１１３１の素子接点のすべての列１１３８の中央に置かれている。軸平面は、表面１１１０に垂直な方向において、基板の中央領域と交差する（を通って延在する）。一例において、軸平面は超小型電子素子１１３０、１１３１の隣接する縁１１３４と１１３５との間の中央の直線に沿って基板と交差することができる。図１５Ａ及び図１５Ｂを参照して、第１の端子１１４２の１つ又は複数の列は、図に示すように、第１の超小型電子素子及び第２の超小型電子素子の隣接する縁１１３４と１１３５との間のパッケージのエリアと整列する中央領域の一部に配置することができ、図示してはいないが、第１の端子１１４２の列のうちの１つ又は複数は、第１の超小型電子素子１１３０及び第２の超小型電子素子１１３１の１つ又は複数の面１１３６の上に重なることができる。上述の実施形態のように、中央領域において端子の列１１４２が単一よりも多くある必要はない。通常、中央領域にある端子の列１１４２は４つより多くない。図１４において更に示すように、第１の超小型電子素子及び第２の超小型電子素子の面１１３６は、基板１１０２の第１の表面１１２０に平行な単一の平面１１４６内に延在することができる。
図１６Ａ〜図１６Ｂは、パッケージ１２００内に超小型電子パッケージ１１００（図１４、図１５Ａ〜図１５Ｂ）に関して上述したのと同じ配列及び電気的相互接続を有する第１の超小型電子素子１２３０及び第２の超小型電子素子１２３１に加えて、第３の超小型電子素子１２３３及び第４の超小型電子素子１２３５を更に含む、図１４、図１５Ａ〜図１５Ｂにおいて見られる実施形態の変形形態による超小型電子パッケージ１２００を示す。第３の超小型電子素子及び第４の超小型電子素子はそれぞれ、いかなる他の機能よりも多くの数の、メモリ記憶アレイ機能を提供する能動素子を具体化することができる。第１の超小型電子素子及び第２の超小型電子素子と同様に、第３の超小型電子素子１２３３及び第４の超小型電子素子１２３５は、図１５Ａを参照して前述したフリップチップの方法等で、基板の第１の表面１１２０（図１４）上の対応する基板接点に面し接合される素子接点１２３８を介して、パッケージの端子１２４２と電気的に相互接続される。
上述のように、超小型電子パッケージの第１の端子１２４３は、端子の列間の最小ピッチの３．５倍より大きくない幅を有する中央領域１２５４における列１２４２内に配置することができる。図１６Ａにおいて更に示すように、軸平面１２５０は、パッケージ１２００内の第１の超小型電子素子、第２の超小型電子素子、第３の超小型電子素子、及び第４の超小型電子素子の面１２３６上の素子接点のすべての列１２３８と平行にし、その中で中央に置くことができる。図１６Ａに示す例において、軸平面１２５０は、第１の端子を含む列１２４２が延在する方向に平行な第１の方向に延在する。
図１４、図１５Ａ〜図１５Ｂに対して上述したのと同様の方法で、超小型電子素子１２３０、１２３１、１２３３、及び１２３５の面１２３６は、面１２３６がすべて同一平面上にある、すなわち図１４に示す単一の平面１１４６等の単一の平面内に延在するよう、パッケージ１２００内に配列することができる。
図１６Ｂは、第１の端子が中央領域における１つ又は複数の列１２４２内に配置され、第２の端子１２４４がパッケージの周縁１２６０、１２６１、１２６２、及び１２６３近くの複数の領域内の場所に配置される、パッケージ１２００上の端子の可能性のある信号割り当てを示す。この場合、いくつかの第２の端子はグリッド１２７０等のグリッド内の場所に配置することができ、いくつかの第２の端子は、グリッド１２７２等のグリッド内の場所に配置することができる。さらに、いくつかの第２の端子は、グリッド１２７４等のグリッド内の場所に配置することができ、いくつかの第２の端子は、グリッド１２７６内の場所に配置することができる。
また、図１６Ｂに示すように、グリッド１２７４における第２の端子の信号クラス割り当ては、垂直軸１２５０に関して対称とすることができ、グリッド１２７６における第２の端子の信号クラス割り当ては、垂直軸１２５０に関して対称とすることができる。本明細書において用いられるとき、２つの信号クラス割り当ては、それらの信号割り当てが同じ割り当てのクラスにある場合には、たとえそのクラス内での数値インデックスが異なっていようと、互いに関して対称とすることができる。例示的信号クラス割り当ては、データ信号、データストローブ信号、データストローブ補数信号、及びデータマスク信号を含むことができる。特定の例において、グリッド１２７４において信号割り当てＤＱＳＨ＃、ＤＱＳＬ＃を有する第２の端子は、たとえそれらの第２の端子が異なる信号割り当てを有していようと、データストローブ補数である自らの信号クラス割り当てについて垂直軸１２５０に関して対称である。
図１６Ｂに更に示すように、例えばデータ信号ＤＱ０、ＤＱ１、...等についてのデータ信号の超小型電子パッケージ上の第２の端子の空間的場所への割り当ては、垂直軸１２５０に関してモジュロＸ対称性を有することができる。このモジュロＸ対称性は、図７Ｃ及び図７Ｄ等において見られるアセンブリ３００又は３５４における信号完全性を保つのに役立つことができる。図７Ｃ及び図７Ｄにおいて、１つ又は複数の対の第１のパッケージ及び第２のパッケージが互いに対向して回路パネルに搭載され、回路パネルは対向して搭載されるパッケージの対のそれぞれにおける第１のパッケージ及び第２のパッケージの対応する第２の端子の対に電気的に接続している。端子の信号割り当てが或る軸に関して「モジュロＸ対称性」を有する場合には、同じ番号の「モジュロＸ」を有する信号を運ぶ端子が、その軸に関して対称である場所に配置される。したがって、図７Ｃ、図７Ｄ等におけるそのようなアセンブリ３００又は３５４において、モジュロＸ対称性によって回路パネルを介した電気的接続を行うことができ、第１のパッケージの端子ＤＱ０が回路パネルを介して同じ番号のモジュロＸ（この場合Ｘは８）を有する第２のパッケージの端子ＤＱ８に電気的に接続し、回路パネルの厚さを本質的に真っ直ぐ貫く方向、すなわちそれに垂直な方向に接続を行うことができるようになっている。
一例において、「Ｘ」は２ｎ（２のｎ乗）という数字とすることができる。ただしｎは２以上である。又は、Ｘは８×Ｎとすることができる。ただしＮは２以上である。したがって一例において、Ｘは１／２バイトにおけるビット数（４ビット）、１バイトにおけるビット数（８ビット）、複数バイトにおけるビット数（８×Ｎ、ただしＮは２以上）、ワードにおけるビット数（３２ビット）、又は複数ワードにおけるビット数と等しくすることができる。そのようにして、一例において、図１６Ｂに示すようにモジュロ８対称性がある場合には、データ信号ＤＱ０を運ぶよう構成されたグリッド１２７４におけるパッケージ端子ＤＱ０の信号割り当ては、垂直軸１２５０に関して、データ信号ＤＱ８を運ぶよう構成された別のパッケージ端子ＤＱ８の信号割り当てとモジュロ８対称である。さらに、グリッド１２７６におけるパッケージ端子ＤＱ０、ＤＱ８の信号割り当てについても同じことが当てはまる。図１６Ｂにおいて更にわかるように、グリッド１２７４におけるパッケージ端子ＤＱ２及びＤＱ１０の信号割り当ては、垂直軸に関してモジュロ８対称性を有し、グリッド１２７６におけるパッケージ端子についても同じことが当てはまる。本明細書において説明されるようなモジュロ８対称性は、パッケージ端子ＤＱ０ないしＤＱ１５の信号割り当てのそれぞれに関してグリッド１２７４、１２７６において見られる。
図示してはいないが、モジュロ数「Ｘ」は２ｎ（２のｎ乗）以外の数字とすることができ、２よりも大きい任意の数とすることができることに注意することが重要である。したがって、対称性が基づくモジュロ数Ｘは、パッケージがそのために組み立てられる又は構成されるデータサイズにおいて存在するビット数によって決めることができる。例えば、データサイズが８ビットの代わりに１０ビットである場合には、信号割り当てはモジュロ１０対称性を有することができる。データサイズが奇数ビットを有する場合には、モジュロ数Ｘはそのような数を有することができる場合もあってよい。
図１７Ａ〜図１７Ｂは、図１６Ａ及び図１６Ｂに対して上述した実施形態１２００の変形形態による超小型電子パッケージ１３００を示し、パッケージ１３００は、第１の端子を含む列１３４１が配置された中央領域１３１２を有する基板表面１３１０を有する。図においてわかるように、第１の超小型電子素子１３３０及び第２の超小型電子素子１３３１は、これらの超小型電子素子上の素子接点が同じ第１の方向１３４２に延在する列１３３８内の場所に配置されているという点において、超小型電子パッケージ１１００（図１４、図１５Ａ〜図１５Ｂ）の超小型電子素子１１３０、１１３１の配列と同様の方法で、基板１３０２上に配列されている。しかし、図１７Ａにおいてわかるように、第３の超小型電子素子１３３２及び第４の超小型電子素子１３３３は、第１の方向１３４２を横切る別の方向１３４４の超小型電子素子１３３２、１３３３の面に沿って延在する列１３４０内の場所に配置された素子接点を有する。通常この別の方向１３４４は第１の方向１３４２に垂直である。
図１７Ａ〜図１７Ｂにおいて更にわかるように、超小型電子素子１３３０、１３３１、１３３２、及び１３３３のそれぞれは通常、それぞれの超小型電子素子上の接点の１つ又は複数の列と同じ方向に延在する２つの第１の平行な縁１３６０と、第１の縁が延在する方向を横切る方向に延在する２つの第２の平行な縁１３６２とを有する。場合によっては、超小型電子素子のそれぞれの第１の縁１３６０は、そのような超小型電子素子の第２の縁１３６２よりも長くすることができる。しかし他の場合には、第２の縁１３６２は第１の縁１３６０よりも長くすることができる。図１７Ａにおいて見られる特定のパッケージにおいて、超小型電子素子１３３０、１３３１、１３３２、又は１３３３のうちの少なくとも１つのどちらか一方の第１の縁１３６０を含み、そのような超小型電子素子の面に垂直な平面１３７０は、パッケージ１３００内の別の超小型電子素子の縁１３６０と交差する。図１７Ａにおいて示すように、超小型電子素子１３３３の縁１３６０を含む平面１３７０は、方向１３４４に延在し、パッケージ内の超小型電子素子１３３０の縁１３６０と交差する。図１７Ａに示す例において、平面１３７０は、パッケージ内の１つのみの他の超小型電子素子の縁１３６０と交差する。超小型電子素子１３３０、１３３１、１３３２、又は１３３３のうちのいずれかの第１の縁１３６０を含み、そのような超小型電子素子の面に垂直な平面１３７０が、パッケージ１３００内の別の超小型電子素子の縁１３６０と交差するよう、超小型電子素子を配列することができる。
加えて、図１７Ａにおいて更にわかるように、中央領域１３１２は更に限定することができる。具体的には、図１７Ａは、基板１３０２の表面１３０２上に、基板表面１３０２上に配置される超小型電子素子１３３０、１３３１、１３３２、１３３３を収容でき、第１の超小型電子素子１３３０、第２の超小型電子素子１３３１、第３の超小型電子素子１３３２、及び第４の超小型電子素子１３３３のいずれの面もそれを越えて延在しない、最小の長方形領域１３７２があることを示す。図１７Ａ〜図１７Ｂに示す超小型電子パッケージ１３００において、中央領域１３１２は長方形領域１３７２のいかなる縁を越えて延在することもない。図１７Ｂは更に、パッケージ上の端子の最も近い２つの隣接する列同士の間の最小ピッチの３．５倍以下の、パッケージの対向する縁１３１６と１３１８の間の方向の、すなわちそれに直交する幅にわたる中央領域１３１２内に第１の端子１３４１が配置された、超小型電子パッケージ１３００内の端子の可能性のある配列を示す。周辺領域は基板１３０２の表面１３１０の残りのエリアを占め、それぞれ中央領域の縁とパッケージの対向する縁１３１６、１３１８との間の幅１３５６、１３５７にわたっている。
図１８Ａは、上述の実施形態のうちの１つ又は複数の変形形態による超小型電子パッケージ１４００を示す。この場合、超小型電子パッケージ１４００が、超小型電子素子１４３０の前面１４２８の上に重なる導電性再分配層を含むパッケージング構造を有する超小型電子素子１４３０の形になることができるよう、基板を省くことができる。再分配層は、パッケージの誘電層１４４２を貫いて超小型電子素子の接点１４３８まで延在する導電性金属化ビア１４４０を有する。再分配層は、端子１４４６と、端子１４４６に電気的に接続されるトレース１４４８とを含むことができ、それによって、たとえば金属化ビア１４４０を介して、又は金属化ビア１４４０と導電性トレース１４４８とを介して、端子が接点１４３８に電気的に接続される。この場合、パッケージは「再分配層をその上に有するウエハレベルのパッケージ」と呼ぶことができる。
図１８Ｂは、第２の端子の１つ又は複数の列１４５０を超小型電子素子１４３０の１つ又は複数の縁１４３２、１４３４を越えて延在する誘電層１４４２のエリア上に配置することができるということを除いては超小型電子パッケージ１４００と同様の、超小型電子パッケージ１４１０を示す。この場合、パッケージ１４１０は、「再分配層をその上に有するファンアウト型のウエハレベルのパッケージ」と呼ぶことができる。
上述の変形形態及び実施形態のそれぞれは、図１８Ａ又は図１８Ｂに示すパッケージにも適用することもでき、図７Ｃに対して上で示し説明した上述のアセンブリは、図１８Ａ又は１８Ｂに示す超小型電子パッケージに組み込むことができる。
上述の構造は、種々の電子システムの組み立てに利用することができる。例えば図１９に示すように、本発明のさらなる実施形態によるシステム１５００は、他の電子部品１５０８及び１５１０とともに上述した超小型電子パッケージ又は構造１５０６を含む。示した例において、部品１５０８は半導体チップ又は超小型電子パッケージとすることができるのに対して、部品１５１０はディスプレイスクリーンであるが、任意の他の部品を用いることができる。もちろん、説明をわかりやすくするために図１９には２つだけさらなる部品を示しているが、システムはいかなる数のそのような部品を含むことができる。上述の構造１５０６は、例えば、上述の実施形態のうちのいずれかとともに上述した超小型電子パッケージとすることができる。さらなる変形において、２つ以上のパッケージを設けることができ、任意の数のそのようなパッケージを用いることができる。パッケージ１５０６並びに部品１５０８及び１５１０は、破線で概略的に示す共通のハウジング１５０１内に搭載され、必要に応じて互いに電気的に相互接続されて所望の回路を形成する。図示の例示的システムにおいて、システムはフレキシブルプリント回路パネル又は回路基板等の回路パネル１５０２を含み、回路パネルは部品同士を相互接続する多数の導体１５０４を含んでおり、そのうち１つのみが図１９に示されている。しかしこれは例示的なものにすぎず、電気的接続を行う任意の好適な構造を用いることができる。ハウジング１５０１は、例えば携帯電話や携帯情報端末において用いることができるタイプの持ち運びできるハウジングとして示し、 スクリーン１５１０はハウジングの表面で露出している。構造１５０６が撮像チップ等の感光性素子を含む場合には、レンズ１５１１又は他の光学デバイスも、光を構造までルーティングするために設けることができる。ここでもまた、図１９に示す単純化したシステムは例示的なものにすぎず、上述の構造を用いて、デスクトップコンピュータ、ルータ等の一般に固定構造とみなされるシステムを含むその他のシステムを作ることができる。
本発明の上記の実施形態の種々の特徴は、本発明の趣旨及び範囲から逸脱することなく、具体的に上記で説明された以外の方法において組み合わせることができる。本開示は、上記の本発明の実施形態の全てのそのような組み合わせ及び変形形態を包含することを意図している。
なお、出願当初の特許請求の範囲は以下の通りである。
請求項１：
超小型電子パッケージであって、
メモリ記憶アレイ機能を有する超小型電子素子であり、それぞれ前記超小型電子素子の面に沿った第１の方向に延在する、素子接点の１つ又は複数の列を有し、前記超小型電子素子の前記面に垂直な軸平面が、前記第１の方向に延在する直線に沿って前記超小型電子素子の前記面と交差し前記素子接点の前記１つ又は複数の列に対して中央に置かれるようになっている、超小型電子素子と、
対向する第１の表面及び第２の表面と、前記素子接点に面し接合される前記第１の表面で露出した複数の基板接点とを有する基板と、
前記第１の方向に延在し前記基板の前記第２の表面で露出した、端子の複数の平行な列であって、前記端子は前記基板接点に電気的に接続され該超小型電子パッケージを該超小型電子パッケージの外部の部品と接続するよう構成される、端子の複数の平行な列と
を備え、
前記端子は、前記基板の前記第２の表面の中央領域において露出した第１の端子を含み、前記第１の端子は、前記超小型電子素子内のメモリ記憶アレイの利用できるアドレス可能なメモリ位置すべての中からアドレス可能なメモリ位置を決定するのに該超小型電子パッケージ内の回路が使用することができるアドレス情報を運ぶよう構成され、
前記中央領域は、前記第１の方向を横切る前記基板の前記第２の表面に沿った第２の方向の幅を有し、前記中央領域の前記幅は、前記端子の前記平行な列のうちの任意の２つの隣接する列の間の最小ピッチの３．５倍以下であり、前記軸平面は前記中央領域と交差している
超小型電子パッケージ。
請求項２：
前記超小型電子素子は、いかなる他の機能よりも多くの数の、メモリ記憶アレイ機能を提供する能動素子を具体化している、請求項１に記載の超小型電子パッケージ。
請求項３：
前記第１の端子は、前記アドレス可能なメモリ位置を決定するのに該超小型電子パッケージ内の前記回路が使用することができる前記アドレス情報のすべてを運ぶよう構成される、請求項１に記載の超小型電子パッケージ。
請求項４：
前記第１の端子は、前記超小型電子素子の動作モードを制御する情報を運ぶよう構成される、請求項１に記載の超小型電子パッケージ。
請求項５：
前記第１の端子は、該超小型電子パッケージに転送されるコマンド信号のすべてを運ぶよう構成され、前記コマンド信号は、ライトイネーブル、行アドレスストローブ、及び列アドレスストローブ信号である、請求項４に記載の超小型電子パッケージ。
請求項６：
前記第１の端子は、該超小型電子パッケージに転送されるクロック信号を運ぶよう構成され、該超小型電子パッケージは、前記クロック信号を用いて、前記アドレス情報を運ぶ前記端子で受け取られる信号をサンプリングするよう構成される、請求項１に記載の超小型電子パッケージ。
請求項７：
前記第１の端子は、該超小型電子パッケージに転送されるバンクアドレス信号のすべてを運ぶよう構成される、請求項１に記載の超小型電子パッケージ。
請求項８：
前記第１の端子は、前記端子の列のうちの２つを超えない列内に配置されている、請求項１に記載の超小型電子パッケージ。
請求項９：
前記第１の端子は、前記端子の列のうちの単一の列内に配置されている、請求項１に記載の超小型電子パッケージ。
請求項１０：
前記第１の端子に接続される前記素子接点は、素子接点の単一の列内に配置されている、請求項９に記載の超小型電子パッケージ。
請求項１１：
前記素子接点は、前記超小型電子素子の前面で露出した再分配接点を含み、再分配接点のそれぞれは、トレース又はビアのうちの少なくとも１つを介して前記超小型電子素子の接点パッドに電気的に接続され、前記再分配接点のうちの少なくともいくつかは、前記超小型電子素子の前記面に沿った少なくとも１つの方向に前記素子接点からずれている、請求項１に記載の超小型電子パッケージ。
請求項１２：
前記基板は、対向する前記第１の表面及び第２の表面の間にそれぞれ延在する、対向する第１の縁及び第２の縁を有し、前記第１の縁及び前記第２の縁は前記第１の方向に延在し、前記第２の表面はそれぞれ前記第１の縁及び前記第２の縁に隣接する第１の周辺領域及び第２の周辺領域を有し、前記中央領域は前記第１の周辺領域と前記第２の周辺領域とを分離し、
前記端子は、前記周辺領域のうちの少なくとも１つにおいて前記第２の表面で露出した複数の第２の端子を含み、前記第２の端子のうちの少なくともいくつかは、前記アドレス情報以外の情報を運ぶよう構成される、請求項１に記載の超小型電子パッケージ。
請求項１３：
前記第２の端子のうちの少なくともいくつかはデータ信号を運ぶよう構成される、請求項１２に記載の超小型電子パッケージ。
請求項１４：
前記超小型電子素子は、前記基板接点に接合された接点をその上に有する第１の半導体チップと、前記基板の前記第１の表面から離れた前記第１の半導体チップの面の上に重なり前記第１の半導体チップと電気的に相互接続された、少なくとも１つの第２の半導体チップとを含む、請求項１に記載の超小型電子パッケージ。
請求項１５：
前記第１のチップは、前記第１の端子から前記アドレス情報のうちの少なくともいくらかを受け取り、前記少なくとも１つの第２のチップに転送するように前記少なくともいくらかのアドレス情報を再生するよう構成され、前記少なくとも１つの第２のチップは、いかなる他の機能よりも多くの数の、メモリ記憶アレイ機能を提供する能動素子を具体化している、請求項１４に記載の超小型電子パッケージ。
請求項１６：
前記第１の端子は前記超小型電子素子の動作モードを制御する情報を運ぶよう構成され、前記第１のチップは前記動作モードを制御する前記情報の再生又は少なくとも部分的な復号化のうちの少なくとも一方を行うよう構成される、請求項１４に記載の超小型電子パッケージ。
請求項１７：
前記第１のチップは、前記少なくとも１つの第２のチップを前記第１のチップに電気的に接続する複数のスルーシリコンビアを含む、請求項１５に記載の超小型電子パッケージ。
請求項１８：
前記第１のチップと前記少なくとも１つの第２のチップとの間の前記電気的相互接続のうちの少なくともいくつかはワイヤボンドを介している、請求項１５に記載の超小型電子パッケージ。
請求項１９：
前記少なくとも１つの第２のチップは、前記第１のチップの表面で露出した第１の接点に面し接合される、前記第２のチップの表面で露出した第２の接点のフリップチップ電気的相互接続を介して、前記第１のチップに電気的に相互接続され、前記第１のチップの前記表面は、前記基板の前記第１の表面から離れるほうを向いている、請求項１５に記載の超小型電子パッケージ。
請求項２０：
前記第１のチップは、第２のチップのそれぞれに転送するように前記第１の端子で受け取られる前記アドレス情報のうちの少なくともいくらかをバッファするよう構成され、第２のチップのそれぞれは、前記第１チップ及び前記第２のチップのうちの別のチップに転送するように前記アドレス情報をバッファするよう構成されていない、請求項１９に記載の超小型電子パッケージ。
請求項２１：
前記第１のチップは、第２のチップのそれぞれに転送するように前記第１の端子で受け取られる前記アドレス情報を少なくとも部分的に復号化するよう構成され、第２のチップのそれぞれは前記アドレス情報を完全に復号化するよう構成されてない、請求項１９に記載の超小型電子パッケージ。
請求項２２：
前記第２の半導体チップは複数のスタックした第２の半導体チップである、請求項２１に記載の超小型電子パッケージ。
請求項２３：
前記第１のチップのうちの少なくともいくつかのチップと前記少なくとも１つの第２のチップとは複数のスルーシリコンビアによって互いに電気的に接続されている、請求項１４に記載の超小型電子パッケージ。
請求項２４：
前記少なくとも１つの第２のチップのうちの少なくとも１つは、前記第１のチップ又は前記少なくとも１つの第２のチップのうちの別のもののうちの少なくとも一方に転送するように、その接点で受け取られる情報の部分的な若しくは完全な復号化、又はその前記接点で受け取られる情報の再生のうちの少なくとも一方を行うよう構成される、請求項１４に記載の超小型電子パッケージ。
請求項２５：
前記第１のチップと前記第２のチップとの間の前記電気的相互接続のうちの少なくともいくつかは、前記超小型電子素子の少なくとも１つの縁に沿って延在する導電性トレースを介している、請求項１４に記載の超小型電子パッケージ。
請求項２６：
前記第１のチップと前記第２のチップとの間の前記電気的相互接続のうちの少なくともいくつかはワイヤボンドを介しており、前記少なくとも１つの第２のチップの面は前記第１のチップから離れるほうを向き、前記ワイヤボンドのうちの少なくともいくつかは、前記第１のチップを前記少なくとも１つの第２のチップの前記面で露出した接点と接続している、請求項１４に記載の超小型電子パッケージ。
請求項２７：
前記第１のチップと前記第２のチップの間の前記電気的相互接続のうちの少なくともいくつかはワイヤボンドを介しており、前記少なくとも１つの第２のチップの面は前記第１のチップのほうを向き、前記ワイヤボンドのうちの少なくともいくつかは、前記第１のチップを前記少なくとも１つの第２のチップの前記面で露出した接点と接続している、請求項２６に記載の超小型電子パッケージ。
請求項２８：
前記第１のチップ又は前記少なくとも１つの第２のチップのうちの少なくとも１つはダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）記憶アレイを含む、請求項１４に記載の超小型電子パッケージ。
請求項２９：
前記第１のチップ又は前記少なくとも１つの第２のチップのうちの少なくとも１つは、ＮＡＮＤフラッシュ、ＲＲＡＭ（抵抗変化型ＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、ＰＣＭ（相変化メモリ）、ＭＲＡＭ（磁気ランダムアクセスメモリ）、スピントルクＲＡＭ、又は連想メモリの技術において実施される、請求項１４に記載の超小型電子パッケージ。
請求項３０：
超小型電子パッケージであって、
メモリ記憶アレイ機能を有する超小型電子素子であり、前記超小型電子素子の面に沿った第１の方向にそれぞれ延在する、素子接点の１つ又は複数の列を有し、前記超小型電子素子の前記面に垂直な軸平面が、前記第１の方向に延在する直線に沿って前記超小型電子素子の前記面と交差し前記素子接点の前記１つ又は複数の列に対して中央に置かれるようになっている、超小型電子素子と、
対向する第１の表面及び第２の表面と、前記素子接点に面し接合される前記第１の表面で露出した複数の基板接点とを有する基板と、
前記基板の前記第２の表面で露出し前記第１の方向に延在する、端子の複数の平行な列であり、前記端子は前記基板接点に電気的に接続され該超小型電子パッケージを該超小型電子パッケージの外部の部品と接続するよう構成される、端子の複数の平行な列と、
を備え、
前記端子は、前記基板の前記第２の表面の中央領域において露出した第１の端子を含み、前記第１の端子は、前記超小型電子素子のメモリ記憶アレイの利用できるアドレス可能なメモリ位置すべての中からアドレス可能なメモリ位置を決定するのに該超小型電子パッケージ内の回路が使用することができるアドレス情報の大部分を運ぶよう構成され、
前記中央領域は、前記第１の方向を横切る前記基板の前記第２の表面に沿った第２の方向の幅を有し、前記中央領域の前記幅は、前記端子の前記平行な列のうちの任意の２つの隣接する列間の最小ピッチの３．５倍以下であり、前記軸平面は前記中央領域と交差している
超小型電子パッケージ。
請求項３１：
前記第１の端子は、前記アドレス可能なメモリ位置を決定するのに前記パッケージ内の前記回路が使用することができる前記アドレス情報の少なくとも４分の３を運ぶよう構成される、請求項３０に記載の超小型電子パッケージ。

Claims (11)

  1. 超小型電子パッケージであって、メモリ記憶アレイ機能を提供するために、いかなる他の機能よりも多くの数のアクティブデバイスを具体化している超小型電子素子であり、それぞれ前記超小型電子素子の面に沿った第１の方向に延在する、素子接点の１つ又は複数の列を有し、前記超小型電子素子の前記面に垂直な軸平面が、前記第１の方向に延在する直線に沿って前記超小型電子素子の前記面と交差し前記素子接点の前記１つ又は複数の列に対して中央に置かれるようになっている、超小型電子素子と、
    対向する第１の表面及び第２の表面と、前記素子接点に面し接合される前記第１の表面において複数の基板接点とを有する基板と、
    前記基板の前記第２の表面において前記第１の方向に延在する端子の複数の平行な列であって、前記端子は前記基板接点に電気的に接続され該超小型電子パッケージを該超小型電子パッケージの外部の部品と接続するよう構成される、端子の複数の平行な列と
    を備え、
    前記端子は、前記基板の前記第２の表面の中央領域において露出した第１の端子を含み、前記第１の端子は、前記超小型電子素子内のメモリ記憶アレイの利用できるアドレス可能なメモリ位置すべての中からアドレス可能なメモリ位置を決定するのに該超小型電子パッケージ内の回路が使用することができるアドレス情報を運ぶよう構成され、
    前記中央領域は、前記第１の方向を横切る前記基板の前記第２の表面に沿った第２の方向の幅を有し、前記中央領域の前記幅は、前記端子の前記平行な列のうちの任意の２つの隣接する列の間の最小ピッチの３．５倍以下であり、前記軸平面は前記中央領域と交差している
    超小型電子パッケージ。
  2. 前記第１の端子は、前記アドレス可能なメモリ位置を決定するのに該超小型電子パッケージ内の前記回路が使用することができる前記アドレス情報のすべてを運ぶよう構成される、請求項１に記載の超小型電子パッケージ。
  3. 前記第１の端子は、前記超小型電子素子の動作モードを制御する情報を運ぶよう構成される、請求項１に記載の超小型電子パッケージ。
  4. 前記第１の端子は、該超小型電子パッケージに転送されるコマンド信号のすべてを運ぶよう構成され、前記コマンド信号は、ライトイネーブル、行アドレスストローブ、及び列アドレスストローブ信号である、請求項３に記載の超小型電子パッケージ。
  5. 前記第１の端子は、該超小型電子パッケージに転送されるクロック信号を運ぶよう構成され、該超小型電子パッケージは、前記クロック信号を用いて、前記アドレス情報を運ぶ前記端子で受け取られる信号をサンプリングするよう構成される、請求項１に記載の超小型電子パッケージ。
  6. 前記第１の端子は、該超小型電子パッケージに転送されるバンクアドレス信号のすべてを運ぶよう構成される、請求項１に記載の超小型電子パッケージ。
  7. 前記第１の端子は、前記端子の列のうちの単一の列内に配置されている、請求項１に記載の超小型電子パッケージ。
  8. 前記基板は、対向する前記第１の表面及び第２の表面の間にそれぞれ延在する、対向する第１の縁及び第２の縁を有し、前記第１の縁及び前記第２の縁は前記第１の方向に延在し、前記第２の表面はそれぞれ前記第１の縁及び前記第２の縁に隣接する第１の周辺領域及び第２の周辺領域を有し、前記中央領域は前記第１の周辺領域と前記第２の周辺領域とを分離し、
    前記端子は、前記周辺領域のうちの少なくとも１つにおいて前記第２の表面で露出した複数の第２の端子を含み、前記第２の端子のうちの少なくともいくつかは、前記アドレス情報以外の情報を運ぶよう構成され、前記第２の端子のうちの少なくともいくつかはデータ信号を運ぶよう構成される、請求項１に記載の超小型電子パッケージ。
  9. 前記超小型電子素子は、前記基板接点に接合された接点をその上に有する第１の半導体チップと、前記基板の前記第１の表面から離れた前記第１の半導体チップの面の上に重なり前記第１の半導体チップと電気的に相互接続された、少なくとも１つの第２の半導体チップとを含む、請求項１に記載の超小型電子パッケージ。
  10. 前記第１のチップは、前記第１の端子から前記アドレス情報のうちの少なくともいくらかを受け取り、前記少なくとも１つの第２のチップに転送するように前記少なくともいくらかのアドレス情報を再生するよう構成され、前記少なくとも１つの第２のチップは、いかなる他の機能よりも多くの数の、メモリ記憶アレイ機能を提供する能動素子を具体化している、請求項９に記載の超小型電子パッケージ。
  11. 前記第１のチップ又は前記少なくとも１つの第２のチップのうちの少なくとも１つは、ＮＡＮＤフラッシュ、ＲＲＡＭ（抵抗変化型ＲＡＭ）、ＰＣＭ（相変化メモリ）、ＭＲＡＭ（磁気ランダムアクセスメモリ）、スピントルクＲＡＭ、又は連想メモリの技術において実施される、請求項９に記載の超小型電子パッケージ。
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