JP2014529201A - 直交するウインドウを有するマルチダイ・ワイヤボンド・アセンブリのためのスタブ最小化 - Google Patents

直交するウインドウを有するマルチダイ・ワイヤボンド・アセンブリのためのスタブ最小化 Download PDF

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    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
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    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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    • H01L2924/3011—Impedance

Abstract

超小型電子構造体１００は、メモリ記憶アレイ２０４を構成する能動素子２０２と、記憶アレイ内の位置を指定するアドレス情報を受信するアドレス入力部２０６とを有している。この構造体は、第１の表面２０１を有し、さらに、第１の表面において露出した端子１０４、１０６を有するものとすることができる。これらの端子は、第１の端子１０４を含むことができ、この構造体は、第１の端子により受信したアドレス情報をアドレス入力部に送るものとして構成することができる。各第１の端子には、アドレス入力部のうちの１以上を含む信号の割当てをすることができる。第１の端子は、第１の表面に垂直な仮想平面１３２の対向する第１の側及び第２の側に設けられている。仮想平面の第１の側に設けられた第１の端子の信号割当てと、第２の側に設けられた第１の端子の信号割当てとは、鏡像関係にある。【選択図】図５

Description

本願の主題は超小型電子構造体、例えば、限定はされないが、少なくとも１つの半導体チップ又は少なくとも１つの半導体チップの一部を有する構造体等の、能動回路素子を組み込んだ構造体と、超小型電子構造体を組み込んだアセンブリとに関する。
［関連出願の相互参照］
本願は、２０１２年８月２７日出願の米国特許出願第１３／５９５，４８６号の継続出願であり、その出願は、２０１２年４月４日出願の米国特許出願第１３／４３９，３１７号、同第１３／４３９，２７３号、同第１３／４３９，２２８号と、２０１２年４月５日出願の同第１３／４４０，２１２号、同第１３／４４０，１９９号、同第１３／４４０，２８０号と、２０１１年１２月２７日出願の同第１３／３３７，５６５号及び同第１３／３３７，５７５号と、２０１２年４月５日出願の同第１３／４４０，５１５号と、２０１２年１月２０日出願の同第１３／３５４，７７２号及び同第１３／３５４，７４７号との一部継続出願であるとともに、２０１２年２月１７日出願の米国仮出願第６１／６００，４８３号及び同第６１／６００，５２７号の非仮出願であって、これら仮出願の出願日の利益を主張するものである。本願は、２０１１年１０月３日出願の米国仮出願第６１／５４２，４８８号、同第６１／５４２，４９５号及び同第６１／５４２，５５３号の出願日の利益を主張するものでもある。これら全ての先行出願の開示内容は、引用することにより本明細書の一部をなすものとする。
半導体チップは、一般に、あらかじめパッケージ化された個々のユニットとして提供される。標準的なチップは、平坦で矩形の本体を有する。この本体は、チップの内部の回路部に接続されたコンタクトを有する大きな前面を有している。個々のチップの各々は、通常、チップのコンタクトに接続された外部端子を有するパッケージに含まれている。また、端子、すなわちパッケージの外部接続点は、プリント回路基板等の回路パネルに電気的に接続するためのものである。多くの従来の設計によれば、チップパッケージは、チップ自体の面積よりもかなり大きな回路パネルの面積を占めている。本明細書において、「チップの面積」とは、前面を有する平坦なチップに関して用いる場合には、前面の面積を表す用語として理解されるべきである。
チップのいかなる物理的構成においても、サイズは考慮すべき重要な事項である。チップのより小型の物理的構成に対する要求は、携帯型電子デバイスの急速な発展により、更に高まりつつある。単なる例であるが、一般に「スマートフォン」と呼ばれるデバイスは、携帯電話の機能を、強力なデータプロセッサ、メモリ、並びに全地球測位システム受信機、電子カメラ及びローカルエリアネットワーク接続等の補助デバイスと、高解像度ディスプレイ及び関連する画像処理チップとともに一体化したものである。こうしたデバイスは、完全なインターネット接続、最大解像度の映像を含むエンターテイメント、ナビゲーション、電子銀行等の機能を、全てポケットサイズのデバイスにより提供することができる。複雑な携帯型デバイスにおいては、多数のチップを小さな空間に詰め込む必要がある。さらに、チップのうちのいくつかは、一般に「Ｉ／Ｏ」と呼ばれる多くの入出力接続を有している。これらのＩ／Ｏを、他のチップのＩ／Ｏと相互に接続しなければならない。相互接続を形成するコンポーネントにより、アセンブリのサイズを大幅に増加させるべきではない。同様の必要性は、例えば、インターネット検索エンジンで使用されるもの等の、性能の向上及びサイズの低減が必要とされるデータサーバにおける用途等の他の用途でも生ずる。
メモリ記憶アレイ、特にダイナミックランダムアクセスメモリチップ（ＤＲＡＭ：dynamic random access memory chip）及びフラッシュメモリチップを含む半導体チップ等の超小型電子素子は、一般に、単一チップ又は複数チップのパッケージ及びアセンブリにパッケージ化される。各パッケージは、端子と、超小型電子素子、例えばその中のチップとの間で信号を伝え、電源及び接地を接続するために数多くの電気的接続を有する。これらの電気的接続は、チップのコンタクト支持面に対して水平方向に延在する、例えばトレース、ビームリード等の水平導体と、チップの表面に対して垂直方向に延在するビア等の垂直導体と、チップの表面に対して水平及び垂直の両方向に延在するワイヤボンド等といった、異なった種類の導体を含むことができる。
従来の超小型電子パッケージには、メモリ記憶アレイを構成する能動素子を備えた超小型電子素子を組み込むことができる。したがって、いくつかの従来の超小型電子素子では、別の素子の有無にかかわらず、トランジスタ又は他の能動素子がメモリ記憶アレイを構成する。場合によっては、この超小型電子素子は、主としてメモリ記憶アレイ機能を提供するものとして構成することができ、すなわちこの場合、超小型電子素子は、メモリ記憶アレイ機能を提供する能動素子を、他のいかなる機能よりも数多く具体化することができる。場合によっては、超小型電子素子は、ＤＲＡＭチップ、又はそのような半導体チップを重ねて電気的に相互に接続したアセンブリとすることもできるし、それらを含むものとすることもできる。通常、そのようなパッケージの端子の全ては、超小型電子素子が設けられるパッケージ基板の１以上の周縁部に隣接して列の組（sets of columns）として設けられる。例えば、図１に示している１つの従来の超小型電子パッケージ１２において、パッケージ基板２０の第１の周縁部１６に隣接して端子の３つの列１４を設けることができ、パッケージ基板２０の第２の周縁部２２に隣接して端子の別の３つの列１８を設けることができる。従来のパッケージにおけるパッケージ基板２０の中央領域２４には、端子の列は全くない。図１は更に、パッケージ内の、面２８上に素子コンタクト２６を有する半導体チップ１１を示している。素子コンタクト２６は、パッケージ基板２０の中央領域２４における開口部、例えばボンドウインドウを通じて延びるワイヤボンド３０により、パッケージ１２の端子の列１４、１８と電気的に相互に接続されている。場合によっては、超小型電子素子１１の面２８と基板２０との間に接着層３２を設け、ワイヤボンドが接着層３２の開口部を通って延在する状態で、超小型電子素子と基板との機械的な接続を補強することができる。
上記に鑑みて、超小型電子パッケージにおける端子の配置の改善を行って、特に、そのようなパッケージと、そのようなパッケージを搭載し互いに電気的に相互接続することのできる回路パネルとを備えたアセンブリにおける電気的性能を向上させることができる。
本発明の一態様によれば、メモリ記憶アレイを構成する複数の能動素子を備えることのできる超小型電子構造体が提供される。この超小型電子構造体は、前記記憶アレイ内の位置を指定するアドレス情報を受信する複数のアドレス入力部を備えている。前記構造体は、第１の表面と、前記第１の表面において露出した端子とを有することができる。前記端子は第１の端子を含むことができる。前記構造体は、前記第１の端子において受信したアドレス情報を前記アドレス入力部に与えるように構成することができる。第１の端子の各々には、前記アドレス入力部のうちの１以上に送られる情報を含む信号の割当てがなされている。前記第１の端子は、前記第１の表面に垂直な仮想平面（theoretical plane）の対向する第１の側及び第２の側に設けられている。前記第１の側に設けられている第１の端子の信号の割当てと、前記第２の側に設けられている第１の端子の信号の割当てとは、前記仮想平面に関して対称である。
このような超小型電子構造体の一例として、前記第１の側にある第１の端子の各々信号の割当てと、前記第２の側にある第１の端子の各々の信号割当てとは、鏡像関係にある。
このような超小型電子構造体の別の例として、前記第１の端子の第１の組及び第２の組の各々は、前記メモリ記憶アレイ内の位置を指定するために十分なアドレス情報を運ぶように構成される。この例において、前記超小型電子構造体は、前記第１の表面において露出した複数の無接続端子（no-connect terminal）を更に備えたものとすることができる。前記第１の側にある第１の端子の各々の位置と、前記第２の側にある無接続端子の位置とは、前記仮想平面に関して対称とすることができる。このような場合、前記第２の側にある第１の端子の各々の位置と、前記第１の側にある無接続端子の位置とは、前記仮想平面に関して対称とすることができる。
１つ又は複数の例によれば、前記第１の側及び前記第２の側のそれぞれにある第１の端子は、前記記憶アレイ内の単一の記憶位置を一意に指定するために必要な前記アドレス情報を受信するものとして構成することができる。
１つ又は複数の例によれば、前記第１の側及び前記第２の側のそれぞれにある第１の端子は、前記記憶アレイ内の単一の記憶位置を一意に指定するために必要な前記アドレス情報の大部分を受信するものとして構成することができる。
１つ又は複数の例によれば、前記端子は、前記超小型電子構造体を回路パネルの対応するコンタクトへと電気的に接続するものとして構成することができる。
１つ又は複数の例によれば、前記端子は、前記超小型電子構造体を回路パネルの対応するコンタクトへと、ボンドメタルにより電気的に接続するように構成することができる。
１つ又は複数の例によれば、前記記憶アレイ内の能動素子の数を、前記構造体の他の構成要素内の能動素子の数よりも多くすることができる。
１つ又は複数の例によれば、前記超小型電子構造体は、前記記憶アレイに関する１以上の動作パラメータを不揮発性記憶するシリアルプレゼンス検出（serial presence detect, ＳＰＤ）素子を更に備えたものとすることができる。
１つ又は複数の例によれば、前記構造体は、前記記憶アレイのシリアル番号と、欠陥のある位置とのいずれか又は両方を不揮発性記憶するシリアルプレゼンス検出（ＳＰＤ）素子を更に備えたものとすることができる。
１つ又は複数の例によれば、前記超小型電子構造体の第１の表面は、第１の方向を向いている。前記構造体は１以上の半導体チップを有している。前記アドレス入力部は、前記１以上の半導体チップのうちの少なくとも１つの半導体チップの表面において露出している。前記構造体は、前記第１の方向を向いている第１の表面と、前記第１の方向とは反対の方向を向いている第２の表面とを有する基板を更に備えている。前記１以上の半導体チップは、前記基板の第１の表面又は第２の表面のうちの少なくとも一方の上に重なるように設けられている。
１つ又は複数の例によれば、前記超小型電子構造体の第１の表面は、第１の方向を向いている。前記構造体は、前記第１の方向を向いている第１の表面と、前記第１の方向とは反対の方向を向いている第２の表面とを有する基板を備えている。前記１以上の半導体チップのうちの少なくとも１つは、前記基板の第１の表面に重なるように設けられている。
１つ又は複数の例によれば、前記仮想平面は、第１の方向に延びる線において前記第１の表面と交わる第１の仮想平面である。前記端子のうちの少なくともいくつかは、第２の仮想平面の対向する第１の側及び第２の側に設けられている。この第２の仮想平面は、前記第１の表面に垂直であり、かつ、前記第１の方向と交わる第２の方向に沿った第２の線において前記第１の表面と交わっている。前記第２の仮想平面の第１の側に設けられている少なくともいくつかの端子の信号の割当てと、前記第２の仮想平面の第２の側に設けられている少なくともいくつかの端子の信号割当てとは、鏡像関係にある。
１つ又は複数の例によれば、前記超小型電子構造体は、複数の第２の能動素子を有するバッファ素子を備えたものとすることができる。前記バッファ素子は、少なくともいくつかのアドレス入力部に送るために、前記アドレス情報を再生することと、部分的に復号化することと、完全に復号化することとのうちの少なくとも１つを行うように構成することができる。
１つ又は複数の例によれば、前記記憶アレイは、互いに少なくとも部分的に重なり合っている、垂直に重ねられた複数の半導体チップのうちの１以上に組み込むことができる。
１つ又は複数の例によれば、前記超小型電子構造体は、第１の表面を有する基板を備えたものとすることができる。前記基板の第１の表面及び前記超小型電子構造体の第１の表面は第１の方向を向いている。垂直に重ねられた複数の半導体チップは、前記第１の方向とは反対の第２の方向を向いている前記基板の第２の表面に重なっている。
１つ又は複数の例によれば、前記超小型電子構造体は第１の半導体チップ及び第２の半導体チップを備えている。各半導体チップは、前記第１の表面に平行な単一の面内に位置する面を有している。前記アドレス入力部のうちの少なくともいくつかは、前記第１の半導体チップの面において露出したものとすることができ、前記アドレス入力部のうちの少なくともいくつかは、前記第２の半導体チップの面において露出したものとすることができる。
１つ又は複数の例によれば、前記超小型電子構造体は、１以上の半導体チップと、該１以上の半導体チップのうちの少なくとも１つの半導体チップの面に重なる表面を有する誘電体層とを備えている。前記誘電体層の表面は、前記１以上の半導体チップの面から離れる方向を向いている。前記構造体は、誘電体層に沿って延びているトレースと、該トレースから延びており、前記少なくとも１つの半導体チップの表面において露出したアドレス入力部に電気的に接続される金属化ビア（metallized via）とを備えている。前記構造体は、前記端子により受信したアドレス情報を、前記トレース及び前記金属化ビアを通じて前記アドレス入力部へと伝えるように構成することができる。
１つ又は複数の例によれば、前記超小型電子構造体の前記メモリ記憶アレイは、第１のメモリ記憶アレイ及び第２のメモリ記憶アレイを含むことができる。前記超小型電子構造体は、前記第１の側にある前記第１の端子により受信したアドレス情報を前記第１のメモリ記憶アレイに提供するとともに、前記第２の側にある前記第１の端子により受信したアドレス情報を前記第２のメモリ記憶アレイに提供して、デュアルランクメモリアクセスを提供するものとして構成することができる。
１つ又は複数の例によれば、前記超小型電子構造体は、シングルランクメモリアクセスを提供するものとして構成することができる。
本発明の別の態様によれば、超小型電子アセンブリが提供される。この超小型電子アセンブリは、対向する第１の表面及び第２の表面と、それぞれ前記第１の表面及び前記第２の表面にある第１のパネルコンタクト及び第２のパネルコンタクトとを有する回路パネルを備えたものとすることができる。
第１の超小型電子構造体及び第２の超小型電子構造体は、前記第１のパネルコンタクト及び前記第２のパネルコンタクトにそれぞれ取り付けられる端子を有している。このような態様によれば、各超小型電子構造体は、メモリ記憶アレイを構成する能動素子と、前記記憶アレイ内の位置を指定するアドレス情報を受信するアドレス入力部とを備えたものとすることができる。前記構造体は、第１の表面と、前記第１の表面において露出した端子とを有することができる。前記端子は第１の端子を含み、前記構造体は、前記第１の端子において受信したアドレス情報を前記アドレス入力部に送るように構成することができる。一例において、各第１の端子には、前記アドレス入力部のうちの１以上に送られる情報を含む信号の割当てをすることができる。前記第１の端子は、前記第１の表面に垂直な仮想平面の対向する第１の側及び第２の側に設けられている。前記第１の側に設けられた第１の端子の信号割当てと、前記第２の側に設けられた第１の端子の信号割当てとは、鏡像関係にある。
１つ又は複数の例によれば、各超小型電子構造体は１以上の半導体チップを含むことができ、各超小型電子構造体のメモリ記憶アレイは、前記１以上の半導体チップのうちの少なくとも１つに組み込むことができる。各超小型電子構造体の第１の端子は、それぞれの前記超小型電子構造体の少なくとも１つの半導体チップの動作モードを制御する情報を伝える端子を含むことができる。
１つ又は複数の例によれば、前記仮想平面の第１の側及び第２の側のそれぞれにある第１の端子は、それぞれの超小型電子構造体に送られる全てのコマンド信号を運ぶものとして構成することができる。一例では、前記コマンド信号は、書込みイネーブル信号と、行アドレス・ストローブ信号と、列アドレス・ストローブ信号とを含むことができる。
１つ又は複数の例によれば、前記仮想平面の第１の側及び第２の側のそれぞれにある第１の端子は、それぞれの超小型電子構造体に送られるクロック信号を運ぶように構成することができる。前記クロック信号は、前記アドレス情報を運ぶ信号をサンプリングするために用いられるクロックを含む。
１つ又は複数の例によれば、各超小型電子構造体において、前記仮想平面の第１の側及び第２の側のそれぞれにある第１の端子は、当該超小型電子構造体に送られる全てのバンクアドレス信号（bank address signal）を運ぶように構成することができる。
１つ又は複数の例によれば、前記第１の超小型電子構造体の仮想平面の第１の側にある第１の端子は、前記回路パネルを通じて、前記第２の超小型電子構造体の仮想平面の第２の側にある第１の端子に接続することができる。前記第１の超小型電子構造体の前記第２の側にある第１の端子は、前記回路パネルの前記第１の表面及び第２の表面に平行な、互いに直交するｘ方向及びｙ方向に沿った、前記第２の超小型電子構造体の第１の側にある、当該第１の端子が接続される対応する第１の端子の１ボールピッチ以内に位置合わせすることができる。
１つ又は複数の例によれば、前記第１の超小型電子構造体の前記第２の側にある第１の端子は、前記回路パネルの第１の表面及び第２の表面に平行な、互いに直交するｘ方向及びｙ方向に沿った、当該端子が接続される前記第２の超小型電子構造体の前記第１の側にある第１の端子と合致させることができる。
１つ又は複数の例によれば、前記第１の超小型電子構造体の第１の端子のうちの１つと、前記第２の超小型電子構造体の第１の端子のうちの対応する１つとの間の電気的接続のうちの少なくとも１つの電気的接続のスタブの長さは、前記超小型電子構造体の各々の第１の端子の最小ピッチの７倍未満とすることができる。
１つ又は複数の例によれば、前記第１の超小型電子構造体の第１の端子と前記第２の超小型電子構造体の第１の端子との間の、前記回路パネルを通じた電気的接続の少なくともいくつかは、前記回路パネルの厚みにほぼ等しい電気的長さとすることができる。
１つ又は複数の例によれば、前記回路パネルの第１の表面及び第２の表面において露出した、電気的に接続される一対の第１のパネルコンタクト及び第２のパネルコンタクトを接続する導電性素子を合わせた全長は、前記パネルコンタクトの最小ピッチの７倍未満とすることができる。
１つ又は複数の例によれば、前記回路パネルは、前記超小型電子構造体のそれぞれに送られる全ての前記アドレス情報を運ぶ複数の導体を有するバスを備えることができる。前記導体は、前記回路パネルの第１の表面及び第２の表面に平行な第１の方向に延びたものとすることができる。
１つ又は複数の例によれば、前記第１の端子は、前記仮想平面の第１の側及び第２の側のそれぞれにある個々の列内に設けることができる。前記回路パネルは、前記第１の超小型電子構造体及び前記第２の超小型電子構造体の第１の端子が電気的に接続される回路パネル上の接続位置と、少なくとも第３の超小型電子構造体の端子が電気的に接続される回路パネル上の別の接続位置との間で全てのアドレス情報をグローバルルーティングするルーティング層を１つのみ備えたものとすることができる。
１つ又は複数の例によれば、前記仮想平面の第１の側及び第２の側のそれぞれにある第１の端子は、２つの平行な列内の位置に設けることができる。前記回路パネルは、前記超小型電子構造体の１以上の超小型電子構造体の端子が電気的に接続される前記回路パネル上の各接続位置間で全てのアドレス情報をグローバルルーティングするルーティング層を２つのみ備えたものとすることができる。
１つ又は複数の例によれば、前記第１の超小型電子構造体及び前記第２の超小型電子構造体の第１の端子が電気的に接続される前記回路パネル上の接続位置と、少なくとも第３の超小型電子構造体の端子が電気的に接続される前記回路パネル上の別の接続位置との間で全ての前記アドレス情報をグローバルルーティングするルーティング層が１つのみ設けることができる。
従来の超小型電子パッケージを示す断面図である。 本明細書において参照される超小型電子アセンブリを示す斜視図である。 本明細書において参照される超小型電子アセンブリを示す断面図である。 図３に示したようなアセンブリ内の一対の超小型電子パッケージ間の電気的相互接続を示す説明図である。 本発明の一実施形態による超小型電子構造体を示す断面図である。 本発明の一実施形態による超小型電子構造体の端子の配置を示す平面図である。 図５Ａに示したようなパッケージにおける端子の可能な配置を示す別の平面図である。 本発明の一実施形態による超小型電子パッケージを示す断面図である。 本発明の一実施形態による超小型電子構造体を示す断面図である。 本発明の一実施形態による、積み重ねた超小型電子構造体を示す断面図である。 本発明の一実施形態による、積み重ねた超小型電子構造体を示す断面図である。 本発明の一実施形態による超小型電子構造体を示す断面図である。 本発明の一実施形態による、超小型電子構造体における端子の配置を示す平面図である。 本発明の一実施形態による、パッケージに組み込まれる超小型電子素子における素子コンタクトの種々の配置を示す平面図である。 本発明の一実施形態による、パッケージに組み込まれる超小型電子素子における素子コンタクトの種々の配置を示す平面図である。 本発明の一実施形態による、パッケージに組み込まれる超小型電子素子における素子コンタクトの種々の配置を示す平面図である。 本発明の一実施形態による超小型電子アセンブリを示す断面図である。 本発明の一実施形態による超小型電子アセンブリを示す斜視図である。 本発明の一実施形態による超小型電子パッケージを示す断面図である。 本発明の一実施形態による超小型電子パッケージを示す断面図である。 本発明の一実施形態による超小型電子パッケージを示す断面図である。 本発明の一実施形態による超小型電子パッケージを示す断面図である。 本発明の一実施形態による超小型電子パッケージを示す平面図である。 本発明の一実施形態による超小型電子パッケージを示す断面図である。 本発明の一実施形態による超小型電子パッケージを示す断面図である。 本発明の一実施形態による超小型電子パッケージを示す断面図である。 本発明の一実施形態による超小型電子パッケージを示す断面図である。 本発明の一実施形態による超小型電子パッケージを示す断面図である。 図１６に示したような超小型電子パッケージを更に示す断面図である。 図１６に示したような本発明の一実施形態による超小型電子パッケージを更に示す平面図である。 図１６に示したような第１の超小型電子パッケージ及び第２の超小型電子パッケージを組み込んだ超小型電子アセンブリを示す断面図である。 図１６に示したような本発明の一実施形態による超小型電子パッケージにおける代替的な端子配置を示す説明図である。 図１６に示したような本発明の一実施形態による超小型電子パッケージにおける代替的な端子配置を示す説明図である。 図１６に示したような本発明の実施形態の変形形態による超小型電子パッケージを示す断面図である。 本発明の一実施形態による超小型電子パッケージを示す平面図である。 本発明の一実施形態による超小型電子パッケージを示す平面図である。 本発明の一実施形態による超小型電子パッケージを示す平面図である。 本発明の一実施形態による超小型電子パッケージを示す平面図である。 本発明の一実施形態による超小型電子パッケージを示す平面図である。 本発明の一実施形態による超小型電子パッケージを示す平面図である。 本発明の一実施形態による超小型電子パッケージを示す平面図である。 本発明の一実施形態による超小型電子パッケージを示す平面図である。 本発明の一実施形態によるシステムを示す断面図である。
図１に関して説明した例示的な従来の超小型電子パッケージ１２に鑑みて、本発明者らは、メモリ記憶アレイチップを組み込んだ超小型電子構造体及びそのような超小型電子構造体を組み込んだアセンブリの電気的性能の向上に役立ちうる可能な改善を認識している。
特に、パッケージ等の超小型電子構造体の使用に際して、例えば図２〜図４に示しているようなアセンブリに設けられた場合に、改善をすることができる。これらの図において、パッケージ１２Ａが回路パネルの表面に設けられ、それと対向するように、別の同様のパッケージ１２Ｂが回路パネルの反対側の表面に設けられている。パッケージ１２Ａ、１２Ｂは通常、機能的及び機械的に互いに同等である。機能的及び機械的に同等なパッケージの他の対である１２Ｃ及び１２Ｄと、１２Ｅ及び１２Ｆとをも、通常同じ回路パネル３４に設けることができる。回路パネルとそれに取り付けられたパッケージとは、一般にデュアルインラインメモリモジュール（dual in-line memory module）（「ＤＩＭＭ」）と呼ばれるアセンブリの一部を構成することができる。対向して設けられたパッケージの各対におけるパッケージ、例えばパッケージ１２Ａ、１２Ｂは、回路パネルの対向する表面にあるコンタクトに接続し、各対におけるパッケージ同士が通常、各々の面積の９０％以上にわたり互いに重なるものとなっている。回路パネル３４内のローカル配線は、端子、例えば各パッケージの「１」、「５」とラベル付けされた端子を回路パネル上のグローバル配線へと接続する。グローバル配線は、接続位置Ｉ、ＩＩ、及びＩＩＩ等の、回路パネル３４上の接続位置に何らかの信号を伝えるためのバス３６の信号導体を有する。例えば、パッケージ１２Ａ、１２Ｂは、接続位置Ｉに接続されたローカル配線によってバス３６に電気的に接続され、パッケージ１２Ｃ、１２Ｄは、接続位置ＩＩに接続されたローカル配線によってバスに電気的に接続され、パッケージ１２Ｅ、１２Ｆは、接続位置ＩＩＩに接続されたローカル配線によってバスに電気的に接続されている。
回路パネル３４は、十字型すなわち「シューレース」パターンに似たローカル相互接続配線により、パッケージ１２Ａ、１２Ｂの各々の端子を電気的に相互接続する。ここで、パッケージ１２Ａの一方の縁部１６付近の「１」というラベルが付された端子は、回路パネル３４を通ってパッケージ１２Ｂの同じ側の縁部１６付近の、パッケージ１２Ｂの「１」というラベルが付された端子に接続している。しかし、回路パネル３４に取り付けられたパッケージ１２Ｂの縁部１６は、パッケージ１２Ａの縁部１６から遠くに位置している。図２〜図４はさらに、パッケージ１２Ａの縁部２２付近の「５」というラベルが付された端子が、回路パネル３４を通ってパッケージ１２Ｂの同じ縁部２２付近の、パッケージ１２Ｂの「５」というラベルが付された端子に接続することも示す。アセンブリ３８において、パッケージ１２Ａの縁部２２はパッケージ１２Ｂの縁部２２から遠くに位置している。
各パッケージ、例えばパッケージ１２Ａ上の端子と、その反対側に設けられたパッケージすなわちパッケージ１２Ｂ上の対応する端子との間の、回路パネルを通る接続は、かなり長いものである。図３から更にわかるように、同様の超小型電子パッケージ１２Ａ、１２Ｂのこのようなアセンブリにおいて、回路パネル３４は、バス３６の信号導体を、バスから同じ信号が各パッケージに送られることになっている場合には、「１」という印がついたパッケージ１２Ａの端子と、「１」という印がついたパッケージ１２Ｂの対応する端子とに対して、電気的に相互に接続することができる。同様に、回路パネル３４は、バス３６の別の信号導体を、「２」という印がついたパッケージ１２Ａの端子と、「２」という印がついたパッケージ１２Ｂの対応する端子とに対して、電気的に相互に接続することができる。同じことが、「３」という印がついた各パッケージ１２Ａ、１２Ｂの端子の回路パネル３４を通る電気的接続についてもいえる。同じ接続の仕組みを、バスの別の信号導体及びそれぞれのパッケージの対応する端子にも当てはめることができる。回路パネル３４上のバス３６と、パッケージの各々の対における各パッケージ、例えば、パッケージ１２Ａ、１２Ｂ（図２）との間の、基板の接続位置Ｉにおけるローカル配線は、非終端型のスタブ（unterminated stub）の形式とすることができる。このようなローカル配線は、比較的長い場合には、場合によっては後述するようにアセンブリ３８の性能に影響を及ぼす可能性がある。さらに、回路パネル３４においては、他のパッケージ、すなわちパッケージの対１２Ｃ及び１２Ｄ並びにパッケージの対１２Ｅ及び１２Ｆにおけるある端子をバス３６のグローバル配線に電気的に相互に接続するようなローカル配線も要求され、このような配線も、同じようにアセンブリの性能に影響を及ぼす可能性がある。
図４は更に、信号「１」、「２」、「３」、「４」、「５」、「６」、「７」、及び「８」を伝えるために割り当てられた端子のそれぞれの対における、超小型電子パッケージ１２Ａと１２Ｂとの間の相互接続を示している。図４からわかるように、端子の列１４、１８は各パッケージ１２Ａ、１２Ｂそれぞれの縁部１６、２２の付近にあるため、端子の列１４、１８が延びている方向４２に直交する方向４０において回路パネル３４を横断するために必要な配線は、非常に長くなる可能性がある。ＤＲＡＭチップ等の超小型電子素子の長さは、それぞれの辺において１０ミリメートルの範囲にすることができるということを認識すれば、対向して設けられる２つのパッケージ１２Ａ、１２Ｂの対応する端子に同じ信号をルーティングするのに必要な、図２〜図４に示したアセンブリ３８における回路パネル３４内のローカル配線の長さは、場合によっては５ミリメートルから１０ミリメートルの範囲に及ぶ可能性があり、通常は約７ミリメートルとすることができる。
場合によっては、このように対向して設けられる超小型電子パッケージの端子を接続するために必要な回路パネルの配線の長さは、アセンブリの電気的性能にひどく影響を及ぼさない場合がある。しかし、パッケージ１２Ａ、１２Ｂ上の互いに接続された端子の対によって運ばれる信号が、アドレス情報か、又は回路パネルに接続された複数のパッケージのメモリ記憶アレイ機能の動作に共通のアドレス情報をサンプリングするために利用できるクロック情報等の他の情報かを伝えるために用いるバス３６からの信号である場合には、バス３６からそれぞれのパッケージ上の端子まで延びているスタブの配線長さが性能に著しく影響を及ぼす場合があるということを本発明者らは認識している。相互接続を行う配線が比較的長い場合には、より甚だしく影響があり、それによって、送信信号の整定時間、リンギング、ジッタ、又は符号間干渉が受け入れがたい程度にまで増大する可能性がある。
特定の実施形態において、アドレス情報を伝えるために用いるバス３６は、コマンド情報、アドレス情報、バンクアドレス情報、及びクロック情報を伝えるためのコマンド・アドレス・バス３６とすることができる。具体的な実施にあたり、コマンド情報は、回路パネル上のそれぞれの信号導体上のコマンド信号として送信することができる。アドレス情報を、それぞれの信号導体上のアドレス信号として送信することもでき、バンクアドレス情報を、それぞれの信号導体上のバンクアドレス信号として送信することもでき、クロック情報を、それぞれの信号導体上のクロック信号として送信することもできる。ＤＲＡＭチップ等のメモリ記憶アレイを有する超小型電子素子の具体的な実施にあたり、バス３６が運ぶことができるコマンド信号は、書込み許可（write enable）、行アドレス・ストローブ、及び列アドレス・ストローブとすることができ、バス３６が運ぶことができるクロック信号は、少なくともバス３６が運ぶアドレス信号をサンプリングするためのクロック信号とすることができる。
したがって、本明細書において説明する本発明のある実施形態によれば、このような第１のパッケージ及び第２のパッケージが、回路パネル、例えば回路基板、モジュール基板若しくはカード、又はフレキシブル回路パネルの、向かい合った面に対向するように設けられる場合に、回路パネル上のスタブの長さを短くできるように構成された超小型電子パッケージが提供される。互いに向かい合うように回路パネルに設けられた第１の超小型電子パッケージ及び第２の超小型電子パッケージを組み込んだアセンブリは、それぞれのパッケージ間のスタブの長さを非常に短くすることができる。このようなアセンブリにおいてスタブの長さを短くすると、例えばなかでも整定時間、リンギング、ジッタ、又は符号間干渉のうちの１以上を低減することにより、電気的性能を向上させることができる。さらに、回路パネルの構造の単純化、又は回路パネルの設計若しくは製造、若しくは回路パネルの設計及び製造の両方の複雑性及びコストの低減等、他の利点もまた得ることができる。
先に述べたような、本発明の実施形態による超小型電子構造体１００を図５及び図５Ａに示している。図５に示しているように、構造体１００は、第１の表面２０１と、複数の端子、例えば第１の表面において露出した第１の端子１０４及び第２の端子１０６とを有している。本明細書において、導電性素子が構造体の表面「において露出する（exposed at）」という表現は、上記導電性素子が、上記構造体の外側からその表面に向かってその表面に対して垂直な方向に移動する仮想点（theoretical point）との接触のために利用できることを意味する。したがって、構造体の表面において露出する端子又は他の導電性素子は、そのような表面から突出したものとすることができるか、そのような表面と同一平面をなすものとすることができるか、又はそのような表面から後退し、その構造体内の穴又はくぼみを通じて露出したものとすることができる。
超小型電子構造体１００は、その上に能動素子２０２、例えば、トランジスタのような能動デバイス、若しくは他の能動素子を含むことができ、これらの能動素子により、他の素子の有無にかかわらず、メモリ記憶アレイ２０４が構成される。一例では、能動素子２０２、及び能動素子によって構成されるメモリ記憶アレイ２０４は、超小型電子構造体の１つの超小型電子素子の一部内に、又は１以上の超小型電子素子、例えば、１以上の半導体チップ内に組み込むことができるか、又は超小型電子構造体の１以上の超小型電子パッケージ又はそのアセンブリ内に組み込むことができる。限定はされないが、一例では、超小型電子構造体１００は、例えば、超小型電子パッケージ若しくはその一部とすることができ、パッケージの第１の表面において端子が露出する。別の例では、超小型電子構造体は、電気的に接続された複数の超小型電子パッケージを含むアセンブリとすることができるか、又は電気的に接続された超小型電子素子、半導体チップ、又は超小型電子素子若しくは半導体チップの一部、又は超小型電子パッケージの一部を含む構造とすることができる。
一例では、メモリ記憶アレイ２０４は、超小型電子構造体の機能部を含み、その機能部は、超小型電子構造体の別の機能部の補助的な役割を果たすことができる。例えば、超小型電子構造体は、論理機能部、例えばプロセッサと、メモリ機能部とを含むことができ、メモリ機能部は、論理機能部の機能を支援することができるか、又は論理機能部の機能を果たすことを助けることができる。しかし、特定の例では、超小型電子構造体は、主にメモリ記憶アレイ機能を提供するように構成することができる。後者の場合、超小型電子構造体は、メモリ記憶アレイ機能を提供する能動素子２０２、例えばトランジスタなどの能動デバイスを、その構造体のメモリ記憶アレイ機能以外の機能を提供する他の構成要素における能動素子よりも、数多く有することができる。
超小型電子構造体は、メモリ記憶アレイ２０４内の位置を指定するアドレス情報を受信するための複数のアドレス入力部２０６を有することができる。したがって、アドレス入力部は、上記のように超小型電子素子の表面において露出するコンタクトとすることができる。超小型電子構造体は、その超小型電子構造体の特定の端子が受信したアドレス情報をアドレス入力部２０６へと送るように構成されている。例えば、超小型電子構造体は、構造体の特定の端子において受信された信号を、対応する特定のアドレス入力部２０６へとつなぐことができる。特定の例では、アドレス入力部は、超小型電子素子１０１、例えば、半導体チップの面２０７において露出したものとすることができる。面２０７は、超小型電子構造体の第１の表面２０１と向かい合っている。別の例では、アドレス入力部２０６は、第１の表面２０１から離れた側にある、超小型電子素子１０１の面２０９において露出したものとすることができる。一例では、超小型電子構造体は、その中に配線を含むことができ、配線は、一組の端子、例えば、「第１の端子」１０４を、構造体の対応するアドレス入力部と電気的に直接的に接続することができる。本明細書において、「第１の端子」１０４の各々は、１以上のアドレス入力部２０６を含む超小型電子構造体における信号割当てを有する。別の例では、後に更に説明するように、超小型電子構造体は、その上に複数の能動素子を有する半導体チップ等のバッファ素子を含むことができ、このような半導体チップは、超小型電子構造体によってアドレス入力部に送るために第１の端子が受信したアドレス又はコマンド情報のうちの少なくとも１つを再生することと、部分的に復号化することと、完全に復号化することとのうちの少なくとも１つを行うように構成される。コマンド情報は、超小型電子構造体内のメモリ記憶アレイ又はその一部の動作モードを制御する情報とすることができる。
超小型電子構造体は、超小型電子構造体の「シリアルプレゼンス検出（serial presence detect, ＳＰＤ）素子」として「ＳＰＤ」機能を実行する少なくとも一部分を有する不揮発性メモリを更に備えたものとすることができる。そのようなＳＰＤ素子は、超小型電子構造体の編成、タイミング又は容量のうちの少なくとも１つに関連する動作パラメータを含むことができる。一実施形態では、ＳＰＤ素子は、メモリ記憶アレイが設けられ、かつアドレス入力部によってアドレス情報が提供される１以上の半導体チップ以外の半導体チップ内に組み込むことができる。一例では、動作パラメータは、使用可能状態において超小型電子構造体の回路によって行アドレス・ストローブ（row address strobe）信号が検出された後の待ち時間のクロックサイクル数のようなタイミング（これ以降、「ＲＡＳ待ち時間」とする）に関連する場合があるか、又は使用可能状態において超小型電子構造体の回路によって列アドレス・ストローブ信号が検出された後の待ち時間のクロックサイクル数に関連する場合があるか、又は例えば、１ギガバイト（「１Ｇｂ」）、２ギガバイト（「２Ｇｂ」）等の超小型電子構造体の容量に関連する場合があるか、又は「シングルランク」、「２ランク」、「４ランク」若しくは他の構造体等の超小型電子構造体の編成に関連する場合があるか、又は他の動作パラメータ、若しくは上記の動作パラメータの組み合わせ、若しくは他の動作パラメータに関連する場合がある。一例では、不揮発性メモリは、限定はされないが、上記のパラメータのうちの１つのパラメータの情報を記憶することができるか、又は動作パラメータの任意の組み合わせの情報を記憶することができる。特定の例では、ＳＰＤは、メモリ記憶アレイへの読出し又は書込みアクセス中に回避されるべきである、超小型電子構造体のメモリ記憶アレイ内の既知の不良メモリ位置のテーブルを含むことができる。
仮想平面（theoretical plane）１３２は、超小型電子構造体の対向する第１の縁部１４０と第２の縁部１４１との間の位置において、第１の表面２０１に対して垂直な方向に沿って超小型電子構造体を通って延びている。仮想平面と他の構造体との間の関係は、後に述べる例から明らかになるであろう。図５Ａから更にわかるように、超小型電子構造体１００は、仮想平面１３２の対向する第１の側及び第２の側に設けられた複数の第１の端子、例えば、複数の端子１０４を有している。これらの端子は、第１の表面において露出している導電性素子、例えば、コンタクト、パッド、ポスト、ピン、ソケット、配線とすることができる。場合によっては、これらの端子は、導電性結合材料等を用いて、別の素子、例えば、回路パネルの対応するコンタクトに導通可能に接続されるように構成することができ、場合によっては、結合材料は、なかでも、ハンダ、スズ又は金のようなボンドメタルとすることができる。このような場合に、それらの端子は、端子、例えばパッド又はポストの金属製素子の表面に取り付けられる、ハンダボール、金バンプ、金属及びポリマ材料を含む導電性マトリックス材料、又は上記の材料のうちの１以上の組み合わせ等の、可融導電性材料の接合素子を含むことができる。他の場合には、それらの端子は、各構成要素の対応する導電性素子間の圧入又は締り嵌め等によって、別の構成要素の対応する機構に対し機械的にかつ電気的に係合するように構成することができ、場合によっては、それらの端子が係合する対応する導電性表面に対してスライド又はワイプすることもできる。
図５Ａ及び図５Ｂから更にわかるように、第１の端子１０４のうちの第１の組が仮想平面１３２の第１の側に設けられ、第１の端子１０４のうちの同じ構成の第２の組が、第１の側と向かい合う仮想平面１３２の第２の側に設けられている。超小型電子構造体は、第１の端子により受信されたアドレス情報をアドレス入力部に与えるように構成されている。本明細書において、超小型電子素子若しくはその一部のアドレス情報、又はコマンド・アドレス・バス情報、又は信号及びアドレス入力の文脈において用いられる場合に、「端子上のアドレス情報がアドレス入力部に与えられる」という表現は、端子上のアドレス情報が、アドレス入力との電気的接続を介して、又は端子により受信されたアドレス情報の再生、部分的な復号化又は復号化のうちの少なくとも１つを実行することができるバッファ素子を通して、アドレス入力部に送られることを意味する。図５Ａから更にわかるように、第１の端子１０４のうちの第１の組の信号割当ては、第１の端子１０４のうちの第２の組の信号割当ての鏡像となっている。
本明細書において、仮想平面１３２の両側にそれぞれ設けられた第１の端子の対の信号割当ては、その対の各端子に割り当てられる信号が機能的に同等である場合に、互いに鏡像の関係にある。アドレス空間内の位置を指定する際に別の信号と同じ機能を有するあるアドレス信号は、その別のアドレス信号と機能的に同等である。このことは、超小型電子構造体上の一対のアドレス端子、例えば、「Ａ２Ｌ」（Ａ２＿Ｌｅｆｔ）及び「Ａ２Ｒ」（Ａ２＿Ｒｉｇｈｔ）がそれぞれ、同じアドレス空間内のある位置を指定するために用いられるアドレス内の重み２２（２の２乗）のビットを指定するという例において、最も明らかである。各信号Ａ２Ｌ及びＡ２Ｒを用いて、同じアドレス空間内、又は同等のアドレス空間内のアドレスの同様の部分を指定することができるため、これらの端子は同じ信号割当てを有する。それによる一例では、パッケージＡ２Ｌ及びＡ２Ｒの端子の一方又は両方のいずれかに送られるアドレス情報は、超小型電子構造体１００（図５）内に組み込まれた１以上の超小型電子素子において同じ名称「Ａ２」を有する対応するアドレス入力部、例えば、素子コンタクトに送ることができることは明らかである。したがって、一例では、鏡像信号割当てを有する第１の端子の各対に割り当てられる信号、例えば、第１の端子のうちの第１の組内の信号Ａ２Ｌ及び第２の組内の信号Ａ２Ｒは、超小型電子構造体の外部の場所にあるドライバ回路の同一の出力から生じるものとすることができる。さらに、そのような例では、信号Ａ２Ｌ及びＡ２Ｒが超小型電子構造体の端子により受信される、回路パネルの外部に露出したパネルコンタクトは別々であるが、場合によっては、それらのパネルコンタクトは、回路パネルの１以上の他の場所において電気的に互いに結び付けることができる。したがって、場合によっては、一対の同等の信号Ａ２Ｌ及びＡ２Ｒは、そのような他の回路パネルの場所において単一の信号として運ばれる。
別の例では、超小型電子構造体は複数の超小型電子素子を備えることができ、それらの超小型電子構造体においては、超小型電子構造体内の超小型電子素子のうちの１以上に対し、同じ構造体の超小型電子素子のうちの別の１以上に与えられるアドレス情報とは別にアドレス情報が与えられる。この場合、仮想平面の第１の側及び第２の側のそれぞれにある端子の第１の組及び第２の組によりアドレス信号が受信されるが、仮想平面の第１の側にある第１の端子により受信されるアドレス情報は、超小型電子構造体の１以上の第１の超小型電子素子のアドレス入力部にのみ与えることができる。逆に、第１の側とは反対側の、仮想平面の第２の側にある第１の端子により受信されるアドレス情報は、超小型電子構造体の超小型電子素子のうちの１以上の第２の超小型電子素子のアドレス入力部にのみ与えることができる。一例では、１以上の第１の超小型電子素子は、仮想平面の第１の側に設けることができ、１以上の第２の超小型電子素子は、仮想平面の第２の側に設けることができる。このような場合、信号割当てとしてＡ２Ｌを有する、パッケージの端子により受信されるアドレス情報と、それと鏡像関係にある信号割当てＡ２Ｒを有する、パッケージの端子により受信されるアドレス情報とはそれぞれ、超小型電子構造体１００（図５）のそれぞれの第１の超小型電子素子及び第２の超小型電子素子の同じ名称「Ａ２」を有する素子コンタクトに送ることができる。
それぞれの第１のグリッド１１４及び第２のグリッド１２４に設けることのできる、第１の端子のうちの第１の組及び第２の組の各組の信号割当ては、仮想平面１３２に関して対称であるものとして示している。信号Ａ１５を受信するものとして割り当てられた第１の組の端子１１４−１と、信号Ａ１５を受信するものとして割り当てられた第２の組の対応する端子１２４−１とは、仮想平面１３２に関して対称である。仮想平面１３２の対向する第１の端子どうしの同じ関係が、図５において、及び本願の他の図において与えられる種々の断面図に表されている。具体的には、このような図における表記「Ａ」は、アドレス入力部に送られることになるアドレス情報を受信するために同じ信号割当てを有する一対の第１の端子の場所を表しており、このような第１の端子は、各超小型電子構造体１００等においてそれぞれ鏡像関係にある位置に設けられる。
場合によっては、仮想平面の第１の側及び第２の側のそれぞれにある第１の端子は、記憶アレイ内の単一の記憶場所を一意的に指定するために必要な各信号を受信するように構成することができる。他の場合には、第１の側及び第２の側のそれぞれにある第１の端子は、記憶アレイ内の単一の記憶場所を一意的に指定するために必要な信号の大部分のみを受信するように構成することができる。
仮想平面１３２は、縁部１４１よりも縁部１４０の近くに存在するものとすることができるか、又は縁部１４０よりも縁部１４１の近くに存在するものとすることができる複数の位置において超小型電子構造体を通って延びているものとすることができるが、特定の例において、かつ図５Ａに示しているように、仮想平面は縁部１４０と１４１との間の中間的な位置において構造体１００を通って延びるものとすることができる。
図５Ａにおいて更に示しているような特定の例では、超小型電子構造体の第１の表面２０１は第１の方向２１４に面しており、超小型電子構造体１００は、同じ第１の方向に面した第１の表面１１０を有する基板１０２を有している。基板１０２の第２の表面１０８は、第１の方向とは反対の第２の方向２１６に面したものとすることができる。
そのような例では、場合によっては、能動素子２０２のうちのいくつか又は全てが設けられる半導体チップ等の超小型電子素子１０１は、基板１０２の第２の表面１０８から離れた側の面２０９を有することができる。図５Ｃにおける特定の例において更にわかるように、超小型電子構造体１００内に組み込まれる超小型電子素子１０１は、その前面１０５に素子コンタクト１１１、１１３を有することができ、それらのコンタクトは、基板１０２の第２の表面１０８にあるそれぞれの基板コンタクト１２１、１２３に電気的に接続される。例えば、ワイヤボンド１１２により素子コンタクト１１１、１１３と基板コンタクト１２１、１２３とを電気的に接続することができる。あるいは、他のタイプの導体、例えば、リードフレームの一部、可撓性リボンボンド等を用いて、素子コンタクト１１１、１１３を、それぞれの基板コンタクト１２１、１２３と電気的に接続することができ、場合によっては、素子コンタクト１１１、１１３を、超小型電子素子１０１の前面１０５よりも、基板表面１０８から高い位置に設けられる他の導電性素子と接続することができる。１つのタイプのこのような超小型電子素子１０１では、素子コンタクト１１１、１１３のうちのいくつかのコンタクトはそれぞれ、超小型電子素子に供給されるアドレス情報のうちの特定のアドレス情報を受信できるように構成することができる。特定の実施形態では、そのようなコンタクト１１１、１１３はそれぞれ、超小型電子素子の外部から、すなわち、ワイヤボンド１１２等のパッケージの配線を通って、かつ第１の端子１０４を通って、超小型電子素子１０１に供給されるアドレス信号を受信するアドレス入力部とすることができる。また、コンタクト１１１、１１３は、限定はされないが、ワイヤボンド１１２及び第２の端子１０６等を通して、超小型電子素子の外部から他の情報又は信号を受信するように構成することもできる。
こうした超小型電子素子１０１の特定の一例において、それぞれの超小型電子素子が用いるクロックのエッジに対して、すなわち、異なる第１の電圧状態と第２の電圧状態との間でのクロックの遷移において、素子コンタクト１１１、１１３において存在するアドレス信号をサンプリングすることができる。すなわち、それぞれのアドレス信号は、クロックのより低電圧の状態とより高電圧の状態との間の上昇の遷移において、又は、クロックのより高電圧の状態とより低電圧の状態との間の下降の遷移においてサンプリングすることができる。したがって、複数のアドレス信号はクロックの上昇の遷移において全てサンプリングすることもできるし、そのようなアドレス信号はクロックの下降の遷移において全てサンプリングすることもできるし、又は、別の例において、素子コンタクト１１１、１１３のうちの１つにおけるアドレス信号は、クロックの上昇の遷移においてサンプリングすることができ、別の１つの外部のコンタクトにおけるアドレス信号は、クロックの下降の遷移においてサンプリングすることができる。
主としてメモリ記憶アレイ機能を提供するように構成することのできる別のタイプの超小型電子素子１０１において、アドレスコンタクトのうちの１以上を多重方式で用いることができる。この例において、それぞれの超小型電子素子１０１の特定の素子コンタクト１１１、１１３は、外部から超小型電子素子に供給される互いに異なる２つ以上の信号を受け取ることができる。したがって、第１のアドレス信号は異なる第１の電圧状態と第２の電圧状態との間のクロックの第１の遷移（例えば、上昇の遷移）において、特定のコンタクト１１１、１１３においてサンプリングすることができ、第１のアドレス信号以外の信号は、第１の電圧状態と第２の電圧状態との間のクロックの、第１の遷移とは反対の第２の遷移（例えば、下降の遷移）において、特定のコンタクトにおいてサンプリングすることができる。
このような多重方式において、それぞれの超小型電子素子１０１の同じ素子コンタクト１１１、１１３上で、クロックの同じサイクル内で２つの異なった信号を受け取ることができる。特定の場合において、この方法での多重化により、それぞれの超小型電子素子１０１の同じ素子コンタクト１１１、１１３において、同じクロックサイクル内で第１のアドレス信号と、それとは別の信号とを受け取ることができる。更に別の例において、この方法での多重化によって、第１のアドレス信号と、別の第２のアドレス信号とを、それぞれの超小型電子素子１０１の同じ素子コンタクト１１１、１１３において同じクロックサイクル内で受け取ることができる。
いくつかの実施の形態において、基板１０２は、シート状又はボード状の誘電体素子を含むことができ、誘電体素子は、本質的に、ポリマ材料、例えば、なかでも樹脂又はポリイミドからなることができる。あるいは、基板は、例えばＢＴ樹脂又はＦＲ−４構成のガラス繊維強化エポキシ等の複合的構成を有する誘電体素子を含むことができる。いくつかの例では、誘電体素子は、誘電体素子の平面内で、すなわち、基板１０２の第１の表面１１０に平行な方向に、最大３０パーツパーミリオン／摂氏温度（以下、「ｐｐｍ／℃」）の熱膨張率を有する。別の例では、基板は、端子及び他の導電性構造体が配置される、１２パーツパーミリオン／摂氏温度未満の熱膨張率（coefficient of thermal expansion）（「ＣＴＥ」）を有する材料の支持要素を含むことができる。例えば、こうしたＣＴＥが小さい素子は、本質的に、ガラス材料、セラミック材料、半導体材料、若しくは液晶ポリマ材料、又はこうした材料の組合せからなることができる。
図５Ｃからわかるように、基板コンタクトの第１の組１２１及び第２の組１２３が、基板の第２の表面１０８において露出したものとすることができる。基板コンタクトの第１の組１２１は、例えば、超小型電子素子の面１０５の上方に延びる導電性構造体を通して、超小型電子素子の素子コンタクト１３２の列１１１（図６Ａ）と電気的に接続することができる。この導電性構造体は例えば、ワイヤボンド１１２とすることができる。場合によっては、超小型電子素子の背面１０７と基板１０２の第２の表面１０８との間にダイのアタッチ用の接着剤を設けることができ、超小型電子素子と基板との間の接続を機械的に強化することができる。基板コンタクトの第２の組１２３は、素子コンタクト１３１の列１１３（図６Ａ）と電気的に接続することができる。
図６Ａから更にわかるように、超小型電子素子１３０の縁部１７０が第１の方向１４２に沿って延びたものとすることができ、縁部１７０に隣接するコンタクト１３１の列１１１が面１０５に沿って同じ第１の方向１４２に延びたものとすることができる。縁部１７０に対して平行な、超小型電子素子１３０の別の縁部１７２が第１の方向１４２に延び、コンタクト１３１の第２の列１１３が、縁部１７２に隣接して面１０５に沿って同じ第１の方向１４２に延びたものとすることができる。図６Ａに更に示しているように、超小型電子素子上のコンタクトの列は、列１１１の場合のように完全に設けることができるか、又は列１１３の場合のように、列内の場所のうちのいくつかにおいてのみコンタクトを設けることができる。ワイヤボンド１１２（図５Ｃ）等の導電性構造体により、コンタクト１１１、１１３を、基板の第２の表面１０８において露出する対応するコンタクト１２１、１２３と電気的に接続することができる。
図６Ｂは、図６Ａに示した実施形態の変形形態を示している。超小型電子素子１８０のコンタクト１３１を、超小型電子素子１８０のそれぞれの周縁部１７０、１７２、１７６、１７８に隣接する列及び行内に配置し、それらの周縁部と位置合わせすることできる。縁部１７０、１７２は平行であり、第１の方向１４２に延びている。
図６Ｃは、図６Ａに示した実施形態の別の変形形態を示している。超小型電子素子１９０のコンタクトは、超小型電子素子の縁部１７０、１７２に隣接する列１８８及び１８９内に配置される。しかし、この場合、超小型電子素子１９０は、導電性再分配層を有する半導体チップを有し、コンタクト１３１は、再分配コンタクトの列１８８、１８９を含むことができ、それらのコンタクトは半導体チップのコンタクト１９２、１９４と接触するように形成された導電性トレース又は金属化ビア（metallized via）によって、半導体チップのコンタクト１９２、１９４に接続される（又は金属化ビア及びトレースの両方によってチップのコンタクト１９２、１９４に接続することができる）。この場合、コンタクト１９２、１９４は、場合によっては、半導体のバックエンドオブライン（back end of line）（「ＢＥＯＬ」）配線を通して半導体チップの能動素子と接続することができ、その配線は、ビア又は他の導電性構造体を含むことができ、場合によってはコンタクト１９２、１９４の下に配置することもできる。
図６Ａ〜図６Ｃに特に示しているように、いくつかの実施形態では、超小型電子素子のコンタクトは、コンタクト１９２の列のように単一列で配置することができるか、又は、コンタクト１１１、１１３の列について示すように複数の列で配置することができる。各列は、方向１４２に沿う列の各垂直レイアウト位置にコンタクトを含むことができるか、又は、コンタクトは、コンタクト１１３の列の１つの列の場合と同様に列の１以上の位置から欠落させることができる。特定の実施形態では、コンタクトは、図６Ａに示したようなコンタクトの配置に代えて、超小型電子素子の面１０５（図５Ｃ）上のエリアアレイ内に、すなわち、図６Ａに示す超小型電子素子の面１０５、若しくは面１０５の或る部分の上に分布するエリアアレイ等のエリアアレイ内に配置することができる。別の例では、超小型電子素子のコンタクトは、図５Ｂで超小型電子素子の境界をマーク付けした破線で示す超小型電子素子の１以上の周辺縁部に隣接してコンタクトの１以上の組で配置することができる。特定の例では、超小型電子素子は単一半導体チップとすることができ、超小型電子素子上のコンタクト１１１又は１１３は、半導体チップのコンタクトである「チップコンタクト」とすることができる。
別の例では、図６Ｃを参照すると、特定の超小型電子素子１９０が、面１０５において露出するチップコンタクト１９２の単一の列を有することができる。チップコンタクト１９２の単一の列は、超小型電子素子の対向する第１の縁部１７０及び第２の縁部１７２に対して平行に、かつその中間にある仮想軸１７４に、又はその近くに配置することができ、軸１７４に対して平行な方向に延びたものとすることができる。例えば、面１０５は、超小型電子素子１９０の第１の縁部１７０及び第２の縁部１７２にそれぞれ隣接する第１の周辺領域及び第２の周辺領域を有することができ、チップコンタクト１９２の列は、第１の周辺領域１８４と第２の周辺領域１８６との間に見られる面１０５の中央領域１８１に配置することができる。中央領域は、第１の縁部１７０及び第２の縁部１７２に対して平行な仮想の境界１８２及び１８３によって定められるエリア内に配置することができる。本明細書において、超小型電子素子又は半導体チップの面の「中央領域」は、その面の対向する第１の縁部及び第２の縁部に対して平行な方向において、その面の寸法全体を通して延びている平行な境界を有する、その面のエリアを意味し、中央領域は、対向する第１の縁部と第２の縁部との間の面の最短寸法の中央の３分の１に及ぶ。したがって、第１の周辺領域は、中央領域と第１の縁部との間の面の最短寸法の３分の１に及び、第２の周辺領域は、中央領域と第２の縁部との間の最短寸法の３分の１に及ぶ。
一例では、ワイヤボンド１１２は、チップコンタクト１９２のそのような列から、コンタクト１２１等の基板コンタクト、又はコンタクト１２３まで直接延在することができる。代替的には、いくつかのワイヤボンド１１２がそのようなチップコンタクト１９２からコンタクト１２１まで延在することができ、いくつかのワイヤボンド１１２がそのようなチップコンタクト１９２からコンタクト１２３まで延在することができる。
代替的には、超小型電子素子は２列以上のチップコンタクトを有することができる。例えば、図６Ｃは、第１のチップコンタクト列１９２及び第２のチップコンタクト列１９４を有する超小型電子素子を示す。各チップコンタクト列１９２、１９４は、軸１７４に隣接して、例えば、軸１７４に極めて近接して、すなわち、中央領域１８１内に配置することができる。場合によっては、超小型電子素子は、３列以上のコンタクトを有することもできる。
図６Ｃに示す特定の例では、超小型電子素子は、チップコンタクトの第１の列１９２及び第２の列１９４を有することができ、コンタクト１１１又は１１３は、再分配コンタクトを含むことができ、再分配コンタクトは、超小型電子素子の面１０５上に形成され、また、例えばトレース及びビア等の導電性素子によってチップコンタクトに電気的に接続される。特に断らない限り、本明細書の例のそれぞれにおける超小型電子素子の「コンタクト」は、述べたこれらの方法の任意の方法で配置することができる。
超小型電子素子は、素子コンタクトの列内に配置されない場合がある別のコンタクトも含むことができる。場合によってはこれらの更なるコンタクトを、電力、接地に接続するために、又は、試験をするために使用することができるようなプロービングデバイスとの接触のために利用可能なコンタクトとして使用することができる。
図５Ｃに見られるように、パッケージ１００は、例えば回路パネル等の、パッケージ１００の外部の構成要素にパッケージ１００を電気的かつ機械的に接続する第１の端子１０４及び第２の端子１０６を有することができる。端子１０４、１０６は、導電性パッド、ポスト、又は他の導電性構造体とすることができる。図５Ｃに示す例では、端子は、場合によっては、なかでもはんだ、錫、インジウム、金、若しくは共晶材料等のボンドメタル又は他の導電性ボンド材料を含むことができるような接合要素１３０を含むことができ、また場合によっては、導電性パッド又はポスト等の基板の導電性構造体に取り付けられる導電性バンプ等の更なる構造体も含むことができる。第１の端子１０４及び第２の端子１０６は、例えばトレース及びビア等の基板上の導電性構造体を通して基板コンタクト１２１、１２３に電気的に接続することができる。特定の例では、第１の端子１０４のうちの第１の組は、第２の表面１０８と対向する基板１０２の第１の表面１１０において露出する第１のグリッド１１４内の場所に設けることができる。第１の端子１０４のうちの第２の組は、基板の第１の表面１１０において露出する第２のグリッド１２４内の位置に設けることができ、仮想平面１３２の、第１の端子のうちの第１の組とは反対側に配置されている。図のいくつかでは、第１の組及び第２の組は、超小型電子素子の前面の外側境界を越えて延在するように示しているが、それは、必ずしも当てはまらない。本発明のある特定の実施形態では、各組における第１の端子の組は、上述のアドレス情報、又は特定の実施形態では、上述のアドレス情報及びコマンド・アドレス・バスの或る特定の信号を運ぶように構成することができる。
例えば、超小型電子素子１０１がＤＲＡＭ半導体チップを含むかＤＲＡＭ半導体チップである場合、第１の組及び第２の組のそれぞれは、パッケージ内の回路が、例えば、行アドレス及び列アドレスのデコーダ、並びにもしある場合にはバンク選択回路が使用して、パッケージにおける超小型電子素子内のメモリ記憶アレイの全ての利用可能なアドレス指定可能であるメモリ位置からアドレス指定可能なメモリ位置を決定することのできる、超小型電子パッケージ１００に送られるアドレス情報を運ぶように構成される。特定の実施形態において、第１の組及び第２の組のそれぞれは、そのようなメモリ記憶アレイ内のアドレス指定可能なメモリ位置を決定するために超小型電子パッケージ１００内のそのような回路が用いるアドレス情報の全てを運ぶように構成することができる。
そのような実施形態の変形形態において、第１のグリッド１１４及び第２のグリッド１２４内の位置に設けられた第１の端子は、そのようなメモリ記憶アレイ内のアドレス指定可能なメモリ位置を決定するために超小型電子パッケージ１００内のそのような回路が用いるアドレス情報の大部分を運ぶように構成することができる。その場合には、超小型電子パッケージ上の上述の第２の端子１０６のうちの少なくともいくつか等の他の端子が、アドレス情報の残りの部分を運ぶように構成される。そのような変形形態において、特定の実施形態において、第１の組及び第２の組のそれぞれにおける第１の端子は、そのようなメモリ記憶アレイ内のアドレス指定可能メモリ位置を決定するのに超小型電子パッケージ１００内のそのような回路が用いるアドレス情報の３／４以上を運ぶように構成される。
特定の実施形態において、第１の組及び第２の組、例えば、グリッド１１４、１２４のそれぞれはチップセレクト情報、例えば、チップ内のメモリ記憶位置にアクセスするために超小型電子パッケージ１００内の特定のチップを選択するのに利用できる情報を運ぶように構成されない場合がある。別の実施形態において、第１の組及び第２の組のうちの少なくとも１つにおける第１の端子は、実際にチップセレクト情報を運ぶことができる。
通常、超小型電子パッケージ１００内の超小型電子素子１０１がＤＲＡＭチップであるか、ＤＲＡＭチップを含む場合には、一実施形態におけるアドレス信号は、パッケージの外部の構成要素、例えば、後述の回路パネル１５４（図７Ａ）等の回路パネルからパッケージに送られる全てのアドレス情報を含むことができ、それを用いて超小型電子パッケージ内のランダムアクセスアドレス指定可能メモリ位置を決定してそこに読み取りアクセス、又は読み取りアクセス又は書込みアクセスのどちらかを行う。
第２の端子１０６のうちの少なくともいくつかは、第１の組及び第２の組を有する第１の端子１０４によって運ばれるアドレス信号以外の信号を運ぶように構成することができる。特定の例では、第２の端子１０６は、チップセレクト、リセット、電源電圧、例えば、Ｖｄｄ、Ｖｄｄｑ及び接地、例えば、Ｖｓｓ及びＶｓｓｑ等のデータ、データ・ストローブ信号又は他の信号若しくは基準電位のうちの１以上を運ぶことができる。第２の端子の一部又は全ては、第１の端子のうちの第１の組及び第２の組が配置される、同じ第１のグリッド１１４及び第２のグリッド１２４内の位置にも配置することができる。そのような場合に、第１のグリッド１１４及び第２のグリッド１２４内の場所に配置されるいくつかの端子を、データ、データ・ストローブ信号、又はチップセレクト、リセット、電源電圧、例えば、Ｖｄｄ、Ｖｄｄｑ及び接地、例えば、Ｖｓｓ及びＶｓｓｑ等の他の信号若しくは基準電位のうちの１以上を運ぶように構成することができる。第３のグリッド１１６及び第４のグリッド１２６内の場所に配置されるいくつかの端子を、データ、データ・ストローブ信号、又はチップセレクト、リセット、電源電圧、例えば、Ｖｄｄ、Ｖｄｄｑ及び接地、例えば、Ｖｓｓ及びＶｓｓｑ等の他の信号若しくは基準電位のうちの１以上を運ぶように構成することができる。
特定の実施形態において、各超小型電子パッケージの第１のグリッド１１４及び第２のグリッド１２４の第１の端子は、超小型電子素子１０１の動作モードを制御する情報を運ぶように構成することができる。より具体的には、第１の端子の第１の組及び第２の組のそれぞれは、超小型電子パッケージ１００に送られるコマンド信号及びクロック信号の少なくとも一方の特定の一組すべてを運ぶように構成することができる。一実施形態において、第１の組及び第２の組を有するそれぞれの第１の端子１０４は、外部の部品、例えば回路パネル又は他の素子から超小型電子パッケージ１００へと送られるコマンド信号、アドレス信号、バンクアドレス信号、及びクロック信号のすべてを運ぶように構成することができ、このコマンド信号は、行アドレス・ストローブ、列アドレス・ストローブ、及び書込み許可を含む。
超小型電子素子のうちの１以上がダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）半導体チップ又はＤＲＡＭチップのアセンブリによって提供されるもの等のダイナミックメモリ記憶アレイ機能を提供するように構成される一実施形態においては、コマンド信号は、書込み許可、行アドレス・ストローブ、及び列アドレス・ストローブ信号とすることができる。ＯＤＴ（on die termination）（ダイの上にある終端）、チップセレクト、クロックイネーブル等の他の信号は、グリッド１１４、１２４等の第１の組及び第２の組内に置かれている端子が運ぶ場合もあるし、運ばない場合もある。クロック信号は、アドレス信号をサンプリングするのに超小型電子素子のうちの１以上が用いるクロックとすることができる。例えば、図７の超小型電子パッケージにおいて、また、図５Ａに更に示すように、 第１の端子１０４は、アドレス信号Ａ０〜Ａ１５（Ａ０及びＡ１５を含む）、及びバンクアドレス信号ＢＡ０、ＢＡ１及びＢＡ２だけでなく、クロック信号ＣＫ及びＣＫＢ、行アドレス・ストローブ（row address strobe）ＲＡＳ、列アドレス・ストローブ（column address strobe）ＣＡＳ、及び書込み許可（write enable）信号ＷＥも運ぶように構成することができる。
超小型電子素子のうちの１以上がダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）半導体チップ又はＤＲＡＭチップのアセンブリによって提供されるもの等のダイナミックメモリ記憶アレイ機能を提供するように構成される一実施形態においては、コマンド信号は、書込み許可、行アドレス・ストローブ、及び列アドレス・ストローブ信号とすることができる。ＯＤＴ（ダイの上にある終端）、チップセレクト、クロックイネーブル等の他の信号は、グリッド１１４、１２４等の第１の組及び第２の組内に配置されている端子が運ぶ場合もあるし、運ばない場合もある。クロック信号は、アドレス信号をサンプリングするのに超小型電子素子のうちの１以上が用いるクロックとすることができる。例えば、図７Ａに示している超小型電子パッケージ１００Ａにおいて、また、図５Ａに更に示すように、 第１の端子１０４は、アドレス信号Ａ０〜Ａ１５（Ａ０及びＡ１５を含む）、及びバンクアドレス信号ＢＡ０、ＢＡ１及びＢＡ２だけでなく、クロック信号ＣＫ及びＣＫＢ、行アドレス・ストローブＲＡＳ（row address strobe）、列アドレス・ストローブ（column address strobe）ＣＡＳ、及び書込み許可信号（write enable）ＷＥも運ぶように構成することができる。
一実施形態では、アドレス信号以外の信号を運ぶように構成される第２の端子１０６の少なくともいくつかは、第１のグリッド１１４及び第２のグリッド１２４内の位置に配置することができる。一例では、コマンド信号、アドレス信号、及びクロック信号以外の信号を運ぶように構成される第２の端子１０６の少なくともいくつかは、第１のグリッド１１４及び第２のグリッド１２４内の位置に配置することができる。図面において、第２の端子１０６の特定の構成を示しているが、図示の特定の構成は例示の目的のためであり、限定することを意図したものではない。例えば、第２の端子１０６は、電源又は接地信号に接続するように構成される端子も含むことができる。
パッケージの第１のグリッド１１４及び第２のグリッド１２４内の第１の端子の配置構成は、図５Ａ〜図５Ｃに特に示している。一例では、各グリッド１１４、１２４は、端子の、平行な第１の列及び第２の列１３６を含むことができる。各グリッド内の端子の列１３６は互いに隣接させることができる。代替的に、図５Ａ〜図５Ｃには示していないが、少なくとも１つの端子を、端子の第１の列と第２の列との間に配置することができる。図５Ｂに見られる等の別の例では、グリッドは、列の軸１１９が、こうした列の端子１０４の大部分を通って延びる、すなわち、列の端子１０４の大部分に対して中央に置かれる、端子の列を含むことができる。しかし、こうした列では、端子の１以上は、端子１０４’の場合と同様に、列の軸１１９に対して中央に置かれない場合がある。この場合、これらの１以上の端子は、たとえこうした端子（複数可）が軸１１９に対して中央に置かれなくても、特定の列の一部と考えられる。その理由は、こうした端子が、任意の他の列の軸より、その特定の列の軸１１９に近いからである。列の軸１１９は、列の軸に対して中央に置かれていないこれらの１以上の端子を通して延びることができるか、又は場合によっては、中央に置かれない端子は、列の軸１１９が、列の中央に置かれないこれらの端子を通過する可能性がないように、列の軸からより遠くにあるものとすることができる。１つの列内に、又は更に、グリッド内のそれぞれの列の列軸に対して中央に置かれない２つ以上の列内に、１つの、いくつかの、又は多くの端子が存在する場合がある。
パッケージの第１のグリッド１１４及び第２のグリッド１２４内の第１の端子の配置構成は、図５Ａ〜図５Ｃに特に示している。一例では、図５Ｂに示しているように、各グリッド１１４、１２４は、端子の平行な第１の列及び第２の列１３６を含むことができる。各グリッド内の端子の列１３６は互いに隣接させることができる。あるいは、図５Ａ〜図５Ｃに示していないが、少なくとも１つの端子を、端子の第１の列と第２の列との間に配置することができる。図５Ｂに見られる等の別の例では、グリッドは、列軸１１９が、こうした列の端子１０４の大部分を通って延在する、すなわち、列の端子１０４の大部分に対して中央に置かれる、端子の列を含むことができる。しかし、こうした列では、端子の１以上は、端子１０４’の場合と同様に、列軸１１９に対して中央に置かれない場合がある。この場合、これらの１以上の端子は、たとえこうした端子（複数可）が軸１１９に対して中央に置かれなくても、特定の列の一部と考えられる。その理由は、こうした端子が、任意の他の列の軸より、その特定の列の軸１１９に近いからである。列軸１１９は、列軸に対して中央に置かれないこれらの１つ又は複数の端子を通して延在することができるか、又は場合によっては、中央に置かれない端子は、列軸１１９が、列の中央に置かれないこれらの端子を通過する可能性がないように、列軸からより遠くにあることができる。１つの列内に、又は更に、グリッド内のそれぞれの列の列軸に対して中央に置かれない２つ以上の列内に、１つの、いくつかの、又は多くの端子が存在する場合がある。
図５において提供される上記の例におけるように、また、図５Ａにも示されるように、第２のグリッド１２４内の第１の端子の信号割当ては、第１のグリッド１１４内の第１の端子の信号割当て１２４と鏡像の関係にある。換言すれば、第１のグリッド及び第２のグリッド内の第１の端子の信号割当ては、第１のグリッド１１４と第２のグリッド１２４との間の仮想平面又は仮想軸１３２に関して対称である。軸１３２は、この場合、第１の端子の列１３６が延びる方向１４２に延びている。第２のグリッド１２４内の信号割当てが第１のグリッド１１４内の信号割当ての鏡像である状態において、信号Ａ１５を運ぶように割当てられる第１のグリッド１１４の第１の端子１１４−１は、信号Ａ１５を運ぶように割当てられる第２のグリッド１２４の対応する第１の端子１２４−１とグリッド内で同じく相対的に垂直方向の位置に（方向１４２に沿って）ある。しかし、第１のグリッド１１４が２つの列１３６を含み、信号Ａ１５を運ぶように割当てられる第１のグリッド１１４の端子１１４−１が、第１のグリッド１１４の２つの列１３６の中の左列内にあるため、鏡像配置構成により、信号Ａ１５を運ぶように割当てられる第２のグリッド１２４の対応する端子１２４−１が、第２のグリッド１２４の２つの列の中の右列内にあることが要求される。この配列のもうひとつの結果は、信号Ａ９を運ぶように割り当てられた端子もまた、第１のグリッド１１４及び第２のグリッド１２４のそれぞれにおいて同じ、グリッド内での相対的に垂直方向の場所にあるということである。しかし、第１のグリッド１１４において、Ａ９を運ぶように割り当てられた端子１１４−１は、第１のグリッド１１４の２つの列１３６のうちの右側の列にあり、配列が鏡像であるためには、信号Ａ９を運ぶように割り当てられた第２のグリッド１２４の対応する端子１２４−２は、第２のグリッド１２４の２つの列のうちの左側の列になければならない。図５Ａからわかるように、第１のグリッド及び第２のグリッドのそれぞれにおけるそれぞれの第１の端子について、少なくとも、上述の超小型電子構造体のアドレス入力を受信するアドレス情報を運ぶように割り当てられたそれぞれの第１の端子について、同じ関係が当てはまる。
第１の端子の信号割当ての対称性の基準となる仮想平面１３２は、基板上の種々の場所に位置させることができる。仮想平面１３２は、いくつかの実施形態ではパッケージの中心軸であることができる軸とみなすことができ、その中心軸は、特に、第１の端子の列１３６が縁部１４０、１４１に平行な方向に延在し、第１のグリッド及び第２のグリッドが、この中心軸の回りで対称である位置に配置されるとき、基板の対向する第１の縁部１４０及び第２の縁部１４１から等距離に位置付けられる。一例では、軸１３２は、基板の第１の縁部１４０及び第２の縁部１４１に対して平行で、かつ等距離にあるラインから任意の２つの隣接する端子列間の最小ピッチの３．５倍以下の距離内に位置させることができる。代替的に、この対称軸１３２は、縁部１４０と１４１との間で等距離である中心軸から水平方向１３５にオフセットさせることができる。
特定の例では、第１のグリッド及び第２のグリッド内の端子は、パッケージの中央領域内に設けることができる。一例では、第１のグリッド１１４及び第２のグリッド１２４のそれぞれにおける端子の少なくとも１つの列１３６は、基板の第１の縁部１４０及び第２の縁部１４１から等距離にあり、かつ平行であるラインから任意の２つの隣接する平行な端子列１３６間の最小ピッチの３．５倍以下の距離内に設けることができる。
上記で述べたように、第２の端子１０６は、上記で述べたアドレス情報以外の情報又はコマンド・アドレス・バスの上記で述べた信号以外の信号を運ぶように構成することができる。一例では、第２の端子１０６は、超小型電子素子への、及び／又は超小型電子素子からの単方向又は双方向のデータ信号及びデータ・ストローブ信号、並びに、データマスク信号及び終端抵抗に対して並列終端をオン又はオフにするために使用されるＯＤＴ信号すなわち「ダイ上終端（on die termination）」信号を運ぶために使用される端子を含むことができる。特定の例では、チップセレクト、リセット、クロックイネーブル等の信号、並びに、電源電圧等の基準電位、例えばＶｄｄ、Ｖｄｄｑ、又は接地、例えばＶｓｓ及びＶｓｓｑは、第２の端子１０６によって運ぶことができる。いくつかの実施形態では、コマンド・アドレス・バス信号以外の信号を運ぶように構成される一部又は全ての端子が、適切に設置することができる場所であればどこへでも、パッケージに第２の端子１０６として設けることができる。例えば、第２の端子１０６の一部又は全ては、第１の端子１０４が設けられる基板１０２上の同じグリッド１１４、１２４内に配置することができる。第２の端子１０６の一部又は全ては、第１の端子１０４の一部又は全てと同じ列内に又は異なる列内に配置することができる。場合によっては、１以上の第２の端子は、その同じグリッド又は列内の第１の端子に組み入れることができる。
特定の例では、第２の端子１０６のうちの一部又は全ては、基板の第１の表面１１０において露出する第３のエリア又はグリッド１１６内に設けることができ、第２の端子の別の組は、第１の表面１１０において露出する第４のエリア又はグリッド１２６内に設けることができる。特定の場合、第３のエリア又はグリッド１１６内の第２の端子の信号割当ては、第１のグリッド及び第２のグリッドについて上述した方法と同様の方法で、第４のエリア又はグリッド１２６内の第２の端子の信号割当ての鏡像とすることができる。第３のグリッド１１６及び第４のグリッド１２６は、場合によっては、第１のグリッド及び第２のグリッドが延びる方向１３４に延在することができ、また、互いに平行とすることができる。第３のグリッド及び第４のグリッドも、第１のグリッド１１４及び第２のグリッド１２４に平行とすることができる。代替的には、図５Ａを参照すると、第２の端子が配置されるグリッド１２７、１３７は、方向１４２と交わるか、更には直交する別の方向１３５に沿って延びることができる。別の例では、いくつかの第２の端子は、図５Ａに示したグリッド１１６、１２６、１２７及び１３７のそれぞれの中に配置することができる。いくつかの第２の端子も、第１のグリッド１１４及び第２のグリッド１２４内の場所に配置することもしないこともできる。
また、図５Ａに示しているように、グリッド１２７における第２の端子の信号クラス割当ては、垂直軸１３２に関して対称とすることができ、グリッド１３７における第２の端子の信号クラス割当ては、垂直軸１３２に関して対称とすることができる。本明細書において、２つの信号クラス割当ては、それらの信号割当てが同じ割当てのクラスにある場合には、たとえそのクラス内での数値インデックスが異なっていようと、互いに関して対称とすることができる。例示的な信号クラス割当ては、データ信号、データ・ストローブ信号、データ・ストローブ補数信号、及びデータマスク信号を含むことができる。特定の例において、グリッド１２７において信号割当てＤＱＳＨ、ＤＱＳＬを有する第２の端子は、たとえそれらの第２の端子が異なる信号割当てを有していようと、データ・ストローブである自らの信号クラス割当てについて垂直軸１３２に関して対称である。
図５Ａに更に示すように、例えばデータ信号ＤＱ０、ＤＱ１、...等についてのデータ信号の超小型電子パッケージ上の第２の端子の空間的位置への割り当ては、垂直軸１３２に関してモジュロＸの対称性（modulo-X symmetry）を有することができる。このモジュロＸの対称性は、１以上の対の第１のパッケージ及び第２のパッケージが互いに対向して回路パネルに設けられ、回路パネルは対向して設けられたそれぞれのパッケージの対における第１のパッケージ及び第２のパッケージの対応する第２の端子の対に電気的に接続する、図７Ａ及び図７Ｂ等において見られるアセンブリ２００又は３５４における信号の品質（signal integrity）を保つのに役立ちうる。端子の信号割当てが或る軸に関して「モジュロＸの対称性」を有する場合には、同じ番号の「モジュロＸ」を有する信号を運ぶ端子が、その軸に関して対称である位置に置かれる。したがって、図７Ａ及び図７Ｂ等におけるそのようなアセンブリ２００又は３５４において、モジュロＸの対称性により回路パネルを介した電気的接続を行うことができ、第１のパッケージの端子ＤＱ０が回路パネルを介して同じモジュロＸ（この場合Ｘは８）の数値を有する第２のパッケージの端子ＤＱ８に電気的に接続することができ、回路パネルの厚みを本質的に真っ直ぐ通る、すなわちそれに垂直な方向に接続を行うことができるようになっている。したがって、８モジュロ８の演算の結果の数は０であり、９モジュロ８の演算の結果の数は１である。それゆえ、信号割当てがモジュロ８の対称性を有する場合、モジュロ１演算が「１」の結果をもたらす、ＤＱ１等の信号を運ぶように構成される端子は、モジュロ８演算が同じ結果、すなわち、「１」をもたらす、ＤＱ９又はＤＱ１７等の信号を運ぶように構成される別の端子と、１つの軸に関して対称となる基板上の位置に置かれる。
一例において、「Ｘ」は２ｎ（２のｎ乗）という数字とすることができる。ただしｎは２以上である。又は、Ｘは８×Ｎとすることができる。ただし、Ｎは２以上である。したがって一例において、Ｘは、１／２バイトにおけるビット数（４ビット）、１バイトにおけるビット数（８ビット）、複数バイトにおけるビット数（８×Ｎ、ただしＮは２以上）、ワードにおけるビット数（３２ビット）、又は複数ワードにおけるビット数と等しくすることができる。そのようにして、一例において、図５Ａに示したようにモジュロ８の対称性がある場合には、データ信号ＤＱ０を運ぶように構成されたグリッド１２７におけるパッケージ端子ＤＱ０の信号割当ては、データ信号ＤＱ８を運ぶように構成された別のパッケージ端子ＤＱ８の信号割当てと垂直軸１３２に関して対称である。さらに、垂直軸の回りのグリッド１３７１３７におけるパッケージ端子ＤＱ０及びＤＱ８の信号割当てについても同じことが当てはまり、グリッド１３７についても同じことが当てはまる。本明細書において説明するもの等のモジュロ８の対称性は、パッケージ端子ＤＱ０〜ＤＱ１５の信号割当てのそれぞれに関してグリッド１２７、１３７において見ることができる。
図示はしていないが、モジュロ数「Ｘ」は２ｎ（２のｎ乗）以外の数字とすることができ、２よりも大きな任意の数とすることができることに注意することが重要である。したがって、対称性の基礎であるモジュロ数Ｘは、パッケージがそのために組み立てられる又は構成されるデータサイズにおいて存在するビット数によって決めることができる。例えば、データサイズが８ビットではなく１０ビットである場合には、信号割当てはモジュロ１０の対称性を有することができる。データサイズが奇数ビットを有する場合には、モジュロ数Ｘはそのような数を有することができる場合さえあってもよい。
図５Ｄは、図５を参照して上記で説明した超小型電子構造体１００の別の例を示している。図５Ｄの例では、超小型電子素子１０１の面２０７は、上記の例と同じように反対に面する第２の表面１０８の上に重なるのではなく、基板１０２の第１の表面１１０の上に重なることができる。この場合、第１の端子１０４の第１の組１１４及び第２の組１２４は、超小型電子素子１０１のエリアの外部に位置決めすることができる。図５Ｄにおいて更に見られるように、超小型電子構造体１００の接合素子１３０を含む第１の端子１０４は、超小型電子素子１０１の高さＨ２を収容し、端子を、回路パネル９０の表面９５において露出した対応するコンタクト９２と位置合わせし、かつ接合できるようにするために十分な高さＨ１を与えるものである。図５Ｅの例において示しているように、第１の超小型電子構造体１００Ａ及び第２の超小型電子構造体１００Ｂからなる垂直に重ねられたアセンブリを構成できるように、第２の超小型電子構造体１００Ｂが、第１の超小型電子構造体１００Ａの第２の表面１０８において露出した端子の対応する組３１４、３１６に接合される第１の端子１０４を有することができる。
別の例では、図５Ｆに示されるように、図５に対して上記で論じられたような編成を有する、超小型電子構造体又はパッケージ２２０が、図５Ｄに対して上記で説明されたように超小型電子構造体１００の上方に垂直に配置されることが示されている。超小型電子構造体２２０の端子２２２は、端子、例えば、超小型電子構造体１００の第１の端子１０４及び第２の端子１０６に関して図５、図５Ａにおいて図示され、上記で説明されたようにすることができる。端子２２２は、以下のように、超小型電子構造体１００の第２の表面１０８において露出する端子３１４、３１６と位置合わせし、接合することができるか、又は別の方法で電気的に相互接続することができる。
別の例では、図５Ｆに示しているように、図５に対して上記で論じられたような編成を有する、超小型電子構造体又はパッケージ２２０が、図５Ｄに対して上記で説明されたように超小型電子構造体１００の上方に垂直に配置されることが示されている。超小型電子構造体２２０の端子２２２は、端子、例えば超小型電子構造体１００の第１の端子１０４及び第２の端子１０６に関して図５、図５Ａにおいて図示され、上記で説明したようにすることができる。端子２２２は、以下のように、超小型電子構造体１００の基板１０２の第２の表面１０８において露出する端子３１４、３１６と位置合わせし、接合することができるか、又は別の方法で電気的に相互接続することができる。
一例では、図５Ａにおいて与えられるようなボールアウト（ball-out）、すなわち、端子構成を有する超小型電子構造体は、業界標準規格ＤＤＲ３又はＤＤＲ４仕様に従って動作する超小型電子素子を含む超小型電子構造体のために用いることができる。
図５Ｈは、図５、図５Ａ及び図５Ｂに示した本発明の実施形態の変形形態による超小型電子構造体のための端子構成を示している。図５Ｈの変形形態は、超小型電子構造体２４０の仮想平面１３２の第１の側２４１に配置される第１の端子のうちの第１の組２４２と、仮想平面の第２の側２４３に配置される第１の端子のうちの第２の組２４４との間に対称性を与えることができる別の方法を示している。この例では、上記の例の場合と同様に、第１の端子のうちの第１の組及び第２の組はそれぞれ、メモリ記憶アレイ内の位置を指定するために十分なアドレス情報を運ぶように構成することができる。場合によっては、各組２４２、２４４は、メモリ記憶アレイ内の位置を指定するために必要となるアドレス情報の大部分のみを運ぶことができる。
図５Ｈに示したような例では、アドレス情報を超小型電子構造体内の１以上のメモリ記憶アレイのアドレス入力部に送るのに必要とされない場合がある仮想平面の各側にある無接続端子（no-connect terminal）の組を設けることができる。本明細書において、超小型電子構造体の「無接続端子」は、そのような無接続端子上に何らかの情報が存在するか否かにかかわらず、超小型電子構造体内の任意の電気経路、例えば、任意の超小型電子素子、例えば、半導体チップに情報を伝達するための経路に接続されない端子を意味する。したがって、無接続端子に接続される超小型電子構造体外部の別の構成要素から接続される場合があるように、無接続端子に情報が存在する場合があっても、無接続端子に存在する情報は、超小型電子構造体内の任意の超小型電子素子に設けられる経路内には存在しない。
この場合、第１の側における第１の端子それぞれの場所は、仮想平面１３２の第２の側にある無接続端子の場所と、仮想平面に関して対称とすることができ、第２の側における第１の端子それぞれの場所は、第１の側にある無接続端子の場所と仮想平面に関して対称である。したがって、図５Ｈにおいて見られるように、例えば、フィールド０（２４２）として示される、その面の第１の側２４１における第１の端子の組のうちの第１の端子それぞれの場所は、フィールド０（ＮＣ）として示される、面１３２の第２の側２４３に設けられた無接続端子の組のうちの無接続端子の位置と、仮想平面１３２に関して対称である。また、図５Ｈにおいて、フィールド１（２４４）として示される、面１３２の第２の側２４３の組のうちの各第１の端子の場所と、フィールド１（ＮＣ）として示される、面の第１の側２４１に設けられた無接続端子の組のうちの無接続端子の場所とは、仮想平面１３２に関して対称である。
一方の側にある第１の端子とその反対側にある無接続端子との間の対称性に関する上記の要件が満たされる限り、面の同じ側（例えば、第１の側２４１）にある第１の端子の組及び無接続端子の組は、任意の適切な場所に配置することができる。面１３２の一方の側にある第１の端子の組が配置される空間は、連続している必要はない。面１３２の一方の側にある無接続端子の組が配置される空間も連続している必要はない。したがって、仮想平面の同じ第１の側２４１上のフィールド０（２４２）として示した第１の端子の組の場所と、フィールド１（ＮＣ）として示した無接続端子の組の場所とは、その構造体の表面の重なり合わないエリアを占有する必要はなく、すなわち、第１の側２４１の第１の端子の組のうちの第１の端子の場所は、互いに混在することを含む、第１の側２４１の無接続端子に対して任意の適切な場所に配置することができる。さらに、同じ関係は、面１３２の第２の側にある第１の端子及び無接続端子にも適用することができる。実際には、一例において、その面の一方の側にある各端子及び各無接続端子は、共通のグリッド内の任意の場所に配置することができる。
一例では、図５Ｈによる超小型電子構造体の第２の端子の場所は、図５Ｈに更に見られるようにすることができる。この場合、第２の端子の組２４６、２４８、２５０及び２５２は、図５、図５Ａ及び図５Ｂに対して上記で説明されたようにすることができるか、又は本明細書において更に図示及び説明されるようにすることができる。
一例では、図５Ｈにおいて表されるようなボールアウト、すなわち、端子構成を有する超小型電子構造体は、業界標準規格ＬＰＤＤＲ３仕様に準拠する超小型電子素子を含む超小型電子構造体に用いることができる。
図７Ａは、回路パネル１５４の対向する第１の表面１５０及び第２の表面１５２に設けられるような、第１の超小型電子パッケージ１００Ａ及び第２の超小型電子パッケージ１００Ｂのアセンブリ２００を示している。特定の内部構造を有する超小型電子構造体を示してきたが、いくつかの例では、各超小型電子構造体１００は、図５、図５Ａ、図５Ａ〜Ｃ、図５Ｄ、図５Ｅ、図５Ｆ若しくは図５Ｇのいずれかを参照して上記で図示及び説明されたようにすることができるか、又は本明細書において別の方法で図示及び説明されるようにすることができる。各超小型電子構造体１００Ａは、その向かい側に設けられる超小型電子構造体１００Ｂと同じ内部構造を有することができるか、又は超小型電子構造体１００Ａは、他方の超小型電子構造体１００Ｂとは異なった内部構造とすることができる。回路パネルは、なかでも、デュアルインラインメモリモジュール（「ＤＩＭＭ」）で使用されるプリント回路基板、システム内の他の構成要素と接続される回路基板若しくはパネル、又はマザーボード等の種々のタイプとすることができる。第１の超小型電子構造体１００Ａ及び第２の超小型電子構造体１００Ｂは、回路パネル１５４の第１の表面１５０及び第２の表面１５２において露出した対応するコンタクト１６０、１６２にそれぞれ取り付けることができる。
図７Ａに特に示しているように、各パッケージの第２のグリッド内の第１の端子の信号割当てが、各パッケージの第１のグリッド内の第１の端子の信号割当ての鏡像であるため、パッケージ１００Ａ、１００Ｂが互いに対向する回路パネルに実装されると、第１のパッケージ１００Ａの第１のグリッド１１４Ａ内のそれぞれの第１の端子は、第２のパッケージ１００Ｂの第２のグリッド１２４Ｂ内の同じ信号割当てを有する対応する第１の端子と位置合わせすることができ、その対応する第１の端子に電気的に接続される。さらに、第１のパッケージ１００Ａの第２のグリッド１２４Ａ内のそれぞれの第１の端子は、第１のグリッド１１４Ｂ内の同じ信号割当てを有する対応する第１の端子に位置合わせすることができ、その対応する第１の端子に電気的に接続される。
確かに、接続された端子の各対の位置合わせは、ある許容誤差以内とすることができ、それにより、接続された端子の各対は、回路パネル１５４の第１の表面１５０に沿って直交するｘ方向及びｙ方向に沿って、互いに１ボールピッチ以内で位置合わせすることができる。図７Ａから明らかであるように、各グリッドの第１の端子は、回路パネルの表面３５０に平行な、直交するｘ方向及びｙ方向において互いに１ボールピッチ以内で位置合わせすることができる。ボールピッチは、いずれかのパッケージ上の任意の２つの隣接する平行な端子列間の最小ピッチ以下である。特定の例において、グリッドは、第１の超小型電子パッケージ及び第２の超小型電子パッケージ上の第１の端子のうちの少なくともいくつかが互いに合致するよう、ｘ方向及びｙ方向に沿って互いに位置合わせすることができる。本明細書において、回路パネルの互いに向かい合う表面のパッケージの第１の端子が互いに「合致する」場合、位置合わせは慣例的な製造公差内とすることができ、又は第１の回路パネル及び第２の回路パネルの表面に平行な直交するｘ方向及びｙ方向に沿って互いに１ボールピッチの半分よりも小さい公差内とすることができる。ボールピッチは上述のとおりである。
特定の例では、それぞれの第１のパッケージ１００Ａ及び第２のパッケージ１００Ｂの位置合わせされたグリッド（例えば、第１のパッケージの第１のグリッド１１４Ａ及び第２のパッケージの第２のグリッド１２４Ｂ）の場所の少なくとも半分は、回路パネル１５４の第１の表面１５０に沿って直交するｚ方向及びｙ方向において互いに位置合わせすることができる。
そのため、図７Ａに更に示しているように、第１のパッケージ１００Ａのグリッド１１４Ａ内で「Ａ」と記号が付いた信号を運ぶ特定の第１の端子は、同じ信号「Ａ」を運ぶ第２のパッケージ１００Ｂのグリッド１２４Ｂの対応する第１の端子に位置合わせされる。同じことが、第１のパッケージ１００Ａのグリッド１２４Ａ内で「Ａ」と記号が付いた信号を運ぶ特定の第１の端子に関して同様に当てはまり、この第１の端子は、同じ信号「Ａ」を運ぶ第２のパッケージ１００Ｂのグリッド１１４Ｂの対応する第１の端子に位置合わせされる。
このようにして、図７Ａから更にわかるように、第１のパッケージ１００Ａ及び第２のパッケージ１００Ｂの電気的に接続された第１の端子の各対間の回路パネルを通る電気接続の長さは、電気的に接続された第２の端子のこれらの対のそれぞれの対の端子が、互いに重なるか又は互いに１ボールピッチ以内で少なくとも位置合わせされることができるという点で、大幅に低減することができる。これらの電気接続の長さの低減により、回路パネル及びアセンブリのスタブ長を低減することができ、スタブ長を低減することは、第１の端子によって運ばれ、第１のパッケージ及び第２のパッケージの両方のパッケージ内の超小型電子素子に送られる上記で述べた信号について、なかでも、整定時間、リンギング、ジッタ、又は符号間干渉を低減すること等、電気性能を向上させるのに役立ちうる。さらに、回路パネルの構造を簡略化すること、又は、回路パネルを設計若しくは製造する複雑さ及びコストを低減すること等の他の利益も得ることができる。
図７Ａに更に示しているように、各パッケージ１００Ａ、１００Ｂの第２の端子が、例えば図５、図５Ａ〜図５Ｃに関して上述した特定の鏡像配置構成を有する第３のグリッド及び第４のグリッド内に配置される場合、各パッケージの第３のグリッドのそれぞれの端子は、他のパッケージの第４のグリッドの同じ信号割当てを有する対応する第２の端子に位置合わせすることができ、その対応する第２の端子に電気的に接続される。そのため、図７Ａに見られるように、第１のパッケージ１００Ａの第３のグリッド１１６Ａ内のそれぞれの端子は、第２のパッケージ１００Ｂの第４のグリッド１２６Ｂ内の同じ信号割当てを有する対応する端子に位置合わせすることができ、その対応する端子に電気的に接続される。さらに、第１のパッケージ１００Ａのグリッド１２６Ａ内のそれぞれの端子は、第３のグリッド１１６Ｂ内の同じ信号割当てを有する対応する端子の１ボールピッチ以内で位置合わせすることができ、その対応する端子に電気的に接続される。ここでもまた、接続された端子の各対の位置合わせは、ある許容誤差以内にあり、それにより、接続された端子の各対は、回路パネル１５４の第１の表面１５０において直交するｘ方向及びｙ方向に互いに１ボールピッチ以内で位置合わせすることができる。特定の実施形態では、その位置合わせは、パッケージ１００Ａ、１００Ｂの対応する接続される端子が互いに合致するようにすることができる。
そのため、図７Ａに更に示しているように、第１のパッケージ１００Ａのグリッド１１６Ａ内で「Ｂ」と記号が付いた信号を運ぶ特定の第１の端子は、第２のパッケージ１００Ｂのグリッド１２６Ｂの同じ信号「Ｂ」を運ぶ対応する第１の端子の１ボールピッチ以内で位置合わせすることができ、その対応する第１の端子に電気的に接続される。同じことが、第１のパッケージ１００Ａのグリッド１２６Ａ内で「Ｂ」と記号が付いた信号を運ぶ特定の第１の端子に関して同様に当てはまり、その特定の第１の端子は、第２のパッケージ１００Ｂのグリッド１１６Ｂの同じ信号「Ｂ」を運ぶ対応する第１の端子の１ボールピッチ以内で位置合わせすることができ、その対応する第１の端子に電気的に接続される。
上述した第１のパッケージ及び第２のパッケージの対応する第１の端子１０４間の接続と同様に、この実施形態では、第１のパッケージ及び第２のパッケージの電気的に接続された第２の端子１０６の対間の回路パネルを通る電気的接続の長さは、電気的に接続された第２の端子のこれらの対のそれぞれの対内の端子が、互いに合致するか又は回路パネル表面に平行な、直交するｘ方向及びｙ方向に沿って互いに１ボールピッチ以内で少なくとも位置合わせされることができるという点で、大幅に低減することができる。さらに、スタブ長を低減し、第１のパッケージと第２のパッケージとの間の接続のために回路パネルの構成を簡略化することに関して上述した利益と同様の利益を、超小型電子パッケージの第２の端子、すなわちコマンド・アドレス・バスの上記で述べた信号以外の信号を運ぶように割り当てることができる端子がこのように配置されるときに得ることができる。
図７Ｂは、それぞれが上記で又は以降で述べる構成を有する超小型電子パッケージ１００Ａ、１００Ｂの２つ以上の対が、パッケージ１００Ａ、１００Ｂと同様の方向で、回路パネル３５４、例えばデュアルインラインメモリモジュール（「ＤＩＭＭ」）のボード上のそれぞれのパネルコンタクトと電気的に相互に接続することができることを更に示している。そのため、図７Ｂは、上述したように、互いに向き合う対向する向きで回路パネル３５４と電気的に相互接続されたパッケージ１００Ａ、１００Ｂの３つの対を示している。
図７Ｂは、回路パネル、及び、回路パネルの互いに向き合う第１の表面及び第２の表面に対して互いに対向して設けられた複数の超小型電子パッケージを組み込んだ、例えば、なかでもＤＩＭＭ等の超小型電子アセンブリを示している。図７Ｂに見られるように、上記で述べたアドレス情報又は場合によっては、コマンド・アドレス・バス信号は、超小型電子パッケージ１００Ａ、１１０Ｂのそれぞれの対が回路パネルの反対側に接続される接続位置Ｉ、ＩＩ、又はＩＩＩ間で、少なくとも一つの方向１４３に沿った回路パネル又は回路ボード３５４のバス３６、例えばアドレスバス又はコマンド・アドレス・バス上でルーティングすることができる。こうしたバス３６の信号は、わずかに異なる時点においてそれぞれの接続位置Ｉ、ＩＩ、又はＩＩＩでパッケージの各対に達する。少なくとも一つの方向１４３は、各パッケージ１００Ａ又は１００Ｂ内の少なくとも１つの超小型電子素子上の複数のコンタクトの少なくとも１つの列１１１が延びる方向１４２と交わるか又は方向１４２と直交するものとすることができる。こうして、回路パネル３５４上の（すなわち、その上の又はその内の）バス３６の信号導体は、場合によっては、回路パネルに接続されたパッケージ１００Ａ又は１００Ｂ内の超小型電子素子上のコンタクトの少なくとも１つの列１１１に平行な方向１４２に沿って互いに間隔を置いて設けることができる。
このような構成は、特に各超小型電子パッケージの第１のグリッド１０４の端子がこのような方向１４２に延びる１以上の列に設けられる場合には、バス３６の信号をルーティングするための回路パネル上の１以上のグローバルルーティング層の信号導体のルーティングを簡単にするのに役立ちうる。例えば、比較的少数の第１の端子がそれぞれのパッケージ上の同じ垂直のレイアウト場所に配置される場合には、回路パネル上のコマンド・アドレス・バス信号のルーティングを簡単にすることを可能にすることができる。したがって、図５Ｃに示した例では、各パッケージの第１のグリッド１１４及び第２のグリッド１２４は、図５Ａに更に示しているように、例えば、アドレス信号Ａ３及びＡ１を受信する第１のグリッド１１４及び第２のグリッド１２４の端子等の同じ垂直のレイアウト位置において配置される４つの端子のみを有する。
一実施形態では、超小型電子アセンブリ３５４は、アセンブリ３５４の超小型電子パッケージ１００Ａ、１００Ｂに送られる少なくとも一部の信号のバッファリングを行う半導体チップを含むことができる超小型電子素子３５８を有することができる。バッファリング機能を有するこうした超小型電子素子３５８は、超小型電子アセンブリ３５４の外部の構成要素に関して超小型電子パッケージ１００Ａ及び１００Ｂ内の超小型電子素子のそれぞれについてインピーダンス分離を提供するのに役立つように構成することができる。
例示的な実施形態では、超小型電子アセンブリ３５４は、ソリッドステートドライブコントローラ等の論理機能を実施するように主に構成される半導体チップを含むことができる超小型電子素子３５８を有することができ、超小型電子パッケージ１００Ａ及び１００Ｂ内の超小型電子素子の１以上はそれぞれ、不揮発性フラッシュメモリ等のメモリ記憶要素を含むことができる。超小型電子素子３５８は、システム２５００（図３１）等のシステムの中央処理ユニットを、超小型電子素子に含まれるメモリ記憶素子との間のデータ転送の監視から解放する専用のプロセッサを含むことができる。ソリッドステートドライブコントローラを含むそのような超小型電子素子３５４は、システム２５００等のシステムのマザーボード（例えば、図３１に示す回路パネル２５０２）上のデータバスとの間の直接メモリアクセスを提供することができる。
コントローラ機能及び／又はバッファリング機能を含む超小型電子素子３５８を有する超小型電子アセンブリ３５４のそのような実施形態において、コマンド・アドレス・バス信号は、それぞれの接続位置Ｉ、ＩＩ、又はＩＩＩにおいて超小型電子素子３５８とパッケージ１００Ａ、１００Ｂのそれぞれの対との間でルーティングすることができる。図７Ｂに示した特定の例において、接続位置Ｉ、ＩＩ、又はＩＩＩを通り越して延びるコマンド・アドレス・バス３６の一部は、方向１４３又は方向１４３と交わる別の方向に延在して超小型電子素子３５８のコンタクトに達することができる。一実施形態において、コマンド・アドレス・バス３６は、方向１４３に延びて超小型電子素子３５８のコンタクトに達するものとすることができる。
図８は、図５Ａ〜図７Ａに関して上記で説明された実施形態の変形形態による超小型電子パッケージ２００を示している。超小型電子素子は、第１の半導体チップ１０１Ａ及び第２の半導体チップ１０１Ｂを含む複合的構造を有する。第２の半導体チップ１０１Ｂも、第１の半導体チップと同様に、その前面１０５に、基板コンタクト１２１、１２３と電気的に接続される素子コンタクト１１１Ｂ、１１３Ｂを有する。特定の実施形態では、スペーサ素子１０３を、第１の半導体チップの前面１０５と第２の半導体チップの背面１０７との間に設けることができる。スペーサ素子は、第２の半導体チップ１０１Ｂがスペーサ素子１０３により第１の半導体チップに重ねられた後に、１つの処理ステージにおいて第１の半導体チップ１０１Ａに接続されるワイヤボンド１１２を形成するのを容易にすることができる。
図９は、図８に示した実施形態の別の変形形態を示している。超小型電子素子は、基板の第２の表面１０８と第１の半導体チップ１０１Ａの背面１０７との間に設けられた別の半導体チップ１０９を更に備えている。半導体チップ１０９は、その前面１２５にコンタクト１２９を有することができ、そのコンタクトは、対応するコンタクト１１５、１１７に面し、接合される。チップ１０９と対応する基板コンタクト１１５、１１７との間の接合は、導電性接合素子１１８により行うことができ、その素子は、ボンドメタル、堆積された導電性材料、金属のポスト若しくはピラー、例えば、銅、ニッケル等の硬質金属、又はその組み合わせを含むことができる。特定の例では、半導体チップ１０９はベアチップ、すなわち、パッケージ化されていないチップとすることができる。あるいは、半導体チップ１０９は、なかでも、リード、トレース、又はビア等の導電性構造体を含むことができるか、又はパッケージ化された半導体素子とすることができる。
超小型電子パッケージが、図８若しくは図９において見られるか、又は以下に説明される例において見られるように、半導体チップが垂直に重ねられた構造を有する場合、パッケージ内のチップのうちの１以上は、パッケージ内の別の半導体チップに送るためにパッケージの端子１０４若しくは１０６、又は両方のそのような端子により受信された信号をバッファリングするか、又は別の方法でそのような情報を再生するように構成、例えば設計、組み立て、又は準備することができる。例えば、図８に示したような構成では、基板に隣接する第１の半導体チップ１０１Ａが、第２の半導体チップに送るために１以上の信号又は情報をバッファリングすることができるか、又は別の方法で再生することができる。図９において見られるような構成では、半導体チップ１０９が、半導体チップ１０１Ａ、１０１Ｂのうちの１以上に送るために信号をバッファリングするか、又は別の方法でそのような情報を再生することができる。その代わりに、又はそれに加えて、半導体チップ１０９は、端子１０４若しくは１０６、若しくは１０４、１０６の両方に送るために、半導体チップ１０１Ａ、１０１Ｂのうちの１以上から受信した信号を再生することができるか、又は端子から半導体チップ１０１Ａ、１０１Ｂにまで両方向に送られる信号、若しくは半導体チップ１０１Ａ、１０１Ｂから超小型電子パッケージの端子にまで送られる信号を再生することができる。
あるいは、又は上述のように信号を再生することに加えて、一例において、そのような複合的（composite）超小型電子素子における第１のチップは、超小型電子素子の動作モードを制御する情報を部分的に又は完全に復号化するように構成することができる。特定の例において、そのような複合的超小型電子素子における第１の半導体チップは、超小型電子素子パッケージの第１の端子等の端子により受け取られるアドレス情報又はコマンド情報のうちの少なくとも一方を部分的に又は完全に復号化するように構成することができる。次に、第１のチップはそのような部分的な又は完全な復号化の結果を出力して、１以上の第２の半導体チップ１０１Ａ及び１０１Ｂに送ることができる。
パッケージの端子により受信された信号又は情報は、基板コンタクト１１５に、そして接合素子１１８を通して半導体チップ１０９へとルーティングすることができる。その際、半導体チップ１０９は、受信された信号又は情報を再生し、基板コンタクト１１７に送ることができる。その信号又は情報は、基板コンタクト１１７から、基板によって、その上にある導電性トレース等を通して、基板コンタクト１１１、１１３へとルーティングすることができ、次にその信号又は情報は、例えば、ワイヤボンド１１２等を通して半導体チップ１０１Ａ、１０１Ｂへとルーティングされる。特定の例では、半導体チップ１０９は、半導体チップ１０１Ａ、１０１Ｂに送られる上記で言及されたコマンド信号、アドレス信号及びクロック信号をバッファリングするように構成することができる。
図１０は、特定の例による超小型電子パッケージ６００を示している。超小型電子素子は、それぞれが基板６０２とは反対側のコンタクト担持面６３１を有する、電気的に相互に接続された第１の半導体チップ６３２と複数の第２の半導体チップ６３４との垂直積層構造６３０を有している。ワイヤボンド６３５は、半導体チップ６３２、６３４上のコンタクト６２６を、基板上の対応するコンタクト６３６へと電気的に相互接続させる。スペーサ６３８は、半導体チップ６３４の隣接する面間に設けることができ、スペーサ６３８は、半導体チップ６３２のコンタクト担持面６３１と半導体チップ６３４の後面との間に設けることができる。場合によっては、接着剤層（図示せず）を、各スペーサと、こうしたスペーサに隣接する半導体チップの面との間に設けることができる。図１０に示すように、１以上の第２の半導体チップ６３４が第１の半導体チップ６３２に電気的に相互接続される。例えば、図１０に見られるように、垂直に重ねられた３つの第２の半導体チップ６３４が存在し、第２の半導体チップ６３４の面６３１は互いに平行である。
図１０において見られる超小型電子パッケージ６００において、第１の半導体チップ６３２及び第２の半導体チップ６３４のそれぞれは、そのような半導体チップがそれぞれ、任意の他の機能よりもメモリ記憶アレイ機能を提供する能動素子を数多く具体化するように構成することができる。例えば、第１の半導体チップ及び第２の半導体チップのそれぞれは、メモリ記憶アレイと、メモリ記憶アレイにデータを入力しメモリ記憶アレイからデータを出力するのに必要な全ての回路とを含むことができる。例えば、それぞれの半導体チップにおけるメモリ記憶アレイが書込み可能な場合、それぞれの半導体チップは、パッケージの端子から外部データ入力を受け取るように構成された回路と、そのような半導体チップからパッケージの端子にデータ出力を送るように構成された回路とを含むことができる。したがって、それぞれの第１の半導体チップ６３２及びそれぞれの第２の半導体チップ６３４は、そのような半導体チップ内のメモリ記憶アレイとの間でデータを入出力し、そのようなデータを受け取って超小型電子パッケージの外部の構成要素に送ることのできるダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）チップ又はその他のメモリチップとすることができる。言い換えれば、そのような場合、それぞれのＤＲＡＭチップ又は他のメモリチップ内のメモリ記憶アレイとの間の信号は、超小型電子パッケージ内の別の半導体チップによるバッファリングを必要としない。
あるいは、別の例において、１以上の第２の半導体チップ６３４は、任意の他の機能よりもメモリ記憶アレイ機能を提供する能動素子を数多く具体化することができるが、第１の半導体チップ６３２は異なるタイプのチップとすることができる。この場合、第１の半導体チップ６３２は、信号をバッファする、すなわち１以上の第２の半導体チップ６３４に送るために端子で受け取った信号を再生するか、又は端子に送るために第２の半導体チップ６３４のうちの１以上から受け取った信号を再生するか、又は端子から１以上の第２の半導体チップ６３４へ、及び１以上の半導体チップから超小型電子パッケージの端子への両方向に送られる信号を再生するように構成、例えば設計、組み立て、又は準備することができる。
特定の例において、第１の半導体チップは、１以上の第２の半導体チップに送られるアドレス情報をバッファするように構成するか、コマンド信号、アドレス信号、及びクロック信号をバッファするように構成することができる。例えば第１の半導体チップ６３２は、信号の他のデバイスへの、例えば１以上の第２の半導体チップ６３４への転送においてバッファリング機能を提供する能動素子を、任意の他の機能よりも数多く具体化するバッファチップとすることができる。このとき、その１以上の第２の半導体チップは、メモリ記憶アレイは有するが、なかでもバッファ回路、デコーダ若しくはプレデコーダ、又はワード線ドライバ等のＤＲＡＭチップに共通の回路は省くことのできる、機能を減らしたチップとすることができる。その場合、第１のチップ６３２は、積層構造における「マスター」チップとして第２の半導体チップ６３４のそれぞれにおける動作を制御するよう機能することができる。特定の例において、第２の半導体チップは、バッファリング機能を果たすことができないように構成することができ、このため、第１の半導体チップ及び第２の半導体チップが重ねられた配列は、超小型電子パッケージにおいて必要なバッファリング機能を第１の半導体チップによって果たすことができるように、かつ重ねられた配列における第２の半導体チップのいずれによっても果たすことができないように構成される。上記と同様に、第１の半導体チップは、第１の半導体チップ及び第２の半導体チップから構成される超小型電子素子の動作モードを制御する、第１の端子により受信された情報を部分的又は完全に復号化するように構成することができる。その代わりに、又はそれに加えて、第１の半導体チップは、第１の端子により受信されたアドレス情報又はコマンド情報のうちの少なくとも１つを部分的又は完全に復号化するように構成することができる。特定の例では、第２の半導体チップのうちの１以上は、アドレス情報、コマンド情報、又は超小型電子素子の動作モードを制御する情報等の、超小型電子パッケージの第１の端子により受信される情報を完全に復号化するように構成されない場合がある。
本明細書において説明した実施形態のいずれかにおいて、１以上の第２の半導体チップは、なかでも、以下の技術、すなわちＤＲＡＭ、ＮＡＮＤフラッシュメモリ、ＲＲＡＭ（登録商標）（「抵抗性ＲＡＭ（resistive RAM）」、又は「抵抗性ランダムアクセスメモリ」）、相変化メモリ（「ＰＣＭ（phase-change memory）」）、例えばトンネル接合デバイスを具現できるような磁気抵抗性ランダムアクセスメモリ、スピントルクＲＡＭ、又は連想メモリのうちの１以上により実現することができる。
図１１は、更なる変形形態による超小型電子パッケージ６６０を示す断面図であり、図１２は、それに対応する平面図である。複数ある第２の半導体チップ６３４は、互いに階段状に設けられている。これにより、第１の半導体チップ６３２のコンタクトは、第２の半導体チップ６３４Ａの縁部６１８の外側にて、第１の半導体チップ６３２の真上に露出している。さらに、半導体チップ６３４Ａのコンタクトは、当該第２の半導体チップの真上で、第２の半導体チップ６３４Ｂの縁部６１８の外側において露出している。第１のチップ及び第２のチップと基板との間の電気的接続及びチップ間の電気的接続は、半導体チップの積層構造において隣接するチップを電気的に接続するワイヤボンド６３５、又は、チップをパッケージ基板６６２に対し、直接、電気的に接続するワイヤボンド６３７によって行うことができる。
図１３は、図１０を参照して述べた実施形態の更なる変形形態による超小型電子パッケージ６７０を示している。１以上の第２の半導体チップ６３４のコンタクト間の接続には、重ねられた半導体チップのユニット６３０の１以上の縁部に沿って、すなわち、該ユニット６３０内の半導体チップ６３４の縁部に沿って延びているトレース又はリード６４０が含まれうる。ユニット６３０は、第１の半導体チップ６３２のコンタクト６２７と電気的に相互接続されるように設けられている。このコンタクト６２７は、場合によってはマイクロピラーなどの導電性ポストを含む場合のある、ボンドメタル、例えば、はんだ、錫、金、インジウム、共晶物か、導電性バンプか、又はその両者等である。トレース６５４は、コンタクト６２７から第２のコンタクト６２６へと、第１の半導体チップの面６３１に沿って延びたものとすることができる。そして、第２のコンタクト６２６は、ワイヤボンド６４５等を通じて基板６０２に電気的に接続することができる。
第２の半導体チップ６３４間の電気的接続は、第２の半導体チップ６３４の前面に沿って延びているトレース６４４を更に含むことができる。図１３に更に示すように、第２の半導体チップの前面６４２は、基板６０２とは反対側の上方に、又は基板６０２側の下方を向いたものとすることができる。
さらに、図１４は、超小型電子パッケージ６８０を示している。第２の半導体チップ６３４は、第１のチップのコンタクト６２７側を向き、かつ、ボンドメタル、例えば、はんだ、錫、金、インジウム、共晶物か、導電性バンプか、又はその両者等により、フリップチップ状に第１のチップのコンタクト６２７に接合されたコンタクト６４７を有している。トレース６５４は、コンタクト６２７を第１チップの他のコンタクト６２６と電気的に接続することができ、前記他のコンタクト６２６は、ワイヤボンド６４５等を通して基板に電気的に接続される。
図１５Ａは、特定の例による超小型電子パッケージ６９０を更に示している。１以上の第２の半導体チップ６３４は、第２の半導体チップ６３４の少なくとも一部の厚み６５２の方向に沿って、すなわち、チップ６３４の面６４２に垂直な方向に沿って延びている貫通型シリコンビア（through-silicon-via）（「ＴＳＶ」）６５０により、互いに電気的に接続される。図１５Ａに見られるように、一例では、ＴＳＶ６５０は、場合によっては導電性ポスト、例えばマイクロピラーを含む場合のある、ボンドメタル、例えば、はんだ、錫、金、インジウム、共晶物か、導電性バンプか、又はその両者等の、第１の半導体チップ６３２のコンタクト６２７と電気的に接続することができる。トレース６５４は、コンタクト６２７から第２のコンタクト６２６へと第１の半導体チップの面６３１に沿って延びたものとすることができる。そして、第２のコンタクト６２６は、ワイヤボンド６４５を通じて基板に電気的に接続することができる。
一例では、第１の端子、第２の端子、又は両方等の、パッケージ６９０の端子により受信した情報又は信号は、基板コンタクト６３６に接合されたワイヤボンド６４５を通じて第１の半導体チップ６３２が受信することができる。ワイヤボンド６４５は、超小型電子パッケージのこのような端子に接合されている。そして、バッファ要素として動作する第１の半導体チップ６３２は、受信した情報又は信号を再生し、次に、再生された情報又は信号を、例えば、第１のチップ６３２と第２のチップ６３４との間の接続を通じて、また、第２のチップ６３４の積層構造内のＴＳＶ６５０を通じて、１以上の第２の半導体チップへと送ることができる。一例では、第１の半導体は、超小型電子構造体内の１以上の第２の半導体チップ６３４に送るために、アドレス情報を再生すること、部分的に復号化すること、又は完全に復号化することのうちの少なくとも１つを行うことができる。
図１５Ｂは、図１５Ａに示した超小型電子パッケージの変形形態を示している。図１５Ａに示したパッケージとは異なり、アドレス情報又はその他の情報を再生するか又は少なくとも部分的に復号化するか又は完全に復号化することのうちの少なくとも１つを行う、例えば、パッケージ内の他の半導体チップに送る信号を再生する半導体チップ６６４は、基板６０２の第２の表面１０８に隣接して配置されていない。むしろこの場合、半導体チップ６６４は、１以上の他の半導体チップの上に重なるようなパッケージ内の位置に設けることができる。例えば図１５Ｂに示すように、チップ６６４は、基板６０２の第１の表面１０８及びチップ６６４に隣接して設けられた半導体チップ６６２と少なくとも部分的に重なっており、さらに、半導体チップ６６２の上に設けられた半導体チップ６６３Ａ、６６３Ｂ及び６６３Ｃの上に少なくとも部分的に重なっている。一例において、半導体チップ６６２、６６３Ａ、６６３Ｂ、及び６６３Ｃは、メモリ記憶アレイを備えたものとすることができる。上述の例のように、このようなチップ６６２、６６３Ａ、６６３Ｂ、及び６６３Ｃはそれぞれ、そのようなチップに書き込むデータ若しくはそのようなチップから読み出すデータ又はその両方をバッファする、例えば一時的に記憶する回路を組み込んだものとすることができる。あるいは、チップ６６２、６６３Ａ、６６３Ｂ、及び６６３Ｃは機能的により限られている場合があり、そのようなチップに書き込むデータ若しくはそのようなチップから読み出すデータ又はその両方を一時的に記憶する少なくとも１つの別のチップとともに用いることが必要な場合がある。
半導体チップ６６４は、超小型電子パッケージの端子に対し、例えば、第１の端子６０４の組及び第２の端子６０６の組に対し、導電性構造体、例えばワイヤボンド６６５を通じて電気的に接続することができる。この導電性構造体は、半導体チップ６６３Ａの前面６３１に部分的に載っており、基板の第２の表面１０８において露出しているコンタクト６３６に接続している。導電性構造体、例えばワイヤボンド６６５は、チップ６６３Ａ上のコンタクト６３８を通り、チップ６６３Ａの面６３１に沿うか、チップ６６４の対向する面６４１に沿うか、又はチップ６６３Ａの面６３１及びチップ６６４の面６４１の両方に沿って延びている導体（不図示）を通って半導体チップ６６４と電気的に接続することができる。上記で示したように、半導体チップ６６４を、導電性構造体、例えばワイヤボンド６６５を通して受信した信号又は情報を再生するか又は少なくとも部分的に復号化することのうちの少なくとも１つを行うように構成することができ、また、そのような場合、再生されるか又は少なくとも部分的に復号化された信号又は情報を、チップ６６２、６６３Ａ、６６３Ｂ、及び６６３Ｃ等のパッケージ内の別のチップへと送るように構成することができる。
図１５Ｂから更にわかるように、半導体チップ６６２、６６３Ａ、６６３Ｂ、及び６６３Ｃは、このようなチップのうちの１つ、２つ、又は３つ以上を貫いて延在することができる複数の貫通型シリコンビア６７２、６７４、及び６７６により、半導体チップ６６４と、及び互いと電気的に接続することができる。このような貫通型シリコンビアはそれぞれ、パッケージ内の配線、例えば、半導体チップ６６２、６６３Ａ、６６３Ｂ、６６３Ｃ、及び６６４のうちの２つ以上の導電性パッド又はトレースと電気的に接続することができる。特定の例（図示せず）において、貫通型シリコンビアは、全ての半導体チップ６６２、６６３Ａ、６６３Ｂ、及び６６３Ｃの厚みを貫いて延在することができる。ただし、それぞれの貫通型シリコンビアは貫いて延びているそれぞれのそのような半導体チップと電気的に接続していない場合がある。
図１５Ｂから更にわかるように、複数のフィン６７１を含むことができるヒートシンク又はヒートスプレッダ６６８を、なかでも熱接着剤、熱導電性グリース、又ははんだ等の熱導電性材料６６９等を介して、半導体チップ６６４の面、例えばその裏面６３３に熱的に結合することができる。
図１５Ｂに示した超小型電子アセンブリ６９５は、サイクルごとに指定された数のデータビットを、基板上にそのために設けられた第１の端子及び第２の端子を介して超小型電子パッケージとの間でやりとりすることのできるメモリモジュールとして動作するように構成することができる。例えば超小型電子アセンブリは、可能な構成の中でもとりわけ３２データビット、６４データビット、又は９６データビット等の複数のデータビットを、端子６０４、６０６と電気的に接続することができる回路パネル等の外部構成要素との間でやりとりするように構成することができる。別の例において、パッケージとの間でやりとりされたビットが誤り訂正符号ビットを含む場合には、パッケージとの間でやりとりされるサイクルごとのビット数は、３６ビット、７２ビット、又は１０８ビットとすることができる。ここで具体的に説明するもの以外のデータ長も可能である。
図１６〜図１８は、本発明の別の実施形態による更なる超小型電子構造体１４００を示している。超小型電子構造体は、パッケージの第１の表面１４１０に対して平行な方向１４３５において互いに間隔を置いて設けられた縁部を有する第１の超小型電子素子１４０１及び第２の超小型電子素子１４０３を有することができる。超小型電子構造体内の超小型電子素子は、ここで、図１６〜図１８に示す例における超小型電子構造体内に少なくとも２つの超小型電子素子１４０１、１４０３が存在することを除いて、これまでの説明及び図のいずれに関して上記で図示及び説明されたような端子に対する任意の向き又は電気的相互接続を有することができる。
図１６において見られるように、パッケージ上の第１の端子は、仮想平面１４３２の両側の位置において第１の組及び第２の組として配置され、その各組内の第１の端子はそれぞれの側にあるグリッド１４１４、１４２４内の位置に設けることができる。第１の組及び第２の組それぞれにおける第１の端子は、上記のように、仮想平面の対向する第１の端子の信号割当ての鏡像となる信号割当てを有することができる。上記の実施形態と同様に、いくつかの例では、第１の端子の組１４１４、１４２４は、平行な第１のグリッド及び第２のグリッド内に設けることができ、各グリッドは、超小型電子構造体のメモリ記憶アレイ内の位置を指定する、アドレス入力部によって受信される上記で説明したアドレス情報を伝えるように構成されている。上記の実施形態と同様に、第１の端子の各組は、メモリ記憶アレイ内の記憶位置を一意的に指定するために十分なアドレス情報を運ぶように構成することができる。
特定の実施形態では、各グリッド内の第１の端子は、コマンド・アドレス・バス信号の集まり、すなわち、超小型電子パッケージに送られるコマンド信号、アドレス信号、バンクアドレス信号及びクロック信号の全てを運ぶように構成することができる。コマンド信号は、書込み許可信号、行アドレス・ストローブ信号及び列アドレス・ストローブ信号を含む。クロック信号は、アドレス信号をサンプリングするために用いることができる。グリッド１４１４、１４２４内の端子は、パッケージ１４００内の超小型電子素子１４０１、１４０３の対応するコンタクトに電気的に接続され、各グリッドは、コマンド・アドレス・バスの上記の信号の全てをパッケージ内の超小型電子素子に伝達するように構成されている。さらに、図１６に具体的に示しているように、かつ以下に更に説明するように、第１のグリッド１４１４内の端子の信号割当てと、第２のグリッド１４２４内の端子の信号割当てとは、鏡像関係にある。
第１の組及び第２の組、例えばあるグリッド内の信号割当てと、別のグリッド内の信号割当てとが鏡像関係にある平行したグリッド内に第１の端子の２重の組を設けることにより、互いに対向して回路パネルに設けられる第１の超小型電子パッケージ及び第２の超小型電子パッケージのアセンブリにおいてスタブの長さを低減することができる。第１の超小型電子パッケージ及び第２の超小型電子パッケージが、回路パネルの互いに向かい合う設置面に接続され、回路パネルがそれらのパッケージを電気的に相互に接続すると、第１の超小型電子構造体又はパッケージの第１の端子の各々は、電気的に接続される第２の超小型電子構造体パッケージの、鏡像にあたる組である、第２のものの対応する第１の端子と、１ボールピッチ以内で位置合わせすることができる。加えて、第２の超小型電子構造体又はパッケージの第１の組又はグリッドの第１の端子の各々は、電気的に接続される第１の超小型電子構造体又はパッケージの、鏡像にあたる組又はグリッドである、第２のものの対応する第１の端子と、１ボールピッチ以内でそのように位置合わせすることができる。その結果、第１の構造体又はパッケージのそれぞれの第１の端子は、第２の構造体又はパッケージの対応する第１の端子に電気的に接続することができ、対向する回路パネルの表面上の端子の各対の設置位置は、回路パネルの表面のうちの１つの表面に平行で互いに直交するｘ方向及びｙ方向に沿って、互いに１ボールピッチ以内にある。場合によっては、互いに向かい合う回路パネルの表面上の接続された端子の各対の設置位置は、更に互いに合致する場合がある。したがって、第１のパッケージ及び第２のパッケージの電気的に接続された第１の端子の対間の回路パネルを通る電気的接続の長さは、電気的に接続された第１の端子のこれらの対のそれぞれの対内の端子が、互いに合致するか又は第１の回路パネル表面に沿って直交するｘ方向及びｙ方向に、互いに１ボールピッチ以内で位置合わせすることができるという点で、大幅に低減することができる。
回路パネル構成も、この構成を有するアセンブリにおいて同様に簡略化することができる。その理由は、第１の端子の電気的に接続された各対間のルーティングが、主に垂直方向、すなわち回路パネルの厚みを通る方向に沿ったものとすることができるからである。すなわち、回路パネルの対向する表面に設けられた各パッケージの対応する第１の端子の各対を電気的に接続するためには、回路パネル上のビア接続があれば十分とすることができる。
超小型電子構造体（図１７）の第１の表面１４１０に平行な方向に沿って互いに間隔を置いて設けられる第１の超小型電子素子１４０１及び第２の超小型電子素子１４０３を少なくとも有する超小型電子構造体１４００の別の特徴を、図１６〜図２０を参照して、また図２１〜図３０に示す各構造体も参照して理解することができる。この場合に、メモリ記憶アレイは、第１のメモリ記憶アレイ及び第２のメモリ記憶アレイを含むことができる。そのような超小型電子構造体１４００において、図１９から理解することができるように、構造体１４００Ａは、その第１の端子のうちの第１の組、例えばグリッド１４１４Ａ上のアドレス情報を、第１のメモリ記憶アレイを有する第１の超小型電子素子１４０１Ａのアドレス入力部に与える一方で、第１の端子の第１の組、例えばグリッド１４１４Ａ上のアドレス情報を、第２のメモリ記憶アレイを有する第２の超小型電子素子１４０３Ａのアドレス入力部に与えないように構成することができる。同様に、構造体１４００Ａは、第１の端子のうちの第２の組、例えばグリッド１４２４Ａ上のアドレス情報を、第２の超小型電子素子１４０３Ａのアドレス入力部に与える一方で、第１の端子のうちの第２の組、例えば、グリッド１４２４Ａ上のアドレス情報を、第１の超小型電子素子１４０１Ａに与えないように構成することができる。
この概念は、更に多くの数の超小型電子素子を有する超小型電子構造体においても実現することができる。したがって、超小型電子構造体１４００Ａは、その第１の端子のうちの第１の組、例えばグリッド１４１４Ａにて受信されたアドレス情報を、２つ以上の超小型電子素子のアドレス入力部に与える一方で、第１の端子のうちの第２の組にて受信されたアドレス情報をそれら２つ以上の超小型電子素子に与えないように構成することができる。逆に、構造体は、第１の端子のうちの第１の組、例えばグリッド１４１４Ａにて受信されたアドレス情報を、２つ以上の超小型電子素子のアドレス入力部に与える一方で、第１の端子のうちの第２の組にて受信されたアドレス情報をそれら２つ以上の超小型電子素子に与えないように構成することができる。
加えて、第１の端子のうちの第１の組及び第２の組がそれぞれ第１の超小型電子素子及び第２の超小型電子素子に少なくともアドレス情報を送るように構成される超小型電子構造体内のそのような編成によれば、超小型電子構造体がその内部で２ランク以上のメモリアクセスを与えることを容易にすることができる。具体的には、第１の端子のうちの第１の組及び第２の組を通して超小型電子構造体により異なったアドレス情報を受信することで、単一の超小型電子構造体からのデュアルランクのメモリアクセスを容易になる。１つのそのような例では、限定はしないが、それぞれ１６ビット長のデータ経路を有する４つの超小型電子構造体を組み込んだ単一の超小型電子構造体が、デュアルランクの３２ビット長のメモリアクセスを提供することができる。このようにして、超小型電子構造体は、デュアルランクメモリアクセス、例えば、第１のメモリチャネル及び第２のメモリチャネルがそれぞれＮビットのデータ長を有することができる２チャネルメモリアクセスを提供するように構成することができる。限定はされないが、Ｎビットは、１６ビット、３２ビット又は６４ビット（通常は誤りの検出又は訂正のためのビットを含まない）等のメモリチャネルの通常のデータバス長を有することができるか、又は１８ビット、３６ビット又は７２ビット（通常、誤りの検出又は訂正のためのビットを含むバス）の長さを有するものとすることができる。
あるいは、第１の端子のうちの第１の組及び第２の組がそれぞれ、第１の超小型電子素子及び第２の超小型電子素子のそれぞれに同じアドレス情報を送るように構成される場合、超小型電子構造体は、相対的に広いデータ経路を有するランクのメモリアクセスを提供することができる。具体的には、第１の端子のうちの第１の組及び第２の組をそれぞれ通して超小型電子構造体によって同じアドレス情報を受信することで、上記のようなデュアルランクアドレス型の超小型電子構造体のデータ経路の大きさの２倍とすることができるデータ経路を有するシングルランクのメモリアクセスを容易にすることができる。１つのそのような例では、限定はされないが、各々が１６ビット長のデータ経路を有する４つの超小型電子素子を組み込んだ単一の超小型電子構造体は、シングルランクの６４ビット長のメモリアクセスを提供することができる。したがって、１つの例では、図１６〜図２０を参照して、又は図２１〜図３０のうちの１以上を参照して説明する超小型電子構造体１４００のいずれかにおける少なくとも２つの超小型電子素子はそれぞれ、シングルランクメモリアクセスを提供するようにともに機能することができる。そのような場合に、データバス長は、デュアルランクメモリアクセスを有する超小型電子構造体の場合よりも大きくすることができる。この場合、（デュアルランクの場合のＮビットと比較して）２Ｎビットのデータバス長を有するメモリチャネルが、超小型電子構造体内のメモリ記憶アレイ機能を提供する各超小型電子素子内の位置にアクセスすることができる。さらに、超小型電子構造体によって提供されるシングルランクメモリアクセスは、２Ｎビット、例えば３２ビット、６４ビット又は１２８ビット（誤り検出なし）のデータバス長を有することができ、２Ｎビット、例えば、３２ビット、６４ビット又は１２８ビット（誤り検出なし）のデータバス長を有することができるか、又は２Ｎビット、例えば、３６ビット、７２ビット、又は１４４ビット（誤り検出なし）のデータバス長を有することができる。
さらに、それぞれの超小型電子パッケージの対が接続される接続位置間で回路パネルに沿ったバス３６（図７Ｂ）上で上記アドレス情報をルーティングするのに必要な回路パネル上の配線のグローバルルーティング層の数も、回路パネルに取り付けられる超小型電子パッケージが本明細書の原理に従って構成されるときに、削減することができる。具体的には、回路パネルに沿ってそのような信号をルーティングするのに必要なグローバルルーティング層の数は、場合によっては、２つ以下のルーティング層にまで削減することができる。しかし、回路パネル上に、バス３６上で上記アドレス情報又は信号以外の信号を運ぶ、更に多くの数のグローバルルーティング層があってもよい。
また、超小型電子パッケージは、第１の端子以外の第２の端子も有することができ、そのような端子は通常、上述のコマンド・アドレス・バス信号以外の信号を運ぶように構成されている。一例において、第２の端子は、データマスク及び並列終端をオン又はオフとするために用いる終端レジスタへのＯＤＴ信号すなわち「ダイ上終端（on die termination）」信号だけではなく、超小型電子素子との間の一方向又は双方向のデータ信号、並びにデータ・ストローブ信号を運ぶために用いる端子を含むことができる。チップセレクト、リセット、電源電圧、例えばＶｄｄ、Ｖｄｄｑ、及び接地、例えばＶｓｓ及びＶｓｓｑ等の信号又は基準電位は、第２の端子により運ぶことができる。これらの信号又は基準電位のいずれも、第１の端子によって運ぶ必要はない。いくつかの実施形態において、コマンド・アドレス・バス信号以外の信号を運ぶように構成したいくつかの又は全ての端子を、パッケージ上の任意の位置に第２の端子として配置することができる。
あるいは、いくつかの実施形態では、コマンド・アドレス・バス信号以外の信号を運ぶように構成される一部又は全ての端子を、パッケージ上の第１の端子の第１のグリッド及び第２の鏡像となるグリッド内にも設けることができる。こうして、上述したように、これらの対応する第１の端子間で回路パネル上に設けられる電気的接続のスタブ長を低減することができる。
他の実施形態では、コマンド・アドレス・バス信号以外の信号を運ぶように構成される端子の一部又は全ては、パッケージ表面の第３のグリッド内の第２の端子のある組として設けることができ、第２の端子の別の組は、同じパッケージ表面の第４のグリッド内に設けることができる。第３のグリッド内の第２の端子の信号割当ては、第４のグリッド内の第２の端子の信号割当ての鏡像である。こうして、上述した第１のパッケージ及び第２のパッケージの対応する第１の端子間の接続と同様に、第１のパッケージ及び第２のパッケージの電気的に接続された第２の端子の対間の回路パネルを通る電気的接続の長さは、電気的に接続された第２の端子のこれらの対のそれぞれの対内の端子が、互いに合致するか、又は、互いに１ボールピッチ以内で位置合わせすることができるという点で、大幅に低減することができる。さらに、スタブ長を低減し、第１のパッケージと第２のパッケージとの間の接続のための回路パネルの構成を簡略化するための上述した利益と同様の利益を、超小型電子パッケージの第２の端子がこのように配置されるときにも得ることができる。
図１７を参照すると、第１の超小型電子素子１４０１及び第２の超小型電子素子１４０３はそれぞれ、能動素子によって構成されるメモリ記憶アレイを含むことができるとともに、該記憶アレイ内の位置を指定するアドレス情報を受信するためのアドレス入力部をも有している。特定の例では、第１の超小型電子素子１４０１及び第２の超小型電子素子１４０３の各々は、第１の超小型電子素子１４０１及び第２の超小型電子素子１４０３がそれぞれ、上記のように、トランジスタ等の、メモリ記憶アレイ機能を提供する能動素子を他のいかなる機能よりも数多く有するという点で、主にメモリ記憶アレイ機能を提供するように構成すなわち組み立てをすることができる。
図１７に示す特定の例では、第１の超小型電子素子１４０１及び第２の超小型電子素子１４０３は、超小型電子素子の面１４３１において素子コンタクト１４３６を有することができる。図１７に示しているように、これらコンタクトは基板１４０２とは反対側を向いており、基板の第２の表面１４０８において露出している対応する基板コンタクト１４４６と電気的に接続される。しかし、これら超小型電子素子は別の方向に向けることができ、図５Ｇの上記の例と同様に、そして所有者が共通している米国仮特許出願第１３／４３９，３１７号、特に以下に参照するその図６等においてもわかれるように、場合によっては下向きにすることができ、素子コンタクト１４３６は、基板１４０２の第２の表面１４０８に向かって面したものとすることができる。上記仮特許出願の開示内容は、引用することにより本明細書の一部をなすものとする。
図１６〜図１８に示しているように、パッケージ１４００は、例えば回路パネル等の、パッケージ１４００の外部の構成要素にパッケージ１４００を電気的かつ機械的に接続する第１の端子１４１４、１４２４及び第２の端子１０６を有するものとすることができる。端子は、導電性パッド、ポスト、又は他の導電性構造体とすることができる。図１７において見られる例では、接合ユニット１４３０は、なかでも、はんだ、スズ、インジウム、金若しくは共晶材料等のボンドメタル、又は他の導電性ボンド材料を含むことができ、端子の第１のグリッド１４０４及び第２のグリッド１４０６に取り付けることができる。第１の端子１４０４及び第２の端子１４０６は、例えば、トレース及びビア等の、基板上の導電性構造体を通して、基板コンタクト１４４６と電気的に接続することができる。
パッケージの第１のグリッド１４１４及び第２のグリッド１４２４内の第１の端子の配置構成は、図１６に特に示している。一例では、各グリッド１４１４、１４２４は、端子の、平行な第１の列及び第２の列１４３８を含むことができる。各グリッド内の端子の列１４３８は互いに隣接させることができる。あるいは、図１６に示していないが、少なくとも１つの端子を、端子の第１の列と第２の列との間に設けることができる。図１６に示しているように、第２のグリッド１４２４内の第１の端子の信号割当ては、第１のグリッド１４１４内の第１の端子の信号割当て１４２４の鏡像である。つまり、第１のグリッド内及び第２のグリッド内の第１の端子の信号割当ては、軸平面１４３２に関して対称である。この軸平面１４３２は、基板の表面１４１０と直交する方向に延びており、かつ、第１のグリッド１４１４と第２のグリッド１４２４との間の中央に位置する線において表面１４１０と交わるものである。この場合において、軸平面１４３２は、第１の端子の列１４３８が延びる方向１４３４に沿って延びている。第２のグリッド１４２４における信号割当てが第１のグリッド１４１４におけるそれらの鏡像である状態において、信号ＣＫ（クロック）を運ぶように割り当てられた第１のグリッド１４１４の第１の端子１４０４は、信号ＣＫを運ぶように割り当てられた第２のグリッド１４１４の対応する第１の端子１４０４と、グリッド内で相対的に同じ垂直位置（１４３４に沿った方向）にある。しかし、第１のグリッド１４１４は２つの列１４３８を含み、信号ＣＫを運ぶように割り当てられた第１のグリッド１４１４の端子は、第１のグリッドの２つの列１４３８のうちの左側の列にあるため、信号割当てが鏡像であるためには、信号ＣＫを運ぶように割り当てられた第２のグリッド１４２４の対応する端子は、第２のグリッドの２つの列のうちの右側の列１４３８になければならない。この配列のもうひとつの結果は、信号ＷＥ（書込み許可（write enable））を運ぶように割り当てられた端子もまた、第１のグリッド１４２４及び第２のグリッド１４２４のそれぞれにおいて、グリッド内で相対的に同じ垂直位置にあるということである。しかし、第１のグリッド１４１４において、ＷＥを運ぶように割り当てられた端子は、第１のグリッドのうちの２つの列１４３８のうちの右側の列にあり、配列が鏡像であるためには、信号ＷＥを運ぶように割り当てられた第２のグリッド１４２４の対応する端子は、第２のグリッド１４２４の２つの列のうちの左側の列１４３８になければならない。図１６に示しているように、第１のグリッド及び第２のグリッドのそれぞれにおけるそれぞれの第１の端子について、少なくとも、上述のコマンド・アドレス・バス信号を運ぶように割り当てられたそれぞれの第１の端子について、同じ関係が当てはまる。
第１の端子の信号割当ての対称性の基準となる仮想平面、すなわち「軸」平面１４３２は、基板上の種々の位置に位置するものとすることができる。特定の実施形態では、第１の端子の列１４３８が縁部１４４０、１４４２に平行な方向に延び、第１のグリッド及び第２のグリッドがある軸に関して対称となる位置に設けられるときに特に、その軸が中心軸である軸平面は、基板の対向している第１の縁部１４４０及び第２の縁部１４４２から等距離に位置する表面におけるラインに沿って基板の表面１４１０と交わることができる。
特定の例において、第１のグリッド１４１４のうちの第１の端子１４０４は、第１の超小型電子素子１４０１と電気的に接続することができ、第２のグリッド１４２４の第１の端子１４０４は、第２の超小型電子素子１４０３と電気的に接続することができる。このような場合、第１のグリッド１４１４の第１の端子１４０４はまた、第２の超小型電子素子１４０３とは電気的に接続しないものとすることができ、パッケージ１４００の第２のグリッド１４２４の第１の端子１４０４も、第１の超小型電子素子１４０１とは電気的に接続しないものとすることができる。更に別の例において、第１のグリッド及び第２のグリッド１４１４のそれぞれの第１の端子１４０４は、第１の超小型電子素子１４０１及び第２の超小型電子素子１４０３の各々と電気的に接続することができる。
上記で述べたように、第２の端子１４０６は、上記で述べたアドレス情報又はコマンド・アドレス・バスの信号以外の情報又は信号を運ぶように構成することができる。一例では、第２の端子１４０６は、超小型電子素子との間の単方向又は双方向のデータ信号及びデータ・ストローブ信号、並びに、データマスク信号及び終端抵抗に対して並列終端をオン又はオフとするためにチップによって使用されるＯＤＴ信号すなわち「ダイ上終端（on die termination）」信号を運ぶために使用される端子を含むことができる。チップセレクト、リセット、クロックイネーブル等の信号、並びに、電源電圧等の基準電位、例えばＶｄｄ、Ｖｄｄｑ、又は接地、例えばＶｓｓ及びＶｓｓｑは、第１の端子１４０４又は第２の端子１４０６のいずれによっても運ばれる信号の一部とすることができる。しかし、これらの信号又は基準電位はいずれも、第１の端子１４０４によって運ばれる必要はない。図１６〜図１８において更に示すように、第２の端子１４０６（図１７のみ。図１６、図１８に加える）は、基板の第１の表面１４１０において露出している第３のグリッド１４１６の位置に設けることができ、第２の端子の別の組は、第１の表面１４１０において露出する第４のグリッド１４２６内に設けることができる。特定の場合には、第１のグリッド及び第２のグリッドの場合に上記で説明されたのと同じように、第３のグリッド１４１６内の第２の端子の信号割当ては、第４のグリッド１４２６内の第２の端子の信号割当ての鏡像とすることができる。第３のグリッド１４１６及び第４のグリッド１４２６は、第１のグリッド及び第２のグリッドが延びている方向１４３４に沿って延びたものとすることができ、互いに平行とすることができる。第３のグリッド及び第４のグリッドは、第１のグリッド１４１４及び第２のグリッド１４２４に平行とすることもできる。あるいは、第３のグリッド１４１６及び第４のグリッド１４２６はそれぞれ、方向１４３４と直交する別の方向１４３５に延びたものとすることができる。
図１７に示すように、基板の第２の表面１４０８の上に封入剤１４４８を重ねて設けることができ、超小型電子素子１４０１、１４０３と接触させることができる。場合によっては、封入剤は、基板１４０２とは反対側を向く超小型電子素子１４０１、１４０３の表面１４３１の上に重なるように設けることができる。
更なる変形形態では、超小型電子構造体の第１の超小型電子素子及び第２の超小型電子素子は、所有者が共通の米国特許出願第１３／３３７，５６５号（’５６５出願）及び第１３／４４０，５１５号（’５１５出願）において代替的に示しているように設けることができ、これらの開示内容は引用することにより本明細書の一部をなすものとする。例えば、パッケージの基板は、複数の開口部を有するものとすることができ、それらの開口部は、’５６５出願及び’５１５出願の図７Ａ及び図７Ｂ並びに図１０Ｂにおいて見られるように、超小型電子素子のある面にあるコンタクトが基板の第２の表面１４０８に向かって面したものとすることのできるボンドウインドウ（bond window）とすることができ、ある超小型電子素子のコンタクトを支持する前面を、別の超小型電子素子の背面の上に重ねることができ、各超小型電子素子はメモリ記憶アレイの能動素子を組み込んだものとすることができる。このような実施形態における超小型電子素子は、’５６５出願又は’５１５出願のいずれかにおいて図示及び説明しているような超小型電子構造体、例えば、パッケージの端子と電気的に相互接続することができる。
別の変形形態では、超小型電子構造体は、’５６５出願又は’５１５出願の図８Ａ及び図８Ｂ又は図１１に示すように、その中に設けることのできる３つの超小型電子素子を含むことができる。
図１９は、第１の超小型電子パッケージ１４００Ａ及び第２の超小型電子パッケージ１４００Ｂのアセンブリ１４５０を示している。超小型電子パッケージはそれぞれ、回路パネル１４６４の互いに対向している第１の表面１４６０及び第２の表面１４６２に設けられている、上記図１６〜図１８を参照して述べたような超小型電子パッケージ１４００である。回路パネルは、なかでも、デュアルインラインメモリモジュール（「ＤＩＭＭ」）で使用されるプリント回路基板、システム内の他の構成要素と接続される回路基板若しくはパネル、又はマザーボード等の種々のタイプとすることができる。第１の超小型電子パッケージ１４００Ａ及び第２の超小型電子パッケージ１４００Ｂは、回路パネル１４６４の第１の表面１４６０及び第２の表面１４６２において露出している対応するコンタクト１４７０、１４７２に取り付けることができる。
図１６に特に示すように、各パッケージの第２のグリッド１４２４内の第１の端子の信号割当ては、各パッケージの第１のグリッド１４１４内の第１の端子の信号割当ての鏡像であるため、図１９のようにパッケージ１４００Ａ、１４００Ｂが互いに対向するように回路パネルに設けられると、第１のパッケージ１４００Ａの第１のグリッド１４１４Ａ内のそれぞれの第１の端子は、第２のパッケージ１４００Ｂの第２のグリッド１４２４Ｂ内の同じ信号割当てを有する対応する第１の端子と位置合わせがなされ、その対応する第１の端子に電気的に接続される。さらに、第１のパッケージ１４００Ａの第２のグリッド１４２４Ａ内のそれぞれの第１の端子は、第１のグリッド１４１４Ｂ内の同じ信号割当てを有する対応する第１の端子に位置合わせがなされ、その対応する第１の端子に電気的に接続される。確かに、接続された端子の各対の位置合わせは、ある許容誤差内にあり、それにより、接続された端子の各対は、回路パネル１４６４の第１の表面１４６０に沿って互いに直交するｘ方向及びｙ方向に沿って、互いに１ボールピッチ以内で位置合わせすることができる。
そして、図１９に更に示すように、第１のパッケージ１４００Ａのグリッド１４１４Ａ内で「Ａ」という記号が付いた信号を運ぶ特定の第１の端子は、同じ信号「Ａ」を運ぶ第２のパッケージ１４００Ｂのグリッド１４２４Ｂの対応する第１の端子と位置合わせがなされる。同じことが、第１のパッケージ１４００Ａのグリッド１４２４Ａ内で「Ａ」という記号が付いた信号を運ぶ特定の第１の端子に関しても同様に当てはまる。この第１の端子は、同じ信号「Ａ」を運ぶ第２のパッケージ１４００Ｂのグリッド１４１４Ｂの対応する第１の端子と位置合わせがなされる。
このように、図１９から更にわかるように、第１のパッケージ１４００Ａ及び第２のパッケージ１４００Ｂの電気的に接続された第１の端子の各対間の回路パネルを通る電気的接続の長さは、電気的に接続された第２の端子のこれらの対のそれぞれの対内の端子が、互いの上に載るか又は互いに１ボールピッチ以内で少なくとも位置合わせすることができるという点で、大幅に低減することができる。これらの電気的接続の長さの低減により、回路パネル及びアセンブリのスタブ長を低減することができる。スタブ長の低減は、第１の端子によって運ばれ、第１のパッケージ及び第２のパッケージの両パッケージ内の超小型電子素子に送られる上記信号について、なかでも、整定時間、リンギング、ジッタ、又は符号間干渉を低減すること等、電気的な性能を向上させるのに役立ちうる。さらに、回路パネルの構造を簡略化すること、又は、回路パネルを設計若しくは製造する複雑さ及びコストを低減すること等の他の利益も得ることができる。
図１９に更に示すように、各パッケージ１４００Ａ、１４００Ｂの第２の端子が、図１６〜図１８に関して述べた特定の鏡像配置構成を有する第３のグリッド及び第４のグリッド内に配置される場合、各パッケージの第１のグリッドのそれぞれの第２の端子は、別のパッケージの第２のグリッドの同じ信号割当てを有する対応する第２の端子と位置合わせすることができ、その対応する第２の端子に電気的に接続される。そして、図１９に見られるように、第１のパッケージ１４００Ａの第３のグリッド１４１６Ａ内のそれぞれの第２の端子１４０６は、第２のパッケージ１４００Ｂの第４のグリッド１４２６Ｂ内の同じ信号割当てを有する対応する第２の端子と位置合わせされ、その対応する第２の端子に電気的に接続される。さらに、第１のパッケージ１４００Ａの第４のグリッド１４２６Ａ内のそれぞれの第２の端子は、第３のグリッド１４１６Ｂ内の同じ信号割当てを有する対応する第２の端子と位置合わせされ、その対応する第１の端子に電気的に接続される。ここでもまた、接続された端子の各対の位置合わせは、ある許容誤差内にあり、それにより、接続された端子の各対は、回路パネル１４６４の第１の表面１４６０に沿って互いに直交するｘ方向及びｙ方向に沿って、互いに１ボールピッチ以内で位置合わせすることができる。
そして、図１９に更に示すように、第１のパッケージ１４００Ａのグリッド１４１６Ａ内で「Ｂ」という記号が付いた信号を運ぶ特定の第１の端子は、第２のパッケージ１４００Ｂのグリッド１４２６Ｂの同じ信号「Ｂ」を運ぶ対応する第１の端子と位置合わせがなされ、その対応する第１の端子に電気的に接続される。同じことが、第１のパッケージ１４００Ａのグリッド１４２６Ａ内で「Ｂ」という記号が付いた信号を運ぶ特定の第１の端子に関して同様に当てはまる。この特定の第１の端子は、第２のパッケージ１４００Ｂのグリッド１４１６Ｂの同じ信号「Ｂ」を運ぶ対応する第１の端子と位置合わせされ、その対応する第１の端子に電気的に接続される。
上述した第１のパッケージ及び第２のパッケージの対応する第１の端子１４０４間の接続と同様に、この実施形態では、第１のパッケージ及び第２のパッケージの電気的に接続された第２の端子１４０６の対間の回路パネルを通る電気的接続の長さは、電気的に接続された第２の端子のこれらの対のそれぞれの対内の端子が、互いの上に載るか又は回路パネル表面に平行な、互いに直交するｘ方向及びｙ方向に沿って互いに１ボールピッチ以内で少なくとも位置合わせすることができるという点で、大幅に低減することができる。さらに、スタブ長を低減し、第１のパッケージと第２のパッケージとの間の接続のために回路パネルの構成を簡略化することに関して上述した利益と同様の利益を、超小型電子パッケージの第２の端子、すなわち、コマンド・アドレス・バスの上記で述べた信号以外の信号を運ぶように割り当てることができる端子がこのように配置されるときにも得ることができる。
図２０は、互い違いに設けられた、パッケージ１４８０の第１のグリッド１４７４及び１４８４と第２のグリッド１４７６及び１４８６とのそれぞれにおける端子の特定の配置を示している。各グリッド内の隣接する列１４３８、１４３９内の相対的に同じ垂直位置にある端子を、パッケージの垂直レイアウト方向１４３４に沿って互いにオフセットされた位置に設けることができる。
図２１は、超小型電子パッケージの平行な第１のグリッド１４７８及び第２のグリッド１４８８における第１の端子の特定の配置を示している。各グリッドは隣接する３つの端子列を含む。上記のように、いくつかの実施形態では、上記コマンド・アドレス・バス信号以外の信号を、上記コマンド・アドレス・バス信号をも運ぶ同じグリッド内の端子に割り当てることが可能である。上記のような鏡像信号割当てを有する一対のグリッド１４７８、１４８８の各々が２つ又は３つではなく、４つの端子列を有する他の配置も可能である。
図１６〜図１８における実施形態の更なる変形形態では、上記コマンド・アドレス・バス信号を運ぶために設けられる第１の端子を、端子の第１の列及び第２の列の各々に設けることができる。個々の列の各々は、上記コマンド・アドレス・バス信号の全てを運ぶように構成される第１の端子の組を有している。さらに、第１の端子は、第１の列及び第２の列が延在する方向と同じ方向に延在する軸に関して信号の割当てが対称であるという点で、第１の列及び第２の列の信号割当てが互いに信号割当ての鏡像となるように設けることができる。このように、第１の列内の第１の端子の信号割当ては、パッケージ上の第２の列内の相対的に同じ垂直位置における第１の端子の信号割当てと同じである。
図２２は、更に別の変形形態による超小型電子パッケージ１４９０を示している。超小型電子素子１４０１、１４０３は、垂直に重ねられた半導体チップアセンブリである。図２２に示しているように、超小型電子素子１４０１、１４０３のうちの１以上は、第１の半導体チップ１４５１を有することができる。この第１の半導体チップ１４５１は、図１６〜図１８を参照して既に説明したように、基板１４０２とは反対側に面するコンタクト支持面１４３１と、基板１４０２上の基板コンタクトにワイヤボンディングされる、面１４３１上のコンタクト１４３６とを有している。一例では、この超小型電子素子の第２の半導体チップ１４５３は、第１の半導体チップ１４５１の対応するコンタクト１４４５に面し、上記のように、導電性バンプ、例えば、ボンドメタル等を通してそれに接合されるコンタクト１４５５を有することができる。
他の変形形態では、パッケージ１４９０内の超小型電子素子１４０１、１４０３のうちの１以上を、図１０、図１１、図１２、図１３、図１４又は図１５を参照して上記で説明したように組み立てることができる。
更に別の変形形態では、例えば、’５１５出願及び’５６５出願の図８Ａ及び図８Ｂ並びに図１１に関して図示及び説明されているように、又は、例えば、所有者が共通の米国出願第１３／３５４，７１７号（「’７４７出願」）の図９Ａ及び図１５Ａに関して図示及び説明されているように、超小型電子構造体は、その面にコンタクトを有し、基板の第２の表面に向かって下向きに設けられた３つの超小型電子素子を含むことができ、コンタクトは、基板内の開口部、例えば、ボンドウインドウにより露出している。上記出願の開示内容は、引用することにより本明細書の一部をなすものとする。
図２３は、図１６〜図１８の上記の実施形態の変形形態による超小型電子パッケージ１５００を示している。第１の超小型電子素子１５０１と、第２の超小型電子素子１５０３と、第３の超小型電子素子１５０５と、第４の超小型電子素子１５０７とが組み込まれている。このパッケージは、上記アドレス情報を運ぶために割り当てられた、第１の端子の４つの組１５１４、１５２４、１５３４、１５４４、例えば、４つのグリッドを更に示している。第１の端子の一部の組の信号割当てと、第１の端子の別の組の信号割当てとは、鏡像の関係にある。特定の例では、第１の端子は、コマンド・アドレス・バスの信号を運ぶのに割り当てることができる。上記の例と同様に、第１の端子の各組又はグリッドは、超小型電子素子の１つのみと電気的に接続することができるか、又は超小型電子素子の２つ以上に接続することができる。図２３は、第１の端子のグリッド１５１４、１５２４、１５３４及び１５４４を有するパッケージ１５００の１つの取り得る配置と、第２の端子のグリッド１５１６、１５２６、１５３６及び１５４６の１つの取り得る配置とを示している。
図２３に示しているように、超小型電子素子はそれぞれ、通常、平行な２つの「長い」縁部１５１０を有している。これら縁部は、図６Ｂ、図６Ｃ、図６Ｄ及び図７Ａに関して上記で説明したように、超小型電子素子上の１以上のコンタクトの列が延在する方向と同じ方向に延在している。一例では、これらの「長い」縁部はそれぞれ、各超小型電子素子の平行な２つの短い縁部１５１２よりも長くすることができる。別の例では、これらの「長い」縁部１５１０は、実際には同じ超小型電子素子の「短い」縁部１５１２よりも短いものの、単に１以上のコンタクトの列と同じ方向に延在したものとすることができる。以下の説明において、各パッケージ内の超小型電子素子の「長い」縁部及び「短い」縁部は、これらの定義を含む概念である。
図２３において更に見られるように、この特定の変形形態では、グリッドのうちの２つのグリッド１５２４、１５３４は、超小型電子素子１５０３、１５０５を分けるパッケージの中心線１５３０の近くに設けることができる一方で、別のグリッド１５１４、１５４４は、パッケージの周縁部１５５０、１５５２の付近に設けることができる。
図２４は、図２３に示したパッケージの変形形態によるパッケージ１５６０を示す平面図である。パッケージ上の第１の端子のグリッドの場所が変わっている。この場合、パッケージ１５６０と図２３のパッケージ１５００との差を見ると、パッケージ１５６０内のグリッド１５３４の場所が、第２の端子のグリッド１５３６の場所と入れ替わっており、それにより、グリッド１５３６はこの場合、第１の端子のグリッド１５２４と１５３４との間に設けられる。加えて、パッケージ１５６０内のグリッド１５４４の場所が、第２の端子のグリッド１５４６の場所と入れ替わっており、それにより、グリッド１５４６はこの場合、第１の端子のグリッド１５３４と１５４４との間に設けられる。
図２５は、図２３に示したパッケージの別の変形形態によるパッケージ１５７０を示す平面図である。第１の端子のグリッドの場所が変わっている。この場合、パッケージ１５７０と図２３のパッケージ１５００との差を見ると、パッケージ１５７０内の第１の端子のグリッド１５２４の場所が、第２の端子のグリッド１５２６の場所と入れ替わっており、それにより、グリッド１５２４はこのとき、グリッド１５１４と１５２６との間に、かつそれらに隣接して設けられている。加えて、パッケージ１５７０内のグリッド１５３４の場所が、図２３に示した位置に対して第２の端子のグリッド１５３６の場所と入れ替わっており、それにより、グリッド１５３４はこのとき、グリッド１５３６と１５４４との間に、かつそれらに隣接して配置されている。
図２６は、図１６〜図１８の上記の実施形態の更なる変形形態によるパッケージ１６００を示す平面図である。第１の超小型電子素子１６０１と、第２の超小型電子素子１６０３と、第３の超小型電子素子１６０５と、第４の超小型電子素子１６０７とが基板上の１つのマトリックス内に配置されている。各超小型電子素子は、第１の方向１６２０に沿って延在する平行な第１の縁部１６１０（複数）と、平行な第２の縁部１６１２（複数）とを有している。第２の縁部１６１２（複数）は、基板の第２の表面１４０８（図１７）に平行な第２の方向１６２２であって、第１の方向と交差する、例えば第１の方向１６２０と直交する第２の方向１６２２に沿って延在している。第１の縁部１６１０は、このような縁部がそれぞれの超小型電子素子の長さの寸法を表すときに、「長い」縁部とすることができ、第２の縁部１６１２は、そのような縁部が、その長さより短いそれぞれの超小型電子素子の寸法を表すときに、「短い縁部」とすることができる。あるいは、第２の縁部１６１２は、そのような縁部がそれぞれの超小型電子素子の長さの寸法を表すときに、「長い」縁部とすることができ、第１の縁部１６１０は、そのような縁部が、その長さより短いそれぞれの超小型電子素子の寸法を表すときに「短い縁部」とすることができる。
図２６に示しているように、超小型電子素子は、超小型電子素子１６０１、１６０３の第１の縁部１６１０が互いに隣接しかつ平行である状態に設けることができる。超小型電子素子１６０５、１６０７の第１の縁部１６１０も同様に、互いに隣接し、かつ平行とすることができる。超小型電子素子はまた、超小型電子素子１６０１の１つの第２の縁部１６１２が他の超小型電子素子１６０７の第２の縁部１６１２に隣接し、かつ平行であり、超小型電子素子１６０３の１つの第２の縁部１６１２が他の超小型電子素子１６０５の１つの第２の縁部１６１２に隣接し、かつ平行となるように設けられている。超小型電子素子１６０１の第１の縁部１６１０のそれぞれは、場合によっては、超小型電子素子１６０７の第１の縁部１６１０と同一直線上に設けることができる。同様に、超小型電子素子１６０３の第１の縁部１６１０のそれぞれは、場合によっては、超小型電子素子１６０５の第１の縁部１６１０と同一直線上に設けることができる。
それぞれの超小型電子素子１６０１、１６０３、１６０５、１６０７のある部分の上に載ったものとすることができ、それらに電気的に接続される第２の端子のグリッド１６５１、１６５３、１６５５、１６５７は、任意の適した配置構成で配置された端子を有することができる。これらの第２の端子をグリッド内に設置する必要はない。グリッド１６５１、１６５３、１６５５、又は１６５７の任意の１つのグリッド内の信号割当ては、任意の別のグリッド１６５１、１６５３、１６５５、又は１６５７のグリッド内の端子の信号割当ての鏡像である。
特定の例では、グリッド１６５１、１６５３、１６５５、又は１６５７の任意のグリッド内の第２の端子の信号割当てと、グリッドの任意の１つのグリッドの信号割当てが別のグリッドの信号割当てとは、超小型電子構造体の基板表面１６０２に平行な垂直レイアウト方向の垂直軸１６８０に関して対称とすることができるという点において、グリッド１６５１、１６５３、１６５５、又は１６５７の１つ又は２つの別のグリッド内の第２の端子の信号割当ての鏡像とすることができる。それに対して代替的に又は付加的には、グリッドのうちの任意の１つのグリッドの信号割当てと、別のグリッドの信号割当てとは、水平軸１６８２に関して対称とすることができる。
例えば、図２６に示しているように、グリッド１６５１の信号割当てと、グリッド１６５３の信号割当てとは、超小型電子構造体の第１の表面１６０２に平行な垂直軸１６８０に関して対称である。垂直軸１６８０は、図示の例ではグリッド１６５１と１６５３との間にある垂直レイアウト方向１６２０に沿って延びている。同様に、グリッド１６５１の信号割当てと、グリッド１６５７の信号割当てとは、水平軸１６８２に関して対称である。水平軸１６８２は、図示の例ではグリッド１６５１と１６５７との間にある、超小型電子構造体の第１の表面１６０２に平行な方向１６２２に沿って延在している。代替的な配置構成では、グリッド１６５１及び１６５７のそれぞれは、水平軸１６８２の両側において基板表面の部分へと延在することができ、上述した関係が別の形で存在しているものとすることができる。同様に、このような配置構成は、グリッド１６５３及び１６５５についても設けることができる。
図２６に示す特定の例では、グリッド１６５１及び１６５７の信号割当てと、それぞれのグリッド１６５３及び１６５５の信号割当てとは、第１の仮想平面１６８０、すなわち垂直軸に関して対称である。同様に、グリッド１６５１及び１６５３の信号割当てと、それぞれのグリッド１６５７及び１６５５の信号割当てとは、水平軸に関して対称である。水平軸１６８２は、超小型電子構造体の第１の表面１６０２に垂直な第２の仮想平面である。水平軸は、第１の仮想平面１６８０が延在している構造体の第１の表面に平行な別の方向で交差している。
図２７は、上述した実施形態（図２３）の別の変形形態による超小型電子パッケージ１７００を示す平面図である。第１の超小型電子素子１７０１及び第２の超小型電子素子１７０３の第１の縁部１７１０は、端子を担持する基板表面１７０４の第１の周辺縁部１７４０に平行な第１の方向１７２０に延在し、超小型電子素子１７０１、１７０３の第２の縁部１７１２は、基板の端子を担持する基板表面１７０４に平行な第２の方向１７２２に延在する。パッケージ１７００は、第３の超小型電子素子１７０５及び第４の超小型電子素子１７０７を更に備えている。第３の超小型電子素子１７０５及び第４の超小型電子素子１７０７の第１の縁部１７３０は、第２の方向１７２２に延在し、第３の超小型電子素子１７０５及び第４の超小型電子素子１７０７の第２の縁部１７３２は、第１の方向１７２０に延在する。図２７に更に示すように、上記コマンド・アドレス・バス信号を運ぶように構成される第１の端子の第１のグリッド１７１４及び第２のグリッド１７２４は、基板の第１の周辺縁部１７４０及び第２の周辺縁部１７４２から離れた基板表面の中央領域に設けることができる。ここでは、第２のグリッド１７２４内の信号割当ては、上述したように、第１のグリッド１７１４内の信号割当ての鏡像である。図２７に示す一例では、第１の端子の第１のグリッド１７１４及び第２のグリッド１７２４は、第１の超小型電子素子１７０１及び第２の超小型電子素子１７０３の隣接する第１の縁部１７１０間に配置することができ、第３の超小型電子素子１７０５及び第４の超小型電子素子１７０７の部分の上に載ったものとすることができる。第２の端子のグリッド１７５１、１７５３、１７５５、１７５７は、グリッド内の第２の端子が電気的に接続されるそれぞれの超小型電子素子１７０１、１７０３、１７０５、１７０７の上に少なくとも部分的に載ったものとすることができる。図２７に示すように、グリッド１７５３内の第２の端子の信号割当ては、グリッド１７５１内の第２の端子の信号割当ての鏡像とすることができる。グリッド１７１４、１７２４及びグリッド１７５１、１７５３内の端子の鏡像信号割当てにより、同様の構成の２つのパッケージ１７００が回路パネルの互いに対向する表面上に互いに逆向きとなるように設けられる場合に、回路パネル内のスタブ長を上記のように低減することができる。
超小型電子素子１７０５、１７０７の部分の上に載り、それらに電気的に接続することのできる第２の端子のグリッド１７５５及び１７５７は、任意の適した配置構成で設けられた端子を有することができる。これらの第２の端子をグリッド内に設置する必要はない。グリッド１７５５のうちの１つのグリッド内の信号割当ては、他のグリッド１７５７内の端子の信号割当ての鏡像である。しかし、特定の例では、信号割当てがグリッド１７５５と１７５８との間において方向１７２２に沿って延在する軸１７３５に関して対称とすることもできるという点で、グリッド１７５５内の第２の端子の信号割当ては、別のグリッド１７５７内の第２の端子の信号割当ての鏡像とすることができる。この場合、グリッド１７５５、１７５７内のこれらの第２の端子について、図２７の水平方向に延在する軸１７３５に関して対称となるようにすることができる。
さらに、このような構成は超小型電子パッケージにおいて与えることができる。必須ではないが、第１の端子のグリッド間で、又は第２の端子の他のグリッド１７５１と１７５３との間で信号割当てが対称となるようにすることができる。図１７に更に示すように、端子の組、例えばグリッド１７５５、１７５７内の端子は、図５Ａを参照して既に説明した信号クラスの対称性、又はモジュロＸの対称性のうちの１以上を有することができる。
図２７は、第１の超小型電子素子１７０１、第２の超小型電子素子１７０３、第３の超小型電子素子１７０５、及び第４の超小型電子素子１７０７の隣接する縁部１７３０と１７１０との間の超小型電子構造体又はパッケージ１７００の中央領域内に設けられる超小型電子素子として、１以上のバッファ要素１７５０を設けることができることを更に示している。それぞれのこうしたバッファ要素は、特にパッケージの第１の端子により受信される上記コマンド・アドレス・バス信号用の構造体の端子と、パッケージ内の超小型電子素子の１以上との間の信号分離を行うために使用することができる。１以上のバッファ要素は、第１の端子で受信されるか又は第２の端子で受信される信号を再生し、再生された信号をパッケージ内の超小型電子素子の１以上に送る。
代替的に又は付加的に、超小型電子素子の隣接する縁部１７１０と１７３０との間の基板１７０２のエリアにより、１以上の減結合キャパシタ（decoupling capacitor）を、パッケージ上又はパッケージ内に設けることが可能となる。１以上の減結合キャパシタは、パッケージの内部電源又は接地バスに接続される。
図２８は、図２７に示した実施形態の変形形態を示している。第１のグリッド１７１４及び第２のグリッド１７２４の場所は、第１の超小型電子素子１７０１及び第２の超小型電子素子１７０３の少なくともある部分の上に載るように変えることができる。こうした場合、第３の超小型電子素子１７０５及び第４の超小型電子素子１７０７の場所も、第３の超小型電子素子１７０５及び第４の超小型電子素子１７０７の第１の縁部１７３０の部分がパッケージの中央から離れたものとなるように変えることができる。この場合、第３の超小型電子素子及び第４の超小型電子素子の第１の縁部１７３０は、第１の超小型電子素子及び第２の超小型電子素子の第２の縁部１７１２の部分と方向１７２０に沿って平行に延び、かつ前記部分から間隔を置いて設けられている。それにより、１以上のバッファ要素か、減結合キャパシタか、又は他のデバイスの接続に利用可能なパッケージの中央のエリア１７６０を、図２７に示したものよりも大きくすることができる。また、図２８は、基板の第１の縁部１７３６及び第２の縁部１７３８に隣接するグリッド内の場所に配置することができる第２の端子の信号割当てが、縁部１７３６、１７３８に対して平行な第１の方向１７２０に沿って延在する軸（不図示）に関して対称となるようにすることができる配置も示している。その代わりに、又はそれに加えて、基板の第３の縁部１７３７及び第４の縁部１７３９に隣接するグリッド内に配置することができる第２の端子の組の信号割当ては、第１の方向１７２０と交差し、例えば、第３の縁部１７３７及び第４の縁部１７３９に対して平行とすることのできる第２の方向１７２２に沿って延在する軸（不図示）に関して対称となるようにすることができる。
図２９は、上述した実施形態（図２８）の変形形態による超小型電子パッケージ１８００を示している。この変形形態では、超小型電子素子１８０１、１８０３、１８０５、及び１８０７は、風車のような構成で設けられている。超小型電子素子１８０１、１８０３の第１の縁部１８１０は、超小型電子素子１８０５、１８０７の第２の縁部１８３０と同じ方向１８２０に延びている。加えて、超小型電子素子１８０５、１８０７の第１の縁部１８３０は、超小型電子素子１８０１、１８０３の第２の縁部１８１２と同じ方向１８２２に延びている。超小型電子素子１８０１の第１の縁部１８１０のうちの１つの第１の縁部の一部分は、超小型電子素子１８０７の隣接する第２の縁部１８３２の一部分から間隔を置いて設けられ、かつその部分と平行である。同様に、超小型電子素子１８０５の第１の縁部１８３０のうちの１つの第１の縁部の一部分は、超小型電子素子１８０１の隣接する第２の縁部１８１２から間隔を置いて設けられ、かつその縁部と平行である。これらの関係は、超小型電子素子１８０３の第１の縁部１８１０のうちの１つの第１の縁部の一部分及び超小型電子素子１８０５の第２の縁部１８３２のうちの１つの第２の縁部の一部分、並びに超小型電子素子１８０７の第１の縁部１８３０のうちの１つの第１の縁部の一部分及び超小型電子素子１８０３の第２の縁部１８１２のうちの１つの第２の縁部の一部分について、パッケージ内で同様に繰り返すことができる。
加えて、超小型電子素子１８０１の第１の縁部１８１０のうちの１つの第１の縁部を含み、別の超小型電子素子１８０５の第１の縁部１８３０と交わる、基板に垂直な平面１８４０が存在することを更に示している。同様に、超小型電子素子１８０５の第１の縁部１８３０のうちの１つの第１の縁部を含み、別の超小型電子素子１８０３の第１の縁部１８１０に交わる、基板に垂直な平面１８４２が存在する。図２９から、超小型電子素子１８０７の第１の縁部のうちの１つの第１の縁部を含む同様な平面が超小型電子素子１８０１の第１の縁部に交わり、超小型電子素子１８０３の第１の縁部のうちの１つの第１の縁部を含む同様な平面が超小型電子素子１８０７の第１の縁部に交わることがわかる。このパッケージは、１つの超小型電子素子の第１の縁部を含む平面が、パッケージ内の多くても１つの他の超小型電子素子の第１の縁部にしか交わらないように組み立てることができる。
図２９は、鏡像信号割当てを有する第１の端子の組、例えばグリッド１８１４、１８２４がそれぞれ、パッケージ１８００内の超小型電子素子の１以上の上に部分的に又は完全に載ることができることを更に示している。第１の端子を含むグリッド及び第２の端子を含むグリッド内の信号割当ては、図２７又は図２８を参照して述べたように行うことができる。加えて、超小型電子素子の隣接する縁部１８１０、１８３２間に配置され、かつ、超小型電子素子の面がその上に全く配置されない基板の中央領域１８５０は、図２７及び図２８を参照して述べた１以上のバッファ要素か、減結合キャパシタか、又はその両者を収容することができる。
図３０は、図２５を参照して説明した超小型電子パッケージ１５７０の変形形態による超小型電子パッケージを示している。この超小型電子パッケージは、４つの超小型電子素子ではなく、基板１９０２上に互いに間隔を置いて設けられる３つの超小型電子素子１９０１Ａ、１９０２Ｂ及び１９０２Ｃを有している。図２５に示した実施形態において、第１のグリッド１５１４及び第２のグリッド１５２４、並びに第３のグリッド１５３４及び第４のグリッド１５４４を用いる場合と同様に、パッケージ１９００の第１のグリッド１９１４内の第１の端子の信号割当ては、第２のグリッド１９２４内の第１の端子の信号割当ての鏡像とすることができる。さらに、同じことが、パッケージ１９００の第３のグリッド１９３４内の第１の端子の信号割当てについてもいえ、それは、第４のグリッド１９４４内の第１の端子の信号割当ての鏡像とすることができる。加えて、図３０に示しているように、特定の例では、第１のグリッド１９１４は第１の超小型電子素子１９０１Ａの上に重ねることができる一方で、第２のグリッド１９２４は第２の超小型電子素子１９０１Ｂの上に重ねることができる。図３０に更に示しているように、第３のグリッド１９３４は、第３の超小型電子素子１９０１Ｃの上に重ねることができる。第４のグリッド１９４４は、図３０に示しているように、第３の超小型電子素子１９０１Ｃの縁部１９４２の外側において、基板１９０２の表面の一部の上に重ねることができる。あるいは、図に示していないが、第４のグリッド１９４４も第３の超小型電子素子１９０１Ｃの上に重ねることができる。
これまでの図２３〜図３０を参照して例示し、説明した各例は、その面上にコンタクトを有する超小型電子素子を用いて実現することができる。この面は、超小型電子構造体の第１の面が面している同じ方向に面しているか、又は超小型電子構造体の第１の表面が面している方向とは反対側を向いたものとすることができる。したがって、特定の例において、超小型電子構造体は、所有者が共通の米国特許出願第１３／４３９，３１７号の図１３〜図２０のいずれかの例において図示及び説明されるようにすることができる。その開示内容は、引用することにより本明細書の一部をなすものとする。
図２３〜図３０において説明した例は基板の上に重なる超小型電子素子を示しているが、超小型電子素子が成形されたユニット、例えば、ウェハレベルユニット内に一緒に配置される場合のように、適切な場合には基板を省くことができる。この場合、その上にあるトレース及び電気的相互接続を支持するために、超小型電子素子のコンタクト支持面上に、又はその上方に誘電体層を形成することができる。
他の例では、重ねられた複数の超小型電子素子を有する超小型電子構造体を、所有者が共通の米国特許出願第１３／４３９，３１７号の図２１〜図２５を参照して図示及び／又は説明されるような単一又は複数の積み重ねからなる実施態様とすることができる。その開示内容は、引用することにより本明細書の一部をなすものとする。
更に他の例では、４つの超小型電子素子を有する超小型電子構造体を、’５６５出願又は’５１５出願の図９Ａ、図９Ｂ、図９Ｃ、図９Ｄ、図９Ｆ、図９Ｈ、図１２Ｂ、図１２Ｃ又は図１２Ｄにおいて図示及び説明されたようにすることができるか、又は’７４７出願の図７Ａ、図７Ｂ、図８、図１１Ａ、図１１Ｂ、図１１Ｃ、図１１Ｄ、図１２、図１３Ｂ、図１４Ｂ又は図１４Ｃにおいて図示及び説明されたようにすることができる。
上記の図５〜図３０を参照して上述した超小型電子パッケージ及び超小型電子アセンブリは、図３１に示すシステム２５００等の、さまざまな電子システムの構造体において利用することができる。例えば、本発明のさらなる実施形態によるシステム２５００は、他の電子構成要素２５０８、２５１０及び２５１１とともに上述した超小型電子パッケージ及び／又は超小型電子アセンブリ等、複数のモジュール又は構成要素２５０６を有している。
図示した例示的なシステム２５００において、システムは、フレキシブルプリント回路基板等の、回路パネル、マザーボード、又はライザーパネル２５０２を含むことができる。回路パネルは、モジュール又は構成要素２５０６、２５０８、２５１０を互いに相互接続する多数の導体２５０４を含むことができる。多数の導体２５０４のうちの１つのみを図３１に示している。このような回路パネル２５０２は、システム２５００に含まれる超小型電子パッケージ及び／又は超小型電子アセンブリのそれぞれとの間で信号を伝達することができる。しかし、これは単に例示に過ぎず、モジュール又は構成要素２５０６同士の間の電気的接続を行う任意の適切な構造を用いることもできる。
特定の実施形態では、システム２５００は、半導体チップ２５０８等のプロセッサをも備えることができる。そして、各モジュール又は構成要素２５０６は、あるクロックサイクルにおいてＮ個のデータビットを並行して送ることができ、プロセッサは、あるクロックサイクルにおいてＭ個のデータビットを並行して送ることができるようになっている。ただし、ＭはＮ以上の値である。
一例では、システム２５００は、あるクロックサイクルにおいて３２個のデータビットを並行して送るように構成されたプロセッサチップ２５０８を備えることができる。このシステムは、図５Ａ〜図５Ｃを参照して説明した超小型電子パッケージ１００等の４つのモジュール２５０６をも備えることができる。各モジュール２５０６は、あるクロックサイクルにおいて８個のデータビットを並行して送るように構成されている（すなわち、各モジュール２５０６は、第１の超小型電子素子及び第２の超小型電子素子を備えることができ、これらの２つの超小型電子素子の各々は、あるクロックサイクルにおいて４個のデータビットを並行して送る）。
別の例では、システム２５００は、あるクロックサイクルにおいて６４個のデータビットを並行して送るプロセッサチップ２５０８を備えることができる。このシステムは、図２３〜図２９のいずれか１つを参照して説明した超小型電子パッケージ等の４つのモジュール２５０６も備えることができる。各モジュール２５０６は、あるクロックサイクルにおいて１６個のデータビットを並行して送る（すなわち、各モジュール２５０６は４つの超小型電子素子を備えることができ、これらの４つの超小型電子素子の各々は、あるクロックサイクルにおいて４個のデータビットを並行して送る）。
図３１に示した例では、構成要素２５０８は半導体チップであり、構成要素２５１０はディスプレイスクリーンであるが、他の任意の構成要素をシステム２５００において用いることもできる。説明を明瞭にするために、図３１には２つの追加の構成要素２５０８及び２５１１しか示していないが、もちろん、システム２５００は、任意の数のそのような構成要素を備えることができる。
モジュール又は構成要素２５０６並びに構成要素２５０８及び２５１１は、破線で示した共通のハウジング２５０１内に設けることができ、必要に応じて互いに電気的に相互に接続して所望の回路を形成することができる。ハウジング２５０１は、例えば、携帯電話又は携帯情報端末において使用可能なタイプのポータブルハウジングとして示され、スクリーン２５１０は、このハウジングの表面において露出したものとすることができる。構造体２５０６が撮像チップ等の光感知素子を備えている実施形態では、光をこの構造体に送るレンズ２５１１又は他の光学デバイスも設けることができる。ここでも、図３１に示した単純化したシステムは単なる例示に過ぎず、デスクトップコンピュータ、ルータ等の固定構造として一般に考えられるシステムを含む他のシステムを、上記で説明した構造体を用いて組み立てることができる。
本発明の上記の実施形態の種々の特徴は、本発明の範囲又は趣旨から逸脱することなく、具体的に既に説明した以外の方法において組み合わせることができる。本開示内容は、上記の本発明の実施形態の全てのそのような組み合わせ及び変形形態を包含したものであることを意図している。

Claims (30)

  1. メモリ記憶アレイを構成する能動素子と、
    前記記憶アレイ内の位置を指定するアドレス情報を受信するアドレス入力部と
    を備えた超小型電子構造体であって、
    前記構造体は、第１の表面と、該第１の表面に露出した端子とを有し、該端子は第１の端子を含み、前記構造体は前記第１の端子により受信したアドレス情報を前記アドレス入力部に提供し、前記第１の端子のうちの少なくともいくつかの各々には、前記アドレス入力部のうちの１以上へと送られる情報を含む信号の割当てがなされており、
    前記第１の端子は、前記第１の表面に垂直な仮想平面の対向する第１の側及び第２の側に設けられており、前記第１の側に設けられている第１の端子の信号の割当てと、前記第２の側に設けられている第１の端子の信号の割当てとは、前記仮想平面に関して対称である、超小型電子構造体。
  2. 前記第１の側にある第１の端子の各々の信号の割当てと、前記第２の側にある第１の端子の各々の信号の割当てとが、鏡像関係にある、請求項１に記載の超小型電子構造体。
  3. 前記第１の端子のうちの第１の組及び第２の組の各々は、前記メモリ記憶アレイ内の位置を指定するために十分なアドレス情報を伝えるものであり、
    前記超小型電子構造体は、前記第１の表面において露出した複数の無接続端子を更に備えており、
    前記第１の側にある第１の端子の各々の位置と、前記第２の側にある無接続端子の位置とは、前記仮想平面に関して対称であり、
    前記第２の側にある第１の端子の各々の位置と、前記第１の側にある無接続端子の位置とは、前記仮想平面に関して対称である、請求項１に記載の超小型電子構造体。
  4. 前記第１の側及び前記第２の側の各々にある第１の端子は、前記記憶アレイ内の単一の記憶位置を一意に指定するために必要な前記アドレス情報を受信するものである、請求項１に記載の超小型電子構造体。
  5. 前記第１の側及び前記第２の側の各々にある第１の端子は、前記記憶アレイ内の単一の記憶位置を一意に指定するために必要な前記アドレス情報の大部分を受信するものである、請求項１に記載の超小型電子構造体。
  6. 前記端子は、前記超小型電子構造体を回路パネルの対応するコンタクトへと電気的に接続するものである、請求項１に記載の超小型電子構造体。
  7. 前記記憶アレイに関する１以上の動作パラメータを不揮発性記憶するシリアルプレゼンス検出（ＳＰＤ）素子を更に備えた請求項１に記載の超小型電子構造体。
  8. 前記超小型電子構造体の第１の表面は第１の方向を向いており、
    前記構造体は１以上の半導体チップを備えており、
    前記アドレス入力部は、前記１以上の半導体チップのうちの少なくとも１つの半導体チップの表面において露出しており、
    前記構造体は、前記第１の方向を向いた第１の表面と、前記第１の方向とは反対の方向を向いた第２の表面とを有する基板を更に備えており、
    前記１以上の半導体チップは、前記基板の第１の表面又は第２の表面の少なくとも一方に重なるように設けられている、請求項１に記載の超小型電子構造体。
  9. 前記記憶アレイのシリアル番号と、欠陥のある位置とのいずれか又は両方を不揮発性記憶するシリアルプレゼンス検出（ＳＰＤ）素子を更に備えた請求項８に記載の超小型電子構造体。
  10. 前記超小型電子構造体の第１の表面は第１の方向を向いており、
    前記構造体は、前記第１の方向を向いた第１の表面と、前記第１の方向とは反対の方向を向いた第２の表面とを有する基板を備えており、
    前記１以上の半導体チップのうちの少なくとも１つは、前記基板の第１の表面に重なるように設けられている、請求項８に記載の超小型電子構造体。
  11. 前記仮想平面は、第１の方向に延びる線において前記第１の表面と交わる第１の仮想平面であり、
    前記端子は複数の第２の端子を含み、該複数の第２の端子は第２の仮想平面の対向する第１の側及び第２の側に設けられており、前記第２の仮想平面は、前記第１の表面に垂直であり、かつ、前記第１の方向と交わる第２の方向に沿った第２の線において前記第１の表面と交わっており、
    前記第２の仮想平面の第１の側に設けられた第２の端子の信号の割当てと、前記第２の仮想平面の第２の側に設けられた第２の端子の信号の割当てとは、鏡像関係にある、請求項１に記載の超小型電子構造体。
  12. 複数の第２の能動素子を有するバッファ素子を更に備えており、前記バッファ素子は、少なくともいくつかの前記アドレス入力部に送るために、前記アドレス情報の再生と部分的な復号化と完全な復号化とのうちの少なくとも１つを行うものである、請求項１に記載の超小型電子構造体。
  13. 前記記憶アレイは、互いに少なくとも部分的に重なり合っている、垂直に重ねられた複数の半導体チップのうちの１以上に組み込まれているものである、請求項１に記載の超小型電子構造体。
  14. 前記超小型電子構造体は、第１の表面を有する基板を備え、
    前記基板の第１の表面と前記超小型電子構造体の第１の表面とは、第１の方向を向いており、
    垂直に重ねられた前記複数の半導体チップは、前記第１の方向とは反対の第２の方向を向いている前記基板の第２の表面に重ねて設けられている、請求項１３に記載の超小型電子構造体。
  15. 前記超小型電子構造体は第１の半導体チップと第２の半導体チップとを備えており、各半導体チップは、前記第１の表面に平行な単一の面に位置する面を有しており、前記アドレス入力部のうちの少なくともいくつかは、前記第１の半導体チップの面において露出しており、前記アドレス入力部のうちの少なくともいくつかは前記第２の半導体チップの面において露出している、請求項１に記載の超小型電子構造体。
  16. 前記超小型電子構造体は、１以上の半導体チップと、該１以上の半導体チップのうちの少なくとも１つの半導体チップの面に重なる表面を有する誘電体層とを備えており、
    前記誘電体層の表面は、前記１以上の半導体チップの面から離れる方向を向いており、
    前記構造体は、前記誘電体層に沿って延びているトレースと、該トレースから延びており、前記少なくとも１つの半導体チップの表面において露出したアドレス入力部に電気的に接続される金属化ビアとを備えており、
    前記構造体は、前記端子により受信したアドレス情報を、前記トレース及び前記金属化ビアを通じて前記アドレス入力部へと伝えるものである、請求項１１に記載の超小型電子構造体。
  17. 前記メモリ記憶アレイは、第１のメモリ記憶アレイと第２のメモリ記憶アレイとを有し、前記超小型電子構造体は、前記第１の側にある第１の端子により受信したアドレス情報を前記第１のメモリ記憶アレイに提供するとともに、前記第２の側にある第１の端子により受信したアドレス情報を前記第２のメモリ記憶アレイに提供して、デュアルランクメモリアクセスを提供するものである、請求項１に記載の超小型電子構造体。
  18. 前記超小型電子構造体はシングルランクメモリアクセスを提供するものである、請求項１に記載の超小型電子構造体。
  19. 対向している第１の表面及び第２の表面と、前記第１の表面及び前記第２の表面の各々にある第１のパネルコンタクト及び第２のパネルコンタクトとを有する回路パネルと、
    前記第１のパネルコンタクト及び前記第２のパネルコンタクトにそれぞれ取り付けられる端子を有する第１の超小型電子構造体及び第２の超小型電子構造体と
    を備えた超小型電子アセンブリであって、
    前記超小型電子構造体の各々は、
    メモリ記憶アレイを構成する能動素子と、
    前記記憶アレイ内の位置を指定するアドレス情報を受信するアドレス入力部と
    を備えており、
    前記構造体は、第１の表面と、前記第１の表面において露出した端子とを有し、前記端子は第１の端子を含み、前記構造体は前記第１の端子により受信したアドレス情報を前記アドレス入力部に送り、前記第１の端子のうちの少なくともいくつかの各々には、前記アドレス入力部のうちの１以上に送られる情報を含む信号の割当てがなされており、
    前記第１の端子は、前記第１の表面に垂直な仮想平面の対向する第１の側及び第２の側に設けられ、前記第１の側に設けられた第１の端子の信号割当てと、前記第２の側に設けられた第１の端子の信号割当てとは、前記仮想平面に関して対称である、超小型電子アセンブリ。
  20. 前記超小型電子構造体の各々は１以上の半導体チップを有し、前記超小型電子構造体の各々の前記メモリ記憶アレイは、当該超小型電子構造体の１以上の前記半導体チップのうちの少なくとも１つに組み込まれており、前記超小型電子構造体の各々の第１の端子は、当該超小型電子構造体の少なくとも１つの前記半導体チップの動作モードを制御する情報を伝える端子を含むものである、請求項１９に記載の超小型電子アセンブリ。
  21. 前記超小型電子構造体の各々の第１の側にある各第１の端子の信号割当てと、前記超小型電子構造体の各々の第２の側にある各第１の端子の信号割当てとが、鏡像の関係にある、請求項１９に記載の超小型電子構造体。
  22. 前記第１の超小型電子構造体の前記仮想平面の第１の側にある第１の端子は、前記回路パネルを通じて、前記第２の超小型電子構造体の前記仮想平面の第２の側にある第１の端子と接続され、
    前記第１の超小型電子構造体の前記第２の側にある第１の端子は、前記回路パネルの前記第１の表面及び第２の表面に平行であり、かつ互いに直交するｘ方向及びｙ方向に沿った、前記第２の超小型電子構造体の前記第１の側にある、当該第１の端子が接続される対応する第１の端子と１ボールピッチ以内に位置合わせされている、請求項１９に記載の超小型電子アセンブリ。
  23. 前記第１の超小型電子構造体の前記第２の側にある第１の端子は、前記回路パネルの前記第１の表面及び第２の表面に平行であり、かつ互いに直交するｘ方向及びｙ方向に沿った、当該第１の端子が接続される前記第２の超小型電子構造体の前記第１の側にある第１の端子と合致している、請求項２２に記載の超小型電子アセンブリ。
  24. 前記第１の超小型電子構造体の第１の端子のうちの１つと、前記第２の超小型電子構造体の第１の端子のうちの対応する１つとの間の電気的接続のうちの少なくとも１つの電気的接続のスタブの長さは、前記超小型電子構造体の各々の第１の端子の最小ピッチの７倍未満である、請求項１９に記載の超小型電子アセンブリ。
  25. 前記第１の超小型電子構造体の第１の端子と前記第２の超小型電子構造体の第１の端子との間の、前記回路パネルを通じた電気的接続の少なくともいくつかは、前記回路パネルの厚みにほぼ等しい電気的長さである、請求項１９に記載の超小型電子アセンブリ。
  26. 前記回路パネルの前記第１の表面及び前記第２の表面において露出した、電気的に接続される一対の第１のパネルコンタクト及び第２のパネルコンタクトを接続する導電性素子を合わせた全長は、前記パネルコンタクトの最小ピッチの７倍未満である、請求項１９に記載の超小型電子アセンブリ。
  27. 前記回路パネルは、前記超小型電子構造体の各々に送られる前記アドレス情報の全てを伝える複数の導体を有するバスを備えており、
    前記導体は、前記回路パネルの第１の表面及び第２の表面に平行な第１の方向に沿って延びている、請求項１９に記載の超小型電子アセンブリ。
  28. 第１の端子は、前記仮想平面の第１の側及び第２の側の各々にある個々の列内に設けられており、
    前記回路パネルは、前記第１の超小型電子構造体及び前記第２の超小型電子構造体の第１の端子が電気的に接続される前記回路パネル上の接続位置と、少なくとも第３の超小型電子構造体の端子が電気的に接続される前記回路パネル上の別の接続位置との間で前記アドレス情報の全てをグローバルルーティングするルーティング層を１つのみ備えている、請求項１９に記載の超小型電子アセンブリ。
  29. 前記仮想平面の第１の側及び第２の側の各々にある第１の端子は、平行な２つの列内の位置に設けられており、
    前記回路パネルは、前記超小型電子構造体のうちの１以上の超小型電子構造体の端子が電気的に接続される前記回路パネル上の各接続位置間で前記アドレス情報の全てをグローバルルーティングするルーティング層を２つのみ備えている、請求項１９に記載の超小型電子アセンブリ。
  30. 前記第１の超小型電子構造体及び前記第２の超小型電子構造体の第１の端子が電気的に接続される前記回路パネル上の接続位置と、少なくとも第３の超小型電子パッケージの端子が電気的に接続される前記回路パネル上の別の接続位置との間で前記アドレス情報の全てをグローバルルーティングするルーティング層が１つのみ設けられている、請求項２９に記載の超小型電子アセンブリ。
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