JP2010278318A - 半導体装置 - Google Patents

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Atsushi Nakamura
篤 中村
Naozumi Morino
直純 森野
Tomokazu Ishikawa
智和 石川
Yoshihiro Kinoshita
順弘 木下
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    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83102—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus using surface energy, e.g. capillary forces
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    • H01L2224/92—Specific sequence of method steps
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    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
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Abstract

【課題】半導体装置の信頼性を向上する。
【解決手段】主面３ａに複数のパッド２１が形成されたマイコンチップ（半導体チップ）３が、主面３ａを配線基板２の上面２ａと対向させた状態で搭載される。上面２ａには、複数の端子（ボンディングリード）１１が形成されるパッド２１は、他のパッド２１とは異なる固有の電流が流れる複数の第１パッド２１Ａ、および複数のパッド２１に共通する電流が流れる、または電流が流れない複数の第２パッド２１Ｂからなる。第１パッド２１Ａの隣に第１パッド２１Ａまたは第２パッド２１Ｂが配置され、複数の第１パッド２２Ａは、複数のバンプ（第１導電性部材）２２Ａを介して複数のボンディングリード１１とそれぞれ電気的に接続され、複数の第２パッド２１Ｂは、複数のバンプ（第２導電性部材）２２Ｂを介して複数の端子１１と接合されている。
【選択図】図７

Description

本発明は半導体装置の技術に関し、特に電極パッドが形成された半導体チップの主面を、配線基板の搭載面と対向させた状態で搭載する半導体装置に適用して有効な技術に関する。
半導体装置パッケージとして、配線基板上に半導体チップをフリップチップ実装する技術がある。例えば、特開２００３−１００８０１号公報（特許文献１）や、特開２００８−２１８７５８号公報（特許文献２）には、電極パッドが形成された半導体チップの主面が、該半導体チップを搭載するための配線基板の主面と対向するように半導体チップを配線基板上に実装する、所謂フリップチップ実装方式の半導体装置が記載されている。
特開２００３−１００８０１号公報 特開２００８−２１８７５８号公報
半導体装置の高速化、高機能化及び小型化を実現するためには、電極パッドが形成された半導体チップの主面が、この半導体チップを搭載するための配線基板の主面と対向するように、半導体チップを配線基板上に実装する、所謂フリップチップ実装方式が有効とされている。
このフリップチップ実装方式は、配線基板を搭載するためのステージと、半導体チップを保持するためのツールのそれぞれに熱源を設けておき、半導体チップを配線基板上に搭載した後、半導体チップの電極パッド上に形成されたバンプ電極と、配線基板の主面に形成されたボンディングリードとの接合部に熱を加えることで、予め配線基板のボンディングリード上に塗布された半田材がバンプ電極に濡れ上がり、バンプ電極とボンディングリードとが互いに接合するものである。
そのため、この接合部に加わる温度が低いと、半田材がバンプ電極に濡れ上がり難くなり、接合信頼性が低下する。
今回、本願発明者がこのようなフリップチップ実装方式を用いて半導体チップを配線基板上に搭載したところ、上記した接合部において、接合不良が発生していることが判った。この問題について検討したところ、配線基板上に搭載する半導体チップに形成されたバンプ電極が、不均一に配置されていることが原因であることが判った。
詳細に説明すると、他のバンプ電極で囲まれている（挟まれている）バンプ電極の場合、隣に配置されるバンプ電極が保温壁の役割をし、このバンプ電極に蓄積される熱が逃げ難い状態となるため、半田材が濡れ上がるのに必要な温度を維持できる。これに対し、例えば、配列間隔が広いバンプ電極や配列の端部に配置されるバンプ電極等、他のバンプ電極で囲まれていないバンプ電極の場合、このバンプ電極から熱が周囲に逃げてしまうため、半田材が濡れ上がるバンプ電極に比べ、温度が低くなってしまう。
そこで、本願発明者は、ツールやステージの温度を、より高温にすることについて検討した。この結果、他のバンプ電極に囲まれていないバンプ電極に対する半田材の濡れ性は改善したものの、放熱経路の少ないバンプ電極が配置されたパッドと、これに対応するセルとの間の絶縁膜にクラックが発生することがわかった。
そこで、本願発明者は、バンプ電極の配列の隙間や端部に、保温壁として機能するダミーバンプを配置して、各バンプ電極間の温度ばらつきを抑制する構成について検討した。
しかしながら、本願発明者の検討によれば、単にダミーバンプを配置したのみでは、フリップチップ実装を行う際に、ダミーバンプに十分な熱が伝わらず、隣に配置されるバンプの接合部を十分に保温することができない場合がある。また、半導体チップの主面には、回路素子と電極パッドを電気的に接続する複数の配線が形成されており、単に、バンプ電極の配列の隙間や端部にダミーバンプを配置すると、互いに隣り合う配線と、ダミーバンプが配置される電極パッドが短絡するという新たな課題が生じることを見出した。
本発明は、上記課題に鑑みてなされたものであり、その目的は、半導体装置の信頼性を向上することができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
すなわち、本発明の一つの実施の形態における半導体装置は、
上面、前記上面とは反対側に位置する下面、前記上面に形成された複数のボンディングリード、および前記下面に形成された複数のランドを有する配線基板と、
四角形の外形形状を成す主面、前記主面の反対側に位置する裏面、および前記主面の各辺に沿って形成された複数のパッドを有し、前記主面を前記配線基板の上面と対向させた状態で前記配線基板上に搭載される半導体チップと、
前記半導体チップの前記複数のパッドと前記配線基板の前記複数のボンディングリードとをそれぞれ電気的に接続する複数の導電性部材と、を含み、
前記複数のパッドは、複数の第１パッドと、複数の第２パッドとを有し、
前記複数の第１パッドには、前記複数の第２パッドとは異なる固有の電流が流れ、
前記複数の第２パッドには、前記複数の第２パッドのうちの他の第２パッドに共通する電流が流れる、または電流が流れず、
前記複数の第１パッドのうちのある第１パッドの隣には、前記複数の第１パッドのうちの他の第１パッド、または前記複数の第２パッドのうちの１つが配置され、
前記複数の第１パッドは、前記複数の導電性部材のうちの第１導電性部材を介して前記複数のボンディングリードとそれぞれ電気的に接続され、
前記複数の第２パッドは、前記複数の導電性部材のうちの第２導電性部材を介して前記複数のボンディングリードと接合されているものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
すなわち、半導体装置を小型化することができる。
本発明の一実施の形態である半導体装置の全体構造を示す断面図である。 図１に示す配線基板の上面の全体構造を示す平面図である。 図１に示す配線基板の下面の全体構造を示す平面図である。 図１に示すマイコンチップの主面に形成された回路およびパッドのレイアウト例を模式的に示す平面図である。 図１に示す半導体装置の上面側の内部構造を、封止体を透過して示す透視平面図である。 図１に示すマイコンチップのパッドと配線基板の端子の接合部の詳細構造を示す拡大断面図である。 図１に示す半導体装置において、マイコンチップのパッドの配列方向に沿った断面の一部を拡大して示す要部拡大断面図である。 図１に示す半導体装置において、マイコンチップのアナログ回路部に接続される配線経路の例を示す要部拡大透視平面図である。 図８に示す配線経路の要部拡大断面図である。 図４に示すマイコンチップの主面におけるアナログ回路部周辺の配線レイアウトの例を示す要部拡大平面図である。 図１０に示すアナログ回路部に接続される配線の配線経路の断面を拡大して示す要部拡大断面図である。 図２に示す配線基板のチップ搭載領域の角部周辺を拡大して示す要部拡大断面図である。 図１２に示すＡ−Ａ線に沿った要部拡大断面図である。 図１２に示すＢ−Ｂ線に沿った要部拡大断面図である。 本発明の一実施の形態である半導体装置の製造方法において、配線基板準備工程において準備する配線基板の一部を拡大して示す要部拡大断面図である 図１５に示す配線基板の上面にマイコンチップを搭載する工程を示す要部拡大断面図である。 図１５に示すマイコンチップとマトリクス基板の間にアンダフィル樹脂を配置した状態を示す要部拡大断面図である。 図１７に示すマイコンチップの裏面側にメモリチップを搭載した状態を示す要部拡大断面図である。 図１８に示すメモリチップのパッドと配線基板の端子を電気的に接続した状態を示す要部拡大断面図である。 図１９に示すメモリチップおよびワイヤを封止体により封止した状態を示す要部拡大断面図である。 図２０に示す配線基板の下面側に半田ボールを搭載する工程を示す要部拡大断面図である。 図１〜図２２を用いて説明した半導体装置の変形例である半導体装置の概要構造を示す断面図である。 図１２に示す配線基板の変形例を示す要部拡大平面図である。 図２３に示すＡ−Ａ線に沿った要部拡大断面図である。 図２３に示すＢ−Ｂ線に沿った要部拡大断面図である。 入出力回路（Ｉ／Ｏセル）とパッドとの接続状態の参考例を示す要部拡大平面図である。 入出力回路（Ｉ／Ｏセル）とパッドとの接続状態の参考例を示す要部拡大平面図である。 図１０に対する比較例であり、マイコンチップの主面におけるアナログ回路部周辺の配線レイアウトの例を示す要部拡大平面図である。 図１０に対する比較例である半導体チップの主面におけるアナログ回路部周辺の配線レイアウトを示す要部拡大平面図である。 図１０に対する比較例である半導体チップの主面におけるアナログ回路部周辺の配線レイアウトを示す要部拡大平面図である。 図１０に対する比較例であり、アナログ回路部に接続される配線の配線経路の平面を拡大して示す要部拡大平面図である。 図１０に対する比較例であり、アナログ回路部に接続される配線の配線経路の断面を拡大して示す要部拡大断面図である。 本発明の他の実施の形態である半導体装置の全体構造を示す平面図である。 図３３に示すＡ−Ａ線に沿った要部拡大断面図である。
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
本実施の形態では配線基板上に半導体チップをフリップチップ実装する半導体装置の例として、一枚の配線基板上に種類の異なる複数の半導体チップ（例えばメモリ系チップと、このメモリ系チップを制御するコントローラ系チップ）を実装して、１つの半導体パッケージ内にシステムを構成するシステム・イン・パッケージ(System In Package：ＳＩＰ)型半導体装置（以下、単にＳＩＰと記載する）を取り上げて説明する。
＜半導体装置の構造概要＞
図１は本実施の形態の半導体装置の全体構造を示す断面図である。本実施の形態では、本願発明者が具体的に検討した半導体装置の例として、小型情報通信端末機器である携帯電話に搭載されるＳＩＰについて説明する。
図１において、ＳＩＰ（半導体装置）１は上面（表面、主面、チップ搭載面）２ａ、上面２ａの反対側に位置する下面（裏面）２ｂ、上面２ａに形成された複数の端子（ボンディングリード）１１、１２、および下面２ｂに形成された複数のランド（外部端子）１３を有する配線基板２を有している。配線基板２の上面２ａには、四角形の外形形状を成す主面３ａ、主面３ａの反対側に位置する裏面３ｂ、および主面３ａの各辺に沿って形成された複数のパッド（電極パッド）２１を有するマイコンチップ（半導体チップ）３が、主面３ａを配線基板２の上面２ａと対向させた状態で配線基板２上に搭載されている。また、マイコンチップ３の裏面３ｂ側には、主面４ａ、主面４ａの反対側に位置する裏面４ｂ、および主面４ａの周縁部の少なくとも一辺に沿って形成された複数のパッド（電極パッド）４ｄを有するメモリチップ（半導体チップ）４が、裏面４ｂを裏面３ｂと対向させた状態でマイコンチップ３上に搭載されている。
また、マイコンチップ３の主面３ａには、回路素子が形成され、各回路素子は、配線基板２に形成された配線（端子１１、１２を含む）を介してメモリチップ４、あるいはランド１３に電気的に接続されている。つまり、ＳＩＰ１は、配線基板２に形成された配線を介して、コントローラ系の半導体チップであるマイコンチップ３とメモリチップ４を電気的に接続し、システムを構成している。
図２は、図１に示す配線基板の上面の全体構造を示す平面図、図３は図１に示す配線基板の下面の全体構造を示す平面図である。配線基板２は、例えばビルドアップ工法によって製造された４層の配線層（表面配線層、裏面配線層および２層の内層配線）を有する多層配線基板である。また、各配線層同士を電気的に絶縁する絶縁層は、例えば、ガラス繊維または炭素繊維に樹脂を含浸させたプリプレグによって構成されている。また、４層の配線は、例えば銅（Ｃｕ）を主体とする導電膜によって構成されている。図１では、これらの配線の図示が省略されており、配線基板２の上面２ａに形成された端子１１、１２と、配線基板２の下面（裏面）２ｂに形成された外部入出力用のランド１３のみが示されている。
図２に示すように、配線基板２の上面２ａは、平面形状が四角形からなり、本実施の形態では、例えば、正方形である。また、配線基板２の上面２ａには、複数の端子１１、１２が形成されている。本実施の形態では、上面２ａにおいて、配線基板２のチップ搭載領域２ｃに配置される端子１１と、端子１１よりも上面２ａの周縁部側、すなわち、チップ搭載領域２ｃよりも外側に配置される端子１２とからなり、それぞれ複数配置されている。複数の端子１１は、図１に示すように、複数のバンプ（導電性部材、突起状電極）２２を介してそれぞれマイコンチップ３のパッド２１と電気的に接続され、複数の端子１２は、複数のワイヤ（導電性部材）５を介してそれぞれメモリチップ４のパッド４ｄと電気的に接続されている。また、図２に示す上面２ａに配置される複数の端子１１、１２のうち、マイコンチップ３（図１参照）と接続する端子１１は、チップ搭載領域２ｃ内よりも内側に配置している。一方、メモリチップ４（図１参照）と接続される端子１２は、チップ搭載領域２ｃよりも外側、すなわち、端子１１よりも外周側に配置されている。
一方、図１に示す配線基板２の下面（裏面）２ｂは、平面形状が四角形からなり、本実施の形態では、例えば、上面２ａと等しい大きさの正方形である。下面２ｂには、配線基板２の図示しない配線層を介して、上面２ａに形成された複数の端子１１、１２とそれぞれ電気的に接続される複数のランド１３が形成されている。ランド１３は、下面２ｂにおいて、行列状に複数列で配置されている（図３に示す半田ボール１４の配列を参照）。本実施の形態のＳＩＰ１は、配線基板２の下面２ｂに配置される複数のランド１３のそれぞれに、図示しない実装基板の端子と接合するための半田ボール（導電性部材、外部端子）１４を配置（接合）する、所謂ＢＧＡ（Ball Grid Allay）型の半導体装置としている。ただし、ＳＩＰ１の外部端子の構造は、このＢＧＡ型に限定されず、例えば、複数のランド１３がそれぞれ下面２ｂ側に露出する、あるいはＢＧＡ型の半導体装置で使用する半田ボールよりも少ない量の半田材が複数のランド１３のそれぞれの表面に形成される、所謂、ＬＧＡ（Land Grid Allay）型の半導体装置とすることもできる。ＢＧＡやＬＧＡは、配線基板２の下面２ｂに複数のランド１３を行列状に複数列で配置するので、高機能化に伴って外部端子数が増加した半導体装置の実装面積を低減することができる。
なお、半田ボール１４は、Ｐｂ（鉛）を実質的に含まない、所謂、鉛フリー半田であり、例えばＳｎ（錫）のみ、Ｓｎ（錫）−Ｂｉ（ビスマス）、またはＳｎ（錫）−Ａｇ（銀）−Ｃｕ（Ｃｕ）などである。ここで、鉛フリー半田とは、鉛（Ｐｂ）の含有量が０．１ｗｔ％以下のものを意味し、この含有量は、ＲｏＨｓ（Restriction of Hazardous Substances）指令の基準として定められている。以下、本実施の形態において、半田、あるいは半田ボールについて説明する場合には、特にそうでない旨明示した場合を除き、鉛フリー半田を指す。
図４は図１に示すマイコンチップの主面に形成された回路およびパッドのレイアウト例を模式的に示す平面図である。図１に示す配線基板２の上面２ａには、マイコンチップ３が搭載されている。マイコンチップ３は、図１に示すように主面３ａ、主面３ａと反対側に位置する裏面３ｂ、および主面３ａと裏面３ｂの間に位置する側面３ｃを有している。主面３ａおよび裏面３ｂは、平面形状が四角形からなり、本実施の形態では、例えば、正方形である。
また、図４に示すように、マイコンチップ３の主面３ａは、主面３ａの内側に配置されるコア回路形成領域（主回路形成領域、制御論理領域）３ｅと、コア回路形成領域３ｅの外側の周囲に隣接配置され、主面３ａの周縁の各辺に沿って枠状に配置される入出力端子形成領域（入出力回路、Ｉ／Ｏ領域、Ｉ／Ｏセル）３ｆを有している。
コア回路形成領域３ｅには、ＣＰＵ（中央処理装置）などの演算回路やクロックパルスジェネレータモジュール（ＣＰＧＭ）などの制御回路部２３ａ、キャッシュメモリなどのメモリ回路部２３ｂ、およびＤＣ−ＡＣコンバータなどの電源回路を含むアナログ回路部（ＡＦＥ：Analog Front End）２３ｃ、などからなる各種の回路２３が形成されている。なお、コア回路とは、制御回路を含むシステムの主要回路である。
各回路２３は、主面３ａに形成された図示しない配線を介して、入出力端子形成領域３ｆに形成された複数のパッド２１にそれぞれ電気的に接続される。なお、図４では、１個のＣＰＵを例示的に示しているが、半導体装置に対する高機能化、および小型化の要求により、独立して駆動する複数のシステム（制御回路）を１個のマイコンチップ３に内蔵する場合もある。例えば、携帯電話機に搭載するＳＩＰ１では、携帯電話機のベースバンド転送機能を制御するシステム（制御回路）と、アプリケーション機能を制御するシステム（制御回路）を１個のマイコンチップ３に形成している。
したがって、マイコンチップ３は、各システムを制御するためのコア回路（制御回路を含む主要回路）を複数有している。言い換えれば、マイコンチップ３は、複数種の制御回路（例えば、ベースバンド用制御回路とアプリケーション用制御回路）を有している。このように複数種の制御回路を１つのマイコンチップ３に含めることにより、各制御回路を別々の半導体チップに形成する場合と比較してＳＩＰ１のパッケージサイズを小さくすることができる。なお、各コア回路は、システムを制御するための各種回路をそれぞれ有し、制御システムを構成している。この観点から、マイコンチップ３は、１個の半導体チップ内に形成された複数の集積回路によりシステムを構成するＳＯＣ（System on Chip）である。
このように、マイコンチップ３は、制御回路を形成する半導体チップであり、近年の半導体装置に対する高機能化、小型化の要求に伴って、主面３ａの平面積の増大を抑制しつつ、かつ、多くの入出力端子（パッド２１）を配置することが必要となる。このため、パッド２１は、主面３ａの外縁を構成する各辺に沿って、それぞれ複数列（図４では２列）で配置されている。換言すれば、入出力端子形成領域３ｆにはマイコンチップ３の主面３ａの各辺に沿って形成された１列目のパッド２１ａと、パッド２１ａよりも主面３ａの内側に形成された２列目のパッド２１ｂが形成されている。
図２６および図２７は、入出力回路（Ｉ／Ｏセル）とパッドとの接続状態の参考例を示す要部拡大平面図である。ここで、図２６に示すように、本実施の形態では、入出力回路（Ｉ／Ｏセル）３ｇの幅は、パッド２１の幅よりも小さい（本実施の形態では、パッド幅のほぼ半分）。そのため、入出力端子形成領域３ｆに配置する入出力回路（Ｉ／Ｏセル）３ｇとパッド２１とを効率良く接続するためには、入出力回路（Ｉ／Ｏセル）３ｇのピッチがパッド２１のピッチの等倍になるように、パッド２１を配置することが好ましい。そして、パッド２１を複数列で配置する場合は、図２７に示すように、パッド２１を千鳥状に配置することが好ましい。つまり、１列目に配置されるパッド２１ａの中心が、２列目において隣り合って配置される２つのパッド２１ｂの間の延長線上に位置するように配置することが好ましい。これにより、１列目に配置するパッド２１ａに接続される配線の間に２列目のパッド２１ｂに接続される配線を形成することができるので、各配線の短絡を防止することができる。
また、主面３ａにおける配線経路距離を短縮する観点から、各パッド２１は、接続される回路２３が形成された領域の近くに配置することが好ましい。したがってパッド２１は、主面３ａにおいて電気的に接続される回路２３と、主面３ａの外縁を構成する辺の間に配置することが好ましい。
また、図１に示すようにマイコンチップ３は、主面３ａが配線基板２の上面２ａと対向するように、配線基板２上に搭載されている。また、マイコンチップ３の主面３ａに形成された複数のパッド２１は、配線基板２の上面２ａに形成された複数の端子１１と、例えば、金（Ａｕ）からなる複数のバンプ（導電性部材、突起状電極）２２を介してそれぞれ電気的に接続される、所謂、フリップチップ実装（フェイスダウン実装）である。フリップチップ実装は、パッド２１に形成されたバンプ２２を介して端子１１と電気的に接続するので、ワイヤを介して接続するフェイスアップ実装と比較して配線基板２の上面２ａにおける実装面積を小さくすることができる。また、バンプを介して配線基板２と電気的に接続する場合、マイコンチップ３のパッド２１と配線基板２のボンディングリードとの間の距離を、ワイヤを介して電気的に接続する場合に比べて短くできるため、半導体装置の高速化を実現できる。また、フリップチップ実装されたマイコンチップ３の裏面３ｂには、端子が形成されていないので、例えば、メモリチップ４のようにマイコンチップ３よりも平面積が大きい半導体チップを裏面３ｂ側に積層することもできる。したがって本実施の形態のように複数の半導体チップを積層するＳＩＰ１には特に好適である。
マイコンチップ３の主面３ａにおける各配線およびパッド２１の配列に係る構造については、後で詳細に説明する。
マイコンチップ３の主面３ａと配線基板２の上面２ａの間には、アンダフィル樹脂（封止樹脂、封止体）１５が配置され、マイコンチップ３の主面３ａ側を封止することにより、バンプ２２と端子１１との接合信頼性を向上している。フリップチップ実装では、パッド２１が形成される主面３ａを配線基板２の上面２ａと対向させて搭載するので、主面３ａと上面２ａの間をアンダフィル樹脂１５で封止すれば、マイコンチップ３と配線基板２の接合部を保護することができる。
マイコンチップ３の裏面３ｂ上には、メモリチップ４が搭載される。本実施の形態のＳＩＰ１は、携帯電話機に搭載される半導体装置であり、互いに独立して駆動する複数種のシステムを有している。例えば、携帯電話機のベースバンド転送機能を制御するシステムと、アプリケーション機能を制御するシステムを有している。各システムには、それぞれ別個のメモリチップ４が接続されている。したがって、ＳＩＰ１には複数のメモリチップ４が搭載されている。例えば、図１に示すようにベースバンド用制御回路と電気的に接続されるベースバンド用のメモリチップ４Ａ、およびアプリケーション用制御回路と電気的に接続されるアプリケーション用のメモリチップ４Ｂを有している。
また、これらメモリチップ４は、ＳＩＰ１が有する各システムにおいて、主記憶装置として機能するが、システム毎に必要な記憶容量が異なる。例えば、本実施の形態では、ベースバンド用のメモリチップ４Ａとして、５１２メガビットの記憶容量を有するＤＲＡＭ（Dynamic Random Access Memory）回路が形成されたメモリチップ４Ａを１個有している。また、アプリケーション用のメモリチップ４Ｂとしては、ベースバンド用よりも記憶容量の大きい、例えば１ギガビットの記憶容量を有するＤＲＡＭ回路が形成されたメモリチップ４Ｂを２個有している。より詳しく説明すると、メモリチップ４には、各メモリチップ４が有するメモリセルアレイの読み出し／書き込み時に、２ビットや４ビット、あるいは８ビット分に相当するセルを一度にアクセスする、所謂ＤＤＲ−ＳＤＲＡＭ（Double Data Rate - Synchronous Dynamic Random Access Memory）回路が、それぞれ形成されている。ＳＩＰ１は、配線基板２上に３枚のメモリチップ４を積層して２．５ギガビットの記憶容量を実現しているが、配線基板２に実装するメモリチップ４の記憶容量や枚数は、適宜変更することができる。
図５は、図１に示す半導体装置の上面側の内部構造を、封止体を透過して示す透視平面図である。各メモリチップ４は、図１に示すように、それぞれ、主面４ａ、主面４ａと反対側に位置する裏面４ｂ、および主面４ａと裏面４ｂの間に位置する側面を有している。主面４ａおよび裏面４ｂは、平面形状が四角形からなる。メモリチップ４の記憶容量はメモリセルアレイの面積と相関があり、一般に、主面４ａの面積が大きい程、記憶容量が大きくなる。したがって、本実施の形態では、メモリチップ４Ｂの面積はメモリチップ４Ａの面積よりも大きい。このため、面積の大きいメモリチップ４Ｂを下層に、面積の小さいメモリチップ４Ａを上層に積層し、チップ積層時、あるいはワイヤボンディング時の安定化を図っている。
各メモリチップ４は、裏面４ｂが最下層に配置されるマイコンチップ３の裏面３ｂと対向するように搭載されている。すなわち、フェイスアップ実装である。
なお、メモリチップ４Ｂの裏面４ｂの面積は、マイコンチップ３の裏面３ｂの面積よりも大きいが、マイコンチップ３はフリップチップ実装され、裏面３ｂにはパッドなどが形成されていないため、メモリチップ４Ｂのパッド４ｄがマイコンチップ３の裏面３ｂと厚さ方向に重なるように配置することにより、ワイヤボンディング時の安定化を図ることができる。
図５に示すように各メモリチップ４の主面４ａには、それぞれ、主面４ａの外縁を構成する４辺のうち、１辺に沿って配置される複数のパッド（電極パッド）４ｄが形成されている。パッド４ｄは、それぞれ、金（Ａｕ）など、からなるワイヤ（導電性部材）５を介して、配線基板２の上面２ａに形成された端子（ボンディングリード）１２に電気的に接続されている。
なお、図５では、配線基板２の上面２ａにおいて、上面２ａの外縁を構成する４辺のうち、１辺に沿って端子１２を１列で、その対向する１辺に沿って端子１２を２列で配置する例を示している。しかし、端子１２を配列する列数は、図５に示す例に限定されず、メモリチップ４の端子数、あるいは積層数に応じて適宜変更することができる。
メモリチップ４は前記の通りフェイスアップ実装され、パッド４ｄがワイヤ５を介して端子１２に接続（接合）される。このため、接合部の導通不良や、各ワイヤ５の短絡を防止する観点からワイヤ５およびその接合部を保護する必要がある。このため、配線基板２の上面２ａには、封止体（封止樹脂）６が形成され、各メモリチップ４およびワイヤ５は、封止体６に封止されている。
＜フリップチップ実装における接合不良の基本原理の検討＞
前記したように、ＳＩＰ１では、マイコンチップ３のパッド２１を配線基板２の端子１１と、メモリチップ４のパッド４ｄを配線基板２の端子１２と接続し、これらを配線基板２に形成された配線を介して接続することによりシステムを構成している。また、マイコンチップ３と外部機器との入出力は、端子１１を配線基板２に形成された配線を介して下面２ｂ側の外部端子であるランド１３あるいは半田ボール１４と接続することにより行う。
ところが、本願発明者が検討したところ、マイコンチップ３のパッド２１と配線基板２の端子１１の接合部の一部に、接合不良が発生することが判った。詳しく説明すると、例えば、並べて配置される複数のパッド２１の配列において、配列の端部に位置するパッド２１において、特に接合不良が発生し易いことが判った。例えば、図４に示す主面３ａの各角部に最も近い位置に配置されるパッド２１で接合不良が発生し易い。また、例えば、並べて配置される複数のパッド２１において、配置ピッチが他よりも広くなり、隣り合うパッド２１間に広い隙間が生じた場合、該隙間に最も近い位置に配置されるパッド２１で接合不良が発生し易い。
以下、この現象について本願発明者が検討した結果、見出した発生原因について説明する。図６は、図１に示すマイコンチップのパッドと配線基板の端子の接合部の詳細構造を示す拡大断面図である。また、図７は、図１に示す半導体装置において、マイコンチップのパッドの配列方向に沿った断面の一部を拡大して示す要部拡大断面図である。なお、図７では、見やすさのため、説明に必要な要部のみを示しており、例えば、図１に示すアンダフィル樹脂１５は図示を省略している。
図６において、パッド２１−端子１１間の電気的接続は、パッド２１の表面に接合するバンプ２２と、端子１１の表面に配置（接合）された半田１６の接合、所謂、金−半田接合により接続している。
バンプ２２は、金からなるワイヤの一端部を放電溶融させてボール部２２ａを形成し、このボール部２２ａをパッド２１の表面に例えば超音波により接合してワイヤの他端部を切断する、所謂、スタッドバンプである。したがって、バンプ２２の先端には、ボール部２２ａよりも細いワイヤ部２２ｂが形成される。
金−半田接合では、このバンプ２２および半田１６の接合部を加熱して半田１６を溶融させ、溶融した半田１６がバンプ２２のワイヤ部２２ｂからボール部２２ａまで濡れ上がることにより、強固な接合が得られる。したがって、半田１６の濡れ上がりが悪く、例えば、ボール部２２ａと接触するまで濡れ上がらない場合には、金−半田接合の接合強度が低下する。このため、例えば、製造工程中に印加された衝撃などの外力により、接合部が破断し易くなり、接合信頼性が低下する。
ここで、半田１６の濡れ上がり特性（濡れ性）は、接合時の温度に依存する。つまり、接合時の温度が半田１６の融点（例えば、約２２０℃）と比較して十分に高くない場合には、濡れ性が低下するので、接合信頼性が低下し易い。一方、接合時の温度を半田１６の融点と比較して極端に高くした場合、別の理由により接合不良が発生する。本願発明者の検討によれば、例えば、接合部周辺の温度を３２０℃とした場合には、接合部周辺の絶縁膜にクラックが発生する。あるいは、接合時の高温により、配線基板２（図１参照）の反り量が増大する結果、一部の接合部に応力が集中して破断する。このように、金−半田接合の接合信頼性の低下を抑制するためには、接合部の周辺を適正な温度範囲内に制御する必要がある。したがって、図４に示すように、複数のパッド２１が主面３ａに配置され、各パッド２１に接合されたバンプ２２を一括して配線基板２（図１参照）の端子１１（図１参照）と接合するためには、各接合部の周辺温度を全て所定の温度範囲内とする必要がある。
つまり、前記したように、配列の端部に位置するパッド２１において、特に接合不良が発生し易いという現象は、配列の端部に位置するバンプ２２の周辺温度が他のバンプ２２の接合部周辺と比較して低いため、図６に示す半田１６の濡れ性が低下したことが原因であると考えられる。
以上の知見に基づき、本願発明者は複数のバンプ２２の各接合部周辺における温度分布のばらつきを抑制する技術について検討を行った。まず、配列の端部では接合不良が発生し易いという事実に着目し、複数のパッド２１を並べて配置した場合における隣に配置されるパッド２１あるいはバンプ２２による保温効果について検討した。以下図７を用いて説明する。本願発明者は、配列の端部に位置するパッド２１Ａ、バンプ２２Ａ、端子１１Ａの隣に、［１］パッド（保温パッド、ダミーパッド）２１Ｂのみをさらに配置した場合、［２］パッド２１Ｂにバンプ（保温バンプ、ダミーバンプ）２２Ｂ、またはバンプ２２と端子１１Ｂを形成した場合、および［３］パッド２１Ｂにバンプ２２Ｂを形成し、これと対向する位置に表面に半田（保温半田、ダミー半田、導電性部材）１６Ｂを塗布した端子（保温端子、ダミー端子）１１Ｂを配置した場合について検討した。
検討の結果、［１］パッド２１Ｂのみを配置した場合、および［２］これにバンプ２２Ｂ、またはバンプ２２と端子１１Ｂを形成するのみでは、パッド２１Ｂを配置しない場合と比較して有意な保温効果は得られなかった。しかし、［３］パッド２１Ｂにバンプ２２Ｂを形成し、これと対向する位置に表面に半田１６Ｂを塗布した端子１１Ｂを配置した場合には、配列の端部に位置するバンプ２２Ａの接合部周辺の温度低下を抑制することができた。これは、以下の理由によると考えられる。
すなわち、配列の端部に位置するバンプ２２Ａは、周囲に配置される熱源の数が他のバンプ２２と比較して少ないため、バンプ２２の周囲との温度差が大きくなり、温度が低下し易い。バンプ２２Ａと接合する半田（導電性部材）１６Ａの濡れ性を向上させるためには、半田１６Ａの周囲の温度が重要となるが、［１］パッド２１Ｂのみを配置した場合には、保温壁となるバンプ２２が形成されていないため、配列の端部に位置するバンプ２２Ａの温度はほとんど保たれない。また、［２］パッド２１Ｂにバンプ２２Ｂのみを配置した場合には、このバンプ２２Ｂが配線基板と熱的に接続されないため、このバンプ２２Ｂの温度が低い状態となり、配列の端部に位置するバンプ２２Ａの温度が低下してしまう。また、バンプ２２Ｂと接触する端子１１Ｂを形成した場合には、このバンプ２２Ｂも熱源となる。しかしながら、熱源として機能する部分は、ボール部２２ａよりも細いワイヤ部２２ｂのみである。このため、ワイヤ部２２ｂの熱容量はボール部２２ａと比較して小さいので、周囲の温度を十分に保温することができない。
一方、バンプ２２Ｂと対向する位置に、バンプ２２Ａと接合する半田１６Ａと同じ材料から成る半田１６Ｂおよび端子１１Ｂを配置した場合には、パッド２１Ｂから端子１１Ｂまでが、一体の保温壁として機能し、隣に配置されたバンプ２２Ａの温度低下を抑制することができる。
また、フリップチップ実装では、図１に示す配線基板２の下面２ｂ側およびマイコンチップ３の裏面３ｂ側の双方に、ヒータなどの加熱源を配置して加温する。したがって、パッド２１Ｂおよびこれに接合するバンプ２２Ｂのみを配置した場合には、バンプ２２Ｂの先端が配線基板２側の部材と熱的に接続されていないので、配線基板２の下面２ｂ側に配置したヒータを熱源として有効に活用することができない。一方、バンプ２２Ｂと対向する位置に半田１６Ｂおよび端子１１Ｂを配置した場合には、半田１６Ｂとバンプ２２Ｂが接合することにより、熱的に接続し、この結果、配線基板２の下面２ｂ側に配置したヒータも熱源として有効に活用することができる。
なお、熱的に接続するとは、例えばバンプ２２Ｂと半田１６Ｂのように異なる部材を接合することにより、両部材の温度が同等になる程度まで、熱交換を行うことができる状態を指す。したがって、熱的に接続する観点から要求されるバンプ２２Ｂと半田１６Ｂの接合強度は、電気的接続信頼性の観点から要求される接合強度よりは低い。例えば、ＳＩＰ１において信号電流が流れるバンプ２２と半田１６の接合強度が低い場合、インピーダンス成分の増加によるノイズの発生、あるいは断線の原因となるため、半田１６は確実にバンプ２２のボール部２２ａを覆う程度にまで濡れ上がっている必要がある（図７の半田（第１導電性部材）１６Ａを参照）。一方、図７に示すバンプ２２Ｂおよび半田１６Ｂを、保温を目的として配置する場合にも、半田１６Ｂが、バンプ２２Ｂのボール部２２ａを覆う程度まで濡れ上がっている方が好ましい。しかし、バンプ２２Ｂと半田１６Ｂの間の熱交換は、例えば、半田１６Ｂがボール部２２ａの一部に接触している程度であっても行うことができる。そのため、図７において最も左端に位置するバンプ２２Ｂと端子１１Ｂとの間に形成された半田（第２導電性部材）１６Ｂのように、バンプ２２Ａのボール部２２ａまで濡れ上がった半田（第１導電性部材）１６Ａの形状とは異なっていてもよい。
以上の検討結果から、配列の端部に位置するバンプ２２Ａの隣に、保温壁として機能するパッド２１Ｂ、バンプ２２Ｂ、半田１６Ｂ、および端子１１Ｂをさらに配置し、バンプ２２と端子１１を接合することにより、隣に配置されるバンプ２２の温度低下を抑制することができることが判った。
また、バンプ２２Ａの隣に、パッド２１Ｂ、バンプ２２Ｂ、半田１６Ｂ、および端子１１Ｂが少なくとも１個配置されていれば保温効果は得られる。しかし、図７に示すように複数のパッド２１Ｂ、バンプ２２Ｂ、半田１６Ｂ、および端子１１Ｂを配置することによりさらに保温効果が増大する。バンプ２２Ａの隣に配置されるバンプ２２Ｂおよび半田１６Ｂの温度が保温されることにより、半田１６Ｂの濡れ性が向上するからである。したがって、マイコンチップ３に要求されるパッド数あるいは配線基板２の上面２ａの配線レイアウト関係から、複数のパッド２１Ｂ、バンプ２２Ｂ、半田１６Ｂ、および端子１１Ｂが配置可能であれば、複数配置することが特に好ましい。
また、端子１１Ｂは、前記した保温効果を主目的として配置する場合、図１に示す配線基板２の下面２ｂに形成されたランド１３に配線を介して接続されているかどうかは問わない。しかし、前記したようにフリップチップ実装を行う際に、配線基板２の下面２ｂ側に、ヒータなどの加熱源を配置して加温する場合には、ランド１３と端子１１Ｂの間を、配線を介して接続した方が端子１１Ｂの温度が上がりやすい。配線材料には、例えば銅など、配線基板の絶縁層を構成する材料と比較して熱伝導率が高い材料を用いるからである。したがって、この観点からは、端子１１Ｂは配線を介してランド１３と接続していることが好ましい。
また、ランド１３と端子１１Ｂの間を、配線を介して電気的に接続する場合には、パッド２１Ｂを、例えば、電源電位や基準電位を供給する端子として用いることもできる。電源電位や基準電位は、配線抵抗などのインピーダンス成分を低減する観点から、複数のパッド２１に共通する電流を流す場合があるが、パッド２１Ｂに電源電位電流や基準電位電流を流すことにより、このインピーダンス成分をさらに低減することができる。なお、信号電流に関しても、複数のパッド２１に共通する信号電流を流す場合には、パッド２１Ｂに他のパッド２１と共通する信号電流を流すこともできる。しかし、パッド２１Ｂに配置されるバンプ２２Ｂ−半田１６Ｂ間の接合強度が他のバンプ２２−半田１６間の接合強度よりも低くなり易いので、ノイズ防止の観点から信号電流はパッド２１Ｂには流さないことが好ましい。つまり、パッド２１Ｂに他のパッド２１と共通する電流を流す場合には、該共通する電流は、電源電位電流、あるいは基準電位電流であることが好ましい。なお、パッド２１Ｂに他のパッド２１を流れる電流と異なる、固有（ユニーク）の電流（固有電流）を流すことはできない。前記したように、接合部の接合強度が弱いため、接合不良が発生すると、半導体装置の信頼性が低下するからである。
また、ランド１３と端子１１Ｂの間を、配線を介して電気的に接続するためには、配線経路を配置するスペースが必要となる。したがって、配線基板２のサイズ（上面２ａの平面積）を小型化する観点からは、端子１１Ｂはランド１３と接続しない、すなわちパッド２１Ｂに電流を流さないことが好ましい。
＜主面にパッドが複数列で配置される半導体チップへの適用−１＞
本実施の形態では、図４に示すようにマイコンチップ３の主面３ａにおいてパッド２１が複数列で配置されている。前記したフリップチップ実装を行う際のバンプ２２の周辺温度の低下を防止するという観点からは、図４に示すように複数列で配置する方が、１列で配置するよりも好ましい。四角形の外形形状をなすパッド２１を複数列で配置する場合、例えば、図４においては主面３ａの外周側に配置される１列目のパッド２１ａの内側の辺と、パッド２１ａの内側に配置される２列目のパッド２１ｂの外側の辺が対向して配置されることなる。また、各パッド２１には、図６に示すように、バンプ２２が配置され、パッド２１と対向する位置に、表面に半田１６が形成された端子１１が配置される。このようにパッド２１、バンプ２２、半田１６、および端子１１を対向配置することにより、各パッド２１に対応する接合部からの放熱経路を少なくすることができるので、温度低下を防止することができる。つまり、パッド２１ａとパッド２１ｂにそれぞれ接続されるバンプ２２および半田１６、すなわち接合部の一方が他方の保温壁として機能する。
したがって、複数のパッド２１にそれぞれ接続される各接合部の温度分布を一定の範囲で揃える観点からは、外周側に配置される複数のパッド２１ａと、パッド２１ａの内側に配置される複数のパッド２１ｂをそれぞれ対向配置することが好ましい。各パッド２１に接続される接合部の保温効果の程度を揃えるためである。
しかしながら、本願発明者が検討したところ、配線基板２の上面２ａにおける配線のレイアウト、あるいはコア回路形成領域３ｅ内の例えばアナログ回路部２３ｃとパッド２１ａ（又は、パッド２１ｂ）との接続配線の容易さに起因して、パッドを規則的に千鳥状に配置することが困難となることが判明した。以下具体的に説明する。
図８は、図１に示す半導体装置において、マイコンチップのアナログ回路部に接続される配線経路の例を示す要部拡大透視平面図、図９は図８に示す配線経路の要部拡大断面図である。また、図１０は、図４に示すマイコンチップの主面におけるアナログ回路部周辺の配線レイアウトの例を示す要部拡大平面図である。また、図２８、２９および図３０は本実施の形態に対する比較例である半導体チップの主面におけるアナログ回路部周辺の配線レイアウトを示す要部拡大平面図である。なお、図８では、配線基板２の上面２ａから下面２ｂに至る配線経路の平面的レイアウトを示すため、下面２ｂに形成されたランド１３の一部を透過して示している。
図１に示すＳＩＰ１は、例えば携帯電話機のマザーボードなどの実装基板に搭載され、外部機器と電気的に接続される。実装基板では、例えば、各電子機器を並べて搭載するため、ＳＩＰ１と電気的に接続される外部機器は、ＳＩＰ１を搭載する領域よりも外側に搭載される。
ここで、マイコンチップ３の各回路に接続される配線経路のインピーダンス成分が増加すると、ノイズの発生や消費電力効率低下の原因となる。特に、デジタル回路と比較してアナログ回路は、インピーダンス成分増加の影響を受けやすい。したがって、アナログ回路に接続される配線経路は、インピーダンス成分を低減する観点から、配線経路距離を短く、配線幅を太くすることが好ましい。また、マイコンチップ３、あるいはＳＩＰ１の外形寸法を小型化する観点から、アナログ回路に電源電位、あるいは基準電位を供給するパッドの数は、できる限り最小限に留めることが好ましく、この観点からも、アナログ回路に接続される配線経路の抵抗値を下げる必要がある。
例えば、図８に示すアナログ回路部２３ｃに電源電位、あるいは基準電位を供給するランド１３は、実装基板において、ＳＩＰ１を搭載する領域の外側に配置される外部機器と接続されるため、ＳＩＰ１から外部機器に至る配線経路距離を短縮する観点から、配線基板２の下面２ｂ（図９参照）において、外周側の列に配置される。また、配線基板２に形成する配線経路においても、配線経路距離を短くするため、アナログ回路部２３ｃに接続される端子１１は、外周側に配置される。つまり、フリップチップ接続用の端子１１のうち、外周側に配置される端子１１から配線基板２の外周辺に向かって配線を引き回す。このため、アナログ回路部２３ｃに接続される配線経路については、図９に示す配線基板２に形成された各配線１７ａはチップ搭載領域２ｃから外側に向かって延在し、層間導電路であるビア１７ｂは、チップ搭載領域２ｃよりも外側に配置される。これにより、アナログ回路部２３ｃに接続される配線経路のインピーダンス成分を低減することができる。また、マイコンチップ３の主面３ａにおいても、図２８に示すように、アナログ回路部２３ｃとランド１３を電気的に接続するパッド２１は、主面３ａの外周側の配列に配置する。さらに、アナログ回路部２３ｃと主面３ａの外周側に配列したパッド２１との接続は、インピーダンス成分低減の観点より、図２８に示す配線２４ａ（例えば、図２８に示す「Analog GND1」）のように、太い配線で結線することが好ましい。
ここで、前記したように、複数のパッド２１にそれぞれ接続される各接合部の温度分布を一定の範囲で揃える観点からは、図１０に示すように、外周側に配置される複数のパッド２１ａと、パッド２１ａの内側に配置される複数のパッド２１ｂをそれぞれ対向配置することが好ましい。
ところが、図２９に示すように、外周側のパッド２１ａと内周側のパッド２１ｂの対向する辺の中心位置をずらして千鳥状に配置した場合、パッド２１ｂが、マイコンチップ３の複数の配線２４と重なってしまう。つまり、パッド２１ｂをパッド２１ａと千鳥状となるように配置することにより、マイコンチップ３の複数の配線が、パッド２１ｂを介して短絡してしまう。また、前記したようにマイコンチップ３あるいはＳＩＰ１の外形寸法の小型化の観点から、アナログ回路部２３ｃに接続されるパッド２１の数はできる限り少なくすることが好ましい。したがって、隣り合う配線２４は、例えば、一方が電源電位を供給する配線２４で、他方が基準電位を供給する配線２４のように異なる種類の電流を流すこととなる。このため、隣り合う配線２４が短絡すると、マイコンチップ３およびＳＩＰ１の回路に不具合が生じる。
また、図３０に示すように、アナログ回路部２３ｃに電気的に接続される配線２４の隣には、他の配線２４が配置されていない場合、パッド２１ｂをパッド２１ａと千鳥状に配置しても、複数の配線２４がパッド２１ｂを介して短絡はしない。しかし、パッド２１ｂと配線２４が重なる領域では、配線２４の線幅Ｗ１が、他の領域と比較して太くなる（外側のパッド２１ａが形成された領域のパッドの配列方向における配線２４の線幅Ｗ２よりも太くなる）。したがって、パッド２１ｂに接続される配線２４の配線幅の上限を規定するデザインルールによっては、配線幅の上限を超えてしまう場合（配線幅エラー）がある。
ところで、マイコンチップ３の主面において、パッド２１と例えば、トランジスタやダイオードなどの各半導体素子は、複数の配線層に形成された配線２４を介して電気的に接続される。したがって、前記した、複数の配線２４の短絡、あるいは配線幅エラーを回避する観点のみを考えれば、最表面の配線層にパッド２１を配置し、これに接続される配線２４は、パッド２１が配置される配線層よりも下層の配線層で形成し、ダミーパッドを千鳥状に配置する構成を考えることもできる。しかし、以下の理由から、パッド２１に接続する配線２４は、パッド２１が配置される配線層と同じ最表面の配線層に形成する必要がある。
図１１は、図１０に示すアナログ回路部に接続される配線の配線経路の断面を拡大して示す要部拡大断面図である。なお、図１１では、マイコンチップ３の主面の詳細構造を示しているが、本実施の形態において、主面３ａとは、半導体素子２５の形成面からマイコンチップ３の最表面に形成されパッド２１を露出するように半導体素子２５の形成面を覆う絶縁層までを指す。したがって、半導体素子２５の形成面上に配置される各配線層が形成される面は、主面３ａに含まれる。
図１１において、マイコンチップ３の主面３ａには、複数の半導体素子２５が形成され、各半導体素子２５とパッド２１は、絶縁層を介して積層される複数の配線層（図１１では８層）に形成された配線２４を介して接続されている。図１１では半導体素子の例として、トランジスタであるアナログ回路素子２５ａおよび静電気からコア回路を保護する保護ダイオード２５ｂを示している。
パッド２１と、アナログ回路素子２５ａに接続される配線経路のインピーダンス成分を低減する観点からは、配線経路長を短くする配線の厚さを厚くする、あるいは配線の幅を太くし、シート抵抗の最も低い配線を介して接続することが好ましい。そこで、パッド２１と厚さ方向に重なる位置にアナログ回路素子２５ａを形成し、配線経路長を短縮化することも考えられる。しかし、本実施の形態では、パッド２１と厚さ方向に重なる位置には、図１１に示すように、保護ダイオード２５ｂなどの半導体素子２５が形成され、コア回路であるアナログ回路素子２５ａはパッド２１から離れた領域（図４に示すコア回路形成領域３ｅ）に形成されている。
ここで、図１１に示す各配線層に形成された配線２４の線幅および厚さ（線厚）は、下層になる程線幅が細く、線厚が薄くなる。すなわち、最表面に配置される８層目の配線層に形成される配線２４ａは、下層（１層目〜７層目）の配線層に形成される配線２４ｂと比較して、断面積が大きいので配線抵抗が低い。したがって、アナログ回路素子２５ａに接続される配線経路の抵抗成分を低減するには、可能な限りアナログ回路素子２５ａの近くまで、低抵抗の配線２４ａで引き出し、配線２４ａよりも抵抗が高い配線２４ｂの配線経路長を短くする必要がある。
図３１および図３２は図１０に対する比較例であり、アナログ回路部に接続される配線の配線経路を拡大して示す要部拡大平面図、および要部拡大断面図である。このとき、図３１に示すように、外周側のパッド２１ａと内周側のパッド２１ｂが千鳥状に配置されている場合には、図３２に示すように、外周側のパッド２１ａから第２配線層と第３配線層の下層配線層（下層配線）まで配線経路を一旦下げ、Ｉ／Ｏ領域（図示しない）を横断し、第４、第５、第６配線層の配線２４ｂで構成された周回電源配線２６を迂回させなければならない。また、アナログ回路部内のアナログ用電源の配線層は、最上層側に位置する配線層（本実施の形態では、第８配線層）の次にシート抵抗が低く、この配線層よりも下側に位置する配線層（本実施の形態では、第７配線層）で構成されており、この配線層（第７配線層）へ接続するために、更に下側の配線層（本実施の形態では、第３配線層）からこの配線層（第７配線層）へ引き上げなければならない。そして、この配線層（第７配線層）のアナログ用電源からアナログ回路素子へ電源を供給するために、この配線層（第７配線層）から再び下層に引き下げられ、ＡＦＥ内部のトランジスタにおける拡散層へ接続されるため、インピーダンス成分が増大してしまう。また、最上層の配線層（第８配線層）の一部から成るパッド２１ａと接続した配線層（第７配線層）を、パッド（ダミーパッド）２１ｂの直下を配線しない理由は、パッド２１ｂの直下に配線層（第７配線層）が存在すると、バンプ接続後の応力により、パッド２１ｂと配線層（第７配線層）との間の層間膜が剥がれる虞があり、信頼性が低下するためである。
このため、本実施の形態では特に、配線経路の抵抗成分（インピーダンス成分）を低減する必要のあるアナログ回路素子２５ａに接続される配線２４は、最表面に配置される配線２４ａの配線経路距離が他の配線２４ｂの配線経路距離よりも長い。つまり、パッド２１を形成する配線層である最表面の配線層の配線長を最も長く、かつ線幅を太くしている。この結果、前記した図２９、図３０に示すようにパッド２１ｂとパッド２１ａの配置を、対向する辺の中心の位置をずらす、千鳥状の配置とした場合、配線２４の短絡あるいは配線幅エラーが発生する。
なお、図１０では配線２４ａが１本の配線から構成される例を示しているが、デザインルールの制約により、配線幅がパッド２１の幅よりも極端に狭い場合には、１つのパッド２１に複数の配線２４ａを接続する構成としても良い。これにより、各配線の配線幅をデザインルールの許容値内に収めつつ、かつ、配線２４ａの抵抗値を低減することができる。
以上の検討結果から、本願発明者は、パッド２１のレイアウト検討し、隣り合う配線２４ａの短絡を防止しつつ、かつ、フリップチップ実装を行う際の各接合部の温度のばらつきを低減する技術を見出した。すなわち、図１０に示すようにアナログ回路部２３ｃに接続される配線経路においては、パッド２１ｂとパッド２１ａの対向する辺の中心を揃えて配置する。換言すれば、アナログ回路部２３ｃに電気的接続される配線経路には、隣の配線経路と絶縁された複数の専用パッド２１をそれぞれ配置している。さらに換言すれば、アナログ回路素子２５ａは、それぞれ複数のパッド２１に電気的に接続されている。
ここで、パッド２１ｂとパッド２１ａの対向する辺の中心を揃えるとは、対向する辺の中心を結ぶ線の延長線が、パッド２１ｂとパッド２１ａのそれぞれ中心を通過することを意味する。ただし、中心を揃える程度は、隣り合う配線２４がパッド２１ｂを介して短絡しない程度であれば良い。したがって、例えば、加工精度等に起因して対向する辺の中心を結ぶ線の延長線が、パッド２１ｂとパッド２１ａのそれぞれ中心からわずかにずれる場合であっても、パッド２１ｂが複数の配線２４に跨って配置されず、配線幅エラーを起さない太さであれば良い。
一方、本実施の形態では、アナログ回路部２３ｃに接続されるパッド２１と比較して、インピーダンス成分の増加に伴う影響が比較的小さいパッド２１については、外周側に配置されるパッド２１ａの中心が、内周側において隣り合って配置される２つのパッド２１ｂの間の延長線上に位置するように千鳥状に配置する。アナログ回路部２３ｃに接続されるパッド２１と比較して、インピーダンス成分の増加に伴う影響が比較的小さいパッド２１は、例えば、図４に示す制御回路部２３ａに接続され、デジタル信号電流を入出力するパッド２１がこれに該当する。
このように、パッド２１を複数列で配置する場合に、千鳥状に配置する領域とパッド２１ａ、２１ｂの対向する辺の中心を揃えて配置する領域を混在させると、パッド２１間の距離（配置ピッチ）が、領域毎に僅かに異なることとなるため、前記した保温効果についても僅かに違いが生じる。しかし、配線２４の短絡を防止するために、パッド２１ａの内周側にパッド２１を全く配置しない場合と比較すると、各パッド２１の接合部間の温度のばらつきを大幅に改善することができる。したがって、接合部間の温度のばらつきに起因する接合不良を防止ないしは抑制することができる。
また、千鳥状に配置する領域とパッド２１ａ、２１ｂの対向する辺の中心を揃えて配置する領域を混在させることにより、千鳥状に配置した領域においては、端子数を増加させることができる。したがって、半導体装置の接合不良を抑制しつつ、かつ、外形寸法が大型化することを抑制することができる。
なお、本実施の形態では、パッド２１ａ、２１ｂを千鳥状に配置すると、隣り合う複数の配線２４が短絡する虞のある配線経路として、アナログ回路部２３ｃに接続される配線経路を例として説明した。しかし、他にパッド２１ａ、２１ｂを千鳥状に配置すると、隣り合う複数の配線２４が短絡する虞のある配線経路があれば、当該配線経路にも適用することができる。
＜主面にパッドが複数列で配置される半導体チップへの適用−２＞
次に、単にパッド２１ａとパッド２１ｂを規則的に２列で配置すると、配線基板２の上面２ａにおける配線レイアウトに起因して隣り合う配線が短絡してしまう例について説明する。
図１２は、図２に示す配線基板のチップ搭載領域の角部周辺を拡大して示す要部拡大断面図、図１３は図１２に示すＡ−Ａ線に沿った要部拡大断面図、図１４は図１２に示すＢ−Ｂ線に沿った要部拡大断面図である。
図１２〜図１４において、配線基板２の上面２ａに形成される端子１１は、マイコンチップ３のパッド２１と対向する位置に配置されるボンディング部１１ｃと、ボンディング部１１ｃから複数の端子１１の配列方向と交差（略直交）する方向に向かって延在する引き出し配線１１ｄと、からなる。詳しく説明すると、内側の列に配列される端子１１ｂの引き出し配線１１ｄはチップ搭載領域２ｃの内側に向かって、外側の列に配置される端子１１ａの引き出し配線１１ｄは、チップ搭載領域２ｃの外側に向かってそれぞれボンディング部１１ｃから延在している。
また、配線基板２の上面２ａは、例えばソルダレジストと呼ばれる樹脂からなる絶縁膜１８に被覆されているが、ボンディング部１１ｃの周辺には絶縁膜１８の開口部が形成され、ボンディング部１１ｃおよび引き出し配線１１ｄの一部が絶縁膜１８から露出している。なお、図１２では、外側の端子１１ａと内側の端子１１ｂの間の領域、あるいは、隣り合う端子１１の間の領域に、絶縁膜１８は形成されず、露出している。これは、本実施の形態の配線基板２のように端子１１の配置ピッチを狭くして多ピン化を図る場合、絶縁膜１８を形成する際の位置精度との関係で、ボンディング部１１ｃが絶縁膜１８に覆われてしまう不具合を防止するためである。したがって、端子１１の配置ピッチが十分に広く、各端子１１の間に確実に絶縁膜１８を形成することができる場合には、端子１１の外形に沿って絶縁膜１８の開口部を形成し、これを露出させる構造とすることもできる。なお、図１２〜図１４に示すボンディング部１１ｃおよび引き出し配線１１ｄは、それぞれ図９に示す配線基板２の上面２ａに形成された配線１７ａの一部を構成するが、本実施の形態では、配線１７ａのうち、絶縁膜１８から露出した部分を引き出し配線１１ｄ、あるいはボンディング部１１ｃとして説明する。
ここで、本実施の形態において、ボンディング部１１ｃから複数の端子１１の配列方向と交差（略直交）する方向に向かって延在する引き出し配線１１ｄを形成し、この引き出し配線１１ｄを絶縁膜１８から露出させるのは、以下の理由による。
本実施の形態では、マイコンチップ３を配線基板２に搭載する工程（フリップチップ実装工程、ダイボンディング工程）において、マイコンチップ３を搭載する前に、予め半田材をボンディング部１１ｃおよび引き出し配線１１ｄに配置（塗布）しておき、この状態で配線基板２を加熱する。溶融した半田材の一部に、例えば、バンプ２２の一部が接触すると、半田材がバンプ２２に向かって集まり易くなる。したがって、フリップチップ実装工程では、引き出し配線１１ｄに配置された半田材もバンプ２２の方向に集まることとなる。
また、図１２に示すように、ボンディング部１１ｃの幅を引き出し配線１１ｄの幅よりも広く形成すると、溶融した半田材は表面張力により、幅の広い領域に集まる性質を有している。このため、引き出し配線１１ｄよりも広い幅で形成されたボンディング部１１ｃにボンディング部１１ｃおよび引き出し配線１１ｄに配置された半田材が集まり、半田１６が形成される。
このように、端子１１を、ボンディング部１１ｃと引き出し配線１１ｄとで構成し、半田材をボンディング部１１ｃおよび引き出し配線１１ｄの双方に配置することにより、隣り合う端子１１同士の短絡を防止しつつ、かつ、バンプ２２と半田１６を確実に接合することができる。つまり、半田材をボンディング部１１ｃおよび引き出し配線１１ｄの双方に配置することにより、半田材を細長く配置することができるので、隣り合う端子１１の短絡を防止することができる。また、引き出し配線１１ｄに配置された半田材が溶融してボンディング部１１ｃに集まることにより、引き出し配線１１ｄに配置された半田材も半田１６となるので、ボンディング部１１ｃのみに半田材を配置する場合よりも半田１６の量が増加し、この結果、バンプ２２と半田１６の接合性を向上させることができる。したがって、引き出し配線１１ｄにも半田材を配置するため、引き出し配線１１ｄの一部を絶縁膜１８から露出させている。この引き出し配線１１ｄは、半田材をボンディング部１１ｃに集まりやすくする観点からは、端子１１の配列方向と直交する方向に向かって延在させることが好ましい。また、半田材の量を増加させる観点からは、延在距離も長くすることが好ましい。
ところが、図４に示すように、マイコンチップ３の主面３ａの外縁を構成する各辺に沿ってパッド２１を配列する場合、主面３ａの角部付近では、パッド２１の配列が交差する。この結果、図１２に示すようにパッド２１（図１３参照）と対向する位置に配置される端子１１の配列もチップ搭載領域の角部周辺で交差する。この場合、チップ搭載領域の内側に向かって延在する引き出し配線１１ｄのうち、角部周辺に配置された引き出し配線１１ｄは、交差する方向に延在する引き出し配線１１ｄ同士が短絡してしまう懸念がある。
このように引き出し配線１１ｄの短絡、特に内側に配置される引き出し配線１１ｄの短絡を防止するため、チップ搭載領域の角部周辺には、一般に内側に配置される端子１１ｂを形成しない。しかし、端子１１のレイアウトにおいて、端子１１を１列で配置する領域と２列で配置する領域が混在する場合、前記したように、フリップチップ実装する工程において、バンプ２２と半田１６の接合部周辺の温度にばらつきが生じるため、接合不良が発生する原因となる。一方、温度のばらつきを抑制するため、外側の列に配置する端子１１ｂの配置数を少なくすれば、配置可能な端子数が減少することとなるため、必要な端子数が確保できなくなる場合がある。
そこで、本実施の形態では、図１２に示すように、複数の列で配置される端子１１の各配列の端部にダミーの端子１１Ｂを配置した。つまり、外側の列に配列される端子１１ａの配列の端部、および内側の列に配列される端子１１ｂの配列の端部に、それぞれダミーの端子１１Ｂを配置した。この端子１１Ｂは、前記したように、それぞれ対向する位置にマイコンチップ３のパッド２１Ｂが配置され、バンプ２２Ｂおよび半田１６Ｂを介してパッド２１Ｂと熱的に接続されている。これにより、各端子１１の配列において、固有の電流が流れる端子１１Ａの隣には端子１１Ａまたは端子１１Ｂが配置され、各端子１１Ａ、端子１１Ｂには、パッド２１がバンプ２２、半田１６を介して接合されるので、該接合部周辺が保温壁として機能し、温度のばらつきを抑制することができる。
また、端子１１Ｂをマイコンチップ３の各種コア回路、あるいは外部機器と電気的に接続されないダミーの端子とすれば（この場合、パッド２１Ｂ、バンプ２２Ｂ、半田１６Ｂも、それぞれ外部機器と電気的に接続されないダミーとなる）、例えば図１２に示すように各端子１１Ｂの引き出し配線１１ｄが、他の端子１１Ｂの引き出し配線１１ｄと接触する場合であっても、信頼性低下の原因とはならない。したがって、内側の列に配置される端子１１ｂをチップ搭載領域の角部まで配置することができる。このため、配線基板２の上面２ａにおいて、四角形の外形をなすチップ搭載領域の各辺に沿って、端子１１を配置する場合であっても、外周側に配置される１列目の端子１１ａの内側の辺と、端子１１ａの内側に配置される２列目の端子１１ｂの外側の辺を、平面的に対向配置することができる。
なお、図１２では、外側に配置される端子１１ａの配列の端部はダミーの端子１１Ｂが配置されているため、端子１１ａの配列の端部に位置する端子１１Ｂの内側で平面的に対向する位置には端子１１ｂが配置されていない。つまり、配列の端部に位置する端子１１Ｂは１列で配置されている。端子１１Ｂをダミーの端子とした場合、パッド２１Ｂとの電気的接続信頼性までは要求されず、熱的に接続されていれば良い。したがって、内側に配置される端子１１ｂの端子数を低減することにより、使用する材料の量を低減するためである。ただし、端子１１ａの配列の端部に位置する端子１１Ｂの内側で平面的に対向する位置に端子１１Ｂを配置しても良い。この場合、配列の端部に位置するダミーの端子１１Ｂの接合部周辺の温度の低下を抑制することができるので、この端子１１Ｂに接合される半田１６Ｂの濡れ性が向上し、保温効果がさらに向上する。
また、図１２では、端子１１Ｂを外部機器に電気的に接続されないダミーの端子として説明したが、端子１１Ｂは、ダミーの端子には限定されず、例えば、他の端子１１と共通する電流を流すものであれば、例えば、電源電位や基準電位を供給する端子として用いることもできる。特に外周側に配置される端子１１ａは、引き出し配線１１ｄが外側に向かって延在するので、角部に配置した場合でも、引き出し配線１１ｄ同士が短絡する懸念が少ない。したがって、外周側に配置される端子１１ａにおいては、配列の端部に配置される端子１１Ｂを図１に示すランド１３と電気的に接続し、他の端子１１と共通する電流を流す端子とすることにより、端子数を増加させることができる。
また、端子１１ａよりも内側に配置される端子１１ｂにおいては、図１２に示すように、端子１１Ｂの引き出し配線１１ｄが接触する場合には、接触する引き出し配線１１ｄにそれぞれ共通する電流を流すことにより、短絡による信頼性低下を防止することができる。ただし、この場合、前記したように端子１１やこれに接続される配線のレイアウト上の制約が生じるので、設計の自由度を向上させる観点からは、内側の列においては、端子１１Ｂを外部機器と電気的に接続されないダミーの端子とすることが好ましい。一方、外側の列においては、内側の列と比較して端子１１や配線のレイアウト上の制約が生じ難いので、外側の列については、端子１１Ｂを他の端子と共通する電流が流れる端子とすることで、当該電流の通電経路の抵抗を低減することができる。
また、端子１１Ｂをダミーの端子とした場合には、図１２に示すように、端子１１Ｂの引き出し配線１１ｄ同士を接続する他、端子１１Ｂに接続される引き出し配線１１ｄの長さを、ランド１３（図１参照）を介して外部機器と電気的に接続される端子１１（例えば端子１１Ａ）の引き出し配線１１ｄよりも短くしても良い。この場合、引き出し配線１１ｄに配置する半田材の量は、端子１１Ａの引き出し配線１１ｄに配置する半田材よりも少なくなるため、図７に示す半田１６Ｂを構成する半田材の量が少なくなる。しかし、端子１１Ｂを保温用の端子として用いる観点からは端子１１Ｂとこれに対向配置されるパッド２１が熱的に接続する程度の半田量を配置することができれば良い。したがって、図７に示すように半田１６Ｂの量が端子１１Ａに配置される半田１６Ａと比較して少ない場合であっても、半田１６Ｂとバンプ２２Ｂのボール部２２ａの一部が接触していれば、保温効果を得ることができる。また、前記したように引き出し配線１１ｄに配置した半田材が、ボンディング部１１ｃに集まることにより半田１６が形成される。したがって、引き出し配線１１ｄの長さを短くすることにより、引き出し配線１１ｄ同士の接触を防止することができれば、溶融した半田材の移動方向を一方向に規定することができるので、各ボンディング部１１ｃに形成される半田１６Ｂを確実にバンプ２２Ｂに接触させることができる。
＜半導体装置の製造方法＞
次に図１に示すＳＩＰ１の製造方法について説明する。本実施の形態のＳＩＰ１の製造方法では、まず、配線基板を準備する。図１５は、本実施の形態の配線基板準備工程において準備する配線基板の一部を拡大して示す要部拡大断面図である。
本工程では、図１５に示すマトリクス基板（多数個取り配線基板）３５を準備する。マトリクス基板３５は、複数の製品形成領域３５ａが、例えば、行列状に配置された配線基板であって、各製品形成領域３５ａが、図１に示す配線基板２に相当する。また、各製品形成領域には、図１に示す端子１１、１２、ランド１３、あるいは各端子間を電気的に接続する配線等が、予め形成されている。
次に、マトリクス基板３５の上面２ａにマイコンチップ３（図１参照）を搭載する（フリップチップ実装工程、ダイボンディング工程）。図１６は、図１５に示す配線基板の上面にマイコンチップを搭載する工程を示す要部拡大断面図である。
本工程では、マイコンチップ３の主面３ａがマトリクス基板３５の上面２ａと対向した状態で、マイコンチップ３の主面３ａに形成されたパッド２１と、マトリクス基板３５の上面２ａに形成された端子１１を、バンプ２２を介して接合する、フェイスダウン実装によりパッド２１と端子１１をそれぞれ電気的に接続する。バンプ２２による接合方法を詳しく説明すると例えば以下である。
マトリクス基板３５の各端子１１の表面（ボンディング部１１ｃおよび引き出し配線１１ｄ）に半田材を配置（塗布）する。この工程は、マイコンチップ３を搭載する工程の直前に行うこともできるが、予め端子１１に半田材が塗布された配線基板２を準備しても良い。
次に、主面３ａの各パッド２１上にそれぞれバンプ２２が形成されたマイコンチップ３を準備して、主面３ａとマトリクス基板３５の上面２ａが対向するように、各バンプ２２と端子１１の位置を合わせてマイコンチップ３を載置する。マイコンチップ３の裏面３ｂ側、およびマトリクス基板３５の下面２ｂ側には、それぞれヒータなどの熱源３６が配置され、マイコンチップ３およびマトリクス基板３５はこの熱源３６により加熱される。この熱により、端子１１に配置された半田材が溶融し、バンプ２２に濡れ上がって、金−半田接合を形成する。
本工程では、複数のバンプ２２と端子１１を同時に接合するので、接合不良の発生を抑制するためには、各バンプ２２の接合部周辺の温度のばらつきを低減する必要がある。本実施の形態によれば、前記したように固有の電流が流れるバンプ２２Ａの隣に、他のバンプ２２と共通する電流が流れる、あるいは外部機器と電気的に接続されないダミーのバンプ２２Ｂを配置し、これらをマトリクス基板３５の端子１１と接合することにより、各バンプ２２の接合部周辺の温度のばらつきを低減することができる。
次に、マイコンチップ３の主面３ａとマトリクス基板３５の上面２ａの間に、アンダフィル樹脂１５を配置し、マイコンチップ３の主面３ａを樹脂封止する。図１７は、図１５に示すマイコンチップとマトリクス基板の間にアンダフィル樹脂を配置した状態を示す要部拡大断面図である。本工程では、前記した金-半田接合を行う工程における熱を加え続けながら、マイコンチップ３の主面３ａとマトリクス基板３５の上面２ａの間に、アンダフィル樹脂１５を供給（充填）する。その後、アンダフィル樹脂を加熱硬化させてバンプ２２と端子１１の接合部を保護する。
次に、メモリチップ４を搭載する。図１８は、図１７に示すマイコンチップ３の裏面側にメモリチップを搭載した状態を示す要部拡大断面図である。本工程では、メモリチップ４の裏面４ｂをマイコンチップ３の裏面３ｂと対向させた状態で固着する、所謂フェイスアップ実装で搭載する。メモリチップ４の端子数（パッド数）は、マイコンチップ３の端子数と比較して少ないため、フェイスアップ実装とすることで製造コストを低減することができる。
本実施の形態では、複数のメモリチップ４を搭載するので、各メモリチップ４を順次積層して固着する。上層に積層されるメモリチップ４は裏面４ｂを、下層に配置されたメモリチップ４の主面４ａと対向させた状態で、下層のメモリチップ４上に固着される。積層時には、下層に配置されたメモリチップ４のパッド４ｄが露出するように配置する。
メモリチップ４は、接着材によりマイコンチップ３の裏面３ｂ、あるいは下層に配置されたメモリチップ４の主面４ａ上に固着するが、接着材としては、ペースト樹脂、あるいはＤＡＦ（Die Attach Film）と呼ばれる接着テープを用いることができる。
次に、ワイヤボンディング工程として、メモリチップ４の各パッド４ｄと端子１２を、それぞれワイヤ５を介して電気的に接続する。図１９は図１８に示すメモリチップのパッドと配線基板の端子を電気的に接続した状態を示す要部拡大断面図である。本工程では、ワイヤ５同士が短絡することを防止するため、下層のメモリチップ４のパッド４ｄから順に接続していく。
次に、樹脂封止工程として、メモリチップ４およびワイヤ５を封止体６により封止（樹脂封止）する。図２０は、図１９に示すメモリチップおよびワイヤを封止体により封止した状態を示す要部拡大断面図である。本工程では、例えば、複数の製品形成領域をまとめて（成型金型が有する１個のキャビティで複数の製品形成領域を覆った状態で）封止する、所謂、一括モールド方式（一括トランスファモールド方式）により、封止体６を形成している。
次に、マトリクス基板３５の下面２ｂに半田ボール１４を搭載する。図２１は、図２０に示す配線基板の下面側に半田ボールを搭載する工程を示す要部拡大断面図である。
本工程では、図２１に示すように、封止体６の上面を下側に向けた状態で、マトリクス基板３５の下面２ｂに形成されたランド１３の表面に半田ボール１４を接合する。
次に、封止体６が形成されたマトリクス基板３５を製品形成領域毎に切断（個片化）し、図１に示すＳＩＰ１が得られる。次に、必要に応じて、ＳＩＰ１の電気的検査や外観検査を行い、良否判定しＳＩＰ１が完成する。
以上、本願発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、前記実施の形態では、半導体装置のパッケージタイプとして本願発明者が具体的に検討したＳＩＰについて説明したが、半導体チップを配線基板にフリップチップ実装する半導体装置に広く適用することができる。例えば、図２２に示すように、１個のマイコンチップ３が配線基板２の上面にフリップチップ実装された半導体装置４０に適用することができる。図２２は、図１〜図２２を用いて説明した半導体装置の変形例である半導体装置の概要構造を示す断面図である。図２２に示す半導体装置４０は、マイコンチップ３の裏面３ｂにメモリチップ４（図１参照）が搭載されていない点、これに接続されるワイヤ５（図１参照）、端子１２（図１参照）を有していない点、および封止体６が形成されていない点を除き、図１に示すＳＩＰ１と同様である。
ＳＩＰ１と重複する説明は省略するが、半導体装置４０においても、複数のパッド２１が形成されたマイコンチップ３の主面３ａが配線基板２の上面２ａと対向するように搭載されている。したがって、パッド２１と配線基板２の端子１１を電気的に接続する際には、各接合部における温度のばらつきを低減することが、接合不良を防止する観点から重要である。したがって、前記実施の形態で説明した技術を適用することにより、各接合部の接合不良を防止することができる。なお、図２２では、簡単に説明するため、半導体装置４０が有する半導体チップをマイコンチップ３として示しているが、半導体チップの種類はマイコンチップに限定されるものではない。
また、前記実施の形態では、フリップチップ実装されるマイコンチップの主面に形成された複数のパッドが、主面の各辺に沿って、かつ複数列に亘って形成されているものについて説明したが、半導体装置の高機能化、または小型化を考慮しなければ、本願発明は、複数のパッドが、主面の各辺に沿って、１列で形成されている半導体チップに適用しても有効である。しかしながら、複数のパッドを１列で形成した場合、パッドの配列方向（辺に沿った方向）にしかパッドが存在しないため、保温効果を考慮すると、前記実施の形態のように、複数列に亘って複数のパッドを形成することがより好ましい。
また、前記実施の形態では、ＳＩＰについて説明したが、他の半導体パッケージの例として、第１半導体装置（第１半導体パッケージ）上に第２半導体装置（第２半導体パッケージ）を積層してシステムを構成したパッケージオンパッケージ(Package on Package：ＰＯＰ)型半導体装置（ＰＯＰ）を挙げることもできる。
ＰＯＰは、例えば、コントローラ系チップが搭載された第１半導体パッケージと、ＤＲＡＭやフラッシュメモリのようなメモリ系チップが搭載された第２半導体パッケージとで構成され、第１半導体パッケージの上に第２半導体パッケージが積層される。そして、下段の第１半導体パッケージの下面に設けられた外部端子を介して、例えば小型情報通信端末機器である携帯電話など、外部電子機器のマザーボード（実装基板）などに実装される。
ＰＯＰは、複数枚の配線基板を備えているので、システムの多機能化に伴ってコントローラ系チップの入出力端子数が増加した場合でも、同一実装面積のＳＩＰに比べて信号配線の量を増やすことができる利点がある。また、ＰＯＰは、各配線基板にチップを実装した後にチップ同士を接続するので、チップ同士を接続する工程に先立って、チップと配線基板の接続状態を判定することが可能となり、パッケージの組み立て歩留まりの低減に有効である。また、ＳＩＰと比較してシステムの少量・多品種化にも柔軟に対応できる。
このようなＰＯＰにおいては、下段側に配置される第１半導体パッケージにおいては、ＰＯＰ全体の厚さを薄型化する観点から、コントローラ系の半導体チップは、フリップチップ実装される。したがって、この第１半導体パッケージにおいて、前記実施の形態で説明した技術を適用することにより、接合不良を防止することができる。
また、前記実施の形態では、図１２に示すように、端子１１がボンディング部１１ｃとこれに接続される引き出し配線１１ｄとで構成され、ボンディング部１１ｃおよび引き出し配線１１ｄが絶縁膜１８から露出している構造について説明したが、図２３および図２４に示すように、ボンディング部１１ｃのみを絶縁膜１８から露出させた配線基板４１を有する半導体装置に適用することもできる。図２３は図１２に示す配線基板の変形例を示す要部拡大平面図、図２４は図２３に示すＡ−Ａ線に沿った要部拡大断面図、図２５は図２３に示すＢ−Ｂ線に沿った要部拡大断面図である。
図２３〜図２５に示す配線基板４１のように、絶縁膜１８から露出する引き出し配線を形成しない場合には、例えば、端子１１Ｂを外部機器と電気的に接続されないダミーの端子とすれば、端子１１Ｂの全てを絶縁膜１８から露出させることができる。この場合、図１２〜図１４に示す配線基板２のように、引き出し配線１１ｄの配置レイアウトを考慮しなくて良いので、端子１１Ｂの配置に係る設計上の自由度をさらに向上させることができる。
また、前記実施の形態では、パッドに形成されたバンプと、このバンプに対応する端子（ボンディングリード）とを、半田を介して接続することで、一体の保温壁（熱源）として機能させることについて説明したが、保温壁として機能するためには、半導体チップのパッドと配線基板のボンディングリードとが熱的に接続されていればよく、パッドとボンディングリードとを半田を介して接続するような構成に適用してもよい。しかしながら、半田は接合する際、一度、熱により溶融するため、パッドとボンディングリードとの間で良好な接続を行うためには、前記実施の形態のように、パッド（突起電極）にバンプを形成しておき、このバンプに溶融した半田の濡れ上がらせることが好ましい。
また、前記実施の形態では、バンプ２２を介して半導体チップのパッド２１と配線基板２の端子１１とを電気的に接続する場合において、バンプ２２の温度が十分に上がらないことによりバンプ２２と端子１１と間で生じる接合不良対策について説明したが、バンプ２２の代わりにワイヤを用いれば、この接合不良対策が可能であることは言うまでもない。
このとき、前記実施の形態では、図１０に示すように、半導体チップの主面において外周側に配置されたパッド２１ａを構成する配線の一部が、このパッド２１ａよりも内側に配置されたパッド２１ｂも構成している。そのため、例えば隣接する他のパッド２１に接続されるワイヤとの干渉を避けるために、外周側のパッド２１ａ、あるいは内周側のパッド２１ｂの何れか一方に、ワイヤを振り分けることができる。また、図３３に示すように、配線基板２における半導体チップの周囲には、電源電位（又は、基準電位）を強化するために、半導体チップの各辺に沿って電源電位用配線（又は、基準電位用配線）が連続して形成されている。そして、図３４のそれぞれに示すように、この電源電位用配線と、半導体チップの複数のパッド２１のうちの外周側のパッド（電源電位用パッド）２１ａとをワイヤを介して電気的に接続することで、ワイヤの長さを短くすることができる。これにより、ワイヤに生じるインダクタンス成分を低減することができるので、半導体装置の信頼性を向上することができる。
本発明は、電極パッドが形成された半導体チップの主面を、配線基板の搭載面と対向させた状態で搭載する、所謂フリップチップ実装技術を用いた半導体装置に利用可能である。
１ ＳＩＰ（半導体装置）
２ 配線基板
２ａ 上面（表面、主面）
２ｂ 下面（裏面）
２ｃ チップ搭載領域
３ マイコンチップ（半導体チップ）
３ａ 主面
３ｂ 裏面
３ｃ 側面
３ｅ コア回路形成領域
３ｆ 入出力端子形成領域
３ｇ 入出力回路（Ｉ／Ｏセル）
３ ベース基板（下段側配線基板、配線基板）
４、４Ａ、４Ｂ メモリチップ（半導体チップ）
４ａ 主面
４ｂ 裏面
４ｄ パッド
５ ワイヤ（導電性部材）
６ 封止体（封止樹脂）
１１、１１ａ、１１ｂ、１１Ａ、１１Ｂ 端子（ボンディングリード）
１１ｃ ボンディング部
１１ｄ 引き出し配線
１２ 端子（ボンディングリード）
１３ ランド
１４ 半田ボール（バンプ電極、外部端子）
１５ アンダフィル樹脂（封止樹脂、封止体）
１６、１６Ａ、１６Ｂ 半田（導電性部材）
１７ａ 配線
１７ｂ ビア
１８ 絶縁膜
２１、２１ａ、２１ｂ、２１Ａ、２１Ｂ パッド（電極パッド）
２２、２２Ａ、２２Ｂ バンプ（導電性部材、突起電極）
２２ａ ボール部
２２ｂ ワイヤ部
２３ 回路
２３ａ 制御回路部
２３ｂ メモリ回路部
２３ｃ アナログ回路部
２４、２４ａ、２４ｂ 配線
２５ 半導体素子
２５ａ アナログ回路素子
２５ｂ 保護ダイオード
３５ マトリクス基板（多数個取り配線基板）
３５ａ 製品形成領域
３６ 熱源
４０ 半導体装置
４１ 配線基板

Claims (17)

  1. 上面、前記上面とは反対側に位置する下面、前記上面に形成された複数のボンディングリード、および前記下面に形成された複数のランドを有する配線基板と、
    四角形の外形形状を成す主面、前記主面の反対側に位置する裏面、および前記主面の各辺に沿って形成された複数のパッドを有し、前記主面を前記配線基板の上面と対向させた状態で前記配線基板上に搭載される半導体チップと、
    前記半導体チップの前記複数のパッドと前記配線基板の前記複数のボンディングリードとをそれぞれ電気的に接続する複数の導電性部材と、を含み、
    前記複数のパッドは、複数の第１パッドと、複数の第２パッドとを有し、
    前記複数の第１パッドには、前記複数の第２パッドとは異なる固有の電流が流れ、
    前記複数の第２パッドには、前記複数の第２パッドのうちの他の第２パッドに共通する電流が流れる、または電流が流れず、
    前記複数の第１パッドのうちのある第１パッドの隣には、前記複数の第１パッドのうちの他の第１パッド、または前記複数の第２パッドのうちの１つが配置され、
    前記複数の第１パッドは、前記複数の導電性部材のうちの第１導電性部材を介して前記複数のボンディングリードとそれぞれ電気的に接続され、
    前記複数の第２パッドは、前記複数の導電性部材のうちの第２導電性部材を介して前記複数のボンディングリードと接合されていることを特徴とする半導体装置。
  2. 請求項１において、
    前記第１導電性部材および前記第２導電性部材には、それぞれ半田が含まれ、前記複数のパッドそれぞれの表面に接合された複数の突起電極と、前記半田が接合することにより前記複数のパッドと前記複数のボンディングリードが接続されていることを特徴とする半導体装置。
  3. 請求項２において、
    前記複数のパッドは、前記主面の周縁部の各辺に沿って、１列目パッドと、前記１列目パッドよりも前記主面の内側に形成された２列目パッドとを有し、
    前記複数のボンディングリードは、前記１列目パッドと電気的に接続される１列目ボンディングリードと、前記１列目ボンディングリードよりも前記配線基板の上面の内側に形成され、前記２列目パッドと電気的に接続された２列目ボンディングリードとを有し、
    前記１列目パッドのうち、前記第１パッドの内側には、前記２列目パッドが対向配置され、
    前記２列目パッドのうち、前記第１パッドの外側には、前記１列目パッドが対向配置されていることを特徴とする半導体装置。
  4. 請求項３において、
    前記半導体チップの前記主面は、
    前記１列目パッドの中心が、２列目において配列される隣り合う前記２列目パッドの間の延長線上に位置するように千鳥状に前記１列目パッドおよび前記２列目パッドを配置する第１領域と、
    前記１列目パッドと前記２列目パッドの対向する辺の中心を揃えて配置する第２領域と、を有していることを特徴とする半導体装置。
  5. 請求項４において、
    前記半導体チップの前記主面には、アナログ回路素子を含む複数の半導体素子、および前記複数の半導体素子と前記複数のパッドをそれぞれ電気的に接続する複数の配線が形成され、
    前記第２領域に配置される前記複数のパッドは、前記主面に形成された前記配線を介して前記アナログ回路素子に電気的に接続されていることを特徴とする半導体装置。
  6. 請求項５において、
    前記半導体チップの前記主面に形成される前記配線は、絶縁層を介して積層される複数の配線層に形成され、
    前記第２領域に配置される前記複数のパッドと、前記アナログ回路素子を電気的に接続する前記配線の配線経路は、
    前記複数の配線層のうち、最表面に配置される配線層の配線経路距離が、下層に配置される配線層の配線経路距離よりも長いことを特徴とする半導体装置。
  7. 請求項６において、
    前記最表面に配置される配線層に形成される配線は、前記下層の配線層に形成される配線と比較して、断面積が大きいことを特徴とする半導体装置。
  8. 請求項１において、
    前記複数の第２パッドに流れる共通する電流は、電源電位または基準電位を供給する電流であることを特徴とする半導体装置。
  9. 上面、前記上面とは反対側に位置する下面、前記上面に形成された複数のボンディングリード、および前記下面に形成された複数のランドを有する配線基板と、
    四角形の外形形状を成す主面、前記主面の反対側に位置する裏面、前記主面に形成された複数の半導体素子、前記複数の半導体素子の周囲にそれぞれ複数列で形成された複数のパッド、および前記主面に形成され、前記複数の半導体素子と前記複数のパッドをそれぞれ電気的に接続する複数の配線を有し、前記主面を前記配線基板の上面と対向させた状態で前記配線基板上に搭載される半導体チップと、
    前記半導体チップの前記複数のパッドと前記配線基板の前記複数のボンディングリードとをそれぞれ電気的に接続する複数の導電性部材と、を含み、
    前記複数のパッドは、前記主面の周縁部側に形成された１列目パッドと、前記１列目パッドよりも前記主面の内側に形成された２列目パッドとを有し、
    前記複数のボンディングリードは、前記１列目パッドと電気的に接続される１列目ボンディングリードと、前記１列目ボンディングリードよりも前記配線基板の上面の内側に形成され、前記２列目パッドと電気的に接続された２列目ボンディングリードとを有し、
    前記１列目パッドのうちの第１パッドの内側には、前記２列目パッドのうちの第２パッドが対向配置され、
    前記複数の半導体素子の一部は、前記複数の配線を介して前記第１パッドおよび前記第２パッドのそれぞれと電気的に接続されていることを特徴とする半導体装置。
  10. 請求項９において、
    前記複数の半導体素子のうち、前記複数の配線を介して前記複数のパッドに電気的に接続される半導体素子は、アナログ回路素子であることを特徴とする半導体装置。
  11. 請求項９において、
    前記アナログ回路素子に電気的に接続される前記複数のパッドは、前記アナログ回路素子に電源電位、あるいは基準電位を供給するパッドであることを特徴とする半導体装置。
  12. 上面、前記上面とは反対側に位置する下面、前記上面に形成された複数のボンディングリード、および前記下面に形成された複数のランドを有する配線基板と、
    四角形の外形形状を成す主面、前記主面の反対側に位置する裏面、および前記主面の周縁部の各辺に沿って形成された複数のパッドを有し、前記主面を前記配線基板の上面と対向させた状態で搭載される半導体チップと、
    前記半導体チップの前記複数のパッドと前記配線基板の前記複数のボンディングリードとをそれぞれ電気的に接続する複数の第１導電性部材と、を含み、
    前記複数のパッドは、他のパッドとは異なる固有の電流が流れる複数の第１パッド、および前記複数のパッドに共通する電流が流れる、または電流が流れない複数の第２パッドからなり、
    前記主面における前記複数のパッドの配列は、前記主面の角部に前記複数の第２パッドが配置され、前記複数の第２パッドは、複数の第２導電性部材を介して前記複数のボンディングリードと接合されていることを特徴とする半導体装置。
  13. 請求項１２において、
    前記複数の第１導電性部材および前記複数の第２導電性部材には、それぞれ半田が含まれ、前記複数のパッドそれぞれの表面に接合された複数の突起電極と、前記半田が接合することにより前記複数のパッドと前記複数のボンディングリードが接続されていることを特徴とする半導体装置。
  14. 請求項１３において、
    前記複数のパッドは、前記主面の周縁部の各辺に沿って、１列目パッドと、前記１列目パッドよりも前記主面の内側に形成された２列目パッドとを有し、
    前記複数のボンディングリードは、前記１列目パッドと電気的に接続される１列目ボンディングリードと、前記１列目ボンディングリードよりも前記配線基板の上面の内側に形成され、前記２列目パッドと電気的に接続された２列目ボンディングリードとを有し、
    前記１列目パッドのうち、前記第１パッドの内側には、前記２列目パッドが対向配置され、
    前記２列目パッドのうち、前記第１パッドの外側には、前記１列目パッドが対向配置されていることを特徴とする半導体装置。
  15. 請求項１４において、
    前記１列目ボンディングリードは、前記１列目パッドと対向する位置に配置される第１ボンディング部と、前記第１ボンディング部から前記半導体チップを搭載するチップ搭載領域の外側に向かって延在する第１引き出し配線と、からなり、
    前記２列目ボンディングリードは、前記２列目パッドと対向する位置に配置される第２ボンディング部と、前記第２ボンディング部から前記チップ搭載領域の内側に向かって延在する第２引き出し配線と、からなり、
    前記１列目ボンディングリードおよび前記２列目ボンディングリードは、それぞれ前記配線基板の上面を覆う絶縁膜から露出していることを特徴とする半導体装置。
  16. 請求項１５において、
    前記２列目ボンディングリードのうち、前記第２パッドと接合される前記２列目ボンディングリードは、外部機器と電気的に接続されないダミーのボンディングリードであることを特徴とする半導体装置。
  17. 請求項１５において、
    前記１列目ボンディングリードのうち、前記第２パッドと接合される前記１列目ボンディングリードは、前記配線基板の前記ランドと電気的に接続され、基準電位電流あるいは電源電位電流が流れることを特徴とする半導体装置。
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