JP2006147620A - フリップチップ実装半導体装置の製造方法及びフリップチップ実装半導体装置 - Google Patents
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Abstract
【課題】接続媒体溜りの位置をコントロールすることができるとともに配線間隔が狭い場合であっても端子間隔を十分に確保することができ、また容易により端子を形成することができるフリップチップ実装半導体装置の製造方法及びフリップチップ実装半導体装置を提供する。
【解決手段】フリップチップ実装半導体装置1は、インターポーザ基板2上に、幅が一方から他方にかけて徐々に小さい複数の端子6と、端子6の少なくとも一方の端部にそれぞれ連設された配線7とを形成する工程と、端子6上にそれぞれ半田層を形成する工程と、半田層を溶融させて、端子6上に半田溜りを形成する工程と、半導体チップ3に設けられた複数の突起状電極を、半田溜りを介して端子6にそれぞれ電気的に接続するとともに固定する工程とを含む方法により形成される。
【選択図】図1
【解決手段】フリップチップ実装半導体装置1は、インターポーザ基板2上に、幅が一方から他方にかけて徐々に小さい複数の端子6と、端子6の少なくとも一方の端部にそれぞれ連設された配線7とを形成する工程と、端子6上にそれぞれ半田層を形成する工程と、半田層を溶融させて、端子6上に半田溜りを形成する工程と、半導体チップ3に設けられた複数の突起状電極を、半田溜りを介して端子6にそれぞれ電気的に接続するとともに固定する工程とを含む方法により形成される。
【選択図】図1
Description
本発明は、フリップチップ実装半導体装置の製造方法及びフリップチップ実装半導体装置に関する。
近年、電子機器の小型化に伴って、半導体チップを高密度に実装基板に実装する必要性がますます高まっている。この課題を解決するためのものとして、インターポーザ基板に半導体チップの素子形成面を向かい合わせに配置し、半導体チップに設けられた突起状電極とインターポーザ基板の端子上に形成された半田とを加熱し、圧着することにより半導体チップとインターポーザ基板とを接続するフリップチップ実装方法が注目されている。
インターポーザ基板の端子上に半田を形成する方法としては、例えばスーパージャフィット法が用いられている。この方法は、微小な端子に半田を形成する方法としては有力であるが、配線間隔が60μm以下のように狭くなると、端子上に半田溜りが不規則に形成されてしまうことがある。このような不規則な半田溜りは、半導体チップとインターポーザ基板との接続不良や、半田同士の接合(ブリッジ)による電気的不良を引き起こす原因となる。
このようなことから、半田溜りが所定の位置に形成されるように半田溜りの位置をコントロールすることが課題となっている。現在、このような課題に対して、例えば、幅が配線より太い四角形状の端子に形成して、表面張力により端子上に半田溜りを形成する技術が提案されている(例えば、特許文献1参照)。
特許3420076号公報
しかしながら、このような場合においては、端子の幅が配線の幅よりも太いために、配線間隔を狭くすると、端子間隔が極めて狭くなってしまい、端子間隔を十分に確保することができないおそれがある。また、端子間隔が極めて狭い場合には、加工し難いため、このような形状の端子を得ることは困難である。
本発明は、上記課題を解決するためになされたものである。即ち、接続媒体溜りの位置をコントロールすることができるとともに配線間隔が狭い場合であっても端子間隔を十分に確保することができ、また容易により端子を形成することができるフリップチップ実装半導体装置の製造方法及びフリップチップ実装半導体装置を提供することを目的とする。
本発明の一の形態によれば、フリップチップ実装用基板上に、幅が一方の端部から他方の端部にかけて徐々に小さい複数の端子と、前記各端子の少なくとも一方の端部にそれぞれ連設された配線とを形成する工程と、前記各端子上にそれぞれ接続媒体層を形成する工程と、前記各接続媒体層を溶融させて、前記各端子上に接続媒体溜りを形成する工程と、半導体チップに設けられた複数の突起状電極を、前記各接続媒体溜りを介して前記各端子にそれぞれ電気的に接続するとともに固定する工程とを具備することを特徴とするフリップチップ実装半導体装置の製造方法が提供される。
本発明の他の形態によれば、幅が一方の端部から他方の端部にかけて徐々に小さい複数の端子と、前記各端子の少なくとも一方の端部にそれぞれ連設された配線とを有するフリップチップ実装用基板と、前記各端子における前記他方の端部側の部分上にそれぞれ位置した接続媒体溜りと、前記各接続媒体溜りを介して、それぞれ前記各端子に電気的に接続され、かつ固定された突起状電極を有する半導体チップとを具備することを特徴とするフリップチップ実装半導体装置が提供される。
本発明の一の形態のフリップチップ実装半導体装置の製造方法によれば、接続端子溜りの位置をコントロールすることができる。また、配線間隔が狭い場合であっても、端子間隔を十分に確保することができる。さらに端子を容易に形成することができる。本発明の他の形態のフリップチップ実装半導体装置によれば、動作不良が起こり難い。
以下、図面を参照して、本発明の実施の形態を説明する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。図1は本実施の形態に係るフリップチップ実装半導体装置の模式的な垂直断面図であり、図2は本実施の形態に係るインターポーザ基板と半導体チップとの接続状態を示す模式図である。図3及び図4は本実施の形態に係る端子及びその周辺部の模式的な平面図であり、図5は本実施の形態に係るパッド及び突起状電極の模式的な平面図である。
図1及び図2に示されるように、フリップチップ実装半導体装置1は、インターポーザ基板2(フリップチップ実装用基板)を備えている。インターポーザ基板2上には、半導体チップ3が搭載されている。半導体チップ3は、インターポーザ基板2のチップ搭載面と向かい合うように素子形成面が下面となっている。インターポーザ基板2と半導体チップ3の間にはアンダーフィル樹脂4が充填されており、また半導体チップ3は封止樹脂5により封止されている。
インターポーザ基板2のチップ搭載面には、半導体チップ3の外周部に沿って所定の間隔をおいて複数の端子6が配置されている。端子6は、例えばCu等の金属から構成されている。図3に示されるように端子6は、幅が端部6a(一方の端部)から端部6b(他方の端部)にかけて徐々に小さくなっている。端子6の側面は、平面状に形成されている。即ち、端子6は、台形状に形成されている。なお、端子6の側面を平面状に形成することは必須ではなく、端子6の側面を曲面状に形成してもよい。
端子6は、端子6c(第1の端子)と、端部6aから端部6bに向かう方向が端子6cにおける端部6aから端部6bに向かう方向と逆方向となるように形成された端子6d(第2の端子)とから構成されており、端子6cと端子6dとは交互に配置されている。即ち、端部6aは互い違いになっている。端子間隔は、端部6aの幅が例えば約40μmであり、端部6bの幅が約20μmである場合には、例えば25μm以上30μm以下程度とすることが好ましい。なお、端子6c,6dを交互に配置することは必須ではなく、例えば配線間隔が60μmを超えるような配線間隔が比較的広い場合においては、図4に示されるように端部6aから端部6bに向かう方向が同一方向となるように端子6を配置してもよい。
端子6の両端には、例えばCu等の金属から構成された配線7がそれぞれ連設されている。なお、配線7は端子6の少なくとも一方の端部6a,6bに連設されていればよく、端子6の両端に配線7をそれぞれ連設させることは必須ではない。具体的には、端子6より内側に位置する配線7は形成しなくともよい。端子6と端子7とは、一体的に形成されている。
インターポーザ基板2のチップ搭載面の反対側の面である非チップ搭載面にも、端子8及び端子8に連設された配線9が形成されている。配線7と配線9とは、インターポーザ基板2の内部に形成されたビア10を介して電気的に接続されている。
インターポーザ基板2のチップ搭載面及び非チップ搭載面は、ソルダーレジスト11により覆われている。ここで、配線7,9は、ソルダーレジスト11により覆われているが、端子6,8は露出している。即ち、ソルダーレジスト11には開口11aが形成されており、この開口11aを介して端子6,8は露出している。端子8には、実装基板(図示せず)に接続するための半田ボール12が接続されている。
半導体チップ3は、半導体チップ3の素子形成面側に形成され、かつ半導体チップ3の外周部に沿って一列に配置された例えば長方形状のパッド13を備えている。パッド13上には突起状電極14が形成されている。ここで、突起状電極14は、端子6における端部6a側の部分上に配置されるように位置が調節されている。即ち、本実施の形態では、端部6aが互い違いに位置しているので、図2及び図5に示されるように突起状電極14も互い違いに配置されている。突起状電極14としては、例えばチップ電極或いはめっき電極等が挙げられる。チップ電極としては、例えば金ワイヤーによるスタッドバンプ等が挙げられ、めっき電極としては、例えば金、半田(例えばSn−Pd半田、Sn−Ag半田、Sn−Ag−Cu半田)から構成したものが挙げられる。
突起状電極14は、半田から構成された半田溜り15(接続媒体溜り)を介して端子6に電気的に接続されているとともに固定されている。半田溜り15は端子6における端部6a側の部分上に位置している。即ち、端部6aは互い違いに位置しているので、図2に示されるように半田溜り15も互い違いに位置している。
このようなフリップチップ実装半導体装置1は、以下のような方法により製造することが可能である。図6(a)〜図8(b)は本実施の形態に係るフリップチップ実装半導体装置1の模式的な製造工程図である。
図6(a)に示されるように、まず、インターポーザ基板2に端子6,8及び配線7,9を形成する。この端子6,8及び配線7,9は、例えばアディティブ法やビルドアップ法を用いて形成することが可能である。アディティブ法で端子6,8及び配線7,9を形成するには、インターポーザ基板2のチップ搭載面及び非チップ搭載面に例えばCu等の金属べた膜を形成し、その後金属べた膜上に開口を有するレジストパターンを形成する。そして、レジストパターンの開口内に金属べた膜をシードとして電解めっきを形成し、その後レジストパターンを取り除いた後に金属べた膜をエッチングする。これにより、端子6,8及び配線7,9が形成される。なお、配線間隔が比較的広い場合にはサブトラクト法も適用可能である。
端子6,8及び配線7,9を形成した後、インターポーザ基板2の両面にソルダーレジスト11を塗布する。その後、図6(b)に示されるようにフォトリソグラフィにより端子6,8が露出するようにソルダーレジスト11に開口11aを形成する。
ソルダーレジスト11に開口11aを形成した後、インターポーザ基板2を特殊な薬液に浸漬させて、図6(c)に示されるように化学反応により端子6,8の表面に粘着層16を形成する。なお、粘着層16はソルダーレジスト11の表面には形成されない。
端子6,8の表面に粘着層16を形成した後、インターポーザ基板2上から半田の粉末を振り掛けて、粘着層16に半田の粉末を付着させる。これにより、図7(a)に示されるように粘着層16上に半田層15aが形成される。なお、粘着層16が形成されていない箇所には半田の粉末は付着しないので、半田層15aは形成されない。
粘着層16上に半田層15aを形成した後、半田層15aを加熱して半田を溶融させる。ここで、端子6上においては、溶融した半田は、表面張力により端部6a側に吸い寄せられる。これにより、図3及び図7(b)に示されるように端子6における端部6a側の部分に半田溜り15が形成される。また、端子8上においては、溶融半田17が形成される。
半田溜り15及び溶融半田17が形成された後、半導体チップ3の突起状電極14とインターポーザ基板2の端子6との位置を合わせ、図7(c)に示されるように突起状電極14を半田溜り15を介して端子6に接続する。これにより、半導体チップ3がインターポーザ基板2に搭載される。
半導体チップ3をインターポーザ基板2に搭載した後、図8(a)に示されるように半導体チップ3とインターポーザ基板2との間にアンダーフィル樹脂4を充填する。なお、アンダーフィル樹脂4を充填する代わりに、予めインターポーザ基板2に樹脂シート(図示せず)を貼り付けておき、その状態で半導体チップ3をインターポーザ基板2に搭載し、その後樹脂シートを溶融させて、半導体チップ3とインターポーザ基板2との間に樹脂を充填してもよい。そして、最後に図8(b)に示されるように半導体チップ3を封止樹脂5により封止するとともに溶融半田17に半田ボール12を溶融させて接続する。これにより、図1に示されるようなフリップチップ実装半導体装置1が得られる。
本実施の形態では、幅が端部6aから端部6bにかけて徐々に小さい端子6を形成しているので、半田層15aを溶融させると、半田は表面張力により端子6における端部6a側に吸い寄せられる。これにより、端子6における端部6a側の部分上に半田溜り15が形成されるので、半田溜り15の位置をコントロールすることができる。
本実施の形態では、幅が端部6aから端部6bにかけて徐々に小さい端子6を形成しているので、例えば60μm以下のような配線間隔が狭い場合であっても、端子6cと端子6dとを交互に配置することにより、端子間隔を十分に確保することができる。また、端子6は単純な形状であるので、端子6を容易に形成することができる。これらの結果、動作不良が起こり難いフリップチップ実装半導体装置1を得ることができる。なお、互い違いになるように特許文献1に記載されているような形状の端子を交互に配置した場合には、配線間隔を広げなければ、端子が配線と配線との間に配置させられないおそれがある。また、端子同士が重なってしまうおそれがある。ここで端子同士の重なりを避けるためには、ソルダーレジストから露出している配線の部分を長くしなければならないが、この部分を長くすると、半田溜り同士の距離が離れてしまうため、一列のパッドでは対応できなくなる。その結果パッドの位置も考慮する必要があり、パッド形成等に多大な手間を要する。
本発明は上記実施の形態の記載内容に限定されるものではなく、構造や材質、各部材の配置等は、本発明の要旨を逸脱しない範囲で適宜変更可能である。
1…フリップチップ実装半導体装置、2…インターポーザ基板、3…半導体チップ、6,6c,6d,8…端子、6a,6b…端部、7,9…配線、15…半田溜り、15a…半田層。
Claims (5)
- フリップチップ実装用基板上に、幅が一方の端部から他方の端部にかけて徐々に小さい複数の端子と、前記各端子の少なくとも一方の端部にそれぞれ連設された配線とを形成する工程と、
前記各端子上にそれぞれ接続媒体層を形成する工程と、
前記各接続媒体層を溶融させて、前記各端子上に接続媒体溜りを形成する工程と、
半導体チップに設けられた複数の突起状電極を、前記各接続媒体溜りを介して前記各端子にそれぞれ電気的に接続するとともに固定する工程と
を具備することを特徴とするフリップチップ実装半導体装置の製造方法。 - 前記端子は、複数の第1の端子と、前記一方の端部から前記他方の端部に向かう方向が前記第1の端子における前記一方の端部から前記他方の端部に向かう方向に対して逆方向となる複数の第2の端子とから構成されており、前記第1の端子と前記第2の端子とは交互に配置されるように形成されることを特徴とする請求項1記載のフリップチップ実装半導体装置の製造方法。
- 前記配線の間隔は、60μm以下であることを特徴とすることを特徴とする請求項2記載のフリップチップ実装半導体装置の製造方法。
- 幅が一方の端部から他方の端部にかけて徐々に小さい複数の端子と、前記各端子の少なくとも一方の端部にそれぞれ連設された配線とを有するフリップチップ実装用基板と、
前記各端子における前記他方の端部側の部分上にそれぞれ位置した接続媒体溜りと、
前記各接続媒体溜りを介して、それぞれ前記各端子に電気的に接続され、かつ固定された突起状電極を有する半導体チップと
を具備することを特徴とするフリップチップ実装半導体装置。 - 前記端子は、複数の第1の端子と、前記一方の端部から前記他方の端部に向かう方向が前記第1の端子における前記一方の端部から前記他方の端部に向かう方向に対して逆方向となる複数の第2の端子とから構成されており、前記第1の端子と前記第2の端子とは、交互に配置されていることを特徴とする請求項4記載のフリップチップ実装半導体装置。
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- 2004-11-16 JP JP2004331565A patent/JP2006147620A/ja not_active Withdrawn
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