JP5658640B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、特に、配線基板上に搭載される半導体チップに電源電位を供給する経路に対するノイズの除去に適用して有効な技術に関するものである。
半導体装置のパッケージ態様として、２つの半導体パッケージを積層し、かつ、下段側の半導体パッケージの端子と上段側の半導体パッケージの端子とを電気的に接続する技術がある。また、特開２００９−１３５２３３号公報（特許文献１）や特開２００９−１３５２３４号公報（特許文献２）には、下段側の半導体パッケージに、半導体素子と、例えばコンデンサ、抵抗器等のチップ状回路部品を搭載する構成が記載されている。また、特開２０１０−５６２０２号公報（特許文献３）には、２つの半導体パッケージの端子の間にコンデンサを配置する構成が記載されている。
特開２００９−１３５２３３号公報 特開２００９−１３５２３４号公報 特開２０１０−５６２０２号公報
本願発明者は、半導体装置の性能向上について検討を行い、以下の課題を見出した。半導体装置の性能向上を示す指標（性能指標）として、小型化（実装面積の低減）、高機能化（複数のシステムの集積）、高速化（処理速度、伝送速度の向上）、若しくは省電力化（駆動電圧の低減）などがある。また、半導体装置の品質向上の観点からは、半導体装置の信頼性（動作信頼性）を確保しつつ、かつこれらの性能指標を向上させることが必要となる。
ところが近年、半導体装置の性能向上に伴って信頼性の低下要因が変化している。特に、半導体装置に形成された各種回路を駆動する電源電位がノイズなどに起因して不安定になることが、信頼性低下の大きな要因となっている。例えば、駆動電圧を低電圧化すれば、駆動電圧を印加する経路中で生じる僅かなノイズでも駆動電圧が不安定化し易くなる。このため、半導体装置の実装基板側にバイパスコンデンサなどを搭載して、半導体装置への入力時のノイズを低減させても、半導体装置のパッケージ内で混入するノイズが問題となる。また例えば、小型化、高機能化の観点からは、複数の半導体装置を積層したパッケージ態様が効果的であるが、上段側の半導体装置には、下段側の半導体装置を介して電源電位を供給することとなるため、上下段の半導体装置が相互にノイズの影響を受けることが問題となる。また、上記のような問題は、高速信号回路、あるいはアナログ回路が形成された半導体装置において、特に大きな問題となる。
本発明は、上記課題に鑑みてなされたものであり、その目的は、半導体装置の信頼性を向上させる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
すなわち、本願発明の一態様である半導体装置は、配線基板と、前記配線基板上に搭載される半導体チップと、前記配線基板に搭載されるコンデンサを備えている。ここで、前記コンデンサは、前記半導体チップが備える複数の回路のうちの第１回路に駆動電圧を供給する経路中に電気的に接続されている。また、前記配線基板には前記第１回路に電源電位を供給する電源バイパス端子と前記第１回路に基準電位を供給する基準電位バイパス端子が形成され、前記コンデンサの電極が前記電源バイパス端子および前記基準電位バイパス端子のそれぞれに電気的に接続されている。また、前記コンデンサは、前記電源バイパス端子と前記第１回路の間の経路距離が短くなるように、前記配線基板の上面または下面に搭載されるものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
すなわち、本願発明の一態様によれば、半導体装置の信頼性を向上させることができる。
本発明の一実施の形態の半導体装置の全体構造の概要を示す断面図である。 図１に示す半導体装置の回路構成を示す説明図である。 図２に示すコア回路の一つに実装基板の電源から駆動電圧を供給する経路を示す説明図である。 図１に示すメモリパッケージの上面側の内部構造を、封止体を透過して示す透視平面図である。 図１に示すメモリパッケージの下面側を示す平面図である。 図１に示すベースパッケージの上面側を示す平面図である。 図６に示すベースパッケージの下面側を示す平面図である。 図３に示すコントローラチップの表面における電極と回路の平面的なレイアウトを模式的に示す平面図である。 図１に示すコンデンサ周辺を拡大して示す要部拡大断面図である。 図８に示すコア回路の周辺を拡大して示す要部拡大平面図である。 図１０のＡ−Ａ線に沿った拡大断面図である。 図１０のＢ−Ｂ線に沿った拡大断面図である。 図１０に示す配線基板の最上面の配線層の一例を示す拡大平面図である。 図２に示す入出力回路の一つに実装基板の電源から駆動電圧を供給する経路を示す説明図である。 図１４に示す半導体装置に搭載され、かつ配線基板の上面側に搭載されたコンデンサの周辺を示す拡大平面図である。 図１５のＡ−Ａ線に沿った拡大断面図である。 図１５に対するコンデンサの配置向きの変形例を示す拡大平面図である。 図２に示す複数の入出力回路に実装基板の電源から共通する駆動電圧を供給する経路を示す説明図である。 図１８に示す半導体装置に搭載され、かつ配線基板の上面側に搭載されたコンデンサの周辺を示す拡大平面図である。 図１９のＡ−Ａ線に沿った拡大断面図である。 図１９のＢ−Ｂ線に沿った拡大断面図である。 図２に示すメモリパッケージの回路に実装基板の電源から駆動電圧を供給する経路を示す説明図である。 図２２に示す半導体装置に搭載され、かつ配線基板の上面側に搭載されたコンデンサの周辺を示す拡大平面図である。 図２３のＡ−Ａ線に沿った拡大断面図である。 図２３に対する変形例を示す拡大平面図である。 図２４のコンデンサ配置に対する変形例を示す拡大断面図である。 図２６に示すコンデンサの平面配置を示す配線基板の下面側の拡大平面図である。 図２に対する変形例である半導体装置の回路構成を示す説明図である。 図２に対する他の変形例である半導体装置の回路構成を示す説明図である。
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。
また、以下の実施の形態の説明では、端子間、あるいは端子と電極間を電気的に接続する導電性の接合材の一例として半田材、あるいは半田ボールを用いた実施態様について説明する。また、以下の実施の形態で説明する半田材および半田ボールは、原則として鉛（Ｐｂ）を実質的に含まない、所謂、鉛フリー半田からなり、例えば錫（Ｓｎ）のみ、錫−ビス膜（Ｓｎ−Ｂｉ）、錫−銀（Ｓｎ−Ａｇ）、または錫−銀−銅（Ｓｎ−Ａｇ−Ｃｕ）などである。ここで、鉛フリー半田とは、鉛（Ｐｂ）の含有量が０．１ｗｔ％以下のものを意味し、この含有量は、ＲｏＨｓ（Restriction of Hazardous Substances）指令の基準として定められている。
＜半導体装置＞
本実施の形態では半導体装置の例として、本実施の形態では、本願発明者が具体的に検討した半導体装置の例として、例えば携帯電話機やＣＩＳ(Car Information System)製品などの小型情報通信端末機器の実装基板（マザーボード）に搭載される半導体装置を取り上げて説明する。また、パッケージの態様例としては、第１半導体装置（第１半導体パッケージ、下段側半導体装置）上に第２半導体装置（第２半導体パッケージ、上段側半導体装置）を積層してシステムを構成したパッケージオンパッケージ(Package on Package：ＰＯＰ)型半導体装置（以下、単にＰＯＰと記載する）を取り上げて説明する。
ＰＯＰは、例えば、コントローラ系チップが搭載された第１半導体パッケージと、ＤＲＡＭやフラッシュメモリのようなメモリ系チップが搭載された第２半導体パッケージとで構成され、第１半導体パッケージの上に第２半導体パッケージが積層される。そして、下段の第１半導体パッケージの下面に設けられた外部端子を介して、例えば小型情報通信端末機器である携帯電話など、外部電子機器のマザーボード（実装基板）などに実装される。
他方、ＰＯＰと異なる形態の半導体パッケージとして、一枚の配線基板上に種類の異なる複数の半導体チップ（例えばコントローラ系チップとメモリ系チップ）を実装して、１つの半導体パッケージ内にシステムを構成するシステム・イン・パッケージ(System In Package：ＳＩＰ)型半導体装置（以下、単にＳＩＰと記載する）がある。
ＰＯＰは、複数枚の配線基板を備えているので、システムの多機能化に伴ってコントローラ系チップの入出力端子数が増加した場合でも、同一実装面積のＳＩＰに比べて信号配線の量を増やすことができる利点がある。また、ＰＯＰは、各配線基板にチップを実装した後でチップ同士を電気的に接続するので、チップ同士を接続する工程に先立って、チップと配線基板の接続状態を判定することが可能となり、パッケージの組み立て歩留まりの向上に有効である。また、ＰＯＰは、第１および第２半導体装置をそれぞれ独立して（例えば別々の工場で）製造し、実装基板（マザーボード）に実装する際に積層することが可能である。このため、ＳＩＰと比較してシステムの少量・多品種化にも柔軟に対応できる点で有利である。
図１は本実施の形態の半導体装置の全体構造の概要を示す断面図、図２は図１に示す半導体装置の回路構成を示す説明図である。また、図２８および図２９は、それぞれ図２に対する変形例である半導体装置の回路構成を示す説明図である。なお、図２では、各回路１０への駆動電圧の供給経路を判り易く示すため、回路構成を単純化して示している。また、信号の伝送経路についてはコントローラチップ２とメモリチップ４を接続する経路の一部のみを示している。図１において、半導体装置（ＰＯＰ）１は、コントローラチップ（半導体チップ）２が実装されたベース基板（下段側配線基板）３の上部に、メモリチップ（半導体チップ）４が実装されたメモリ基板（上段側配線基板）５を重ね合わせた２層構造の積層型パッケージである。つまり、半導体装置１は、ベース基板３の上面（主面）３ａにコントローラチップ２が搭載されたベースパッケージ（半導体装置、下段側半導体装置）６、およびメモリ基板５の上面（主面）５ａにメモリチップ４が搭載されたメモリパッケージ（半導体装置、上段側半導体装置）７を有し、これら複数のパッケージを、導電性部材（半田ボール８）を介して互いに電気的に接続することにより、システムを構成している。詳しくは、図２に示すようにコントローラチップ２にはコア回路（コアセル）ＣＲ１、ＣＲ２、およびコア回路ＣＲ１、ＣＲ２と電気的に接続される入出力回路（入出力セル、Ｉ／Ｏセル）Ｉ／Ｏ１、Ｉ／Ｏ２が形成されている。コア回路ＣＲ１、ＣＲ２は、制御回路を含むシステムの主要回路であって、例えば、内部論理回路や、シフトレジスタなどが含まれる。一方、メモリチップ４にはメモリ回路ＣＲＭ、およびメモリ回路ＣＲＭと電気的に接続される入出力回路Ｉ／ＯＭが形成されている。そしてコントローラチップ２の入出力回路Ｉ／Ｏ１、Ｉ／Ｏ２とメモリチップ４の入出力回路は導電性部材（図１に示す半田ボール８）を介して互いに電気的に接続される。これにより、コントローラチップ２とメモリチップ４の間で信号電流などの入出力を行うことができる。また、図２に示す例では、半導体装置１は互いに独立して駆動する複数種のプロセッサ（コア回路ＣＲ１、ＣＲ２）を有している。例えば、携帯電話などの小型情報通信端末機器に搭載される半導体装置１は、図２に示すように、ベースバンド転送を制御するプロセッサ（コア回路ＣＲ１）と、アプリケーションを制御するプロセッサ（コア回路ＣＲ２）を有している。コア回路ＣＲ１、ＣＲ２は、システムを制御するための各種回路をそれぞれ有し、制御システムを構成している。つまり、コントローラチップ２は、１個の半導体チップ内に形成された複数の集積回路によりシステムを構成するＳＯＣ（System on Chip）である。また、各システムは、ベースパッケージ６に搭載されるコントローラチップ２により制御され、コントローラチップ２のコア回路（コアセル）ＣＲ１、ＣＲ２と、外部記憶部であるメモリチップ４のメモリ回路ＣＲＭの間で信号電流などの入出力を行う。このように、一つの半導体装置１に独立して駆動する複数種の制御回路（システム）を含めることで、多機能化させることができる。
また、本実施の形態の半導体装置１は、例えばベースバンド転送制御用プロセッサとアプリケーション制御用プロセッサなど、複数のシステムを備えているが、各システムでそれぞれ独立したメモリチップ４を備えている。例えば図２に示す例では、コア回路ＣＲ１にはメモリチップ４Ａが接続され、コア回路ＣＲ２にはメモリチップ４Ｂが接続されている。なお、図２に示す回路構成例では、信号電流を入出力する伝送経路ＳＧＬは、制御回路の種類（システムの種類）毎にそれぞれ独立して形成している。また、コントローラチップ２のコア回路ＣＲ１、ＣＲ２に電源電位Ｖｄｄ１、Ｖｄｄ２を供給する電源電位供給経路ＶＬ１、ＶＬ２および入出力回路Ｉ／Ｏ２に電源電位ＶｄｄＱを供給する電源電位供給経路ＶＬＱはそれぞれ独立して形成している。また、メモリチップ４のメモリ回路ＣＲＭに電源電位ＶｄｄＭを供給する電源電位供給経路ＶＬＭおよびメモリチップ４Ｂの入出力回路Ｉ／ＯＭに電源電位ＶｄｄＱＭを供給する電源電位供給経路ＶＬＱＭはそれぞれ独立して形成している。一方、各回路に基準電位Ｖｓｓを供給する基準電位供給経路ＶＬｓは、各経路を電気的に接続し、共通化（兼用化）している。また、コントローラチップ２の入出力回路Ｉ／Ｏ２およびメモリチップ４Ａの入出力回路Ｉ／ＯＭに共通する電源電位ＶｄｄＱを供給する電源電位供給経路ＶＬＱは共通化（兼用化）している。このように本実施の形態では、配線経路の一部を共通化することで、半導体装置１の端子数の低減を図っている。
図２では、複数の回路１０に独立して電源電位ＶｄｄＱ、ＶｄｄＱＭを供給する場合と、複数の回路１０に電源電位ＶｄｄＱを供給する電源電位供給経路ＶＬＱを共通化する場合が混在する実施態様を示している。ただし、複数の回路１０に独立して電源電位を供給するか、あるいは共通する電源電位を供給するかは、図２に示す態様には限定されず、種々の変形例を適用することができる。例えば図２８に示すように複数の電源電位供給経路を共通化する実施態様とすることができる。図２８に示す回路構成は、メモリチップ４Ｂの入出力回路Ｉ／ＯＭに供給する電源電位を、コントローラチップ２の入出力回路Ｉ／Ｏ２に供給する電源電位を共通化し、共通の電源電位供給経路ＶＬＱを介して入出力回路Ｉ／ＯＭ、Ｉ／Ｏ２に電源電位ＶｄｄＱを供給する点で図２の回路構成と相違し、その他は同様である。この場合、図２に示す例よりもさらに端子数を低減することができる。
また例えば、図２９に示すように、複数の回路１０にそれぞれ独立した電源電位供給経路を接続する実施態様とすることができる。図２９に示す回路構成は、メモリチップ４Ａの入出力回路Ｉ／ＯＭに電源電位ＶｄｄＱＭを供給する電源電位供給経路ＶＬＱＭと、コントローラチップ２の入出力回路Ｉ／Ｏ１に電源電位ＶｄｄＱを供給する電源電位供給経路ＶＬＱをそれぞれ独立して形成する点で図２の回路構成と相違し、その他は同様である。このように、複数の回路１０にそれぞれ独立した電源電位供給経路を接続することで、各回路１０を個別にＯＮ−ＯＦＦ制御することができる。この結果、半導体装置１全体の消費電力を低減することができる。
ところで、半導体装置１の各回路には、各回路を駆動するための電源（電源電位と基準電位）が供給されるが、半導体装置１のように多機能化を進めた場合、回路毎に異なる電源（例えば駆動電圧が異なる電源）を用いる場合がある。このように回路毎に適切な駆動電圧を使用することで、半導体装置１全体での消費電力を低減することができる。ところが、駆動電圧の種類を増やすと、複数種類の電源電位を独立して供給する必要があるので、各電源電位の供給経路は断面積が小さくなる。この結果、ノイズなどに起因して電源電位の供給が不安定になり易く、半導体装置の信頼性低下要因となってしまう。例えば図２に示す例で説明すると、コア回路ＣＲ１には電源電位Ｖｄｄ１が、コア回路ＣＲ２には電源電位Ｖｄｄ１とは異なる（例えば電源電位Ｖｄｄ１よりも低い）電源電位Ｖｄｄ２が供給される。一方、コア回路ＣＲ１、ＣＲ２にはそれぞれ基準電位Ｖｓｓが供給される。電源電位Ｖｄｄ１、Ｖｄｄ２が相違すれば、基準電位Ｖｓｓが同じ（例えば接地電位ＧＮＤ）であってもコア回路ＣＲ１、ＣＲ２の駆動電圧を異なるようにすることができる。つまり、コア回路ＣＲ１、ＣＲ２の駆動電圧が異なる場合であっても、コア回路ＣＲ１、ＣＲ２に供給する基準電位Ｖｓｓは共通化することができる。このため、図２に示すように基準電位Ｖｓｓの供給経路は電気的に接続される。ここで、ベースパッケージ６には、電源電位Ｖｄｄ１の他、電源電位Ｖｄｄ２、ＶｄｄＭ、ＶｄｄＱ、ＶｄｄＱＭを供給する経路を独立して設けるので、電源電位Ｖｄｄ１を供給する配線の占有面積は制限され、供給経路の断面積が小さくなる。この結果、電源電位Ｖｄｄ１の供給経路の内部インピーダンス成分が増大し、ノイズの影響を受け易くなる。一方、基準電位Ｖｓｓでは、複数の回路１０に共通して同じ電位（例えば接地電位）が供給されるため、基準電位Ｖｓｓの供給経路は、電源電位Ｖｄｄ１の供給経路と比較して供給経路の断面積を広くすることができる。つまり、供給される基準電位Ｖｓｓに対するノイズの影響を低減することができる。
そこで、本願発明者は、電源電位Ｖｄｄ１の供給を安定化させる構造について検討を行い、図２および図３（あるいは図２８、図２９）に示すようにベースパッケージ６のコア回路ＣＲ１に電源電位Ｖｄｄ１を供給する経路と、基準電位Ｖｓｓを供給する経路の間にコンデンサ９（コンデンサｃ１）を配置する構成とした。図３は、図２に示すコア回路の一つに実装基板の電源から駆動電圧を供給する経路を示す説明図である。なお、駆動電圧の供給経路中のインピーダンス成分を模式的に示している。図３に示す例では、半導体装置１が実装される実装基板ＭＢには、電源電位Ｖｄｄ１および基準電位Ｖｓｓを安定的に供給する供給源であるレギュレータ（電源）ＲＧが搭載され、実装基板ＭＢの配線を介して半導体装置１のコア回路ＣＲ１と電気的に接続されている。
ここで、図３に示すコンデンサｃ１を取り除いた場合であっても回路としては動作するが、本実施の形態のようにコア回路ＣＲ１に駆動電圧を供給する経路中にコンデンサｃ１（コンデンサ９）を配置することにより、以下の効果が得られる。まずコンデンサｃ１をバイパスコンデンサとして機能させることで、電源電位供給経路ＶＬ１に含まれるノイズ（信号）を基準電位供給経路ＶＬｓ側にバイパスして流すことができる。このため、電源電位供給経路ＶＬ１中のノイズを低減し、コア回路ＣＲ１に電源電位Ｖｄｄ１を安定的に供給することができる。また、コア回路ＣＲ１に流れる電流のループ（経路距離）が小さくなるようにコンデンサｃ１を設けることで、電源電位供給経路ＶＬ１および基準電位供給経路ＶＬｓに含まれるインピーダンス成分の影響を低減することができる。言い換えれば、コンデンサｃ１をデカップリングコンデンサとして機能させることができる。また、コア回路ＣＲ１の近傍に、コンデンサｃ１を用いることでコンデンサｃ１をバッテリとして機能させることができる。つまり、コア回路ＣＲ１で駆動電圧が消費されると、瞬間的に電圧降下（電源配線中のＩＲ積の電圧降下）が発生し、電源電位Ｖｄｄ１が不安定になる場合があるが、コア回路ＣＲ１の近傍にコンデンサｃ１を接続することで、電圧降下の発生を抑制できる。このように、コンデンサｃ１がバイパスコンデンサ、デカップリングコンデンサ、あるいはバッテリのうち、いずれか一つ以上の機能を果たすことで、コア回路ＣＲ１に供給される電源電位Ｖｄｄ１を安定化させることができる。このため、半導体装置１の信頼性を向上させることができる。
ところで、上記したバイパスコンデンサとしての効果、およびデカップリングコンデンサとしての効果は、図３に示すコンデンサｃＭＢでもある程度は得られる。ただし、図３に示すように、電源電位供給経路ＶＬ１および基準電位供給経路ＶＬｓに含まれるインピーダンス成分は、実装基板ＭＢのみではなくベースパッケージ６のベース基板３にも含まれる。このため、図３に示すようにベース基板３にコンデンサｃ１を搭載することで、コア回路ＣＲ１に供給される電源電位Ｖｄｄ１を特に効果的に安定化させることができる。一方、駆動電圧を消費するコア回路ＣＲ１の近くにコンデンサを配置する観点からは、コントローラチップ２内にコンデンサを設ける構成も考えられる。しかしこの場合、コントローラチップ２の平面サイズが増大する、あるいは製造コストが増大するなど、別の課題が生じる。したがって、これらの新たな課題が発生しない範囲でコア回路ＣＲ１に供給される電源電位Ｖｄｄ１を安定化させる観点からは、図３に示すようにベース基板３にコンデンサｃ１を搭載する構成が特に好ましい。以下メモリパッケージ７、ベースパッケージ６のさらに詳しい構成について順に説明する。
＜メモリパッケージ＞
まず上段側の半導体装置である図１に示すメモリパッケージ７の構造について説明する。図４は図１に示すメモリパッケージの上面側の内部構造を、封止体を透過して示す透視平面図、図５は図１に示すメモリパッケージの下面側を示す平面図である。
メモリパッケージ７が有するメモリ基板５は、例えば、ガラスエポキシ樹脂などを絶縁層とする樹脂基板からなる。図４に示すように、メモリ基板５の上面５ａは、平面形状が四角形からなる。また、メモリ基板５の上面５ａには、複数の端子（ボンディングリード）２１が形成されている。端子２１は、上面５ａにおいて、メモリチップ４の搭載領域よりも外側に複数配置されている。一方、図５に示すメモリ基板５の下面（裏面）５ｂは、平面形状が四角形からなる。下面５ｂには、メモリ基板５の図示しない配線経路を介して、上面５ａに形成された複数の端子２１とそれぞれ電気的に接続されるメモリパッケージインタフェース用のランド２２が複数形成されている。図１に示すように、複数のランド２２は、その露出面にそれぞれメモリパッケージインタフェース用の半田ボール８が接合されている。
メモリパッケージ７は、複数のメモリチップ４を有している。複数のメモリチップ４は、メモリ基板５の上面５ａに積層され、それぞれ、図示しない接着材を介して搭載されている。複数のメモリチップ４のそれぞれには、例えばＤＲＡＭ（Dynamic Random Access Memory）回路（図２に示すメモリ回路ＣＲＭ）および入出力回路Ｉ／ＯＭが形成され、メモリ回路ＣＲＭと入出力回路Ｉ／ＯＭは電位的に接続されている。
複数のメモリチップ４は、図１に示すように、それぞれ、表面４ａ、表面４ａと反対側に位置する裏面４ｂ、および表面４ａと裏面４ｂの間に位置する側面４ｃを有している。表面４ａおよび裏面４ｂは、平面形状が四角形からなる。また複数のメモリチップ４はそれぞれ裏面４ｂが、メモリ基板５の上面５ａまたは下層のメモリチップ４Ｂの表面４ａと対向させた状態で上面５ａ上に実装する、所謂フェイスアップ実装方式により搭載されている。
また、図４に示すように各メモリチップ４の表面４ａには、それぞれ、表面４ａの外縁を構成する４辺のうち、１辺（側面４ｃ）に沿って配置される複数のパッド（電極）４Ｐが形成されている。パッド４Ｐは、それぞれ、金（Ａｕ）あるいは銅（Ｃｕ）などからなるワイヤ（導電性部材）２３を介して、メモリ基板５の上面５ａに形成された端子２１に電気的に接続されている。
図１に示すメモリパッケージ７では、メモリチップ４のパッド４Ｐがワイヤ２３を介して端子２１に接続（接合）されるため、接合部やワイヤ２３を保護する必要がある。このため、メモリ基板５の上面５ａには、封止体（封止樹脂）２４が形成され、各メモリチップ４およびワイヤ２３は、封止体２４に封止されている。
＜ベースパッケージ＞
次に、図１に示すベースパッケージ６の構造について説明する。図６は図１に示すベースパッケージの上面側を示す平面図、図７は、図６に示すベースパッケージの下面側を示す平面図である。また、図８は図３に示すコントローラチップの表面における電極と回路の平面的なレイアウトを模式的に示す平面図である。なお、図７では、半導体チップおよび半導体チップに形成されたコア回路とコンデンサの平面的な位置関係を判り易くするため、コントローラチップ２、後述する領域Ｒ１、およびコア回路ＣＲ１、ＣＲ２の一を二点鎖線で示している。また、図７では、電源配線と基準電位配線の平面的なレイアウトを示すため、最下層に形成された配線（電源配線）１５ｖ１、１５ｖ２および配線（基準電位配線）１５ｖｓの位置を点線で示している。
ベースパッケージ６が有するベース基板（配線基板）３は、例えばビルドアップ工法によって製造された４層の配線層（上面配線層、下面配線層および２層の内層配線）を有する多層配線基板である。また、各配線層同士を電気的に絶縁する絶縁層は、例えば、ガラス繊維または炭素繊維に樹脂を含浸させたプリプレグによって構成されている。また、４層の配線は、例えば銅（Ｃｕ）を主体とする導電膜をパターニングすることにより構成されている。図１に示すようにベース基板３は上面（半導体チップ搭載面）３ａ、上面３ａの反対側に位置する下面（実装面）３ｂ、上面３ａと下面３ｂの間に位置する側面３ｃを備えている。ベース基板３の上面３ａは、図６に示すように平面形状が四角形からなる。言い換えれば、ベース基板３は４つの側面３ｃを備えている。
ベース基板３の上面３ａにはコントローラチップ２と電気的に接続される複数の端子（ボンディングリード）１１、および複数の端子１１よりも上面３ａの周縁部側（側面３ｃ側）に配置される複数の端子（ランド、インタフェースランド）１２が形成されている。複数の端子１１はそれぞれコントローラチップ２の電極である複数のパッド２Ｐと電気的に接続されている。また、複数の端子１２は、半田ボール（導電性部材）８を介してメモリパッケージ７のメモリ基板５と電気的に接続されている。なお、本実施の形態ではベースパッケージ６とメモリパッケージ７を電気的に接続する導電性部材として半田ボール８を用いる実施態様を例示的に説明したが半田ボール８には限定されず、例えば柱状に形成した導体膜（例えば銅で形成する場合銅ポストと呼ばれる）などに置き換えて適用することができる。
一方、ベース基板３の下面３ｂには複数の端子（ランド、外部接続ランド）１３が形成されている。複数の端子１３には、ベース基板３を図示しない実装基板（例えば図３に示す実装基板ＭＢ）の複数の端子（ランド）と接合するための導電性の接合材である複数の半田ボール（外部端子）１６が接続されている。図７に示すように、複数の端子１３は、四辺形を成す下面３ｂにマトリクス状（行列状、アレイ状）に配置されている。このように、外部接続端子をマトリクス状に配置する半導体装置は、エリアアレイ型の半導体装置と呼ばれる。半田ボール１６を外部端子として用いる本実施の形態のベースパッケージ６（半導体装置１）は、ＢＧＡ（Ball Grid Array）型の半導体装置と呼ばれるが、変形例としては、半田ボール１６を接合しないＬＧＡ（Land Grid Array）型の半導体装置に適用することもできる。エリアアレイ型の半導体装置は、下面３ｂのスペースを外部端子の配置スペースとして有効に活用することができるため、実装面積の増大を抑制しつつ、かつ、端子数を増加させることができる。また、図１に示すように、複数の端子１３のうちの一部には半田ボール１６が接続されていない端子１３が含まれる。例えば図１に示す例では最外周に配置される端子１３ａには、半田ボール１６が接続されていない。この端子１３ａは、半導体装置１の組立工程のうち、ベースパッケージ６の製造が完了した時点でベースパッケージ６の導通試験や特性検査などの電気的試験を行う際にテスト用のパッドとして用いる端子である。半導体装置１の製造方法の一態様として、ベースパッケージ６とメモリパッケージ７をそれぞれ別々の場所（例えば、別々の工場、あるいは別々の事業者）で製造し、これを半導体装置１として組み立てる方式がある。この場合、ベースパッケージ６は半完成品となるので、ベースパッケージ６の製造が完了した時点でベースパッケージ６の導通試験や特性検査などの電気的試験を行うことが、信頼性向上の観点から有効である。また、下面３ｂ側には、図２を用いて説明したコンデンサ９（コンデンサｃ１）を電気的に接続するための複数の端子（バイパス端子）１４が配置されている。複数の端子１４は、本実施の形態では、複数の端子１３よりも内側に配置されている。
また、ベース基板３は、複数の端子１１と複数の端子１３を電気的に接続する複数の配線１５を備えている。これらの複数の配線１５は、絶縁層上に堆積させた金属膜をパターニングすることにより得られる導体パターンである。また、ベース基板３は、複数層（図１では４層）の配線層を有しており、上面３ａ側の端子１１と下面３ｂ側の端子１３を電気的に接続するためには、各配線層を電気的に接続する層間連絡配線であるビア配線が必要であるが、複数の配線１５にはこのビア配線も含まれる。図１では、見易さのため、ビア配線も含めたこれら複数の配線１５の一部を線により図示している。また、端子（基準電位外部端子）１３ｖｓと端子（基準電位端子）１１ｖｓ、および端子１３ｖｓと端子（基準電位バイパス端子）１４ｖｓが電気的に接続されていることを明示するため、図１に示す配線（基準電位配線）１５ｖｓの配線経路の一部を点線で示している。また、端子１３ｖ１、１３ｖｓと端子１１ｖ１、１１ｖｓ間、および端子１１ｖ１、１１ｖｓと端子１４ｖ１、１４ｖｓが電気的に接続されていることを一図で示すため、図１では配線（電源電位配線）１５ｖ１に沿った断面と、配線（基準電位配線）１５ｖｓに沿った断面を重ねて示している。
複数の端子１１には、コントローラチップ２のコア回路ＣＲ１（図２参照）に電源電位Ｖｄｄ１（図２参照）を供給する端子（電源端子）１１ｖ１が含まれる。また複数の端子１１には、コア回路ＣＲ１とは別の回路１０（例えば図２に示す入出力回路Ｉ／Ｏ１）に電源電位Ｖｄｄとは別の電源電位（例えば図２に示す電源電位ＶｄｄＱ）を供給する電源端子（例えば端子１１ｖＱ）が含まれる。また複数の端子１１には、コア回路ＣＲ１およびコア回路ＣＲ１とは別の回路１０に基準電位Ｖｓｓ（図２参照）を供給する複数の端子（基準電位端子）１１ｖｓが含まれる。
また、複数の端子１３には、複数の配線１５のうちの配線（電源配線）１５ｖ１を介して端子１１ｖ１と電気的に接続される端子（電源外部端子）１３ｖ１が含まれる。また複数の端子１３には、複数の配線１５のうちの配線（電源配線）１５ｖＱを介して端子１１ｖＱと電気的に接続される端子（電源外部端子）１３ｖＱが含まれる。また複数の端子１３には、前記複数の配線のうちの基準電位配線を介して前記複数の端子１１ｖｓと電気的に接続される端子（基準電位外部端子）１３ｖｓが含まれる。
また、複数の端子１４には、配線１５ｖ１を介して端子１１ｖ１および端子１３ｖ１と電気的に接続される端子（電源バイパス端子）１４ｖ１、および配線１５ｖｓを介して複数の端子１１ｖｓおよび端子１３ｖｓと電気的に接続される端子（基準電位バイパス端子）１４ｖｓが含まれる。上記した端子１１ｖ１、１３ｖ１、１４ｖ１、および配線１５ｖ１は、図３に示す電源電位供給経路ＶＬ１の一部を構成する。また、上記した端子１１ｖｓ、１３ｖｓ、１４ｖｓ、および配線１５ｖｓは、図３に示す基準電位供給経路ＶＬｓの一部を構成する。したがって、端子１１ｖ１と端子１３ｖ１を接続する配線１５ｖ１の間に端子１４ｖ１を配置して、端子１１ｖｓと端子１３ｖｓを接続する配線１５ｖｓの間に端子１４ｖｓを配置することで、図３に示すようにコア回路ＣＲ１に供給される電源電位Ｖｄｄ１を安定化させるためのコンデンサｃ１を接続することができる。
また、ベース基板３の上面３ａ上には、コントローラチップ（半導体チップ）２が搭載されている。コントローラチップ２は、表面２ａ、表面２ａの反対側に位置する裏面２ｂ、表面２ａと裏面２ｂの間に位置する側面２ｃを備え、表面２ａとベース基板３の上面３ａが対向するようにベース基板３上に搭載される。表面２ａおよび裏面２ｂは、平面形状が四角形からなる。また、表面２ａには、ベース基板３の複数の端子１１と電気的に接続される複数のパッド（電極、電極パッド）２Ｐが形成されている。また、図８に示すようにコントローラチップ２は、平面視において中央に配置される領域（コア領域、論理領域）Ｒ１、および領域Ｒ１の周囲を取り囲むように配置される領域（入出力領域、Ｉ／Ｏ領域）Ｒ２を備えている。図２に例示的に示す複数の回路のうち、コア回路ＣＲ１、ＣＲ２は、領域Ｒ１に形成されている。一方、入出力回路Ｉ／Ｏ１、Ｉ／Ｏ２は領域Ｒ２に形成されている。また、コントローラチップ２の電極である複数のパッド２Ｐのうちの一部は領域Ｒ２に、他部は領域Ｒ１に形成されている。領域Ｒ１は、コントローラチップ２の主要な回路１０を構成する半導体素子が集約して形成される領域（コア領域、論理領域）である。このため、パッド２Ｐからの応力の影響でこれらの半導体素子や回路１０が損傷すると、半導体装置１の信頼性低下の原因となるので、これを防止する観点からは、パッド２Ｐは領域Ｒ２に配置してコア回路ＣＲ１、ＣＲ２との距離と広げることが好ましい。一方、入出力回路Ｉ／Ｏ１、Ｉ／Ｏ２など領域Ｒ２に形成される回路１０は、コア回路ＣＲ１、ＣＲ２と比較して単純な構造なので、パッド２Ｐからの応力の影響で破壊され難い。本実施の形態では図８に示すように、コントローラチップ２の領域Ｒ２にコントローラチップ２の４つの側面２ｃに沿って、それぞれ複数列（図８では２列）でパッド２Ｐを配置している。言い換えれば、コントローラチップ２の領域Ｒ２には、側面２ｃに沿って配置される複数の第１列目のパッド（内側列パッド）２Ｐａと、複数のパッド２Ｐａの配列と側面２ｃの間に配置される複数の第２列目のパッド（外側列パッド）２Ｐｂとを有している。また、パッド２Ｐに接続される配線（半導体チップ内の配線）、あるいは、ベース基板３（図１参照）側の配線１５（図１参照）の配置スペースを確保する観点から、各列のパッド２Ｐａ、２Ｐｂを千鳥状に配置している。つまり、第１列目に配置されるパッド２Ｐａの中心が、第２列目において隣り合って配置される２つのパッド２Ｐｂの間の延長線上に位置するように配置している。これらのパッド２Ｐａ、２Ｐｂには、例えば入出力回路Ｉ／Ｏ１、Ｉ／Ｏ２に電源電位ＶｄｄＱ（図２参照）を供給するパッド（電源電極）２ｖＱや、入出力回路Ｉ／Ｏ１、Ｉ／Ｏ２に基準電位Ｖｓｓ（図２参照）を供給するパッド２ｖｓなどが含まれる。また、パッド２Ｐａ、２Ｐｂには、例えば図２に示すメモリチップ４などの外部機器との間で信号電流を入出力（入力および出力のいずれか、または両方）するパッド２Ｐｓｇなどが含まれる。なお、図８では、表面２ａの外縁を構成する４辺（側面２ｃ）に沿って、それぞれ２列ずつのパッド２Ｐを配置した例を示しているが、パッド２Ｐの配列数は、各回路１０と接続されるパッド２Ｐの数に応じて適宜変更することができる。例えば、回路１０に接続されるパッド２Ｐの数が少ない場合には、接続されるパッド数が少ないコア回路のパッド２Ｐは１列で配置することもできる。
また、図１に示すようにコントローラチップ２は、表面２ａがベース基板３の上面３ａと対向するように、ベース基板３上に搭載する、所謂フェイスダウン実装方式（フリップチップ接続方式）で搭載されている。また、コントローラチップ２の表面２ａに形成された複数のパッド２Ｐは、ベース基板３の上面３ａに形成された複数の端子１１と、例えば、金（Ａｕ）または銅（Ｃｕ）からなる複数のバンプ（電極、導電性部材、突起電極）１７を介してそれぞれ電気的に接続されている。詳しくは、バンプ１７は、パッド２Ｐの露出面上に接合されている。そして、バンプ１７と端子１１は例えば半田材などの導電性接合材にそれぞれ接合され、この導電性接合材を介して電気的に接続されている。このように、ベースパッケージ６では、パッド２Ｐに形成されたバンプ１７を介してパッド２Ｐと端子１１とを電気的に接続するので、ワイヤを介して接続するフェイスアップ実装方式と比較してベース基板３の上面３ａにおける実装面積を小さくすることができる。また、パッド２Ｐから端子１１までの距離をワイヤの場合よりも大幅に短縮することができるので、パッド２Ｐと端子１１を結ぶ伝送経路のインピーダンス成分を大幅に低減することができる。また、ワイヤループ高さを考慮する必要がないので、実装高さを低減することができる。
また、コントローラチップ２の表面２ａとベース基板３の上面３ａの間には、アンダフィル樹脂（封止樹脂、封止体）１８が配置され、コントローラチップ２の表面２ａ側を封止することにより、バンプ１７と端子１１との接合信頼性を向上している。フェイスダウン実装方式では、パッド２Ｐが形成される表面２ａをベース基板３の上面３ａと対向させて搭載するので、表面２ａと上面３ａの間をアンダフィル樹脂１８で封止すれば、コントローラチップ２とベース基板３の接合部を保護することができる。一方、コントローラチップ２の裏面２ｂ側には、樹脂などの封止体は配置されず、裏面２ｂは露出している。このため、ループ状に形成されたワイヤを有するフェイスアップ実装の場合と比較して、ベースパッケージ６の厚さを薄型化することができる。
＜コア回路の駆動電圧安定化対策＞
ここで、コア回路に供給する駆動電圧の安定化対策について、コア回路ＣＲ１を例に取り上げて説明する。なお、以下では、図１に示すコア回路ＣＲ１に供給する電源電位Ｖｄｄ１および基準電位Ｖｓｓを安定化させる技術を代表的に取り上げて説明するが、コア回路ＣＲ２についても同様に適用することができる。図３を用いて説明したようにコア回路ＣＲ１に供給される電源電位Ｖｄｄ１を安定化させる観点からは、コア回路ＣＲ１に流れる電流のループ（経路距離）を小さくすることが好ましい。そして、コア回路ＣＲ１に電源電位Ｖｄｄ１を供給する電極であるパッド２ｖ１と基準電位Ｖｓｓを供給するパッド２ｖｓは、図８に示すようにコア回路ＣＲ１が形成された領域Ｒ１に形成した方がコア回路ＣＲ１とパッド２ｖ１、２ｖｓの距離を小さくすることができる。領域Ｒ２を経由させない分、経路距離を短縮できるからである。このため、本実施の形態では、図８に示すように、コア回路ＣＲ１に駆動電圧を供給するためのパッド（電源電極）２ｖ１およびパッド（基準電位電極）２ｖｓは、領域Ｒ１に形成されている。特に、図８に示す例では、コア回路ＣＲ１に駆動電圧を供給するためのパッド（電源電極）２ｖ１およびパッド（基準電位電極）２ｖｓは、コア回路ＣＲ１と重なる位置に形成されており、これにより、コア回路ＣＲ１に流れる電流のループ（経路距離）を特に短くすることができる。また、図８に示すように、本実施の形態では、領域Ｒ１に形成した複数のパッド２ｖ１に加え、周縁部の領域Ｒ２にもパッド２ｖ１を配置している。このように、領域Ｒ１に形成した複数のパッド２ｖ１に加えて周縁部の領域Ｒ２にもパッド２ｖ１を配置することで、電源電位Ｖｄｄ１（図３参照）をさらに安定的に供給することができる。ただし、領域Ｒ２にパッド２ｖ１を配置する場合、領域Ｒ２のパッド２ｖ１とコア回路ＣＲ１を接続する経路距離（配線の引き回し距離）が長くなるとインピーダンス成分が増加するため、かえってノイズの影響を受け易くなる場合がある。したがって、領域Ｒ２にパッド２ｖ１を配置する場合には、パッド２ｖ１とコア回路ＣＲ１の経路距離を短くする観点から複数列で配置されるパッド２Ｐのうち、最も内側の列のパッド２Ｐ（図８の場合、第１列目のパッド２Ｐａ）を電源電極であるパッド２ｖ１とすることが好ましい。これにより、領域Ｒ１に設けられた複数のパッド２ｖ１に加え領域Ｒ２に設けたパッド２ｖ１からも補助的に電源電位を供給することができるので、電源電位Ｖｄｄ１（図３参照）をさらに安定的に供給することができる。また、領域Ｒ１に配置するパッド２Ｐの数は極力少なくする方が好ましいため、図８に示す複数のパッド２ｖ１のように領域Ｒ１と領域Ｒ２の双方に配置することが特に好ましいが、領域Ｒ１のみに配置することもできる。例えば、図８に示す例では、コア回路ＣＲ２に駆動電圧を供給するためのパッド（電源電極）２ｖ２は、領域Ｒ１に形成され、領域Ｒ２には形成されていない。
前記したように本実施の形態ではパッド２Ｐとベース基板３（図１参照）の端子１１（図１参照）とを、バンプ１７を介して接続する。したがって、上記のように駆動電圧安定化対策の対象となる回路１０（例えばコア回路ＣＲ１）に駆動電圧を供給するパッド２Ｐ（特に電源電位Ｖｄｄ１を供給するパッド２ｖ１）を領域Ｒ１に形成することで、図３に示すコア回路ＣＲ１とベース基板３を電気的に接続する経路距離を大幅に短縮することができる。このため、図１に示す端子１１ｖ１、１１ｖｓとコンデンサｃ１の間の経路距離を短くすることで、コア回路ＣＲ１に流れる電流のループ（経路距離）を特に短くすることができる。以下、端子１１ｖ１、１１ｖｓとコンデンサｃ１の間の経路距離を短くする構成について説明する。
図９は、図１に示すコンデンサ周辺を拡大して示す要部拡大断面図である。また、図１０は、図８に示すコア回路ＣＲ１の周辺を拡大して示す要部拡大平面図、図１１は図１０のＡ−Ａ線に沿った拡大断面図、図１２は図１０のＢ−Ｂ線に沿った拡大断面図である。図９に示すように、ベース基板３の下面３ｂ側にはコンデンサｃ１（コンデンサ９）が搭載されている。コンデンサｃ１は、平面視において四角形を成す上面（面）９ａ、上面９ａの反対側に位置する下面（面）９ｂ、上面９ａと下面９ｂの間に位置する複数の側面９ｃを備えた、所謂チップコンデンサ（チップ型コンデンサ）である。コンデンサｃ１の複数の電極（コンデンサ電極）は、複数の側面９ｃのうち、互いに対向する二つの側面９ｃを覆うように形成されている。コンデンサｃ１は、上面９ａがベース基板３の下面３ｂと対向するようにベース基板３の下面３ｂ側に搭載される。詳しくは、コンデンサｃ１の複数の電極には、端子１４ｖ１と対向する位置で端子１４ｖ１と電気的に接続される電極（コンデンサ電極）９ｖ１、および端子１４ｖｓと対向する位置で端子１４ｖｓと電気的に接続される電極（コンデンサ電極）９ｖｓが含まれる。また、端子１４ｖ１と電極９ｖ１、端子１４ｖｓと電極９ｖｓは、それぞれ導電性の接合材である半田材Ｓ１を介して接合されている。このようにコンデンサｃ１は、半田材Ｓ１を介して端子１４と接合されることで、ベース基板３に固定されるとともに、端子１４と電気的に接続される。したがって、図１に示すベース基板３の端子１１ｖ１と端子１４ｖ１の距離、および端子１１ｖｓと端子１４ｖｓの距離を近づけることで、端子１１ｖ１、１１ｖｓとコンデンサｃ１の間の経路距離を短くすることができる。
ここで、図８を用いて説明したようにコア回路ＣＲ１を駆動する電源電位Ｖｄｄ１（図３参照）を供給するためのパッド２ｖ１は領域Ｒ１に配置されるパッド２Ｐｃである。そして例えば図１１に示すように、パッド２ｖ１からコントローラチップ２の外側（側面２ｃの外側）までの距離は、ベース基板３の上面３ａから下面３ｂまでの距離（厚さ）よりも長い。また、本実施の形態では、図８を用いて説明したようにコア回路ＣＲ１を駆動する電源電位Ｖｄｄ１（図３参照）を供給するためのパッド２ｖ１として領域Ｒ１に加えて領域Ｒ２にも配置しているが、領域Ｒ２に配置されるパッド２ｖ１は、複数列で配置されるパッド２Ｐのうち最も内側の列に配置されるパッド２Ｐａである。このため、仮に、コンデンサｃ１をベース基板３の上面３ａ側に配置するとコンデンサｃ１に接続するための配線１５ｖ１の配線経路を迂回させなければならないため、配線１５ｖ１の経路距離が長くなる。例えば図１１を用いて説明すると、一方、図１１に示すように、本実施の形態では、コンデンサｃ１をベース基板３の下面３ｂ側に搭載している。また、コンデンサｃ１は、平面視においてコントローラチップ２と重なる位置に配置されている。したがって、コンデンサｃ１をベース基板３の上面３ａ側に搭載する場合と比較すると、端子１１ｖ１、１１ｖｓとコンデンサｃ１の間の経路距離を短くすることができる。この結果、コンデンサｃ１の電極９ｖ１からコア回路ＣＲ１までの距離を短縮できるので電源電位Ｖｄｄ１を安定的に供給することができる。また、図８に示すように、コア回路ＣＲ１を駆動する基準電位Ｖｓｓ（図３参照）を供給するためのパッド２ｖｓは領域Ｒ１に配置されるパッド２Ｐｃである。そして、図１２に示すように、コンデンサｃ１の電極９ｖｓは、ベース基板３の下面３ｂにおいて、コントローラチップ２と重なる位置に配置されている。このため、コンデンサｃ１の電極９ｖｓからコア回路ＣＲ１までの距離を短縮できるのでコア回路ＣＲ１を駆動する電流のループ（経路距離）を小さくすることができる。つまり、本実施の形態によれば、コア回路ＣＲ１（図８参照）に駆動電圧を供給する外部端子である１３ｖ１、１３ｖｓとコア回路ＣＲ１を電気的に接続する経路中にコンデンサｃ１を配置し、かつ、コア回路ＣＲ１〜端子１１ｖ１、１１ｖｓまでの距離、および端子１１ｖ１、１１ｖｓからコンデンサｃ１までの距離がそれぞれ短くなるように配置している。この結果、コンデンサｃ１とコア回路ＣＲ１を流れる電流のループを小さくすることができるので、前記したように、コンデンサｃ１をバイパスコンデンサあるいはデカップリングコンデンサとして機能させることで駆動電圧を安定化することができる。また、コンデンサｃ１の電極９ｖ１からコア回路ＣＲ１までの距離を短縮できるので、コンデンサｃ１をバッテリとして機能させることで、コア回路ＣＲ１における瞬間的な電圧降下を抑制し、駆動電圧を安定化させることができる。
＜好ましい態様＞
次に、コア回路の駆動電圧を安定化させる対策として、特に好ましい態様について説明する。まず、ベース基板３の下面３ｂにおけるコンデンサの位置は、出来る限り端子１１ｖ１、１１ｖｓの近くに寄せることが好ましい。図１０に示すように端子１１ｖ１、１１ｖｓは領域Ｒ１内に配置されるため、コンデンサｃ１を領域Ｒ１と重なる位置に配置することが特に好ましい。
また、図１１に示すように、本実施の形態では、端子１４ｖ１から端子１１ｖ１に至る配線１５ｖ１の配線経路距離は、端子１３ｖ１から端子１４ｖ１に至る配線１５ｖ１の配線経路距離よりも短い。また、図１２に示すように、端子１４ｖｓから端子１１ｖｓに至る配線１５ｖｓの配線経路距離は、端子１３ｖｓから端子１４ｖｓに至る配線１５ｖｓの配線経路距離よりも短い。前記したようにコンデンサｃ１をデカップリングコンデンサとして機能させる場合、コンデンサｃ１からコア回路ＣＲ１（図８参照）までの距離を短くすることが重要である。したがって、コンデンサｃ１からコア回路ＣＲ１までの距離がコンデンサｃ１から端子１３ｖ１、１３ｖｓまでの距離よりも短くなる程度まで短縮することが好ましい。
また、本実施の形態では、図１１および図１２に示すように、配線１５ｖ１の配線経路距離と配線１５ｖｓの配線経路距離が同等となるようにコンデンサｃ１を配置している。しかし、端子配置や配線の引き回しなどの制約により、配線１５ｖ１、１５ｖｓのいずれか一方が他方よりも長くなる場合には、端子１４ｖ１から端子１１ｖ１に至る配線１５ｖ１の配線経路距離が端子１４ｖｓから端子１１ｖｓに至る配線１５ｖｓの配線経路距離よりも短くなるようにすることが好ましい。前記したように、複数種類の駆動電圧を使用する場合、複数種類の電源電位を各回路に供給すれば、基準電位Ｖｓｓは共通化して用いることができる。このため、ベース基板３において、基準電位Ｖｓｓを供給する配線１５ｖｓの導体パターンが占める面積（占有面積）は、例えば電源電位Ｖｄｄ１を供給する配線１５ｖ１の導体パターンが占める面積（占有面積）よりも大きくなる。したがって、占有面積の小さい配線１５ｖ１の配線経路距離を優先的に短くすることで、ノイズの影響を低減することができる。
また、図１０および図１１に示すように、平面視において、端子１４ｖ１は端子１１ｖ１と端子１３ｖ１の間に配置されている。コア回路ＣＲ１へのノイズの影響を低減する観点からは、前記したようにコンデンサｃ１からコア回路ＣＲ１までの距離が特に重要である。しかし、コンデンサｃ１から端子１３ｖ１、１３ｖｓまでの距離が長くなると、配線１５ｖ１に入るノイズが大きくなる可能性がある。したがって、コンデンサｃ１から端子１３ｖ１、１３ｖｓまでの距離を短くする観点から、平面視において、端子１４ｖ１を、端子１１ｖ１と端子１３ｖ１の間に配置することが好ましい。
また、回路の消費電力という観点からは、単位時間当たりの消費電力が大きい回路程、駆動電圧が不安定になることによる信頼性への影響が大きい。したがって、単位時間当たりの消費電力が大きい回路に前記した駆動電圧安定化対策を適用することが好ましい。例えば、コア回路ＣＲ１には比較的高い駆動電圧を必要とする回路が含まれるため、例えば図２に示す入出力回路Ｉ／Ｏ１よりも単位時間当たりの消費電力が大きい。したがって、コア回路ＣＲ１に優先的に駆動電圧安定化対策を施すことで、効率的に駆動電圧安定化対策を行うことができる。
また、図１１に示すように、本実施の形態では領域Ｒ２（図８参照）の最も内側の列に配置されるパッド２Ｐａと領域Ｒ１（図８参照）に配置されるパッド２Ｐｃを、それぞれ電源電位を供給するパッド２ｖ１とし、各パッド２ｖ１をそれぞれ端子１４ｖ１および端子１３ｖ１と電気的に接続する。この場合、図１１に示すように領域Ｒ１（図８参照）に配置されるパッド２ｖ１と領域Ｒ２（図８参照）に配置されるパッド２ｖ１の間に端子１４ｖ１（言い換えれば、電極９ｖ１）を配置すれば、一方のパッド２ｖ１と端子１４ｖ１を接続する配線経路距離が長くなることを抑制できる。ただし、図８に示すようにコア回路ＣＲ１までの距離は領域Ｒ１に配置したパッド２ｖ１の方が近いため、端子１４ｖ１（図１１参照）の位置を領域Ｒ１に配置したパッド２ｖ１側に寄せて配置することが好ましい。また、レイアウト可能であれば、複数（例えば２個）のコンデンサｃ１を並べて配置して、一方のコンデンサｃ１の電極９ｖ１（端子１４ｖ１）を領域Ｒ１側に寄せて配置し、他方のコンデンサｃ１の電極９ｖ１（端子１４ｖ１）を領域Ｒ２側に寄せて配置することが好ましい。これにより、電源電位を供給する複数の経路のそれぞれについてノイズによる影響を確実に低減することができる。
また、インピーダンス成分を低減する観点から配線１５、特に電源電位を供給する配線１５ｖ１の断面積はできる限り広くすることが好ましい。このため、本実施の形態では、図１０〜図１２に示すように最も下面３ｂ側の配線層（端子１３、１４が形成される配線層）では、配線１５ｖ１、配線１５ｖｓの平面形状をそれぞれ幅広帯状の導体パターンとしている。例えば、図１０に示す配線１５ｖ１、１５ｖｓの幅は、信号電流を伝送する配線１５（図示は省略）の幅よりも大きい。また、電源電位を供給する配線１５ｖ１は、基準電位を供給する配線１５ｖｓの幅よりもさらに太くなっている。言い換えれば、図１１に示すように、ベース基板３の複数の配線層のうち、最も下面３ｂ側の配線層では、帯状に形成された導体パターンが、電源電位を供給する複数の端子１３ｖ１、端子１４ｖ１および配線１５ｖ１を構成する。また、図１２に示すように、ベース基板３の複数の配線層のうち、最も下面３ｂ側の配線層では、帯状に形成された導体パターンが、基準電位を供給する複数の端子１３ｖｓ、端子１４ｖｓおよび配線１５ｖｓを構成する。これにより、端子１３ｖ１、１３ｖｓから端子１４ｖ１、１４ｖｓに至る配線経路のインピーダンスを大幅に低減することができる。
また、インピーダンス成分を低減する観点からベース基板３の上面３ａ側の配線層についても配線１５ｖ１、１５ｖｓの断面積を広くすることが好ましい。図１３は、図１０に示す配線基板の最上面の配線層の一例を示す拡大平面図である。なお、ベース基板３の上面３ａに形成された複数の配線１５は上面３ａを覆う絶縁膜（ソルダレジスト膜）に被覆されている。また、絶縁膜（ソルダレジスト膜）には複数の端子１１と重なる位置に開口部が形成され、該開口部において、複数の端子１１は絶縁膜から露出している。図１３では配線のレイアウトを見易くするため、絶縁膜（ソルダレジスト膜）および開口部の図示を省略している。また、図１１および図１２に示すように、ベース基板３の複数の端子１１は、コントローラチップ２の複数のパッド２Ｐと対向する位置に配置されている。したがって、以下の説明では、複数の端子１１のうち、パッド２Ｐａと対向する位置に配置される端子１１を端子１１ａ、パッド２Ｐｂと対向する位置に配置される端子１１を端子１１ｂ、パッド２Ｐｃと対向する位置に配置される端子１１を端子１１ｃとして説明する。図１３に示すように、本実施の形態では、複数列（図１３では２列）で配置される複数の端子１１ａ、１１ｂのうち、最も内側（図８に示す領域Ｒ１に近い側）に配置される第１列目の端子１１ａの一部が、電源電位Ｖｄｄ１（図３参照）を供給する端子１１ｖ１となっている。また、複数列（図１３では２列）で配置される複数の端子１１ａ、１１ｂのうち、最も内側（図８に示す領域Ｒ１に近い側）に配置される第１列目の端子１１ａの一部が、基準電位Ｖｓｓ（図３参照）を供給する端子１１ｖｓとなっている。
ここで、図８に示すように、パッド２Ｐａの配列ラインにおいて、複数のパッド２ｖ１が隣り合うように配置されている。また、複数のパッド２ｖｓが隣り合うように配置されている。このため、図１３に示すようにベース基板３の上面３ａにおいて、複数の端子１１ｖ１が隣り合うように配置されている。そして、隣り合って配置された複数の端子１１ｖ１に接続される配線１５ｖ１はベース基板３の上面３ａにおいて一体化される。言い換えれば、隣り合う複数の端子１１ｖ１に接続される配線１５ｖ１の配線幅は、端子１１ｖ１のそれぞれの幅よりも大きくなっている。また、複数の端子１１ｖｓが隣り合うように配置されている。そして、隣り合って配置された複数の端子１１ｖｓに接続される配線１５ｖｓはベース基板３の上面３ａにおいて一体化される。言い換えれば、隣り合う複数の端子１１ｖ２に接続される配線１５ｖ２の配線幅は、端子１１ｖ２のそれぞれの幅よりも大きくなっている。つまり、本実施の形態では、複数の配線１５ｖ１、１５ｖｓをそれぞれ一体化することで、配線１５ｖ１、１５ｖｓの幅を大きくしている。これにより、ベース基板３の上面３ａにおける配線１５ｖ１、１５ｖｓの断面積を大きくしてインピーダンス成分を低減することができる。
ところで、電源電位を供給する電源配線に沿って基準電位を供給する基準電位配線を配置することで電源配線のノイズによる影響を低減する技術がある。ところが、本願発明者の検討によれば、例えば、電源電位を供給する電源端子と基準電位を供給する基準電位端子を１個ずつ交互に配置する場合、各端子に接続される配線の幅を大きくすることができないので、かえってノイズの影響が大きくなることが判った。そこで、本実施の形態では、図８に示すように複数のパッド（電源電極）２ｖ１の隣に複数のパッド（基準電位電極）２ｖｓを配置している。言い換えれば図１３に示すように複数の端子（電源端子）１１ｖ１の隣に複数の端子（基準電位端子）１１ｖｓを配置している。そして、複数の端子１１ｖ１に接続される幅広の配線１５ｖ１に沿って複数の端子１１ｖｓに接続される幅広の配線１５ｖｓが配置される。この結果、各配線１５ｖ１、１５ｖｓのインピーダンスを低下させ、かつ、ノイズの影響を低減することができる。
また、本実施の形態ではベース基板３の下面３ｂ側にコンデンサｃ１が搭載されるので、コンデンサｃ１と実装基板（例えば図３に示す実装基板ＭＢ）を、例えば半田材などの金属材料を介して接続することができる。この場合、コンデンサｃ１を介して、実装基板側に放熱することができるので、半導体装置１の放熱性を向上させることができる。つまり、放熱性向上により信頼性を向上させることができる。
＜入出力回路の駆動電圧安定化対策＞
次に、入出力回路に供給する駆動電圧を安定化させる技術について説明する。以下では、図２に示す複数の回路１０に独立して電源電位ＶｄｄＱを供給する場合と、複数の回路１０に電源電位ＶｄｄＱを供給する電源電位供給経路ＶＬＱを共通化する場合とに場合分けして説明する。詳しくは、図２に示す複数の回路１０に独立して電源電位ＶｄｄＱを供給する場合の例として、図２に示す入出力回路Ｉ／Ｏ２に駆動電圧を供給する構成を取り上げて説明する。また、複数の回路１０に電源電位ＶｄｄＱを供給する電源電位供給経路ＶＬＱを共通化する場合の例として図２に示すコントローラチップ２の入出力回路Ｉ／Ｏ１およびメモリチップ４Ａの入出力回路Ｉ／ＯＭに共通の駆動電圧を供給する構成を取り上げて説明する。なお、本セクションで場合分けして説明する２種類の構成は、いずれか一方を独立して、または両方を一緒に適用することができる。また、前記＜コア回路の駆動電圧安定化対策＞で説明した技術とは独立して、または一緒に適用することができる。
図１４は、図２に示す入出力回路の一つに実装基板の電源から駆動電圧を供給する経路を示す説明図である。また、図１５は、図１４に示す半導体装置に搭載され、かつ配線基板の上面側に搭載されたコンデンサの周辺を示す拡大平面図である。また、図１６は、図１５のＡ−Ａ線に沿った拡大断面図である。また、図１７は図１５に対するコンデンサの配置向きの変形例を示す拡大平面図である。なお、図１６では、コンデンサｃ２が接続される端子（基準電位バイパス端子）３１ｖｓが端子１３ｖｓおよび端子１１ｖｓにそれぞれ電気的に接続されていることを明示するため、端子３１ｖｓに接続される配線１５ｖｓの一部を点線で示している。
図１４に示すように、コントローラチップ２に形成された入出力回路Ｉ／Ｏ２には、電源電位供給経路ＶＬＱおよび基準電位供給経路ＶＬｓを介して駆動電圧が供給される。図８に示すようにコントローラチップ２の平面視において、入出力回路Ｉ／Ｏ２は周縁部の領域Ｒ２に形成されるため入出力回路Ｉ／Ｏ２に駆動電圧を供給するためのパッド（電極）２Ｐは領域Ｒ２に形成される。また、前記したように、領域Ｒ２に複数列でパッド２Ｐが配置される場合、内側の列はコア回路に優先的に接続することが好ましい。このため、最外周（最も側面２ｃ側）の列であるパッド２Ｐｂを入出力回路Ｉ／Ｏ２に電源電位ＶｄｄＱ（図１４参照）を供給するパッド（電源電極）２ｖＱとして用いている。一方、入出力回路Ｉ／Ｏ２に基準電位Ｖｓｓ（図１４参照）を供給するパッド（基準電位電極）２ｖｓについては、前記したようにコア回路ＣＲ１（図２参照）と兼用化できるので、図１６に示すように領域Ｒ１（図８参照）に形成されたパッド２Ｐｃをパッド２ｖｓとすることができる。ただし、入出力回路Ｉ／Ｏ２とコンデンサｃ２の電極９ｖｓの距離を近づける観点からは、例えば図８に示すように領域Ｒ２の最外周のパッド２Ｐｂにも基準電位を供給するためのパッド２ｖｓを設けることが好ましい。この場合、図１７に示す変形例のように、端子３１ｖＱおよび端子３１ｖｓを複数の端子１１ｂの配列方向に沿って配置することが好ましい。
また、図１４〜図１６に示すコンデンサｃ２は、ベース基板３の上面３ａ（図１５、図１６参照）側に配置されている点、および入出力回路Ｉ／Ｏ２（図１４参照）に駆動電圧を供給する経路に接続されている点を除き、図９〜図１２に示すコンデンサｃ１と同様である。つまり、平面視において四辺形を成す上面９ａ、上面９ａの反対側に位置する下面９ｂ（図１６参照）、上面９ａと下面９ｂの間に位置する複数の側面９ｃを備え、図１６に示すように下面９ｂがベース基板３の上面３ａと対向するようにベース基板３の上面３ａ上に搭載されている。また、複数の側面９ｃのうち、互いに対向する側面９ｃに複数の電極９ｖｓ、９ｖＱが形成されている。また、ベース基板３の上面３ａには、コンデンサｃ２に接続される複数（図１５、図１６では２個）の端子３１が形成されている。複数の端子３１のうちの端子（電源バイパス端子）３１ｖＱは、電源電位ＶｄｄＱ（図１４参照）を供給する配線（電源配線）１５ｖＱを介して端子（電源端子）１１ｖＱおよび端子（電源外部端子）１３ｖＱと電気的に接続されている。一方、複数の端子３１のうちの端子（基準電位バイパス端子）３１ｖｓは、基準電位Ｖｓｓ（図１４参照）を供給する配線１５ｖｓを介して端子（基準電位端子）１１ｖｓおよび端子（基準電位外部端子）１３ｖｓと電気的に接続されている。また、コンデンサｃ２の複数の電極９ｖｓ、９ｖＱのうち、電極９ｖＱは、端子３１ｖＱと対向する位置で、例えば半田材などの導電性の接合材を介して端子３１ｖＱと電気的に接続されている。また、コンデンサｃ２の複数の電極９ｖｓ、９ｖＱのうち、電極９ｖｓは、端子３１ｖｓと対向する位置で、例えば半田材などの導電性の接合材を介して端子３１ｖｓと電気的に接続されている。
また、図１４に示すコンデンサｃ２と入出力回路Ｉ／Ｏ２の経路距離を短縮する観点から、図１５に示すようにコンデンサｃ２は、平面視において、端子１１ｖＱと複数の端子１２の間に配置されている。このように、コンデンサｃ２をベース基板３の上面３ａに配置し、端子１１ｖＱと複数の端子１２の間に配置することで、複数の端子１１のうち最外周に配置された電源電位供給用の端子１１ｖＱとコンデンサｃ２の接続用の端子３１ｖＱの経路距離を短縮することができる。このため、コンデンサｃ２は、入出力回路Ｉ／Ｏ２に駆動電圧を供給する回路に挿入し、入出力回路Ｉ／Ｏ２に流れる電流のループを小さくするデカップリングコンデンサとして機能させる場合に特に大きな効果が得られる。また、端子１１ｖＱと端子３１ｖＱ間の距離をさらに短縮する観点からは、図１５や図１７に示すようにコンデンサｃ２の電極９ｖＱは、端子１１ｖＱと複数の端子１２の間において、端子１１ｖＱ側に寄せて配置されていることが好ましい。また、図１５に示すようにコンデンサｃ２の電極９ｖＱ、９ｖｓを端子１１の延在方向に沿って配置する場合には、電極９ｖＱを端子１１に近い側に配置することが好ましい。一方、図１７に示すようにコンデンサｃ２の電極９ｖＱ、９ｖｓを端子１１の延在方向と交差する方向（複数の端子１１の配列方向に沿った方向）に配置する場合には、電極９ｖＱおよび電極９ｖｓのそれぞれを端子１１に近い側に寄せて配置することが好ましい。
また、コンデンサｃ２を上面３ａ上に配置することで、図１６に示すように、複数層（図１６では４層）の配線層のうち、最上層の配線層に形成された配線１５ｖＱのみを介して端子１１ｖＱと端子３１ｖＱを接続することができる。言い換えれば、異なる配線層間を電気的に接続するビア配線（層間導電路）を介さずに、入出力回路Ｉ／Ｏ２（図１４参照）とコンデンサｃ２を接続することができる。このため、ビア配線等による配線リソースの低減を抑制することができる。また、端子１１ｖＱと端子３１ｖＱの間を幅が大きい（例えば信号配線より幅が大きい）配線１５ｖＱで接続することができるので、内部インピーダンス成分を低減することができる。
また、コンデンサｃ２の電極９ｖＱと電気的に接続される端子１３ｖＱは、例えば図１６に示すように、複数の端子１３の配列のうち、端子１３ｖｓよりも外周側（基準電位用の端子１３ｖｓとベース基板３の側面の間）に配置することが好ましい。複数の端子１３のうち、信号電流を伝送する端子１３は、複数の端子１３の配列のうち、端子１３ｖｓよりも外周側に配置される。このため、端子１３ｖＱを信号伝送用の端子１３と同様に端子１３ｖｓよりも外周側に配置することで、信号電流の伝送経路のリターン電流の経路を確保し易くなる。
次に、図２に示す複数の回路１０に電源電位ＶｄｄＱを供給する電源電位供給経路ＶＬＱを共通化する場合の例として図２に示すコントローラチップ２の入出力回路Ｉ／Ｏ１およびメモリチップ４Ａの入出力回路Ｉ／ＯＭに共通の駆動電圧を供給する構成を取り上げて説明する。図１８は、図２に示す複数の入出力回路に実装基板の電源から共通する駆動電圧を供給する経路を示す説明図である。また、図１９は、図１８に示す半導体装置に搭載され、かつ配線基板の上面側に搭載されたコンデンサの周辺を示す拡大平面図である。また、図２０は、図１９のＡ−Ａ線に沿った拡大断面図、図２１は図１９のＢ−Ｂ線に沿った拡大断面図である。なお、図２０および図２１では、コンデンサｃ３が接続される端子（基準電位バイパス端子）３１ｖｓが端子１３ｖｓおよび端子１１ｖｓにそれぞれ電気的に接続されていることを明示するため、端子３１ｖｓに接続される配線１５ｖｓの一部を点線で示している。
図１８〜図２１に示す構成と、図１４〜図１７を用いて説明した構成は、上段側の半導体装置であるメモリパッケージ７（図１８参照）に接続される中継端子である複数の端子１２（図１９〜図２２参照）のうちの一部を、コントローラチップ２およびメモリチップ４に共通する駆動電圧を供給する端子として用いている点で相違する。その他の点は図１４から図１７を用いて説明した構成と同様である。また、図１８〜図２１では、入出力回路Ｉ／Ｏ１と入出力回路Ｉ／ＯＭの間にコンデンサｃ３を接続しているが、コンデンサｃ３は電気的な接続以外は、図１４〜図１７に示すコンデンサｃ２と同様なので重複する説明は省略する。
図１に示すように、端子１２はメモリパッケージ７への駆動電圧の供給経路および信号電流の入出力端子となっている。このため、図１９に示すように端子１２のうちの一部は、電源電位ＶｄｄＱ（図１８参照）を供給するための端子（電源中継端子）１２ｖＱ、他の一部は、基準電位Ｖｓｓ（図１８参照）を供給するための端子（基準電位中継端子）１２ｖｓとしている。また、図１８に示すように、コントローラチップ２の入出力回路Ｉ／Ｏ１と、メモリチップ４Ａの入出力回路Ｉ／ＯＭには、共通する駆動電圧（電源電位ＶｄｄＱおよび基準電位Ｖｓｓ）が供給される。したがって、入出力回路Ｉ／Ｏ１と入出力回路Ｉ／ＯＭの間にデカップリングコンデンサを配置することで、これらの駆動電圧の供給経路がカップリングにより相互にノイズの影響を受けることを抑制することができる。
図１８〜図２１に示す例では、コンデンサｃ３の端子３１ｖＱは、端子１１ｖＱと端子１２ｖＱの間に配置され、かつ、配線（電源配線）１５ｖＱを介して端子１１ｖＱおよび端子１２ｖＱと接続されている。一方、コンデンサｃ３の端子３１ｖｓは、端子１１ｖｓと端子１２ｖｓの間に配置され、かつ、配線（電源配線）１５ｖｓを介して端子１１ｖｓおよび端子１２ｖｓと接続されている。これにより、コンデンサｃ３は入出力回路Ｉ／Ｏ１と入出力回路Ｉ／ＯＭのカップリングを抑制するデカップリングコンデンサとして機能する。
また、コンデンサｃ３は図１４〜図１７を用いて説明したコンデンサｃ２と同様に、入出力回路Ｉ／Ｏ１に駆動電圧を供給する回路に挿入し、入出力回路Ｉ／Ｏ１に流れる電流のループを小さくするデカップリングコンデンサとして機能させることができる。この場合、前記したように端子１１ｖＱと端子３１ｖＱ間の距離をさらに短縮する観点から、図２１に示すようにコンデンサｃ３の電極９ｖＱは、端子１１ｖＱと端子１２ｖＱの間において、端子１１ｖＱ側に寄せて配置されていることが好ましい。
また、コンデンサｃ３は入出力回路Ｉ／ＯＭに駆動電圧を供給する回路に挿入し、入出力回路Ｉ／ＯＭに流れる電流のループを小さくするデカップリングコンデンサとして機能させることができる。この場合、上段側の半導体装置（図１８に示すメモリパッケージ７）に電源電位ＶｄｄＱ（図１８参照）を供給する端子１２ｖＱと端子３１ｖＱ間の距離をさらに短縮する観点から、図２１に示すようにコンデンサｃ３の電極９ｖＱは、端子１１ｖＱと端子１２ｖＱの間において、端子１２ｖＱ側に寄せて配置されていることが好ましい。ところで、図１８に示すメモリパッケージ７に駆動電圧安定化対策を施す場合、メモリパッケージ７にコンデンサを搭載した方が、一層経路距離を短くすることができる。しかし、メモリパッケージ７は、図１に示すようにベース基板３の上面３ａ上に搭載する半導体装置なので、コンデンサを配置する場合にはベース基板３上に搭載された部品（図６に示すコントローラチップ２やコンデンサｃ２、ｃ３、ｃ４）との干渉を考慮する必要がある。例えば、図１に示すメモリ基板５の下面５ｂにコンデンサ９を搭載するには、コントローラチップ２を避けて配置する必要がある。また、メモリチップ４の記憶容量は、一般にメモリチップ４の主面（表面４ａと同じ法線を持つ半導体素子形成面）の面積に応じて増大するため、メモリ基板５の上面５ａのスペースを有効に活用する観点からは、メモリ基板５の上面５ａにはコンデンサ９を搭載しない方が好ましい。また、ＰＯＰである半導体装置１の製造方法の形態としては、例えば異なる事業者が、ベースパッケージ６とメモリパッケージ７を別個に製造し、これらを組み合わせることで完成させる形態がある。この場合、下段側の半導体装置であるベースパッケージ６に駆動電圧安定化対策を施すことで、上段側の半導体装置によらず、駆動電圧を安定化させることができる。
また、入出力回路Ｉ／Ｏ１、Ｉ／ＯＭのそれぞれの駆動電圧の供給回路を流れる電流のループを小さくする観点から、図１９に示すように、端子１１ｖＱと複数の端子１２の間に複数（図１９では２個）のコンデンサｃ３を配置することが好ましい。そして、複数のコンデンサｃ３のうちの一方は、電極９ｖＱが端子１１ｖＱと端子１２ｖＱの間において端子１１ｖＱ側に寄せて配置する。また、複数のコンデンサｃ３のうちの他方は、電極９ｖＱが端子１１ｖＱと端子１２ｖＱの間において端子１２ｖＱ側に寄せて配置する。これにより、入出力回路Ｉ／Ｏ１の駆動電圧の供給回路を流れる電流のループ、および入出力回路Ｉ／ＯＭの駆動電圧の供給回路を流れる電流のループをそれぞれ小さくすることができる。また、図示は省略するが、図１５に対する変形例として図１７に示したように、図１９に対する変形例としてコンデンサｃ３の電極９ｖＱ、９ｖｓを端子１１の延在方向と交差する方向（複数の端子１１の配列方向に沿った方向）に配置することができる。この場合でも、複数のコンデンサｃ３を配置するスペースが確保できれば、一方を端子１１ｖＱ側に寄せて配置し、他方を１２ｖＱ側に寄せて配置することが好ましい。
また、本セクションでは、前記＜コア回路の駆動電圧安定化対策＞で説明した構成とのレイアウト上の相違点を中心に説明したが、前記＜コア回路の駆動電圧安定化対策＞と同様に適用できる構成については重複する説明を原則として省略する。例えば、図８に示すように、パッド２Ｐｂの配列ラインにおいて、複数のパッド２ｖＱが隣り合うように配置されている。また、図１５、図１９に示すようにベース基板３の上面３ａにおいて、複数の端子１１ｖＱが隣り合うように配置されている。そして、隣り合って配置された複数の端子１１ｖＱに接続される配線１５ｖＱはベース基板３の上面３ａにおいて一体化される。つまり、本実施の形態では、複数の配線１５ｖＱを一体化することで、配線１５ｖＱの幅を大きくしている。これにより、ベース基板３の上面３ａにおける配線１５ｖＱの断面積を大きくしてインピーダンス成分を低減することができる。
＜上段側半導体装置用の駆動電圧安定化対策＞
次に上段側の半導体装置であるメモリパッケージ７に供給する駆動電圧を安定化させる技術について説明する。なお、図２に示すメモリチップ４Ａの入出力回路Ｉ／ＯＭに駆動電圧を供給する構成は、前記＜入出力回路の駆動電圧安定化対策＞で説明したので、本セクションでは、メモリチップ４のメモリ回路（コア回路）ＣＲＭに独立して駆動電圧を供給する構成を取り上げて説明する。図２２は、図２に示すメモリパッケージの回路に実装基板の電源から駆動電圧を供給する経路を示す説明図である。また、図２３は、図２２に示す半導体装置に搭載され、かつ配線基板の上面側に搭載されたコンデンサの周辺を示す拡大平面図である。また、図２４は、図２３のＡ−Ａ線に沿った拡大断面図である。また、図２５は、図２３に対する変形例を示す拡大平面図である。
図１８〜図２１を用いて説明した構成と図２２〜図２５に示す構成は、端子１２の一部に供給される電源電位ＶｄｄＭ（図２２参照）は、コントローラチップ２（図２３〜図２５参照）には供給されず、上段側の半導体装置（図２２に示すメモリパッケージ７）に独立して供給される点で相違する。その他の点は図１８から図２１を用いて説明した構成と同様である。また、図２２〜図２５では、メモリパッケージ７との中継端子である端子１２にコンデンサｃ４を接続しているが、コンデンサｃ４は電気的な接続以外は、図１８〜図２１に示すコンデンサｃ３と同様なので重複する説明は省略する。
図１に示すように、端子１２はメモリパッケージ７への駆動電圧の供給経路および信号電流の入出力端子となっている。このため、図２３に示すように端子１２のうちの一部は、メモリチップ４（図２２参照）のメモリ回路（コア回路）ＣＲＭ（図２２参照）に電源電位ＶｄｄＭ（図２２参照）を供給するための端子（電源中継端子）１２ｖＭ、他の一部は、基準電位Ｖｓｓ（図２２参照）を供給するための端子（基準電位中継端子）１２ｖｓとしている。前記したように、メモリパッケージ７に駆動電圧安定化対策を施す場合、メモリパッケージ７にコンデンサを搭載した方が、一層経路距離を短くすることができる。しかし、上段側の半導体装置によらず、駆動電圧を安定化させる観点から下段側の半導体装置であるベースパッケージ６に駆動電圧安定化対策を施すことが好ましい。そこで、本実施の形態では、ベース基板３にコンデンサｃ４を搭載することで、メモリパッケージ７の駆動電圧安定化対策を行っている。
詳しくは、図２２〜図２５に示す例では、コンデンサｃ４の端子３１ｖＭは、配線（電源配線）１５ｖＭを介して端子１３ｖＭおよび端子１２ｖＭと接続されている。一方、コンデンサｃ４の端子３１ｖｓは、配線（電源配線）１５ｖｓを介して端子１３ｖｓおよび端子１２ｖｓと接続されている。また、図２３および図２５に示すように、コンデンサｃ４は、平面視において複数の端子１１と端子１２ｖＭの間において、端子１２ｖＭ側に寄せて配置されている。このように、端子１２ｖＭとコンデンサｃ４の距離を近づけることで、図２２に示すメモリ回路ＣＲＭに駆動電圧を供給する回路の電流のループを小さくすることができる。また、ベース基板３の内部インピーダンス成分を大幅に低減することができる。
また、コンデンサｃ４の向きとしては、ベース基板３の配線レイアウトの要求に応じて変形例を適用することができる。例えば、図２３に示すように、コンデンサｃ４の電極９ｖＭ、９ｖｓを端子１１の延在方向に沿って配置することができる。この場合、電極９ｖＭが端子１２ｖＭ側位置するように配置することが好ましい。また例えば、図２５に示すように、コンデンサｃ４の電極９ｖＭ、９ｖｓを端子１１の延在方向と交差する方向（複数の端子１１の配列方向に沿った方向）に配置する場合には、電極９ｖＭおよび電極９ｖｓのそれぞれを端子１２側に寄せて配置することが好ましい。
＜その他の変形例＞
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、前記実施の形態では、コンデンサｃ１〜コンデンサｃ４を用いた駆動電圧安定化対策について、複数のセクションに分けて説明したが、これらを同時に適用した場合に限定されず、コンデンサｃ１〜コンデンサｃ４のうち、一つ以上の対策を選択的に適用することができる。
また、前記実施の形態では、コンデンサｃ２〜コンデンサｃ４をそれぞれベース基板３の上面に搭載する実施態様について説明したが、例えば、コントローラチップ２の平面サイズが大きい場合、あるいは、ベース基板３の上面３ａ側の配線レイアウトが密集してコンデンサの配置スペースの確保が困難となる場合には、下面３ｂ側に配置することができる。以下、図面を用いて簡単に説明する。図２６は、図２４のコンデンサ配置に対する変形例を示す拡大断面図、図２７は図２６に示すコンデンサの平面配置を示す配線基板の下面側の拡大平面図である。図２６に示すように、コントローラチップ２と端子１２の間にコンデンサｃ４を配置するスペースが不足する場合には、コンデンサｃ４をベース基板３の下面３ｂ側に搭載することができる。ここで、コンデンサｃ４を下面３ｂ側に搭載する場合、端子１２ｖＭとコンデンサｃ４の電極９ｖＭの距離を近づけることが好ましい。したがって、図２６に示すように、コンデンサｃ４の電極９ｖＭ（ベース基板３の端子３１ｖＭ）は、平面視において、コントローラチップ２の側面２ｃと端子１２ｖＭの間に配置することが好ましい。また、コントローラチップ２の側面２ｃと端子１２ｖＭの間において、端子１２ｖＭ側に寄せて配置することが特に好ましい。複数の端子１２はベース基板３の周縁部に配置されるため、端子１２ｖＭに寄せるためにはコンデンサｃ４をベース基板３の側面３ｃ側に寄せて配置する。ところでエリアアレイ型の半導体装置において、外部端子数を増やすためには、下面３ｂの周縁部側に優先的に外部端子を配置することが好ましい。このため、図２６、図２７に示す例では、コンデンサｃ４を端子１２ｖＭに寄せるため、複数の端子１３（半田ボール１６）の間にコンデンサｃ４を接続している。言い換えれば、複数の端子１３のうちの一部を、コンデンサｃ４を電気的に接続するための端子３１ｖＭ、３１ｖｓとしている。
また、図２７に示すように最も下面３ｂ側の配線層（端子１３、３１が形成される配線層）では、配線１５ｖＭ、配線１５ｖｓの平面形状をそれぞれ幅広帯状の導体パターンとすることが好ましい。これにより配線１５ｖＭ、１５ｖｓのインピーダンス成分を低減することができる。なお、図２６および図２７では、コンデンサｃ４の変形例を代表的な変形例として説明したが、前記したコンデンサｃ２、あるいはコンデンサｃ３の変形例としても適用することができる。
半導体チップを配線基板上に搭載する半導体装置に利用可能である。
１ 半導体装置（ＰＯＰ）
２ コントローラチップ（半導体チップ）
２ａ 表面
２ｂ 裏面
２ｃ 側面
２Ｐ、２Ｐａ、２Ｐｂ、２Ｐｃ、２Ｐ、２Ｐｓｇ パッド（電極）
２ｖ１、２ｖＭ、２ｖＱ パッド（電源電極）
２ｖｓ パッド（基準電位電極）
３ ベース基板（配線基板）
３ａ 上面
３ｂ 下面
３ｃ 側面
４、４Ａ、４Ｂ メモリチップ（半導体チップ）
４Ｐ パッド（電極）
４ａ 表面
４ｂ 裏面
４ｃ 側面
５ メモリ基板（配線基板）
５ａ 上面
５ｂ 下面
６ ベースパッケージ（半導体装置、下段側半導体装置）
７ メモリパッケージ（半導体装置、上段側半導体装置）
８ 半田ボール
９、ｃ１、ｃ２、ｃ３、ｃ４ コンデンサ
９ａ 上面
９ｂ 下面
９ｃ 側面
９ｖ１、９ｖＭ、９ｖＱ 電極（電源電極）
９ｖｓ 電極（基準電位電極）
１０ 回路
１１、１１ａ、１１ｂ、１１ｃ 端子（ボンディングリード）
１１ｖ１、１１ｖＭ、１１ｖＱ 端子（電源端子）
１１ｖｓ 端子（基準電位端子）
１２ 端子（中継端子、ランド、インタフェースランド）
１２ｖＭ、１２ｖＱ 端子（電源中継端子）
１２ｖｓ 端子（基準電位中継端子）
１３ 端子（ランド、外部接続ランド）
１３ａ 端子（テスト用端子）
１３ｖ１、１３ｖＭ、１３ｖＱ 端子（電源外部端子）
１３ｖｓ 端子（基準電位外部端子）
１４、３１ 端子（バイパス端子、コンデンサ用端子）
１４ｖ１、３１ｖＭ、３１ｖＱ 端子（電源バイパス端子）
１４ｖｓ、３１ｖｓ 端子（基準電位バイパス端子）
１５ 配線
１５ｖ１、１５ｖＭ、１５ｖＱ 配線（電源配線）
１５ｖｓ 配線（基準電位配線）
１６ 半田ボール
１７ バンプ（電極）
１８ アンダフィル樹脂
２１ 端子
２２ ランド
２３ ワイヤ
２４ 封止体
ＣＲ１、ＣＲ２ コア回路
ＣＲＭ メモリ回路（コア回路）
ＧＮＤ 接地電位
Ｉ／Ｏ１、Ｉ／Ｏ２、Ｉ／ＯＭ 入出力回路
ＭＢ 実装基板（マザーボード）
Ｒ１、Ｒ２ 領域
Ｓ１ 半田材
ＳＧＬ 伝送経路
ＶＬ１、ＶＬＭ、ＶＬＱ、ＶＬＱＭ 電源電位供給経路
ＶＬｓ 基準電位供給経路
Ｖｄｄ１、Ｖｄｄ２、ＶｄｄＭ、ＶｄｄＱ、ＶｄｄＱＭ 電源電位
Ｖｓｓ 基準電位
ｃＭＢ コンデンサ

Claims (12)

  1. 上面、前記上面の反対側に位置する下面、前記上面と前記下面の間に位置する側面、前記上面に形成される複数の第１端子、前記複数の第１端子よりも前記上面の周縁部側に形成される複数の第２端子、前記下面に形成され前記複数の第１端子と電気的に接続される複数の第３端子、前記下面に形成される複数の第４端子、および前記複数の第１端子と前記複数の第３端子を電気的に接続する複数の配線を備える配線基板と、
    表面、前記表面の反対側に位置する裏面、前記表面と前記裏面の間に位置する側面、および前記表面に形成され前記配線基板の前記複数の第１端子と電気的に接続される複数の電極を備え、前記表面と前記配線基板の前記上面が対向するように前記配線基板上に搭載される半導体チップと、
    平面視において四辺形を成す第１面、前記第１面の反対側に位置する第２面、前記第１面と前記第２面の間に位置する複数の側面、および前記複数の側面のうち、互いに対向する第３および第４面にそれぞれ形成され前記複数の第４端子と電気的に接続される複数の電極を備え、前記第１面が前記配線基板の前記下面と対向するように前記配線基板の前記下面側に搭載される第１コンデンサと、
    を有し、
    前記複数の第１端子には、前記半導体チップの第１回路に第１電源電位を供給する第１電源端子、前記半導体チップの第１回路とは別の第２回路に第２電源電位を供給する第２電源端子、および前記第１および第２回路に基準電位を供給する複数の基準電位端子が含まれ、
    前記複数の第３端子には、前記複数の配線のうちの第１電源配線を介して前記第１電源端子と電気的に接続される第１電源外部端子、前記複数の配線のうちの第２電源配線を介して前記第２電源端子と電気的に接続される第２電源外部端子、および前記複数の配線のうちの基準電位配線を介して前記複数の基準電位端子と電気的に接続される基準電位外部端子が含まれ、
    前記複数の第４端子には、前記第１電源配線を介して前記第１電源端子および前記第１電源外部端子と電気的に接続される第１電源バイパス端子、および前記基準電位配線を介して前記複数の基準電位端子および前記基準電位外部端子と電気的に接続される基準電位バイパス端子が含まれ、
    前記半導体チップの前記複数の電極には、前記第１電源端子と対向する位置で前記第１電源端子と電気的に接続される第１電源電極、前記第２電源端子と対向する位置で前記第２電源端子と電気的に接続される第２電源電極、および前記複数の基準電位端子のそれぞれと対向する位置で前記複数の基準電位端子と電気的に接続される複数の基準電位電極が含まれ、
    前記第１コンデンサの前記複数の電極には、前記第１電源バイパス端子と対向する位置で前記第１電源バイパス端子と電気的に接続される第１電極、および前記基準電位バイパス端子と対向する位置で前記基準電位バイパス端子と電気的に接続される第２電極が含まれ、
    前記第１コンデンサは、平面視において前記半導体チップと重なる位置に配置され、
    前記配線基板は、前記上面において前記複数の第１端子と前記複数の第２端子の間に配置される複数の第５端子を備え、
    平面視において四辺形を成す第１面、前記第１面の反対側に位置する第２面、前記第１面と前記第２面の間に位置する複数の側面、および前記複数の側面のうち、互いに対向する第３および第４面にそれぞれ形成され前記複数の第５端子と電気的に接続される複数の電極を備え、前記第２面が前記配線基板の前記上面と対向するように前記配線基板の前記上面側に搭載される第２コンデンサをさらに有し、
    前記配線基板の前記複数の第２端子には、前記第２電源外部端子と電気的に接続される第２電源中継端子と、前記基準電位外部端子と電気的に接続される基準電位中継端子とが含まれ、
    前記配線基板の前記複数の第５端子には、前記第２電源配線を介して前記第２電源中継端子および前記第２電源外部端子と電気的に接続される第２電源バイパス端子、および前記基準電位配線を介して前記複数の基準電位中継端子および前記基準電位外部端子と電気的に接続される基準電位バイパス端子が含まれ、
    前記第２コンデンサの前記複数の電極には、前記第２電源バイパス端子と対向する位置で前記第２電源バイパス端子と電気的に接続される第３電極、および前記基準電位バイパス端子と対向する位置で前記基準電位バイパス端子と電気的に接続される第４電極が含まれ、
    前記第２コンデンサは、平面視において前記複数の第１端子と前記複数の第２電源中継端子との間において、前記第２電源中継端子側に寄せて配置されていることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１電源バイパス端子から前記第１電源端子に至る前記第１電源配線の配線経路距離は、前記第１電源外部端子から前記第１電源バイパス端子に至る前記第１電源配線の配線経路距離よりも短いことを特徴とする半導体装置。
  3. 請求項２に記載の半導体装置において、
    平面視において、前記第１電源バイパス端子は前記第１電源端子と前記第１電源外部端子の間に配置されていることを特徴とする半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記半導体チップは平面視において中央に配置される第１領域、および前記第１領域の周囲を取り囲むように配置される第２領域を備え、
    前記半導体チップの前記第１回路および前記第１電源電極は前記第１領域に形成されていることを特徴とする半導体装置。
  5. 請求項１に記載の半導体装置において、
    前記第１回路は前記第２回路よりも単位時間当たりの消費電力量が大きいことを特徴とする半導体装置。
  6. 請求項１に記載の半導体装置において、
    前記半導体チップは平面視において中央に配置される第１領域、および前記第１領域の周囲を取り囲むように配置される第２領域を備え、
    前記第１電源電極は、前記第１領域および前記第２領域にそれぞれ形成され、
    前記半導体チップの前記複数の電極は、前記半導体チップの側面に沿って前記第２領域に複数列で配置され、
    前記第１回路は前記第１領域に形成され、
    前記第２領域に形成される前記第１電源電極は、前記複数列のうち、最も前記第１領域側の列に形成され、
    前記第１電源バイパス端子および前記第１電源外部端子は、前記第１領域に配置された前記第１電源電極、および前記第２領域に配置された前記第１電源電極と電気的に接続されていることを特徴とする半導体装置。
  7. 請求項６に記載の半導体装置において、
    前記第１電源バイパス端子は、平面視において、前記第１領域に配置される前記第１電源端子と、前記第２領域に配置される前記第１電源端子の間に配置されていることを特徴とする半導体装置。
  8. 請求項６に記載の半導体装置において、
    前記第２領域の最も前記第１領域側の列には、複数の前記第１電源電極が隣り合って配置され、
    前記配線基板の前記上面には、複数の前記第１電源電極のそれぞれと対向する位置に複数の前記第１電源端子が配置され、
    複数の前記第１電源端子に接続される前記第１電源配線の配線幅は前記配線基板の前記上面において前記第１電源端子の幅よりも大きくなっていることを特徴とする半導体装置。
  9. 上面、前記上面の反対側に位置する下面、前記上面と前記下面の間に位置する側面、前記上面に形成される複数の第１端子、前記複数の第１端子よりも前記上面の周縁部側に形成される複数の第２端子、前記下面に形成され前記複数の第１端子と電気的に接続される複数の第３端子、前記下面に形成される複数の第４端子、および前記複数の第１端子と前記複数の第３端子を電気的に接続する複数の配線を備える配線基板と、
    表面、前記表面の反対側に位置する裏面、前記表面と前記裏面の間に位置する側面、および前記表面に形成され前記配線基板の前記複数の第１端子と電気的に接続される複数の電極を備え、前記表面と前記配線基板の前記上面が対向するように前記配線基板上に搭載される半導体チップと、
    平面視において四辺形を成す第１面、前記第１面の反対側に位置する第２面、前記第１面と前記第２面の間に位置する複数の側面、および前記複数の側面のうち、互いに対向する第３および第４面にそれぞれ形成され前記複数の第４端子と電気的に接続される複数の電極を備え、前記第１面が前記配線基板の前記下面と対向するように前記配線基板の前記下面側に搭載される第１コンデンサと、
    を有し、
    前記複数の第１端子には、前記半導体チップの第１回路に第１電源電位を供給する第１電源端子、前記半導体チップの第１回路とは別の第２回路に第２電源電位を供給する第２電源端子、および前記第１および第２回路に基準電位を供給する複数の基準電位端子が含まれ、
    前記複数の第３端子には、前記複数の配線のうちの第１電源配線を介して前記第１電源端子と電気的に接続される第１電源外部端子、前記複数の配線のうちの第２電源配線を介して前記第２電源端子と電気的に接続される第２電源外部端子、および前記複数の配線のうちの基準電位配線を介して前記複数の基準電位端子と電気的に接続される基準電位外部端子が含まれ、
    前記複数の第４端子には、前記第１電源配線を介して前記第１電源端子および前記第１電源外部端子と電気的に接続される第１電源バイパス端子、および前記基準電位配線を介して前記複数の基準電位端子および前記基準電位外部端子と電気的に接続される基準電位バイパス端子が含まれ、
    前記半導体チップの前記複数の電極には、前記第１電源端子と対向する位置で前記第１電源端子と電気的に接続される第１電源電極、前記第２電源端子と対向する位置で前記第２電源端子と電気的に接続される第２電源電極、および前記複数の基準電位端子のそれぞれと対向する位置で前記複数の基準電位端子と電気的に接続される複数の基準電位電極が含まれ、
    前記第１コンデンサの前記複数の電極には、前記第１電源バイパス端子と対向する位置で前記第１電源バイパス端子と電気的に接続される第１電極、および前記基準電位バイパス端子と対向する位置で前記基準電位バイパス端子と電気的に接続される第２電極が含まれ、
    前記第１コンデンサは、平面視において前記半導体チップと重なる位置に配置され、
    前記配線基板は、前記上面において前記複数の第１端子と前記複数の第２端子の間に配置される複数の第５端子を備え、
    平面視において四辺形を成す第１面、前記第１面の反対側に位置する第２面、前記第１面と前記第２面の間に位置する複数の側面、および前記複数の側面のうち、互いに対向する第３および第４面にそれぞれ形成され前記複数の第５端子と電気的に接続される複数の電極を備え、前記第２面が前記配線基板の前記上面と対向するように前記配線基板の前記上面側に搭載される第２コンデンサをさらに有し、
    前記複数の第５端子には、前記第２電源配線を介して前記第２電源端子および前記第２電源外部端子と電気的に接続される第２電源バイパス端子、および前記基準電位配線を介して前記複数の基準電位端子および前記基準電位外部端子と電気的に接続される基準電位バイパス端子が含まれ、
    前記半導体チップの前記第２電源電極は、平面視において前記半導体チップの前記側面と前記第１電源端子との間に配置され、
    前記第２コンデンサの前記複数の電極には、前記第２電源バイパス端子と対向する位置で前記第２電源バイパス端子と電気的に接続される第３電極、および前記基準電位バイパス端子と対向する位置で前記基準電位バイパス端子と電気的に接続される第４電極が含まれ、
    前記第２コンデンサは、平面視において前記第２電源端子と前記複数の第２端子の間に配置され、
    前記配線基板の前記上面に形成された前記複数の第２端子には、前記第２電源外部端子と電気的に接続される第２電源中継端子と、前記基準電位外部端子と電気的に接続される基準電位中継端子とが含まれ、
    前記第２電源バイパス端子は、前記第２電源端子と前記第２電源中継端子の間に配置され、かつ、前記第２電源配線を介して前記第２電源端子および前記第２電源中継端子の双方と電気的に接続され、
    前記第２コンデンサの前記第３電極は、前記第２電源端子と前記第２電源中継端子の間において、前記第２電源中継端子側に寄せて配置されていることを特徴とする半導体装置。
  10. 上面、前記上面の反対側に位置する下面、前記上面と前記下面の間に位置する側面、前記上面に形成される複数の第１端子、前記複数の第１端子よりも前記上面の周縁部側に形成される複数の第２端子、前記下面に形成され前記複数の第１端子と電気的に接続される複数の第３端子、前記下面に形成される複数の第４端子、および前記複数の第１端子と前記複数の第３端子を電気的に接続する複数の配線を備える配線基板と、
    表面、前記表面の反対側に位置する裏面、前記表面と前記裏面の間に位置する側面、および前記表面に形成され前記配線基板の前記複数の第１端子と電気的に接続される複数の電極を備え、前記表面と前記配線基板の前記上面が対向するように前記配線基板上に搭載される半導体チップと、
    平面視において四辺形を成す第１面、前記第１面の反対側に位置する第２面、前記第１面と前記第２面の間に位置する複数の側面、および前記複数の側面のうち、互いに対向する第３および第４面にそれぞれ形成され前記複数の第４端子と電気的に接続される複数の電極を備え、前記第１面が前記配線基板の前記下面と対向するように前記配線基板の前記下面側に搭載される第１コンデンサと、
    を有し、
    前記複数の第１端子には、前記半導体チップの第１回路に第１電源電位を供給する第１電源端子、前記半導体チップの第１回路とは別の第２回路に第２電源電位を供給する第２電源端子、および前記第１および第２回路に基準電位を供給する複数の基準電位端子が含まれ、
    前記複数の第３端子には、前記複数の配線のうちの第１電源配線を介して前記第１電源端子と電気的に接続される第１電源外部端子、前記複数の配線のうちの第２電源配線を介して前記第２電源端子と電気的に接続される第２電源外部端子、および前記複数の配線のうちの基準電位配線を介して前記複数の基準電位端子と電気的に接続される基準電位外部端子が含まれ、
    前記複数の第４端子には、前記第１電源配線を介して前記第１電源端子および前記第１電源外部端子と電気的に接続される第１電源バイパス端子、および前記基準電位配線を介して前記複数の基準電位端子および前記基準電位外部端子と電気的に接続される基準電位バイパス端子が含まれ、
    前記半導体チップの前記複数の電極には、前記第１電源端子と対向する位置で前記第１電源端子と電気的に接続される第１電源電極、前記第２電源端子と対向する位置で前記第２電源端子と電気的に接続される第２電源電極、および前記複数の基準電位端子のそれぞれと対向する位置で前記複数の基準電位端子と電気的に接続される複数の基準電位電極が含まれ、
    前記第１コンデンサの前記複数の電極には、前記第１電源バイパス端子と対向する位置で前記第１電源バイパス端子と電気的に接続される第１電極、および前記基準電位バイパス端子と対向する位置で前記基準電位バイパス端子と電気的に接続される第２電極が含まれ、
    前記第１コンデンサは、平面視において前記半導体チップと重なる位置に配置され、
    前記配線基板は、前記上面において前記複数の第１端子と前記複数の第２端子の間に配置される複数の第５端子を備え、
    平面視において四辺形を成す第１面、前記第１面の反対側に位置する第２面、前記第１面と前記第２面の間に位置する複数の側面、および前記複数の側面のうち、互いに対向する第３および第４面にそれぞれ形成され前記複数の第５端子と電気的に接続される複数の電極を備え、前記第２面が前記配線基板の前記上面と対向するように前記配線基板の前記上面側に搭載される第２コンデンサをさらに有し、
    前記複数の第５端子には、前記第２電源配線を介して前記第２電源端子および前記第２電源外部端子と電気的に接続される第２電源バイパス端子、および前記基準電位配線を介して前記複数の基準電位端子および前記基準電位外部端子と電気的に接続される基準電位バイパス端子が含まれ、
    前記半導体チップの前記第２電源電極は、平面視において前記半導体チップの前記側面と前記第１電源端子との間に配置され、
    前記第２コンデンサの前記複数の電極には、前記第２電源バイパス端子と対向する位置で前記第２電源バイパス端子と電気的に接続される第３電極、および前記基準電位バイパス端子と対向する位置で前記基準電位バイパス端子と電気的に接続される第４電極が含まれ、
    前記第２コンデンサは、平面視において前記第２電源端子と前記複数の第２端子の間に配置され、
    前記配線基板の前記上面に形成された前記複数の第２端子には、前記第２電源外部端子と電気的に接続される第２電源中継端子と、前記基準電位外部端子と電気的に接続される基準電位中継端子とが含まれ、
    前記第２電源バイパス端子は、前記第２電源端子と前記第２電源中継端子の間に配置され、かつ、前記第２電源配線を介して前記第２電源端子および前記第２電源中継端子の双方と電気的に接続され、
    前記第２電源端子と前記複数の第２端子の間には複数の前記第２コンデンサが配置され、
    前記複数の第２コンデンサのうちの一部の前記第３電極は、前記第２電源端子と前記第２電源中継端子の間において、前記第２電源端子側に寄せて配置され、
    前記複数の第２コンデンサのうちの他部の前記第３電極は、前記第２電源端子と前記第２電源中継端子の間において、前記第２電源中継端子側に寄せて配置されていることを特徴とする半導体装置。
  11. 上面、前記上面の反対側に位置する下面、前記上面と前記下面の間に位置する側面、前記上面に形成される複数の第１端子、前記複数の第１端子よりも前記上面の周縁部側に形成される複数の第２端子、前記下面に形成され前記複数の第１端子と電気的に接続される複数の第３端子、前記上面において前記複数の第１端子と前記複数の第２端子の間に形成される複数の第４端子、および前記複数の第１端子と前記複数の第３端子を電気的に接続する複数の配線を備える配線基板と、
    表面、前記表面の反対側に位置する裏面、前記表面と前記裏面の間に位置する側面、および前記表面に形成され前記配線基板の前記複数の第１端子と電気的に接続される複数の電極を備え、前記表面と前記配線基板の前記上面が対向するように前記配線基板上に搭載される半導体チップと、
    平面視において四辺形を成す第１面、前記第１面の反対側に位置する第２面、前記第１面と前記第２面の間に位置する複数の側面、および前記複数の側面のうち、互いに対向する第３および第４面にそれぞれ形成され前記複数の第４端子と電気的に接続される複数の電極を備え、前記第１面が前記配線基板の前記上面と対向するように前記配線基板の前記上面側に搭載されるコンデンサと、
    を有し、
    前記複数の第１端子には、前記半導体チップの第１回路に第１電源電位を供給する第１電源端子、前記半導体チップの第１回路とは別の第２回路に第２電源電位を供給する第２電源端子、および前記第１および第２回路に基準電位を供給する複数の基準電位端子が含まれ、
    前記複数の第３端子には、前記複数の配線のうちの第１電源配線を介して前記第１電源端子と電気的に接続される第１電源外部端子、前記複数の配線のうちの第２電源配線を介して前記第２電源端子と電気的に接続される第２電源外部端子、および前記複数の配線のうちの基準電位配線を介して前記複数の基準電位端子と電気的に接続される基準電位外部端子が含まれ、
    前記複数の第４端子には、前記第２電源配線を介して前記第２電源端子および前記第２電源外部端子と電気的に接続される電源バイパス端子、および前記基準電位配線を介して前記複数の基準電位端子および前記基準電位外部端子と電気的に接続される基準電位バイパス端子が含まれ、
    前記半導体チップの前記複数の電極には、前記第１電源端子と対向する位置で前記第１電源端子と電気的に接続される第１電源電極、前記第２電源端子と対向する位置で前記第２電源端子と電気的に接続される第２電源電極、および前記複数の基準電位端子のそれぞれと対向する位置で前記複数の基準電位端子と電気的に接続される複数の基準電位電極が含まれ、
    前記コンデンサの前記複数の電極には、前記電源バイパス端子と対向する位置で前記電源バイパス端子と電気的に接続される第１電極、および前記基準電位バイパス端子と対向する位置で前記基準電位バイパス端子と電気的に接続される第２電極が含まれ、
    前記第１コンデンサは、平面視において前記半導体チップと前記複数の第２端子の間に配置され、
    前記配線基板の前記上面に形成された前記複数の第２端子には、前記第２電源外部端子と電気的に接続される電源中継端子と、前記基準電位外部端子と電気的に接続される基準電位中継端子とが含まれ、
    前記電源バイパス端子は、前記第２電源端子と前記電源中継端子の間に配置され、かつ、前記第２電源配線を介して前記第２電源端子および前記電源中継端子の双方と電気的に接続され、
    前記第２電源端子と前記複数の第２端子の間には複数の前記コンデンサが配置され、
    前記複数のコンデンサのうちの一部の前記第１電極は、前記第２電源端子と前記電源中継端子の間において、前記電源端子側に寄せて配置され、
    前記複数の第２コンデンサのうちの他部の前記第１電極は、前記第２電源端子と前記電源中継端子の間において、前記電源中継端子側に寄せて配置されていることを特徴とする半導体装置。
  12. 上面、前記上面の反対側に位置する下面、前記上面と前記下面の間に位置する側面、前記上面に形成される複数の第１端子、前記複数の第１端子よりも前記上面の周縁部側に形成される複数の第２端子、前記下面に形成され前記複数の第１端子と電気的に接続される複数の第３端子、前記上面において前記複数の第１端子と前記複数の第２端子の間に形成される複数の第４端子、および前記複数の第１端子と前記複数の第３端子を電気的に接続する複数の配線を備える配線基板と、
    表面、前記表面の反対側に位置する裏面、前記表面と前記裏面の間に位置する側面、および前記表面に形成され前記配線基板の前記複数の第１端子と電気的に接続される複数の電極を備え、前記表面と前記配線基板の前記上面が対向するように前記配線基板上に搭載される半導体チップと、
    平面視において四辺形を成す第１面、前記第１面の反対側に位置する第２面、前記第１面と前記第２面の間に位置する複数の側面、および前記複数の側面のうち、互いに対向する第３および第４面にそれぞれ形成され前記複数の第４端子と電気的に接続される複数の電極を備え、前記第１面が前記配線基板の前記上面と対向するように前記配線基板の前記上面側に搭載されるコンデンサと、
    を有し、
    前記複数の第１端子には、前記半導体チップの第１回路に第１電源電位を供給する第１電源端子および前記第１回路に基準電位を供給する複数の基準電位端子が含まれ、
    前記複数の第２端子には、前記第１電源電位と異なる第２電源電位が供給される電源中継端子、および前記基準電位が供給される基準電位中継端子が含まれ、
    前記複数の第３端子には、前記複数の配線のうちの第１電源配線を介して前記第１電源端子と電気的に接続される第１電源外部端子、前記複数の配線のうちの第２電源配線を介して前記電源中継端子と電気的に接続される第２電源外部端子、および前記複数の配線のうちの基準電位配線を介して前記複数の基準電位端子および前記基準電位中継端子と電気的に接続される基準電位外部端子が含まれ、
    前記複数の第４端子には、前記第２電源配線を介して前記電源中継端子および前記第２電源外部端子と電気的に接続される電源バイパス端子、および前記基準電位配線を介して前記基準電位中継端子および前記基準電位外部端子と電気的に接続される基準電位バイパス端子が含まれ、
    前記コンデンサの前記複数の電極には、前記電源バイパス端子と対向する位置で前記電源バイパス端子と電気的に接続される第１電極、および前記基準電位バイパス端子と対向する位置で前記基準電位バイパス端子と電気的に接続される第２電極が含まれ、
    前記コンデンサは、平面視において前記複数の第１端子と前記電源中継端子の間において、前記電源中継端子側に寄せて配置されていることを特徴とする半導体装置。
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