CN106486428B - 半导体器件 - Google Patents

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坂田和之
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Abstract

本申请涉及半导体器件。提供一种可靠性增强的半导体器件。该半导体器件具有：布线衬底，包括与半导体芯片的电源电位供应部电连接的第一端子、将电源电位供应部与第一端子耦合的第一布线、与半导体芯片的参考电位供应部电连接的第二端子以及将参考电位供应部与第二端子耦合的第二布线。第一端子和第二端子被布置为与半导体芯片相比更接近布线衬底的外围。第二布线沿着第一布线延伸。

Description

半导体器件
相关申请的交叉引用
这里通过参考并入2015年8月28日提交的日本专利申请第2015-168596号的全部公开内容，包括说明书、附图和摘要。
技术领域
本发明涉及半导体器件，并且更具体地涉及用于具有安装在布线衬底上方的半导体芯片的半导体器件的技术。
背景技术
日本未审查专利申请公开第2009-70965号和日本未审查专利申请公开第2010-129716号均描述了一种包括封装件的半导体器件，在该封装件上方安装有存储芯片，在该封装件中安装有微计算机芯片(或具有逻辑电路的半导体芯片)。
日本未审查专利申请公开第2009-70965号描述了一种结构，其中用于检查微计算机芯片和存储芯片之间的传导状态的测试焊盘被布置在下封装件的布线衬底的下表面外侧。
日本未审查专利申请公开第2010-129716号描述了一种结构，其中用于检查下半导体芯片与上封装件之间的连接的凸块以及用于检查与上封装件的连接(不具有下半导体芯片的中介)的凸块被布置在下封装件的布线衬底的下表面外侧。
发明内容
随着半导体器件性能的增强，存在半导体器件的功耗增加的趋势。为了稳定高性能半导体器件的操作，需要用于控制形成在半导体器件的半导体芯片中的电路的功耗以及电路的阻抗特性的技术。此外，为了高精度地控制功耗或阻抗特性，需要用于高精度地测量电路的功耗行为和阻抗特性的技术。
本发明的上述和其他目的和新颖特征将从以下说明书和附图的详细描述中变得显而易见。
根据本发明的一个方面，提供了一种半导体器件，该半导体器件具有半导体芯片，该半导体芯片包括第一电路、用于向第一电路提供电源电位的电源电位供应部以及用于向第一电路提供参考电位的参考电位供应部。半导体器件还具有布线衬底，布线衬底包括与半导体芯片的电源电位供应部电连接的电源电位端子、将电源电位供应部与电源电位端子连接的第一布线、与半导体芯片的参考电位供应部电连接的参考电位端子以及将参考电位供应部与参考电位端子连接的第二布线。电源电位端子和参考电位端子被布置为与半导体芯片相比更接近布线衬底的外围，并且第二布线沿着第一布线延伸。
根据本发明，增强了半导体器件的可靠性。
附图说明
图1是根据实施例的半导体器件的顶视图；
图2是图1所示半导体器件的底视图；
图3是沿着图1的线A-A截取的截面图；
图4是图1和图3所示半导体芯片的前表面(其上布置多个电极的表面)的平面图；
图5是示出图1至图3所示半导体器件的电路结构的实例的框图；
图6是在图1的区域B中的图1所示布线层中的最上面的布线层的主要部分的放大平面图；
图7示意性示出了半导体芯片的核心电路的电源路径与核心电路的电力测量路径之间的关系，其中图1至图3所示的半导体器件安装在安装板上；
图8是图6的区域A的放大平面图；
图9是图6的区域B的放大平面图；
图10是给出参照图1至图9描述的半导体器件的制造工艺的概况的说明图；
图11是示出在如图10所示提供布线衬底的步骤中提供的布线衬底的芯片安装表面侧的平面图；
图12是示出图3所示的焊盘21与键合指状件(bongding finger)14之间的电连接的放大截面图；
图13是示出经密封的图12所示的半导体芯片的电极与布线衬底的端子之间的接合点的放大截面图，其中在布线衬底与半导体芯片之间具有树脂；
图14是示出图6所示测量电路的布线布局的修改的放大截面图；
图15示意性示出了作为图7所示半导体器件的变形例的核心电路的电源路径与半导体器件中的核心电路的电力测量路径之间的关系；
图16示意性示出了作为图7所示半导体器件的另一变形例的半导体器件中的核心电路的电源路径与核心电路的电力测量路径之间的关系；
图17是作为图1所示半导体器件的变形例的半导体器件的顶视图；
图18是示出半导体器件的主要部分的沿着图17的线A-A截取的截面图；
图19是作为图1所示半导体器件的另一变形例的半导体器件的顶视图；
图20是示出半导体器件的主要部分的沿着图19的线A-A截取的截面图；以及
图21示出了与图7所示电力测量路径不同的电力测量路径。
具体实施方式
说明书中的描述原则
本发明的优选实施例可以根据需要或为了方便在不同部分中分别描述，但是除非另有明确指定，否则如此描述的实施例相互之间是相关的。不管它们被描述的顺序如何，一个实施例可以部分地作为另一实施例的详细形式，或者一个实施例可以整体或部分地作为另一实施例的变形例。基本上，不重复相同元件或事件的描述。在优选实施例中，当针对元件表示特定数值时，该数值对于该元件不是必要的，除非另有明确指定或者除非理论上限于该数值或者除非上下文明显要求该元件限于该特定值。
在本发明实施例的材料或组成的描述中，表述“X包括A”不排除除A之外的元件的材料或组成，除非另有明确指定或者除非上下文明显要求排除另一元件。如果该表述关系到组分，则其表示“X包含A作为主要组分”。例如，术语“硅构件”明显地不仅表示由纯硅制成的构件，而且还表示由SiGe(硅锗)合金或者另一类型的多组分合金(包含硅作为主要组分)制成的构件或者包含另一添加物的构件。类似地，例如，分别地，术语“金镀”、“Cu层”和“镍镀”不仅表示由纯金、Cu和镍制成的构件，而且还表示由多组分材料(包括金、Cu和镍作为主要组分)制成的构件。
此外，即使针对元件表示特定数值或量时，元件的数值或量也可以大于或小于该特定的数值或量，除非另有明确指定或者除非理论上限于该特定值或量或者除非上下文要求该元件限于该特定数值或量。
在示出优选实施例的所有附图中，相同或相似的元件通过相同或相似的参考标号或符号来表示，并且基本上不再重复其描述。
关于附图，如果剖面线会使得附图看起来复杂或者易于将关注的区域与空隙区别开，则即使在截面图中也可以省略剖面线等。关于此，如果从解释上而言孔的轮廓很明显，则即使对于平面闭合孔也可以省略背景轮廓线。此外，即使附图不示出截面，也可以添加剖面线或点图案以明确所关注的区域不是空隙或者明显地示出该区域的边界。
<半导体器件的概况>
首先，将参照图1至图3描述根据本发明实施例的半导体器件的总体结构。图1是根据实施例的半导体器件的顶视图，图2是图1所示半导体器件的底视图，以及图3是沿着图1的线A-A截取的截面图。图4是图1和图3所示半导体芯片的前表面(其上布置多个电极的表面)的平面图。
在该实施例中，半导体器件PKG1包括布线衬底(封装衬底)10、安装在布线衬底10上方的半导体芯片20(参见图1和图3)、将半导体芯片20与布线衬底10电连接的多个凸块电极(导电构件)30(参见图3)以及用于密封半导体芯片20与布线衬底10之间的接合点(凸块电极30)的底部填充树脂(密封部、树脂体、密封树脂)UF。
半导体器件PKG1的布线衬底10是具有传输路径以在半导体器件PKG1与安装板(未示出)之间传输电信号或电位的衬底。如图3所示，布线衬底10具有位于其中安装半导体芯片20的芯片安装侧上的上表面10t以及与上表面10t相反的下表面10b。
如图3所示，布线衬底10具有多个布线层，其中最上面的布线层WL1(最接近半导体芯片20)被绝缘膜13t覆盖，以及最下面的布线层WL8(最远离半导体芯片20)被绝缘膜13b覆盖，这将在下面进行详细描述。在本发明中，图3所示布线层WL1的上表面被限定为布线衬底10的上表面10t。类似地，图3所示布线层WL8的下表面被限定为布线衬底10的下表面10b。
在本发明中，“芯片安装表面”是指布线衬底10的最接近半导体芯片20的表面(例如，图3所示绝缘膜13t的上表面)。然而，如图3所示，芯片安装表面在绝缘膜13t中具有多个开口，并且上表面10t可以部分地在开口中暴露。因此，上表面10t可以在本发明中描述为芯片安装表面。
类似地，在本发明中，“安装表面”是指布线衬底10的与芯片安装表面相对的表面(例如，图3所示绝缘膜13b的下表面)。然而，安装表面在绝缘膜13b中具有多个开口，并且下表面10b可以部分地开口中暴露(在图3所示实例中，下表面10b没有暴露)。因此，下表面10b可以在本发明中描述为安装表面。
如图2所示，半导体器件PKG1具有布置在布线衬底10的下表面10b上的多个焊球(外部端子、电极、外部电极)11。焊球11以行和列(阵列或矩阵图案)进行布置。
更具体地，如图3所示，每个焊球11都与形成在布线衬底10的下表面10b上的一个连接盘(land)(外部端子)12连接。布线衬底10的下表面10b被绝缘膜(阻焊膜)13b覆盖。在绝缘膜13b中制造多个开口，并且在每个开口中，至少部分地从绝缘膜13b中暴露连接盘12。焊球11与从绝缘膜13b中暴露的连接盘12的部分连接。
多个外部端子(焊球11、连接盘12)以矩阵图案布置在其安装表面上的半导体器件(如半导体封装件PKG1)被称为区域阵列半导体器件。由于在区域阵列半导体器件PKG1中，布线衬底10的安装表面(下表面10b)可以有效用作布置外部端子的空间，所以区域阵列半导体器件PKG1在抑制安装面积的增加方面令人满意，这要求应对外部端子数量的增加。简而言之，在具有增强性能的半导体器件PKG1中，可以在较小的空间中安装增加数量的外部端子。
作为图3所示实例的变形例，连接盘12可以用作外部端子。在这种情况下，连接盘12不与焊球11连接，并且在布线衬底10的下表面10b上从绝缘膜13t中暴露每个连接盘12。作为图3所示实例的另一变形例，可以形成薄焊料膜来代替球状焊球11，并且焊料膜可用作外部端子。
如图3所示，布线衬底10具有形成在布线衬底10的上表面10t上的多个键合指状件(端子、芯片连接端子、键合引线)14。每个键合指状件14都是半导体器件PKG1中的内部接口端子，其与半导体芯片20的电路电连接(稍后将详细描述)。在图3所示实例中，布置键合指状件14以在厚度方向上与半导体芯片20重叠并且通过多个凸块电极30与半导体芯片20的多个焊盘(电极、电极焊盘)21电连接。
布线衬底10的上表面10t通过绝缘膜(阻焊膜)13t覆盖。绝缘膜13t具有开口，在开口中从绝缘膜13t至少部分地暴露键合指状件14。凸块电极30的一端与键合指状件14从绝缘膜13t暴露的部分连接。
如图3所示，布线衬底10具有多个布线层WL1、WL2、WL3、WL4、WL5、WL6、WL7和WL8(在图3所示实例中为八层)，它们将上表面10t上的键合指状件14与下表面10b上的连接盘12电连接。每个布线层都具有诸如布线16的导电图案，并且相邻的导电图案被绝缘层15覆盖。布线衬底10中的布线层的数量不限于图3所示的八个，而是例如，其可以小于或大于8。
在图3所示实例中，布线衬底10具有核心层(核心材料、核心绝缘层、绝缘层)15c作为基础材料，其中多个布线层堆叠在核心层15c的上表面15t和下表面15b的每一个上。核心层15c是作为布线衬底10的基础材料的绝缘层，其由绝缘材料制成，例如，浸有树脂材料(诸如环氧树脂)的纤维材料(诸如玻璃纤维)。堆叠在核心层15c的上表面和下表面上的绝缘层15例如由有机绝缘材料(诸如热固性树脂)制成。堆叠在核心层15c的上表面15t和下表面15b上的布线层和绝缘层15例如通过构建(build-up)方法形成。作为图3所示实例的变形例，布线衬底10可以是所谓的无核心衬底，其不具有核心层15c。
布线衬底10具有位于布线层之间的过孔布线16V以电连接在厚度方向上的相邻布线层。由于图3所示的核心层15c比其他绝缘层厚，所以难以形成过孔布线16V。因此，核心层15c具有多个通孔布线16T，该通孔布线在上表面15t与下表面15b之间穿过核心层15c。在布线层WL1、WL2、WL3、WL4、WL5、WL6、WL7和WL8中，在厚度方向上的相邻布线层通过过孔布线16V或通孔布线16T相互电连接。换句话说，布线衬底10的键合指状件14和连接盘12通过布线层WL1、WL2、WL3、WL4、WL5、WL6、WL7和WL8、过孔布线16V以及通孔布线16T电连接。将厚度方向上的相邻布线层电连接的导电构件(如过孔布线16V和通孔布线16T)被称为层间导电路径。
在布线衬底10的布线层中，最上面的布线层(最接近上表面10t的布线层WL1)中的布线16与键合指状件14集成。换句话说，键合指状件14可以认为是布线16的一部分。为了区别键合指状件14和布线16，在布线衬底10的上表面10t上从绝缘膜13t暴露的部分可以定义为键合指状件14，并且被绝缘膜13t覆盖的部分可以定义为布线16。另一方面，在布线衬底10的布线层中，最下面的布线层(最接近下表面10b的布线层WL8)中的布线16与连接盘12集成。换句话说，连接盘12可以认为是布线16的一部分。为了区别连接盘12和布线16，在布线衬底10的下表面10b上从绝缘膜13b暴露的部分可以定义为连接盘12，并且被绝缘膜13b覆盖的部分可以定义为布线16。
如图1和图3所示，半导体芯片20位于布线衬底10的上表面10t上方。半导体芯片20具有前表面(主表面、上表面)20t(参见图3)、与前表面20t相对的后表面20b(主表面、下表面)以及位于前表面20t与后表面20b之间的侧表面20s(参见图3)。在图4所示的平面图中，半导体芯片20具有正方形的形状。
具体地，半导体芯片20的前表面20t(以及图3所示的后表面20b)具有侧面20s1、与侧面20s1相交的侧面20s2、与侧面20s1相交且与侧面20s2相对的侧面20s3以及与侧面20s1相对且与侧面20s2和20s3相交的侧面20s4。半导体芯片20的前表面20t(以及图3所示的后表面20b)具有作为侧面20s1和20s2之间的交叉的边角20c1、作为侧面20s1和20s3之间的交叉的边角20c2、作为侧面20s2和20s4之间的交叉的边角20c3、以及作为侧面20s3和20s4之间的交叉的边角20c4。
如图4所示，半导体芯片20具有布置在前表面20t上的多个焊盘(电极、芯片电极、电极焊盘)21。焊盘21是半导体芯片20的外部端子，并且从覆盖半导体芯片20的表面20t的绝缘膜中暴露。
在图4所示实例中，焊盘21包括沿着半导体芯片20的前表面20t的侧面布置的多个外围电极21P(布置在前表面20t的外围侧上)以及比外围电极21P更向内布置的多个中心电极(核心电极)21C。在图4所示的实例中，外围电极21P沿着半导体芯片20的侧面20s1、20s2、20s3和20s4以多行(在图4所示实例中为两行)来布置。在该实施例中，外围电极21P主要用于传输信号或电源电位或参考电位，稍后将对其进行详细描述。另一方面，中心电极21用于提供电源电位或参考电位以驱动核心电路，诸如稍后描述的算术处理电路。
尽管未示出，但诸如二极管和晶体管的多个半导体元件(电路元件)形成在半导体芯片20的半导体元件形成表面中，并且它们通过形成在半导体元件上方的布线(布线层，未示出)与焊盘21电连接。因此，在半导体芯片20中，形成在主表面上的半导体元件以及电连接半导体元件的布线构成集成电路。
具有半导体元件形成表面的半导体芯片20的衬底(半导体衬底)例如由硅(Si)制成。焊盘21由金属制成，并且在该实施例中，它们由铝(Al)制成。
在图3所示实例中，半导体芯片20在其前表面20t面对布线衬底10的上表面10t的情况下安装在布线衬底10的上表面10t上方。该安装方法被称为面朝下安装方法。
如图3所示，半导体芯片20通过凸块电极30与布线衬底10电连接。具体地，每个凸块电极30的一端与半导体芯片20的前表面20t上的暴露焊盘21连接。凸块电极30的另一端与布线衬底10上的键合指状件14连接。例如，凸块电极30是金(Au)或铜(Cu)的突出电极，其中一端接合至焊盘21，并且键合材料(诸如焊料)接合至突出电极的末端。可选地，被成形为球的焊料材料可用作凸块电极30。半导体芯片20的焊盘21和键合指状件14通过凸块电极30电连接的方法被称为倒装芯片连接方法。
如图3所示，底部填充树脂(绝缘树脂)UF位于半导体芯片20和布线衬底10之间。底部填充树脂UF被布置为覆盖半导体芯片20的前表面20t与布线衬底10的上表面10t之间的空间。底部填充树脂UF由绝缘(非导电)材料(例如，树脂材料)制成，并且被布置为密封半导体芯片20与布线衬底10之间的电连接(凸块电极30的接合点)。由于凸块电极30周围的区域被底部填充树脂UF覆盖，所以在半导体芯片20与布线衬底10之间的电连接处生成的应力减小。在半导体芯片20的焊盘21与凸块电极30之间的接合点处生成的应力也减小。底部填充树脂UF还保护半导体芯片20的形成半导体元件(电路元件)的表面。
<电路结构的实例>
接下来，将描述图1至图3所示半导体器件的电路结构的示例。图5是示出图1至图3所示半导体器件的电路结构的实例的框图。
在图5中，为了区别用于传输信号的布线路径、用于提供电源电位的布线路径以及用于提供参考电位的布线路径，将这些路径通过不同类型的线来表示。点划线表示用于传输信号的布线路径(信号线SIG)。实线表示用于提供电源电位的布线路径(电源线VD1和VD2)。虚线表示用于提供参考电位的布线路径(参考电位线VS1、VS2)。通过双点划线表示半导体芯片20的各种电路。
在图5中，Psg、Pvd1、Pvs1、Pvd2、Pvs2、Pvdt和Pvst表示图3所示焊盘21、凸块电极30和键合指状件14的接合部。此外，在图5中，Lsg、Lvd1、Lvs1、Lvd2和Lvs2表示图3所示连接盘12和焊球11的接合部。
图5所示的半导体器件PKG1具有当信号在半导体芯片20与外部装置40之间传输时运行的系统。例如，外部装置40是存储封装件，其包括存储与半导体芯片20通信的数据的主存储电路(存储电路、存储器电路)。外部装置40向半导体芯片20传输信号或者接收来自半导体芯片20的信号，并且将数据写入主存储电路或者从主存储电路读取数据。
半导体芯片20的算术处理电路CPU1和CPU2例如用作控制电路，其控制外部装置40的主存储电路的操作(写入或读取操作)。算术处理电路CPU1和CPU2还用作数据处理电路，其例如执行用于从外部装置40接收的数据信号的算术运算(诸如数字计算)。执行装置控制或数据处理的电路(如算术处理电路CPU1和CPU2)结构上更加复杂，并且比处理输入和输出信号的输入\输出电路(例如，接口电路IF1)消耗更多的电力。算术处理电路CPU1和CPU2对半导体芯片20的性能的影响大于输入/输出电路。诸如算术处理电路CPU1和CPU2的主电路被称为核心电路。
半导体芯片20具有接口电路(输入/输出电路、外部输入/输出电路)IF1，其接收来自外部装置40的信号或者向外部装置40传输信号。接口电路IF1与信号线SIG连接以在半导体芯片20与外部装置40之间传输信号。接口电路IF1还与算术处理电路CPU1和CPU2连接。接口电路IF1具有将从外部装置40接收的数据信号发送至算术处理电路CPU1和CPU2的功能(输出功能、中继功能)。接口电路IF1还具有将来自算术处理电路CPU1和CPU2的控制信号或处理数据信号发送至外部装置40的功能(输出功能、中继功能)。
半导体芯片20具有电源电路PWR1，其被提供有电力以驱动算术处理电路CPU1和CPU2。在图5所示的实例中，电源电路PWR1与用于提供电源电位的电源线(电源电位布线路径)VD1以及用于提供参考电位的参考电位线(参考电位布线路径)VS1连接。通过电源电路PWR1，从位于半导体器件PKG1外部的电源(调节器)50向算术处理电路CPU1和CPU2提供用于驱动算术处理电路CPU1和CPU2的电位。
因此，电源电路PWR1是中继外部提供的电压的电路。例如，如果电源电路PWR1具有改变电压电平的功能，则从电源50提供的电力可以在电源电路PWR1中转换并提供给算术处理电路CPU1和CPU2。例如，如果电源电路PWR1在电流超过预设值的情况下具有停止电流的功能(保护功能)，则其防止过电流在算术处理电路CPU1和CPU2中流动。
半导体芯片20具有电源电路WR2，电源电路WR2被提供有电力以驱动接口电路IF1。在图5所示实例中，电源电路PWR2与用于提供电源电位的电源线VD2以及用于提供参考电位的参考电位线VS2连接。通过电源电路PWR2，从位于半导体器件PKG1外部的电源(调节器)50向接口电路IF1提供用于驱动接口电路IF1的电位。
在图5所示实例中，被提供有电力以驱动算术处理电路CPU1和CPU2的电源电路PWR1与被提供有电力以驱动接口电路IF1的电源电路PWR2分离。然而，可以以其他各种方式来配置向接口电路IF1提供电力的电路。例如，通过电源电路PWR1转换电压的电力可以被提供给电源电路PWR2或接口电路IF1，其中不设置图5所示的电源线VD2和参考电位线VS2。在这种情况下，可以从结构上简化布线衬底10的电源路径。
提供给参考电位线VS1和参考电位线VS2的电位例如为接地电位。然而，由于通过彼此不同的第一电位和第二电位之间的差来确定驱动电压，所以提供给参考电位线VS1和参考电位线VS2的电位可以是除接地电位之外的电位。
在图5所示的布线路径中，期望用于信号线SIG的布线路径距离较短。当信号传输路径距离缩短时，增强了信号传输的可靠性。通过使用图4所示焊盘21中的最外面的焊盘21，可以容易地缩短图5所示信号线SIG的布线路径距离。由于与最外面的焊盘21连接的布线可以容易地避免与另一布线接触，所以可以有助于减小旁路其他布线的距离(布线距离)。
因此，在图4所示的焊盘21中，沿着前表面20t的外围布置的外围电极21P与作为信号线SIG的部分的接合部Psg连接。
如上所述，算术处理电路CPU1和CPU2与外部装置40之间的信号的传输通过接口电路IF1来执行。为了缩短信号传输距离，期望接口电路IF1位于图4所示的前表面20t上，比中心电极21C更接近外围电极21P。当接口电路IF1被定位为接近外围电极21P时，还期望用于提供电力以驱动接口电路IF1和参考电位线VS2的电源线VD2与外围电极21P连接。这是因为当提供电力的路径接近消耗电力的电路时，电力损失较小。
因此，在图4所示的焊盘21中，沿着前表面20t的外围布置的外围电极21P与作为电源线VD2的部分的接合部Pvd2和作为参考电位线VS2的部分的接合部Pvs2连接。
因此，算术处理电路CPU1和CPU2以及被提供电力以驱动算术处理电路CPU1和CPU2的电源电路PWR1被定位为接近图4所示中心电极21C。在图4所示的焊盘21中，定位在外围电极21P的内侧上的中心电极21C与作为电源线VD1的部分的接合部Pvd1和作为参考电位线VS1的部分的接合部Pvs1连接。
图5示出了半导体芯片20的电路的实例，其包括算术处理电路CPU1和CPU2、接口电路IF1以及电源电路PWR1和PWR2。半导体芯片20的电路的类型和数量不限于图5所示那样，并且可以以各种方式修改。例如，半导体芯片20可以包括辅助存储电路(存储器电路)，其具有比外部装置40的主存储电路更小的存储容量，外部装置诸如临时地存储数据的高速缓存存储器。
作为该实施例的变形例，图5所示的外部装置40可以安装在布线衬底10上，并且与半导体器件PKG1的封装件中的半导体芯片20连接。在假设外部装置40连接在半导体器件PKG1外侧的情况下解释该实施例，因为解释主要集中于用于向半导体芯片20的核心电路(算术处理电路CPU1和CPU2)提供电力的方法。
在图5所示的实例中，半导体芯片20具有多个相互独立操作的算术处理电路。具体地，半导体芯片20具有算术处理电路CPU1和CPU2。
这里，“独立操作”是指算术处理电路可以执行不同的处理任务或者同时执行相互相关的处理任务。例如，在图5所示实例中，算术处理电路CPU1执行第一处理任务，并且算术处理电路CPU2执行不同于第一处理任务或者与第一处理任务相关的处理任务以增加半导体芯片20的总处理速度。在这种情况下，算术处理电路CPU1和CPU2相互独立地进行操作。如果所要求的处理任务的负载较小，则可能存在算术处理电路CPU1执行处理任务且算术处理任务CPU2停止执行处理任务以降低功耗的情况。在这种情况下，算术处理电路CPU1和CPU2也相互独立地操作。
在图5和图7所示的实例中，为了确保算术处理电路CPU1和CPU2相互独立地操作，算术处理电路CPU1通过开关SW1与电源电路PWR1的电源电位供应部Nvd连接。算术处理电路CPU2通过开关SW2与电源电路PWR1的电源电位供应部Nvd连接。可选地，算术处理电路CPU1和CPU2可以不与电源电路PWR1的电源电位供应部Nvd连接，而是分别通过开关SW1和SW2与电源电路PWR1的参考电位供应部Nvs连接。
图5所示的电源电位供应部Nvd是接收电源电位以提供给算术处理电路CPU1和CPU2的节点。提供来自电源50的电源电位的电源供应线VD1向作为节点的电源电位供应部Nvd提供电源电位。算术处理电路CPU1和CPU2被提供有来自作为节点的电源电压供应部Nvd的电源电位。用于测量算术处理电路CPU1和CPU2中的功耗变化的端子Tvdt与作为节点的电源电位供应部Nvd连接，稍后将对此进行描述。
类似地，参考电位供应部NVs是接收将被提供给算术处理电路CPU1和CPU2的参考电位的节点。用于提供来自电源50的参考电位的参考电位线VS1向作为节点的参考电位供应部Nvs提供参考电位。算术处理电路CPU1和CPU2被提供有来自作为节点的参考电位供应部Nvs的参考电位。用于测量算术处理电路CPU1和CPU2的功耗变化的端子Tvst与作为节点的参考电位供应部Nvs连接，稍后将对此进行描述。
<电源路径的细节>
接下来，将详细描述用于向图5所示算术处理电路CPU1和CPU2提供电力的路径以及用于测量电力的方法。图6是在图1所示的区域B中的图3所示布线层中的最上面的布线层的主要部分的放大平面图。图7示意性示出了半导体芯片的核心电路的电源路径与核心电路的电力测量路径之间的关系，其中图1至图3所示的半导体器件安装在安装板上方。图21示出了除图7所示电力测量路径之外的电力测量路径。
如上所述，诸如算术处理电路CPU1和CPU2的核心电路比诸如接口电路IF1的输入/输出电路消耗更多的电力。因此，功耗随着处理负载的变化而显著变化。尤其在多个核心电路(算术处理电路CPU1和CPU2)如图5所示独立操作的半导体器件PKG1的情况下，电需求根据核心电路的操作条件而显著改变。如果两个或多个电路同时在高负载下操作，则可以随时发生压降，引起一个或多个核心电路的不稳定操作。
电需求的变化根据半导体器件PKG1的操作条件(应用目的和操作环境等)而变化。为此，为了优化核心电路的电源并稳定核心电路的操作，需要在实际使用半导体器件PKG1的环境中测量核心电路的电需求的变化(换句话说，核心电路的功耗的变化)的技术。
然而，难以在实际使用半导体器件PKG1的环境中以高精度测量核心电路的功耗的变化。如图21所示，在实际使用半导体器件PKG1的环境中用于测量核心电路的功耗变化的一种可能的方法是，电压测量端子Tmb设置在安装半导体器件PKGh的安装板MB上并且端子Tmb与检查设备DET电连接以测量电压。
然而，在图21所示的实例中，由于以下原因而难以精确地把握核心电路的电需求的变化。一个原因在于，从作为测量对象的算术处理电路CPU1和CPU2到电压测量端子Tmb的路径距离较长。因此，可能在测量电路中存在各种噪声源。为此，测量算术处理电路CPU1和CPU2的电需求的变化的精度降低。
另一原因在于，在图21所示实例中，电容器(电容器部件、旁路电容器)51位于作为核心电路的算术处理电路CPU1和CPU2与电源50之间。每个电容器51的一个电极与电源线VD1连接，并且另一端与参考电位线VS1连接。换句话说，电容器51在电源50和核心电路(算术处理电路CPU1和CPU2)之间并联连接。
当如上所述电容器51位于电源50和核心电路之间时，如果核心电路的功耗突然增加，则电容器51用作电池。具体地，电容器51可以提供电流以补偿由电需求的突然增加而引起的电流缺乏并且抑制核心电路中的压降。
此外，当电容器51位于电源50和核心电路之间时，它们用作噪声过滤器，其抑制电源50与电容器51之间的噪声分量传输至核心电路。例如，如果电位变化(噪声)发生在电源50和电容器51之间的电源线VD1中，则噪声通过电容器51被去除并且不被传输至核心电路。从而，电力被稳定地提供给核心电路。如上所述，电容器51是用于稳定核心电路的操作的电部件。
在图21所示的实例中，电容器51(电容器部件、旁路电容器)51位于作为测量对象的算术处理电路CPU1和CPU2与电压测量端子Tmb之间。换句话说，电容器51并联连接在检查设备DET与核心电路(算术处理电路CPU1和CPU2)之间。
然而，当电容器51位于测量图21所示核心电路的功耗的测量路径中时，可以通过电容器51校正由检查设备DET检测的数据。例如，即使当功耗突然增加且电流缺乏暂时发生在核心电路中时，检查设备DET也能够测量通过电容器51校正的数据(例如，电压数据)。结果，难以把握核心电路的功耗的变化。
考虑到上述问题，本发明的发明人开发了用于精确地测量核心电路的功耗行为的技术。首先，为了提高测量核心电路的功耗行为的精度，期望缩短从作为测量对象的电路到测量端子的测量电路的路径距离。然而，当测量端子位于半导体芯片20中时(参见图21)，难以在实际使用半导体器件的环境中连接检查设备DET(参见图21)与位于半导体芯片20中的测量端子。
因此，在该实施例中，测量电源电路PWR1(参见图7)的电力(例如，电压)以向核心电路(算术处理电路CPU1和CPU2)提供电力的端子Tvdt和Tvst位于图6和图7所示的布线衬底10上。
更具体地，如图6所示，布线衬底10包括与半导体芯片20的电源电位供应部Nvd(参见图5)电连接的端子14dt、与端子14dt电连接的端子Tvdt以及与位于上表面10t上的端子14dt和Tvdt电连接的布线VDt。此外，布线衬底10包括与半导体芯片20的参考电位供应部Nvs(参见图5)电连接的端子14st、与端子14st电连接的端子Tvst以及与位于上表面10t上的端子14st和Tvst电连接的布线VSt。
与端子14dt相比，端子Tvdt更接近布线衬底10的外围。与端子14st相比，端子Tvst更接近布线衬底10的外围。简而言之，布线VDt是引出布线，其将位于布线衬底10的外围侧上的端子Tvdt与布置在与半导体芯片20重叠的区域中的端子14dt电连接。布线VSt是引出布线，其将布置在布线衬底10的外围侧上的端子Tvst与布置在与半导体芯片20重叠的区域中的端子14st电连接。
当在平面图中以这种方式将电力测量端子Tvdt和Tvst布置为与布线衬底10的上表面10t上的半导体芯片10相比更接近外围时，容易使它们接触检查设备DET(参见图7)的测试端子(例如，针状端子)以测量核心电路的电力。因此，可以利用安装在安装板MB(参见图7)上的半导体器件PKG1来测量核心电路的功耗的变化。当电力测量端子Tvdt和Tvst如该实施例中那样位于布线衬底10上时，测量电路的路径距离可以短于图21所示的实例。
为了提高测量核心电路的功耗行为的精度，期望减小从作为测量对象的电路到测量端子的测量电路路径中的噪声的影响。在该实施例中，由于测量电路可以如上所述缩短，所以可以减小噪声源对测量电路的影响。
在该实施例中，布线VSt沿着图6所示的布线VSt延伸。这里，“布线VSt沿着布线VSt延伸”是指布线VDt和VSt并排延伸(或者相互平行延伸)。当布线VSt以这种方式沿着布线VSt延伸时，可以防止噪声对布线VDt或布线VSt的影响。
当测量端子Tvdt和Tvst之间的电位差时，如果布线VDt和VSt中的一个被噪声影响且另一个不被噪声影响，则在测量结果中反映噪声的影响。如果以相同方式影响布线VDt和VSt时，噪声的影响相互抵消。
根据该实施例，由于布线VDt和VSt并排延伸，所以即使在测量电路附近存在噪声源，布线VDt和VSt也以相同方式受到噪声影响。为此，噪声的影响几乎不在测量结果中反映，并且测量核心电路的功耗行为的精度可以提高。
在图6所示实例中，布线VDt和VSt在从与端子14dt或14st连接的点到与端子Tvdt或Tvst连接的点的整个区域中相互相邻地延伸。因此，在布线VDt和VSt之间不形成其他导电图案。根据对布线布局的限制，可以在布线VDt和VSt之间的区域的部分中布置另一导电图案。然而，为了能够使噪声对布线VDt和VSt的影响相互抵消的目的，期望如图6所示不在布线VDt和VSt之间形成其他导电图案。
在图6所示实例中，在从与端子14dt或14st连接的点到与端子Tvdt或Tvst连接的点的整个区域中，布线VDt和VSt相互平行延伸。为了能够使噪声对布线VDt和VSt的影响相互抵消，期望布线VDt和VSt之间的间隔SP1较窄。
根据对布线布局的限制等，间隔SP1可以在从与端子14dt或14st连接的点到与端子Tvdt或Tvst连接的点的区域的部分中变化。这里，“恒定间隔SP1”表示间隔SP1的值在允许范围内几乎恒定，以能够使噪声对布线VDt和VSt的影响相互抵消。
因此，即使间隔一定程度上不恒定，例如由于处理精度问题，但其可以如上所述被认为是“恒定间隔SP1”。此外，在布线和端子之间的连接点周围，布线可以根据端子的布置与布线的延伸方向之间的关系而绕道。然而，在这种情况下，绕道部分包括在与端子14dt或14st连接的点或者与端子Tvdt或Tvst连接的点中，但是不包括在上述整个区域中。此外，尽管如图6所示布线VDt和VSt仅形成在布线层WL1中，但布线VDt和VSt也可以代替地部分形成在除布线层WL1之外的布线层中。如果是这种情况，则布线可以部分地在与层间导电路径(诸如图3所示的过孔布线16V)连接的点处绕道。在这种情况下，绕道部分也不包括在上述整个区域中。
<优选模式>
接下来，将描述该实施例的详细结构的优选模式。
首先，为了减小噪声对测量电路的影响，优选地，如图7所示，布置测量电路的端子Tvdt和Tvst以及布线VDt和VSt应该不是与布置电源电路的端子和布线相同的端子和布线。换句话说，优选地，端子14dt和14st应该是用于与电源电路隔离的测量电路的特殊端子。
具体地，如图7所示，形成在布线衬底10的上表面10t上的多个键合指状件14包括向半导体芯片20的电源电位供应部Nvd提供电源电位的电源电位端子14dt。键合指状件10还包括参考电位端子14s1，其向半导体芯片20的参考电位供应部Nvs提供参考电位。
形成在布线衬底10的下表面10b上的多个连接盘12包括电源电位端子12d1，其通过电源线(电源电位布线路径)VD1与电源电位端子14dt电连接。连接盘12还包括参考电位端子12s1，其通过参考电位线(参考电位布线路径)VS1与参考电位端子14s1电连接。
布线VDt与电源线VD1电隔离。布线VSt与参考电位线VS1电隔离。简而言之，布线VDt和VSt分别与电源线VD1和参考电位线VS1电隔离。换句话说，端子14dt和14st是用于与电源线VD1和参考电位线VS1隔离的测量电路的特殊端子。由于布线VDt和VSt如上所述分别与电源线VD1和参考电位线VS1隔离，所以测量电路不太可能被归因于电源线VD1等的噪声所影响。
布线VDt通过作为半导体芯片20中的节点的电源电位供应部Nvd与电源线VD1电连接。布线VSt通过作为半导体芯片20中的节点的参考电位供应部Nvs与参考电位线VS1电连接。严格来说，在图7所示的结构中，布线VDt与电源线VD1电隔离，除了通过半导体芯片20的电源电位供应部Nvd与电源线VD1电连接的路径。类似地，布线VSt与参考电位线VS1电隔离，除了通过半导体芯片20的参考电位供应部Nvs与参考电位线VS1电连接的路径。
在该实施例中，测量电路测量作为核心电路的算术处理电路CPU1和CUPU2的功耗的变化。因此，向核心电路提供电力的半导体芯片20中的节点(电源电路PWR1)处的电力变化(例如，电压变化)可以认为等效于核心电路的功耗的变化。因此，即使在电源电路PWR1中，测量电路和用于电源的电路(电源线VD1和参考电位线VS1)电连接，也可以高精度测量核心电路的功耗的变化。从而，从测量核心电路的功耗的变化的观点来看，图7所示的结构可以认为是“布线Vdt与电源线VD1电隔离以及布线VSt与参考电位线VS1电隔离”的结构。
图7所示的测量电路和电源电路电隔离的结构可以如下表示：端子Tvdt和Tvst与连接盘12电隔离。如上所述，严格来说，在图7所示的结构中，端子Tvdt与连接盘12电隔离，除了通过半导体芯片20的电源电位供应部Nvd与电源电位端子12d1电连接的路径。端子Tvst还与连接盘12电隔离，除了通过半导体芯片20的参考电位供应部Nvs与参考电位端子12s1电连接的路径。如上所述，从测量核心电路的功耗变化的角度来看，图7所示的结构可以认为是“端子Tvdt和Tvst与连接盘12电隔离”的结构。
为了稳定诸如算术处理电路CPU1和CPU2的核心电路的操作，优选地，电源线VD1和参考电位线VS1的长度应该较短。当与电源路径电连接的电容器51如图7所示安装在安装板MB上时，优选地，从电容器51到核心电路的路径距离应该较短。
为此，优选地，如图7所示，在连接盘12中，电源电位端子12d1和参考电位端子12s1应该布置为与半导体芯片20重叠。尽管图7是示意图并且没有以容易理解的方式示出半导体芯片20和连接盘12之间的位置关系，但优选地，如图3所示，在连接盘12中，被定位为与半导体芯片20重叠的一些连接盘12应该被用作电源电位端子12d1和参考电位端子12s1。在图3所示的实例中，电源电位端子12d1和参考电位端子12s1被定位为与多个中心电极21c重叠。
当电源电位端子12d1和参考电位端子12s1以这种方式布置为与半导体芯片20重叠时，可以缩短电源线VD1(参见图7)与参考电位线VS1(参见图7)的路径距离。从而，可以稳定地操作诸如算术处理电路CPU1和CPU2的核心电路。
此外，当电源线VD1和参考电位线VS1如图7所示主要布置在与半导体芯片20重叠的区域中时，配置测量电路的布线VDt和VSt可以容易地与电源电路电隔离。
如前所述，图6所示的端子Tvdt和Tvst是用于测量核心电路(图5所示的算术处理电路CPU1和CPU2)的功耗行为的端子。与端子Tvdt连接的布线VDt和与Tvst连接的布线VSt是用于测量核心电路的功耗行为的引出布线。
因此，在电力测量不在进行的同时，端子Tvdt和Tvst以及布线VDt和VSt通过电源电路PWR1(参见图5)对其他电路的影响应该被最小化。为了在电力测量不在进行的同时减小端子Tvdt和Tvst以及布线VDt和VSt对其他电路的影响，优选地，在不在进行测量的同时电流应该几乎不在布线VDt和VSt中流动。
例如，如图7所示，优选地，端子Tvdt和Tvst不应该在连接检查设备DET之前配置电路。换句话说，优选地，端子Tvdt应该不与除布线VDt之外的导电图案连接。这表示位于布线衬底10上且与作为半导体芯片20中的节点的电源电位供应部NVd连接的包括端子14dt、布线VDt和端子Tvdt的信号传输路径应该以端子Tvdt终止。优选地，端子Tvst不应该与除布线VSt之外的导电图案连接。这表示位于布线衬底10上且与作为半导体芯片20中的节点的参考电位供应部Nvs连接的包括端子14st、布线VSt和端子Tvst的信号传输路径应该以端子Tvst终止。
当端子Tvdt和Tvst不与除布线VDt和VSt之外的导电图案连接时，电流几乎不在布线VDt和VSt中流动。从而，端子Tvdt和Tvst以及布线VDt和VSt对其他电路的影响可以在不进行电力测量的同时减小。
当测量核心电路的功耗变化时，在测量电路中流动的电流可以小于在图5所示的电源线VD1中流动的电流。因此，优选地，布线VDt的宽度和布线VSt的宽度应该较小。图8是图6的区域A的放大平面图，以及图9是图6的区域B的放大平面图。
例如，如图8所示，在该实施例中，布线VDt的宽度WDdt和布线VSt的宽度WDst至少小于电连接堆叠布线层的过孔布线16V中作为参考电位线VS的一部分的参考电位过孔布线16V的宽度WD16v。在该实施例中，作为参考电位线VS1的一部分的参考电位过孔布线16V、作为电源线VD1的一部分的电源电位过孔布线16V以及作为信号传输路径(参见图9)的信号线SIG的一部分的过孔布线16V(参见图9)具有相同的宽度。因此，布线VDt的宽度WDdt和布线VSt的宽度WDst小于电连接堆叠布线层的每个过孔布线16V的宽度WD16v。
在图8所示实例中，布线VDt的宽度WDdt和布线VSt的宽度WDst小于电源线VD1的布线部分的宽度(布线16作为延伸以连接键合指状件14和位于过孔布线16V上方的过孔连接盘)和参考电位线VS1的布线部分的宽度。
如图9所示，布线VDt的宽度WDdt和布线VSt的宽度WDst小于作为信号线SIG的一部分的布线(信号布线)16sig的宽度WDsig。在图9所示实例中，布线VDt的宽度WDdt、布线VSt的宽度WDst以及布线16sig的宽度WDsig相等。布线宽度WDsig减小，并且布线VDt的宽度WDdt和布线VSt的宽度WDst减小，使得信号线SIG的布置密度以及每单位面积的信号传输路径的数量增加。结果，这些宽度相等。更优选地，如果可能，则布线VDt的宽度WDdt和布线VSt的宽度WDst小于布线16sig的宽度WDsig。
如上所述，在该实施例中，布线VDt的宽度WDdt等于布线VSt的宽度WDst。在这种情况下，如果布线VDt和VSt被外部噪声源所影响，则噪声渗透的程度可以在布线路径之间相同。结果，布线VDt和VSt被噪声均等地影响，使得噪声的影响相互抵消。这里，“布线宽度相等”表示布线在设计布线宽度方面相等，即使实际的布线宽度具有由处理精度或布局的影响所引起的小误差，布线也可以认为是上述的“相等”。
如前所述，在该实施例中，如图3所示，半导体芯片20安装有面向布线衬底10的上表面10t的前表面20t(面朝下的安装方法)。因此，半导体芯片20的焊盘21和布线衬底10的键合指状件15相互面对。具体地，如图6所示，布置键合指状件14以及端子14dt和14st以在平面图中与半导体芯片20重叠。
当半导体芯片20通过面朝下的安装方法安装在布线衬底10上方时，半导体芯片20与布线衬底10之间的接合部必须被剥离以将图6所示的端子14dt和14st与检查设备DET(参见图7)的端子连接。另一方面，当如图6所示布置端子Tvdt和Tvst以不与半导体芯片20重叠时，检查设备DET可以与测量电路连接，其中如图7所示，半导体芯片20与布线衬底10连接。
此外，在该实施例中，图6所示的端子14dt和14st与图4所示半导体芯片20的焊盘21中的一个或多个中心电极21C连接。在这种情况下，优选地，布置作为引出布线的布线VDt和VSt，以不与键合指状件14连接的其他布线16的布置干扰。
为此，在该实施例中，布置布线VDt和VSt以在平面图中在半导体芯片20的边角附近行进。更具体地，如图4所示，半导体芯片20的外围电极21P包括在沿着侧面20s1布置的焊盘21中最接近边角20c1的焊盘(电极)21e1以及沿着侧面20s2布置的焊盘21中的最接近边角20c1的焊盘(电极)21e2。此外，如图6所示，在平面图中，布线VDt和VSt与半导体芯片20的焊盘21e1和21e2之间的区域部分重叠。
换句话说，如图6所示，在平面图中，布线衬底10的键合指状件14包括沿着半导体芯片20的侧面20s1布置的键合指状件14中最接近半导体芯片20的边角20c1的键合指状件14e1。此外，在平面图中布线衬底10的键合指状件14包括沿着半导体芯片20的侧面20s2布置的键合指状件14中最接近半导体芯片20的边角20c1的键合指状件14e2。此外，在平面图中，布线VDt和VSt与键合指状件14e1和14e2之间的区域部分重叠。
在与半导体芯片20的侧面20s1和20s2相交的方向上延伸图6所示的布线16。因此，当布置布线VDt和VSt以如图6所示在半导体芯片20的边角20cc1附近行进时，布线VDt和VSt几乎不与布线16的布置干扰。
在图6所示实例中，端子Tvdt和Tvst位于布线衬底10的上表面10t上。在这种情况下，测量电路的路径距离可以大于端子Tvdt和Tvst位于布线衬底10的下表面10b上时的路径距离。
在图6所示实例中，布线VDt和VSt形成在相同的布线层(在图6所示实例中为布线层WL1)中。为了减小布线路径中的噪声分量，期望减小布线路径中的阻抗不连续点。原因在于，如果在布线路径中存在阻抗不连续点，则通过反射部分衰减信号。阻抗不连续点容易在布线路径中布线结构发生变化的部分中生成。例如，与布线16相比，阻抗不连续点更容易在电连接多个布线层(参见图3)的过孔布线16V中生成。图3所示的通孔布线16T倾向于比过孔布线16V生成更大等级差异的阻抗不连续点。
因此，当布线Vdt和VSt形成在相同布线层中时，包括在电源电位测量路径和参考电位测量路径中的过孔布线16V的数量和通孔布线的数量可以相同。在这种情况下，电源电位测量路径中的噪声源可以与参考电位测量路径中的噪声源相同，因此由于阻抗不连续点引起的噪声的影响可以相互抵消。
当如图6所示布线VDt和VSt形成在最上面的布线层(形成端子Tvdt和Tvst以及端子14dt和14st的布线层)WL1中且不形成在任何其他布线层中时，图3所示的过孔布线16V和通孔布线16T不存在于测量电路中，因此降低了由于阻抗不连续点所引起的噪声的影响。
如图1所示，布线衬底10的上表面10t被绝缘膜13t覆盖。在绝缘膜13t中制造的开口中，从绝缘膜13t暴露端子Tvdt和Tvst。由于绝缘膜13t是称为阻焊膜的有机绝缘膜，所以从测量电力变化的角度来看，可以接受的是端子Tvdt和Tvst被绝缘膜13t覆盖。
然而，当从绝缘膜13t暴露端子Tvdt和Tvst时，端子Tvdt和Tvst用作用于标识半导体器件PKG1的定向的索引标记。索引标记可以是平面图中矩形半导体器件PKG1的四个边角中的一个中的标记，其将该边角与其他三个边角区分开来。因此，端子Tvdt和Tvst中的至少一个端子应该从绝缘膜13t暴露。
当端子Tvdt或Tvst被用作索引标记时，期望端子Tvdt或Tvst的暴露区域在布线衬底10的上表面10t上从绝缘膜10t暴露的导电图案的暴露区域中是最大的。如果这样的话，增加了其作为索引标记的可视性。
<半导体器件制造方法>
接下来，将解释上面参照图1至图9描述的半导体器件PKG1的制造工艺。将根据需要参照示出制造工艺的流程图以及图1至图8来给出以下解释。图10是给出参照图1至图9描述的半导体器件的制造工艺的概况的说明图。为了简化该实施例的说明，假设半导体芯片20安装在图3所示的布线衬底10上方。可以如下采用备选制造工艺：提供具有对应于布线衬底10的多个产品形成区域的多芯片衬底，并且在同时组装多个半导体器件之后，将衬底划分为对应于产品形成区域的对应部分。如果是这种情况，则组装工艺更加流水线化。
<提供布线衬底>
首先，在提供布线衬底的步骤中，提供图3所示的布线衬底10。图11是示出在图10所示提供布线衬底的步骤中提供的布线衬底的芯片安装表面侧的平面图。在该步骤中提供的布线衬底10具有位于上表面10t上的芯片安装区域DBR(将安装图3所示半导体芯片的区域)，并且从绝缘膜13t暴露的多个键合指状件14形成在芯片安装区域DBR内的开口13op中。
如图3所示，多个连接盘(端子、外部端子)12形成在下表面(后表面、安装表面)10b(参见图3)上，该表面与布线衬底10的上表面10t相对。在该步骤中提供的布线衬底10中，连接盘12不与图3所示的焊球11连接，并且在开口中从绝缘膜(阻焊膜)13b暴露连接盘12。
在该步骤中提供的布线衬底10中，形成端子Tvdt和Tvst。已经详细描述了端子Tvdt和Tvst，这里省略对它们的描述。
<安装芯片>
接下来，在安装芯片的步骤中，在如图3所示的布线衬底10的芯片安装区域DBR(参见图11)中安装半导体芯片20。图12是示出图3所示焊盘21和键合指状件14之间的电连接的放大截面图。
在安装芯片的步骤，半导体芯片20被安装在图3所示布线衬底10的上表面10t上方。在该步骤中，以半导体芯片20的前表面20t与布线衬底的上表面10t(具体地，绝缘膜13t的上表面)彼此相对的方式安装半导体芯片20。
在该步骤中，如图12所示，通过多个凸块电极(导电构件)30电连接半导体芯片20的多个焊盘21与布线衬底10的多个键合指状件14。
在图12所示实例中，凸块电极30例如是铜(Cu)的导电柱(导电构件、突出电极)31，其一端接合至焊盘21，另一端与焊料构件32连接。可以以各种方式来修改凸块电极30，并且导电柱的形状不限于图12所示的形状。可选地，导电柱31可以省略，使得焊料构件32直接与焊盘21和键合指状件14连接。凸块电极30的金属材料不限于铜(Cu)，并且可以是金(Au)等。
<密封接合部>
接下来，在密封接合部的步骤中，凸块电极30周围的区域利用诸如树脂的绝缘材料密封。图13是示出半导体芯片的电极与布线衬底的端子之间的密封接合部的放大截面图，其中树脂如图12所示位于半导体芯片与布线衬底之间。
在图13所示实例中，在半导体芯片20与布线衬底10之间提供底部填充树脂UF以覆盖凸块电极30周围的区域(图10所示填充密封树脂的步骤)。此后，在密封接合部的步骤中，通过使底部填充树脂UF硬化来密封凸块电极30。通过使底部填充树脂UF覆盖凸块电极30周围的区域并使其硬化来保护凸块电极30的接合部。
根据上述工艺，在安装芯片的步骤之后填充密封树脂。然而，可以各种方式来修改用于密封接合部的方法。例如，在如图10所示安装芯片的步骤之后，树脂膜(密封膜)可以放置在图11所示的芯片安装区域DBR中(如图10所示放置密封膜的步骤)，然后可以执行安装芯片的步骤。作为另一实例，在如图10所示安装芯片的步骤之前，膏状的树脂膜(密封膜)可以涂覆在图11所示的芯片安装区域DBR上(如图10所示放置密封膜的步骤)，然后可以执行安装芯片的步骤。
<安装球>
接下来，在安装球的步骤中，如图3所示，成为外部端子的多个焊球11接合至形成在布线衬底10的下表面10b上的多个连接盘12。
在该步骤中，布线衬底10被放置为其下表面10b朝上，然后焊球11被放置在布线衬底10的下表面10b上暴露的每个连接盘12上方。此后，焊球11和连接盘12通过加热焊球而接合。在该步骤中，焊球11通过布线衬底10与半导体芯片20电连接。
然而，该实施例中技术的应用不限于以阵列图案接合焊球11的所谓的BGA(球栅阵列)半导体器件。例如，作为该实施例的变形例，可以应用所谓的LGA(连接盘栅格阵列)半导体器件的技术，其中，不形成焊球11并且暴露连接盘12，或者比焊球11薄的焊膏涂层在运输之前涂覆至连接盘12。在LGA半导体器件的情况下，可以省略安装球的步骤。
具体参照优选实施例说明了发明人做出的本发明，然而，本发明不限于上述实施例，并且明显地，在不背离其精神的情况下可以各种方式来修改这些细节。
<变形例1>
在上述实施例中，假设半导体芯片20具有多个核心电路(算术处理电路CPU1和CPU2)。然而，核心电路的数量可以变化。如果核心电路的数量为3以上，则功耗变化更加显著。即使仅具有一个核心电路，核心电路的操作也会变得不稳定。在这种情况下，如果上述实施例的技术被应用于半导体器件，则在实际使用半导体器件的同时可以测量核心电路的电需求的变化。
在上述实施例中，核心电路相互独立地操作，假设开关SW1设置在算术处理电路CPU1与电源电路PWR1之间且开关SW2设置在算术处理电路CPU2与电源电路PWR1之间。然而，能够使算术处理电路CPU1和CPU2执行不同的处理任务或者同时执行相关的处理任务的其他各种方法也是可用的。
例如，如果开关SW1不设置在算术处理电路CPU1与电源电路PWR1之间，但开关SW2设置在算术处理电路CPU2和电源电路PWR1之间，则可以开启或断开算术处理电路CPU2。在这种情况下，在半导体器件PKG1操作的同时，根据算术处理电路CPU1上的负载，算术处理电路CPU1保持开启，而算术处理电路CPU2可以开启或断开。
<变形例2>
在上述实施例中，如图6所示，与配置测量电路的布线VDt和VSt连接的端子14dt和14st与图4所示焊盘21中的中心电极21C连接。
然而，代替地，与配置测量电路的布线VDt和VSt连接的端子14dt和14st可以与图4所示的焊盘21中的外围电极21P连接。
如果核心电路被定位为与中心电极21C相比更接近外围电极21P，则向核心电路提供电力的电源路径在其穿过外围电极21P行进时可以比通过中心电极21C行进时更短。在这种情况下，当图7所示的端子14dt和14st与图4所示焊盘21中的外围电极21P连接时，缩短了测量电路的路径距离。
当端子14dt和14st如上述变形例那样与图4所示焊盘21中的外围电极21P连接时，图7所示的布线VDt和VSt不需要通过图6所示键合指状件14e1和14e2之间的区域行进。
<变形例3>
在图6所示实例中，布线VDt和VSt位于相同的布线层WL1中。然而，可以各种方式来修改布线布局，其中沿着布线VDt延伸布线VSt(即，布线VSt和VDt相互平行行进)。图14是示出对图6所示测量电路的布线布局的修改的放大截面图。
例如，图14所示半导体器件PKG2与图6所示半导体器件PKG1的不同在于，图7所示配置测量电路的布线VDt和VSt形成在不同的布线层中。
更具体地，在半导体器件PKG2中，布线VDt形成在布线衬底10的布线层中的布线层WL2中，并且布线VSt形成在相邻堆叠在布线层WL2上方的布线层WL1中。布线VDt与布线VSt重叠。
在该变形例中，布线VSt也沿着布线VDt延伸。换句话说，布线VDt和VSt相互平行行进。
在该变形例的布线布局中，布线层WL1和WL2中的每一个都要求仅用于一个布线的空间。为此，对于具有高布线密度的布线衬底来说，当难以提供用于两个布线VDt和VSt的空间时，该布线布局是有用的。
然而，如图14所示，包括布线VDt的电源电位测量路径具有比包括布线VSt的参考电位测量路径多两个的过孔布线16V。因此，为了确保阻抗不连续点的数量在布线VDt和VSt之间相同，期望如图6所示布线VDt和VSt形成在相同的布线层中。
作为该修改例的又一修改例，布线VDt和VSt可形成在除布线层WL1和WL2以外的布线层中。然而，为了减少测量电路中的过孔布线16V的数量，期望布线VDt和VSt形成在尽可能接近半导体芯片20的布线层中。
如上所述，为了确保噪声对电源电位测量路径的影响以及噪声对参考电位测量路径的影响相互抵消，期望在布线VDt和VSt之间不形成其他导电图案。因此，如果布线VDt和VSt形成在不同布线层中，则期望它们如图14所示形成在彼此相邻堆叠的布线层中。
<变形例4>
在上述实施例中，用于测量核心电路的功耗变化的测量路径以及用于向核心电路提供电力的电源路径如图5和图7所示那样分离。在这种情况下，测量电路要求特殊端子14dt和14st以及与电源电路电隔离的焊盘21。如上所述，期望测量电路和电源电路的分离，因为这种分离提高了测量电路中的测量精度。
然而，会存在以下情况：由于对半导体芯片20中的焊盘21的数量的限制或者布线衬底10中的键合指状件14的数量的限制，难以提供与电源电路电隔离的特殊端子14dt和14st以及焊盘21。
在这种情况下，用于电源的键合指状件14还可以如图15所示用作用于测量电路的端子14dt和14st(变形例4)。图15示意性示出了作为图7所示半导体器件的变形例的半导体器件中的核心电路的电力测量路径与核心电路的电源路径之间的关系。
图15所示的半导体器件PKG3在以下方面不同于图7所示的半导体器件PKG1。与布线VDt连接的端子14dt与用于向布线衬底10中的核心电路(算术处理电路CPU1和CPU2)提供电源电位的电源线VD1电连接。与布线VSt连接的端子14st与用于向布线衬底10中的核心电路提供参考电位的参考电位线VS1电连接。
具体地，与布线VDt连接的端子14dt还用作电源电位端子14d1。与端子14dt(电源电位端子14d1)连接的电源电位布线路径被分为与电源电位端子12d1连接的电源线VD1以及在布线衬底10中的分支点BPvd处与端子Tvdt连接的布线VDt。类似地，与布线VSt连接的端子14st还用作参考电位端子14s1。与端子14st(参考电位端子14s1)连接的参考电位布线路径被分为与参考电位端子12s1连接的参考电位线VS1以及在布线衬底10的分支点BPvs处与端子Tvst连接的布线VSt。
如在该变形例中，当在布线衬底10内分为电源布线路径和电力测量路径时，可以减少半导体芯片20(参见图4)中的焊盘21的数量以及布线衬底10中的键合指状件14的数量。
然而，当测量电路和电源电路在布线衬底10内连接时，关注来自电源电路的噪声会进入测量电路的可能性。
因此，当测量电路和电源电路在布线衬底10内连接时，期望采用以下结构。
如图15所示，半导体器件PKG3的布线VDt在不与半导体芯片20重叠的区域中与电源线VD1电隔离。具体地，连接半导体器件PKG3的电源线VD1和布线VDt的分支点BPvd位于布线VDt与半导体芯片20重叠的位置处，并且分支点BPvd与端子Tvdt之间的布线VDt不与电源线VD1连接。
此外，半导体器件PKG3的布线VSt在不与半导体芯片20重叠的区域中与参考电位线VS1电隔离。具体地，连接半导体器件PKG3的参考电位线VS1与布线VSt的分支点BPvs位于布线VSt与半导体芯片20重叠的位置处，并且分支点BPvs与端子Tvst之间的布线VSt不与参考电位线VS1连接。
如果采用上述结构，则与当分支点BPvd和BPvs不与半导体芯片20重叠时或者它们定位在端子Tvdt和Tvst附近时相比，噪声对测量电路的影响较小。
<变形例5>
在图6和图7所示实例中，配置测量电路的一部分的端子Tvdt和Tvst形成在布线衬底10的上表面10t上。然而，可接受的是，端子Tvdt和Tvst形成在布线衬底10的下表面10b上，只要使得它们可以接触图7所示检查设备DET的测试端子即可。
如果上表面10的布线密度较大并且难以提供用于端子Tvdt和Tvst的空间，则该变形例是有用的。如果两个或多个半导体芯片安装在布线衬底10的上表面10t上方并且半导体芯片通过布线衬底10相互电连接，则上表面10t的布线密度将较大，但是下表面10b的布线密度不会如此大，尽管这里未示出。
然而，当端子Tvdt和Tvst如上所述形成在下表面10b上时，测量电路被配置为包括图3所示的过孔布线16V和通孔布线16T。因此，为了减少测量电路中的阻抗不连续点的数量以提高测量精度，期望端子Tvdt和Tvst如图6和图7所示布置在布线衬底10的上表面10t上。
<变形例6>
在图7所示实例中，电容器51安装在安装板MB上，并且没有电容器51被安装在布线衬底10上。然而，如图16所示的半导体器件PKG4那样，电容器51可安装在半导体器件PKG4中(具体地，在布线衬底10上方)。图16示意性示出了作为图7所示半导体器件的另一变形例的半导体器件中的核心电路的电力测量路径与核心电路的电源路径之间的关系。
如图16所示，半导体器件PKG4的布线衬底10包括位于上表面10t上且与电源电位端子14d1连接的端子(电容器连接电源端子)17vd以及位于上表面10t上且与参考电位端子14s1连接的端子(电容器连接参考电位端子)17vs。
包括与端子17vd电连接的电极52vd和与端子17vs电连接的电极52vs的电容器51安装在布线衬底10的上表面10t上方。
简而言之，在电容器51中，一个电极与电源线VD1连接，另一端与参考电位线VS1连接。换句话说，电容器51并联连接在电源50和核心电路(算术处理电路CPU1和CPU2)之间。
如上所述，当电容器51位于电源50和核心电路之间时，如果核心电路的功耗突然增加，则电容器51用作电池。电容器51提供电流以补偿由电需求的突然增加而引起的电流缺乏，并且抑制核心电路中的压降。
此外，当电容器51位于电源50和核心电路之间时，其用作噪声滤波器，抑制在电源50和电容器51之间生成的噪声分量传输至核心电路。
如前参照图21所述，当电容器51位于作为测量对象的算术处理电路CPU1和CPU2与测量电路之间时，通过电容器51校正由检查设备DET检测的数据。
因此，在该变形例中，优选地，电容器51不应该位于核心电路和测量电路之间。
因此，配置图16所示半导体器件PKG4的测量电路的布线VDt与端子17vd(和端子17vs)电隔离。此外，配置图16所示半导体器件PKG4的测量电路的布线VSt与端子17vs(和端子17vd)电隔离。从而，即使当电容器51安装在布线衬底10上时，也可以高精度地测量核心电路的功耗的变化。
如图16所示，布线VDt通过作为半导体芯片20中的节点的电源电位供应部Nvd与电源线VD1电连接。此外，布线VSt通过作为半导体芯片20中的节点的参考电位供应部Nvs与参考电位线VS1电连接。严格来说，在图16所示结构中，布线VDt与端子17vd电隔离，除了通过半导体芯片20的电源电位供应部Nvd和电源线VD1与端子17vd电连接的路径。此外，布线VSt与端子17vs电隔离，除了通过半导体芯片20的参考电位供应部Nvs和参考电位线VS1与端子17vs电连接的路径。
在该实施例中，测量电路测量作为核心电路的算术处理电路CPU1和CPU2的功耗的变化。因此，向核心电路提供电力的半导体芯片20中的节点(电源电路PWR1)处的电力变化(例如，电压变化)可以被认为是等效于核心电路的功耗的变化。因此，即使在电源电路PWR1中测量电路和用于电源的电路(端子17vd和17vs)电连接时，也可以高精度地测量核心电路的功耗的变化。从而，从测量核心电路的功耗变化的角度来看，图16所示结构可以被认为是“布线VDt与端子17vd电隔离且布线VSt与端子17vs电隔离”的结构。
<变形例7>
在上述实施例中，如图17所示，检查设备DET与端子Tvdt和Tvst连接，例如，为了测量电压并把握核心电路的功耗的变化。然而，上述技术可用于测量其他各种对象。
例如，该技术可用于测量半导体芯片的电力输入阻抗(频率轴)或者从包括其上安装半导体器件的安装板的电子设备中的半导体芯片的电源估计的输入阻抗，作为表示半导体器件的性能的指标。
在这种情况下，可以通过通信电路(或输入/输出电路)来替代上述实施例中的算术处理电路(或核心电路)。
<变形例8>
在上述实施例中，如图1和图3所示，半导体芯片20的后表面20b不被另一构件覆盖。然而，半导体芯片20的后表面20b可以被另一构件覆盖，如同图17和图18所示的半导体器件PKG5。图17是作为图1所示半导体器件的变形例的半导体器件的顶视图。图18是沿着图17的线A-A截取的截面图，示出了半导体器件PKG5的主要部分。在图17中，通过虚线来表示半导体芯片20的后表面20b的概况，以表示半导体芯片20与构件53之间的平面位置关系。在图18中，为了简化说明而省略了剖面线，尽管该图是截面图。在图17和图18中，省略图1所示的底部填充树脂UF。
图17和图18所示的半导体器件PKG5与图1和图3所示半导体器件PKG1的不同在于，附接构件53以覆盖半导体芯片20的整个后表面。
图17和图18所示的构件53是热辐射构件(热辐射鳍)，其将半导体芯片20中累积的热量辐射至外部并且通过粘合层54附接至半导体芯片20的后表面20b。热辐射鳍面积越大，半导体芯片20的热辐射效率越大。在图17所示实例中，构件53覆盖半导体芯片20的整个后表面20b，并且在平面图中，构件53的面积大于半导体芯片20的后表面20b的面积。
当以这种方式通过大构件53覆盖半导体芯片20的后表面20b时，根据构件53与端子Tvdt和Tvst之间的位置关系，将难以连接检查设备DET(参见图18)。
为此，在该变形例中，布置端子Tvdt和Tvst，以如图17所示在平面图中不与构件53重叠。从而，如图18所示，检查设备DET可以容易地与端子Tvdt和Tvst连接。
<变形例9>
上述实施例及其变形例关于使用面朝下安装方法在布线衬底10上方安装半导体封装件的半导体器件。然而，半导体芯片20和布线衬底10可以通过导线(导电构件)33电连接，如图19和图20所示的半导体器件PKG6那样。图19是作为图1所示半导体器件的变形例的半导体器件的顶视图。图20是沿着图19的线A-A截取的截面图，示出了图19所示半导体器件的主要部分。图19所示半导体芯片20和导线33利用密封体(树脂体)55密封。在图19中，半导体芯片20、键合指状件(键合引线)14和导线33由实线来表示，以示出它们之间的平面位置关系。在图20中，为了简化说明省略了剖面线，尽管该图是截面图。
图19和图20所示的半导体器件PKG6与图1所示半导体器件PKG1的不同在于，半导体芯片20安装在布线衬底10上方，其中半导体芯片20的后表面20b面向布线衬底10的上表面10t。其与图1所示半导体器件PKG1的不同还在于，半导体芯片20的焊盘21与布线衬底10的键合指状件14通过导线3电连接。
当如半导体器件PKG6中那样半导体芯片2和布线衬底10通过导线33电连接时，布置键合指状件14以及端子14dt和14st，使得不与半导体芯片20重叠。然而，为了保护导线33，通过密封体55覆盖包括与导线33的接合部的键合指状件14。
因此，在该变形例中，如图19所示，布置端子Tvdt和Tvst以在平面图中不与密封体55重叠。从而，如图20所示，检查设备DET可以容易地与端子Tvdt和Tvst连接。
<变形例10>
至此描述了各种变形例。可以采用这些变形例的组合。
以下给出上述实施例的一些细节。
[注解1]
一种半导体器件，包括：
半导体芯片，包括第一主表面、布置在第一主表面上的多个电极、与所述电极中的一个或多个电极电连接的第一算术处理电路、与所述电极中的其他电极电连接的第二算术处理电路、用于向第一算术处理电路提供电源电位的电源电位供应部以及用于向第一算术处理电路和第二算术处理电路提供参考电位的参考电位供应部；
布线衬底，包括其上方安装半导体芯片的第一表面、布置在第一表面上的多个第一端子、与第一表面相对的第二表面、布置在第二表面上的多个第二端子、将第一端子与第二端子电连接的多个布线、布置在第一表面上并与半导体芯片的电源电位供应部电连接的第三端子、与第三端子电连接的第四端子、将第三端子与第四端子电连接的第一布线、布置在第一表面上且与半导体芯片的参考电位供应部电连接的第五端子、与第五端子电连接的第六端子以及将第五端子与第六端子电连接的第二布线；以及
多个导电构件，将第一端子、第三端子和第五端子与所述电极连接，
其中，第二算术处理电路通过第二开关与电源电位供应部和参考电位供应部中的一个或两个耦合，
其中，第四端子被布置为与第三端子相比更接近布线衬底的外围，
其中，第六端子被布置为与第五端子相比更接近布线衬底的外围，以及
其中，第二布线沿着第一布线延伸。

Claims (18)

1.一种半导体器件，包括：
半导体芯片，包括第一主表面、布置在所述第一主表面上的多个电极、与所述电极中的一个或多个电极电连接的第一电路、用于向所述第一电路提供电源电位的电源电位供应部以及用于向所述第一电路提供参考电位的参考电位供应部；
布线衬底，包括在其上方安装所述半导体芯片的第一表面、布置在所述第一表面上的多个第一端子、与所述第一表面相对的第二表面、布置在所述第二表面上的多个第二端子、将所述第一端子与所述第二端子电连接的多个布线；布置在所述第一表面上并与所述半导体芯片的所述电源电位供应部电连接的第三端子、与所述第三端子电连接的第四端子、将所述第三端子与所述第四端子电连接的第一布线、布置在所述第一表面上且与所述半导体芯片的所述参考电位供应部电连接的第五端子、与所述第五端子电连接的第六端子以及将所述第五端子与所述第六端子电连接的第二布线；以及
多个导电构件，分别将所述多个第一端子、所述第三端子和所述第五端子与所述多个电极连接，
其中，所述第四端子被布置为与所述第三端子相比更接近所述布线衬底的外围，
其中，所述第六端子被布置为与所述第五端子相比更接近所述布线衬底的外围，以及
其中，所述第二布线沿着所述第一布线延伸。
2.根据权利要求1所述的半导体器件，
其中，所述布线衬底的所述第一端子包括：
第一电源电位端子，用于向所述半导体芯片的所述电源电位供应部提供所述电源电位；以及
第一参考电位端子，用于向所述半导体芯片的所述参考电位供应部提供所述参考电位，并且
所述布线衬底的多个第二端子包括：
第二电源电位端子，通过第一电源电位布线路径与所述第一电源电位端子电连接；以及
第二参考电位端子，通过第一参考电位布线路径与所述第一参考电位端子电连接，
其中，所述第一布线的宽度和所述第二布线的宽度小于配置所述第一参考电位布线路径的一部分的参考电位过孔布线的宽度。
3.根据权利要求1所述的半导体器件，
所述布线衬底的所述第一端子包括：
第一电源电位端子，用于向所述半导体芯片的所述电源电位供应部提供所述电源电位；以及
第一参考电位端子，用于向所述半导体芯片的所述参考电位供应部提供所述参考电位，并且
所述布线衬底的所述多个第二端子包括：
第二电源电位端子，通过第一电源电位布线路径与所述第一电源电位端子电连接；以及
第二参考电位端子，通过第一参考电位布线路径与所述第一参考电位端子电连接，
其中，所述第一布线与所述第一电源电位布线路径电隔离，并且
其中，所述第二布线与所述第一参考电位布线路径电隔离。
4.根据权利要求2所述的半导体器件，
其中，所述多个第一端子、所述第三端子和所述第五端子被布置为与所述半导体芯片重叠，以及
其中，所述第四端子和所述第六端子被布置为不与所述半导体芯片重叠。
5.根据权利要求4所述的半导体器件，
其中，所述半导体芯片的第一主表面具有第一侧、与所述第一侧相交的第二侧以及作为所述第一侧和所述第二侧之间的交叉的第一边角，以及
其中，所述半导体芯片的所述多个电极包括沿着所述第一主表面的外围布置的多个外围电极以及定位为比所述多个外围电极更向内的多个中心电极，
所述外围电极包括：
第一电极，在沿着所述第一主表面的所述第一侧布置的所述外围电极中最接近所述第一边角；以及
第二电极，在沿着所述第一主表面的所述第二侧布置的所述外围电极中最接近所述第一边角，
其中，所述第三端子和所述第五端子与所述多个中心电极中的一个或多个电极连接，并且
其中，在平面图中，所述第一布线和所述第二布线与所述半导体芯片的所述第一电极和所述第二电极之间的区域部分重叠。
6.根据权利要求4所述的半导体器件，其中，所述第二电源电位端子和所述第二参考电位端子被布置为与所述半导体芯片重叠。
7.根据权利要求4所述的半导体器件，
其中，所述第一布线在不与所述半导体器件重叠的区域中与所述第一电源电位布线路径电隔离，并且
其中，所述第二布线在不与所述半导体芯片重叠的区域中与所述第一参考电位布线路径电隔离。
8.根据权利要求4所述的半导体器件，
其中，所述半导体芯片包括与所述第一主表面相对的第二主表面，
其中，第一构件被附接以覆盖整个所述第二主表面，并且
其中，所述第四端子和所述第六端子被布置为在平面图中不与所述第一构件重叠。
9.根据权利要求2所述的半导体器件，其中，所述第四端子和所述第六端子布置在所述布线衬底的所述第一表面上并且与所述多个第二端子电隔离。
10.根据权利要求2所述的半导体器件，
所述布线衬底包括：
第七端子，布置在所述布线衬底的所述第一表面上且与所述第一电源电位端子连接；以及
第八端子，布置在所述布线衬底的所述第一表面上且与所述第一参考电位端子连接，
其中，第一电容器部件安装在所述布线衬底的所述第一表面上方，所述第一电容器部件包括与所述第七端子电连接的第三电极和与所述第八端子电连接的第四电极，
其中，所述第一布线与所述第七端子电隔离，并且
其中，所述第二布线与所述第八端子电隔离。
11.根据权利要求1所述的半导体器件，
其中，所述半导体芯片包括与所述第一电路独立地进行操作的第二电路，并且
其中，所述第一电路和所述第二电路是算术处理电路，它们被提供有来自所述电源电位供应部的所述电源电位并且被提供有来自所述参考电位供应部的所述参考电位。
12.根据权利要求1所述的半导体器件，
其中，所述布线衬底的所述多个布线包括向其传输电信号的第一信号布线，并且
其中，所述第一布线的宽度和所述第二布线的宽度不大于所述第一信号布线的宽度。
13.根据权利要求1所述的半导体器件，其中，所述第四端子和所述第六端子被布置在所述布线衬底的所述第一表面上。
14.根据权利要求13所述的半导体器件，其中，所述第一布线和所述第二布线形成在布线层中。
15.根据权利要求13所述的半导体器件，
其中，所述第一布线形成在所述布线衬底的多个布线层中的第一布线层中，并且
其中，所述第二布线形成在与所述第一布线层相邻堆叠的第二布线层中。
16.根据权利要求1所述的半导体器件，
其中，所述布线衬底的所述第一表面被第一绝缘膜覆盖，
其中，在所述第一绝缘膜中制造的第一开口中，从所述第一绝缘膜暴露所述第四端子或所述第六端子，并且
其中，所述第四端子或所述第六端子的暴露区域在所述布线衬底的所述第一表面上从所述第一绝缘膜暴露的导电图案的暴露区域中是最大的。
17.根据权利要求1所述的半导体器件，其中，所述第一布线的宽度等于所述第二布线的宽度。
18.根据权利要求1所述的半导体器件，
其中，所述半导体芯片包括不同于所述第一电路的第二电路，
其中，所述第一电路和所述第二电路是算术处理电路，它们被提供有来自所述电源电位供应部的所述电源电位并且被提供有来自所述参考电位供应部的所述参考电位，并且
其中，所述第二电路通过开关与所述电源电位供应部和所述参考电位供应部中的一个或两者连接。
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