JP7362380B2 - 配線基板及び半導体装置 - Google Patents

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Description

本発明は、配線基板、及び配線基板が実装された半導体装置に関する。
半導体装置は、アナログ回路やデジタル回路など複数の回路ブロックから構成された半導体チップが配線基板上に搭載され、１つのパッケージに集積された装置である。半導体装置では、半導体装置が発するＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ：電磁妨害）を低減するために、次のような種々の対策が検討される。例えば、半導体装置のパッケージ内部で、電源電圧を供給する電源配線とグランド電位を供給するグランド配線との間にキャパシタを挿入して、ＥＭＩノイズを抑制する対策が検討される。また、共通インピーダンスを持たないように、回路ブロック毎に電源配線及びグランド配線を分離した状態で端子を配置する対策が検討される。
電源配線とグランド配線とを分離した半導体装置では、複数の回路ブロックのグランド電位を半導体装置のパッケージ外部からそれぞれ個別に供給する端子を設けている。これにより、グランド電位が共通でありながら、半導体装置の各回路ブロックでは、共通インピーダンスを持たないようにすることができる。その結果、特定の回路ブロックから発生するノイズが他の回路ブロックへ回り込むことを防ぐことができ、ＥＭＩ低減を図ることができる（例えば、特許文献１参照）。
特開２００５－３４０７４１号公報
電源配線とグランド配線とを分離した半導体装置は、共通インピーダンスを持たないようにすることができる反面、各回路ブロックの個別インピーダンスが大きくなる場合がある。そして、各回路ブロックの個別インピーダンスが大きくなることにより、ＥＭＳ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｓｕｓｃｅｐｔｉｂｉｌｉｔｙ：電磁感受性）が低下するという課題が生じる。また、半導体装置が実装された実装基板では、半導体装置において電源配線とグランド配線とを分離することにより端子数が増加するため、実装基板での電源配線・グランド配線の配線効率が低下する。その結果、ある回路ブロックの個別インピーダンスが大きくなる場合がある。
例えば実装基板の層数を増やすことで、電源配線とグランド配線の配線効率を向上させて、実装基板における個別インピーダンスを小さくすることができる。ところが、実装基板の層数を増やすことにより、基板コストが上昇するという課題が生じる。また、半導体装置内の配線基板で、敢えて共通インピーダンスを持たせるようなグランド配線にすることにより、半導体装置全体の個別インピーダンスを小さくし、ＥＭＳを向上させることができる。しかしながら、半導体装置が実装される実装基板が変更される度に、半導体装置内のグランド配線を見直す必要があり、半導体装置の配線基板の改版コストが発生するという課題が生じる。
本発明は、このような状況のもとでなされたもので、安価な構成で、配線基板のインピーダンスの調整を行うことを目的とする。
上述した課題を解決するために、本発明では、以下の構成を備える。
（１）複数の回路ブロックがチップ上に配置され、前記複数の回路ブロックと接続された複数の電極パッドを有する半導体チップが搭載され、前記複数の電極パッドとワイヤを介して電気的に接続される複数のボンディングパッドを備える配線基板であって、前記複数のボンディングパッドのうち、グランド電位を供給する第一のボンディングパッド、及び第二のボンディングパッドと、前記第一のボンディングパッドに接続された第一のグランド配線と、前記第二のボンディングパッドに接続された第二のグランド配線と、前記複数のボンディングパッドが配置されている領域とは異なる領域に配置され、前記第一のグランド配線に接続される第一の拡張パッド、及び前記第二のグランド配線に接続される第二の拡張パッドと、を備え、前記第一の拡張パッド及び前記第二の拡張パッドは、前記第一のグランド配線に対し、前記第二のグランド配線のインピーダンスが高い場合に、ワイヤを介して接続されることを特徴とする配線基板。
（２）（１）に記載の配線基板を備える半導体装置であって、前記配線基板の前記半導体チップが搭載された面の反対側の面には、前記複数のボンディングパッドと電気的に接続されたボール電極を備え、前記配線基板、及び前記配線基板に搭載された前記半導体チップは、封止体により封止されていることを特徴とする半導体装置。
本発明によれば、安価な構成で、配線基板のインピーダンスの調整を行うことができる。
実施例１、２の半導体装置の構造を示す斜視図 実施例１、２の半導体装置の構造を示す概略平面図 実施例１、２の半導体チップの構成を示すブロック図 実施例１の配線基板の配線パターンを示す表層配線パターン図 実施例１の実装基板の配線パターンを示す配線パターン図 実施例１の配線基板の配線パターンを示す表層配線パターン図 実施例１の配線基板の配線パターンを示す表層配線パターン図 実施例２の配線基板の配線パターンを示す表層配線パターン図 実施例２のボンディングワイヤによる接続を説明する図 実施例２の配線基板の配線パターンを示す表層配線パターン図
以下に、図面を参照して本発明の実施の形態について詳細に説明する。
［半導体装置の構造］
図１は、実施例１の半導体装置１の構造の一例を示す斜視図である。図１に示すように、半導体装置１では、複数の回路ブロック（不図示）で構成された半導体チップ２が配線基板４上に搭載され、半導体チップ２と配線基板４とは導電性のボンディングワイヤ６を介して接続されている。半導体装置１では、半導体チップ２と複数のボンディングワイヤ６は、図１に示すように、封止用樹脂によって形成された封止体７（図中、点線で表示）によって覆われ封止されている。また、図１に示す半導体装置１は、配線基板４の半導体チップ２が搭載された面の反対側に、外部端子であるボール電極９が整列して配置されているＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）型の半導体パッケージである。
［配線基板と半導体チップ］
図２は、本実施例の半導体装置１の構造の一例を示す概略平面図であり、図１に示す半導体装置１を配線基板４の上方向から見たときの上面図である。図２に示すように、配線基板４の中央には、半導体チップ２が搭載されている。半導体チップ２は、例えばシリコンによってチップ上に形成された、後述する複数の回路ブロックで構成されており、周縁部の各辺には複数の電極パッド３が配置されている。電極パッド３は、半導体チップ２内部の回路ブロックへ供給される電源電圧やグランド電位等の電源端子や、回路ブロックに入力される信号や回路ブロックから出力される信号のための信号端子である。
一方、配線基板４は、後述するように、例えば樹脂基板に銅箔で配線パターンが形成された基板である。配線基板４は、半導体チップ２の各辺に設けられた電極パッド３に対向して、複数のボンディングパッド５で構成されたボンディングパッド領域５Ａ、５Ｂ、５Ｃ、５Ｄを有している。ボンディングパッド領域５Ａ、５Ｂ、５Ｃ、５Ｄの各ボンディングパッド５は、ボンディングワイヤ６を介して、半導体チップ２に設けられた対応する電極パッド３と、１対１で電気的に接続される。各ボンディングパッド５は、後述するビア（図４参照）を介して、配線基板４の裏面に設けられたボール電極９と電気的に接続されており、半導体チップ２は、ボール電極９を介して外部との信号のやり取りや電源電圧の供給等が行われることになる。
［半導体チップの構成］
図３は、半導体チップ２の構成の一例を示すブロック図である。半導体チップ２は、ＯＳＣ２１、ＰＬＬ２２、ＲＥＧ２３、ＲＯＭ２４、ＣＰＵ２５、ＲＡＭ２６、Ｌｏｇｉｃ２７、ＡＤＣ２８の各回路ブロックを有し、周縁部の四辺には各回路ブロックと接続される複数の電極パッド３を有している。
ＯＳＣ２１は、外部の水晶振動子（不図示）からの入力信号より基準クロック信号を生成する発振回路である。ＯＳＣ２１の回路ブロックは、電源電圧を供給する電極パッド３ｇ（ＶＣＣ＿ＯＳＣ）と、グランド電位（以下、ＧＮＤ電位ともいう）を供給する電極パッド３ｈ（ＧＮＤ＿ＯＳＣ）に接続されている。ＰＬＬ２２は、ＯＳＣ２１により生成された基準クロック信号の周波数を逓倍するＰＬＬ（Ｐｈａｓｅｄ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路である。ＰＬＬ２２の回路ブロックは、電源電圧を供給する電極パッド３ｅ（ＶＤＤ＿ＰＬＬ）と、ＧＮＤ電位を供給する電極パッド３ｆ（ＧＮＤ＿ＰＬＬ）に接続されている。ＯＳＣ２１やＰＬＬ２２は、クロック信号を生成する回路であるため、クロック信号の繰り返し電圧変動による発振ノイズが発生することがある。発振ノイズは、回路ブロック間の共通インピーダンスを介して、他の回路ブロックや信号端子に回り込み、ＥＭＩ（電磁妨害）の要因となる放射ノイズレベルを上昇させるなどの影響を与える。そのため、本実施例では、ＥＭＩを低減するために、電源電圧を供給する電源配線とＧＮＤ電位を供給するグランド配線（以下、ＧＮＤ配線という）とを分離して、共通インピーダンスを持たせないようにしている。
ＲＥＧ２３は、外部の電源装置より供給された電源電圧から、半導体チップ２内部で使用する電源電圧を生成するリニアレギュレータ回路である。ＲＥＧ２３は、外部の電源装置からの電源電圧を供給する電極パッド３ａ（ＶＣＣ＿ＲＥＧ）と、ＧＮＤ電位を供給する電極パッド３ｂ（ＧＮＤ＿ＲＥＧ）と、内部で生成された電源電圧を出力するための電極パッド３ｃ（ＶＤＤ）に接続されている。ＲＯＭ２４は、ＣＰＵ２５の制御プログラムを保存する不揮発性メモリであり、電源電圧を供給する電極パッド３ｉ（ＶＣＣ＿ＲＯＭ）と、ＧＮＤ電位を供給する電極パッド３ｊ（ＧＮＤ＿ＲＯＭ）に接続されている。ＣＰＵ２５は、ＲＯＭ２４に格納された制御プログラムを読み出し、演算処理を実行する。ＲＡＭ２６は、揮発性メモリであり、ＣＰＵ２５によって演算処理される途中結果などの一時的に保存されるデータが格納される。
Ｌｏｇｉｃ２７は、例えば通信回路やタイマー回路などのハードウェア回路であり、ＣＰＵ２５からの指示に応じて動作する。ＡＤＣ２８は、外部端子から入力されるアナログ信号電圧をデジタルコードへ変換するアナログ／デジタル変換回路であり、電源電圧を供給する電極パッド３ｎ（ＶＣＣ＿ＡＤＣ）と、ＧＮＤ電位を供給する電極パッド３ｍ（ＧＮＤ＿ＡＤＣ）とに接続されている。なお、所定の回路であるＣＰＵ２５、ＲＡＭ２６、Ｌｏｇｉｃ２７は、それぞれ、共通の電源電圧が出力される電極パッド３ｃ（ＶＤＤ）と、共通のＧＮＤ電位（ＣＧＮＤ）を供給する電極パッド３ｄ、３ｋ、３ｌ、３ｏと接続されている。なお、本実施例では、回路ブロックにより必要な電源電圧が異なるため、電源電圧ＶＤＤと電源電圧ＶＣＣに分けている。
［配線基板の配線パターン］
図４は、配線基板４の配線パターンの一例を示す表層配線パターン図である。図４に示す表層配線パターンは、半導体チップ２が搭載される配線基板４の面に設けられた配線パターンであり、一点鎖線で囲まれた領域は半導体チップ２が搭載される位置（場所）を示している。配線基板４の周縁の四辺には、それぞれ点線で囲まれたボンディングパッド領域５Ａ、５Ｂ、５Ｃ、５Ｄが設けられ、各ボンディングパッド領域には、２列に整列された、１７個のボンディングパッド５が設けられている。図４では、各ボンディングパッド領域に設けられたボンディングパッドの配線パターンのうち、グランド電位を供給するＧＮＤ配線（例えばＧＮＤ＿ＰＬＬ、ＣＧＮＤ等）には、ハッチングを付している。図４では、ＧＮＤ配線のボンディングパッド５を除いたボンディングパッド５は、ハッチングが付されていない、白抜きのボンディングパッド５として示されている。白抜きのボンディングパッド５は、図３の半導体チップ２の信号入出力端子や電源電圧を供給する端子の電極パッド３と接続され、配線パターンの一端は、ビア８に接続されている。各ビア８は、配線基板４の裏面に配置されているボール電極９（図１参照）と電気的に接続されている。また、ＧＮＤ配線のボンディングパッド５を含む、全てのボンディングパッド５と接続されている配線パターンの他端は、配線基板４の外周部の端部まで延びている。
また、電源配線ＶＤＤ＿ＰＬＬ、ＶＤＤ、ＶＣＣ＿ＲＥＧ、ＶＣＣ＿ＡＤＣ、ＶＣＣ＿ＯＳＣ、ＶＣＣ＿ＲＯＭのボンディングパッド５の配線パターン内の丸印は、ビア８を示している。同様に、ハッチングが付されたＧＮＤ配線ＧＮＤ＿ＰＬＬ、ＣＧＮＤ、ＧＮＤ＿ＲＥＧ、ＧＮＤ＿ＡＤＣ、ＧＮＤ＿ＯＳＣ、ＧＮＤ＿ＲＯＭのボンディングパッド５の配線パターン内の丸印も、ビア８を示している。複数のＧＮＤ配線のうち、配線基板４の周縁の各辺に設けられたＧＮＤ配線ＣＧＮＤは、配線基板４の中央部に設けられたＧＮＤ配線４１（第一のグランド配線）を介して互いに接続されている。また、ＧＮＤ配線ＧＮＤ＿ＰＬＬは、ＧＮＤ配線４２（第二のグランド配線）と接続されている。
図４において、符号５ｄで示すボンディングパッド（第一のボンディングパッド）は、ＧＮＤ配線ＣＧＮＤ（ＧＮＤ配線４１）のボンディングパッドである。一方、符号５ｆで示すボンディングパッド（第二のボンディングパッド）は、ＧＮＤ配線ＧＮＤ＿ＰＬＬ（ＧＮＤ配線４２）のボンディングパッドである。また、符号７１で示すボンディングパッド（第一の拡張パッド）は、ＧＮＤ配線ＣＧＮＤの拡張ボンディングパッド（以下、拡張パッドという）である。一方、符号７２で示すボンディングパッド（第二の拡張パッド）は、ＧＮＤ配線ＧＮＤ＿ＰＬＬの拡張パッドである。拡張パッド７１、７２は，図４に示すように、ボンディングパッド領域５Ａと配線基板４の外周の端部との間に設けられている。拡張パッド７１、７２については後述する。
図２では、配線基板４の電源配線とＧＮＤ配線のボンディングパッド５は分離され、それぞれのボンディングパッドが半導体チップ２の電極パッド３と接続されていた。図４の配線基板４においても、半導体チップ２の電極パッド３（図４では不図示）は、対応するボンディングパッド５と接続される。そのため、配線基板４においても、電源配線とＧＮＤ配線とは分離されて配線されることになる。このように、分離された電源配線とＧＮＤ配線の数が多くなるにつれて、半導体装置１が実装される（搭載される）実装基板が、例えば層数が２層などの低層数基板の場合には、実装基板上の配線効率が低下する。その結果、ある電源配線やＧＮＤ配線の個別インピーダンスが大きくなる場合がある。
［半導体装置と実装基板との接続］
図５は、図４に示す配線基板４を有する半導体装置１が実装され（搭載され）、半導体装置１に設けられたボール電極９を介して、電気的に接続される実装基板の配線パターンの一例を示す図である。図５において、半導体装置１は、実装基板の一点鎖線で挟まれた領域Ａに配置された円形状の各ランド９０上に、ボール電極９が載置され、ランド９０とボール電極９とが電気的に接続されるように実装される。図５に示すＧＮＤ配線９１は、実装基板のＧＮＤ配線パターンであり、ボール電極９を介して、配線基板４のＧＮＤ配線４１（図４参照）と接続される。また、ＧＮＤ配線９２も、実装基板のＧＮＤ配線パターンであり、ボール電極９を介して、配線基板４のＧＮＤ配線４２（図４参照）と接続される。図５に示す、その他の配線パターンは信号配線であり、配線パターンの一端には円形状のランド９０が設けられ、他端はスルーホール９３と接続されている。そして、ＧＮＤ配線９１とＧＮＤ配線９２は、これら信号配線が半導体装置１のボール電極９と接触する位置から離れた位置９４で接続されている。
例えば、配線基板４のＧＮＤ配線４１に対して、ＧＮＤ配線４２の個別インピーダンスが大きくなると、ＥＭＳにより半導体チップ２の誤動作が発生しやすくなる。すなわち、ＥＭＳによって各ＧＮＤ配線のグランド電位の変動が発生することにより、個別インピーダンスの大きいＧＮＤ配線４２を介して、半導体チップ２のＰＬＬ２２が生成するクロックに歪みを生じさせるなどの誤動作が引き起こされる。この誤動作により、ＰＬＬ２２から供給されるクロック信号に基づいて動作するＣＰＵ２５では、回路動作上のタイミングに不整合が生じ、例えばバスフォールトなどのエラー状態に陥ってしまう。
本実施例では、このような状態を回避するために、配線基板４上のＧＮＤ配線４１に接続された拡張パッド７１と、ＧＮＤ配線４２に接続された拡張パッド７２とを設け、ボンディングパッド領域５Ａと配線基板４の周縁の端部との間に配置している。そして、ＧＮＤ配線４１に対して、ＧＮＤ配線４２の個別インピーダンスが大きい場合には、拡張パッド７１と拡張パッド７２をボンディングワイヤ６で電気的に接続する。これにより、ＰＬＬ２２のＧＮＤ配線４２の個別インピーダンスを小さくし、ＥＭＳによるＰＬＬ２２の誤動作を防ぎ、ＥＭＳ耐性を向上させることができる。また、拡張パッド７１及び拡張パッド７２の配線基板４上の配置位置は、拡張パッド７１、７２間を接続するボンディングワイヤ６と、ボンディングパッド領域５Ａのボンディングパッド５と接続される他のボンディングワイヤ６との干渉を避ける必要がある。すなわち、２つの拡張パッド７１、７２は、拡張パッド７１と拡張パッド７２とを結ぶボンディングワイヤ６が、ボンディングパッド領域５Ａ、５Ｂ、５Ｃ、５Ｄと半導体チップ２とを結ぶボンディングワイヤ６に干渉しない位置に配置される。
なお、図４では、ボンディングパッド領域５ＡのＧＮＤ配線４２に接続された拡張パッド７２と、ＧＮＤ配線４１に接続された拡張パッド７１しか設けられていないが、ＧＮＤ配線ＧＮＤ＿ＲＥＧと接続された拡張パッドを追加してもよい。更に、図４では、拡張パッドはボンディングパッド領域５Ａしか設けられていないが、配線基板４の周縁のＧＮＤ配線に応じて設けてもよい。例えば、ボンディングパッド領域５Ｂについては、ＧＮＤ配線ＧＮＤ＿ＡＤＣと、ＧＮＤ配線４１と接続されているＧＮＤ配線ＣＧＮＤに、それぞれ拡張パッドを設けてもよい。同様に、ボンディングパッド領域５Ｄについては、ＧＮＤ配線ＧＮＤ＿ＯＳＣ、ＧＮＤ＿ＲＯＭと、ＧＮＤ配線４１と接続されているＧＮＤ配線ＣＧＮＤに、それぞれ拡張パッドを設けてもよい。更に、ボンディングパッド領域５Ｃについても、ＧＮＤ配線４１と接続されているＧＮＤ配線ＣＧＮＤに拡張パッドを設けてもよい。なお、ボンディングパッド領域５Ｂ、５Ｄに拡張パッドを設ける場合には、次のような領域に配置することが望ましい。すなわち、拡張パッド間を接続するボンディングワイヤ６と他のボンディングワイヤ６との干渉を避けるため、拡張パッドは、ボンディングパッド領域５Ｂ、５Ｄと配線基板４の外周部（周縁の端部側）との間の領域に配置するのが望ましい。
このように、配線基板４にＧＮＤ配線間をボンディングワイヤ６で接続可能な拡張パッドを配置することによって、拡張パッド７１、７２間を接続するか否かにより、個別インピーダンスと共通インピーダンスの調整が可能になる。これにより、半導体装置１が実装される実装基板に対して、ＥＭＩ低減を優先させるか、又はＥＭＳ耐性の向上を優先させるかを選択することが可能になり、実装基板上の配線の自由度を向上させることができる。また、上述したように、本実施例では、インピーダンス調整は、拡張パッド７１、７２間のボンディングワイヤ６による接続要否により行うことができる。そのため、実装基板を変更した場合にも、半導体装置１の配線基板４の改版を行う必要がなくなるため、配線基板４の改版による製造コストを削減することができる。
［その他の実施例］
本実施例では、ボンディングパッド領域５Ａに設けられた拡張パッド７１、７２について説明した。ボンディングパッド領域５Ａの形状は、矩形状を有しているため、拡張パッド７１、７２は、ボンディングパッド領域５Ａと配線基板４の周縁の端部との間に配置されていたが、拡張パッド７１、７２の位置は、図４に示す位置に限定されるものではない。
図６は、ボンディングパッド領域５Ａの凹形状部に、拡張パッド７１，７２を設けた例を説明する図である。図６のボンディングパッド領域５Ａでは、図４に示すボンディングパッド領域５Ａのボンディングパッド５の配置が異なっている。具体的には、図６は、図４では電源配線ＶＤＤ＿ＰＬＬとＧＮＤ配線ＣＧＮＤ（ＧＮＤ配線４１）の間に設けられていた２つのボンディングパッド５がない配線パターンとなっている。そのため、図６のボンディングパッド領域５Ａは、ＧＮＤ配線ＧＮＤ＿ＰＬＬ、電源配線ＶＤＤ＿ＰＬＬ、ＧＮＤ配線ＣＧＮＤのボンディングパッド５が設けられた領域の配線基板４の外周部側に凹形状部を有し、拡張パッド７１、７２が配置されている。また、図６では、ＧＮＤ配線４３であるＧＮＤ配線ＧＮＤ＿ＲＥＧに接続された拡張パッド７３が、ボンディングパッド領域５Ａと配線基板４の周縁の端部との間に配置されている。例えば、配線基板４のＧＮＤ配線４１に対して、ＧＮＤ配線４３の個別インピーダンスが大きい場合には、拡張パッド７１と拡張パッド７３とを、ボンディングワイヤ６を介して接続してもよい。
また、図４では、半導体チップ２の各辺に対して１つのボンディングパッド領域５Ａ、５Ｂ、５Ｃ、５Ｄを設けた例について説明したが、配線基板４の各辺に設けるボンディングパッド領域は、１つに限定されるものではない。図７は、図６に示す配線基板４のボンディングパッド領域５Ａを、２つのボンディングパッド領域５Ａ、５Ｅに分割した例を示している。図７では、ＧＮＤ配線４１と接続された拡張パッド７１は、ボンディングパッド領域５Ａに属し、ボンディングパッド領域５Ａと配線基板４の周縁の端部との間に配置されている。一方、ＧＮＤ配線４２と接続された拡張パッド７２は、ボンディングパッド領域５Ｅに属し、面積を拡大させてボンディングパッド５ｆと兼用されており、ボンディングパッド領域５Ａと、ボンディングパッド領域５Ｅとの間に配置されている。例えば、配線基板４のＧＮＤ配線４１に対して、ＧＮＤ配線４２の個別インピーダンスが大きい場合には、拡張パッド７１と拡張パッド７２とを、ボンディングワイヤ６を介して接続してもよい。その際、拡張パッド７１と拡張パッド７２とを接続するボンディングワイヤ６は、ボンディングパッド領域５Ａとボンディングパッド領域５Ｅとの間を通過するため、他のボンディングワイヤ６に干渉することはない。なお、図７では、図６に示す拡張パッド７３は削除されている。
以上説明したように、本実施例によれば、安価な構成で、配線基板のインピーダンスの調整を行うことができる。
実施例１では、ＧＮＤ配線に接続された拡張パッドがボンディングパッド領域と配線基板の周縁部の端部側との間に配置された例について説明した。実施例２では、更にインピーダンス調整の選択肢を増やすために、拡張パッドを半導体チップとボンディングパッド領域との間に配置する例について説明する。なお、半導体装置１や半導体チップ２の構成は実施例１と同様であり、本実施例でも同じ構成には同じ符号を用いて説明することにより、ここでの説明は省略する。
［配線基板の配線パターン］
図８は、本実施例の配線基板４の配線パターンの一例を示す表層配線パターン図である。図８では、実施例１の図４と比べて、ＧＮＤ配線４１に接続された拡張パッド７４と、ＧＮＤ配線４２に接続された拡張パッド７５が配線基板４上に設けられている点が異なる。実施例１で説明した拡張パッド７１、７２は、ボンディングパッド領域５Ａと配線基板４の周縁部の端部側との間に配置されているが、拡張パッド７４、７５は、ボンディングパッド領域５Ａと半導体チップ２との間に配置されている。なお、図８では、拡張パッド７４を設けるため、図中、ＧＮＤ配線４１の左側の配線パターンのビアの位置が、ボンディングパッド領域５Ａと半導体チップ２の間（図４）から、ボンディングパッド領域５Ａと配線基板４の周縁部の端部側との間に変更されている。同様に、拡張パッド７５を設けるため、図中、ＧＮＤ配線４２の左側の２つの配線パターンのビアの位置が、ボンディングパッド領域５Ａと半導体チップ２の間（図４）から、ボンディングパッド領域５Ａと配線基板４の周縁部の端部側との間に変更されている。図８に示す配線基板４のその他の配線パターンは、実施例１の図４と同様であり、説明を省略する。
ＧＮＤ配線４１に対して、ＧＮＤ配線４２の個別インピーダンスが大きい場合には、実施例１では、拡張パッド７１と拡張パッド７２をボンディングワイヤ６で電気的に接続していた。本実施例では、それに加えて、拡張パッド７４と拡張パッド７５をボンディングワイヤ６で電気的に接続することができる。これにより、ＰＬＬ２２のＧＮＤ配線４２の個別インピーダンスを更に小さくすることができ、ＥＭＳ耐性をより向上させることができる。
［電極パッド及びボンディングパッド、拡張パッド間の接続］
図９は、半導体チップ２の電極パッド３と配線基板４のボンディングパッド領域５Ａのボンディングパッド５との接続、拡張パッド７５と拡張パッド７６とのボンディングワイヤ６による接続の一例を説明する図である。図９（ａ）は、図８のＧＮＤ配線４１、ＧＮＤ配線４２近傍の半導体チップ２及び配線基板４の様子を示す斜視図である。図９（ａ）において、半導体チップ２の電極パッド３と配線基板４のボンディングパッド領域５Ａのボンディングパッド５とは、太い実線で示すボンディングワイヤ６を介して、１対１で接続されている。また、図９（ａ）では、拡張パッド７４と拡張パッド７５も、ボンディングワイヤ６を介して接続されている。拡張パッド７４、７５間を接続するボンディングワイヤ６は、半導体チップ２の電極パッド３と配線基板４のボンディングパッド領域５Ａのボンディングパッド５とを接続するボンディングワイヤ６に干渉していない。
図９（ｂ）は、図９（ａ）に一点鎖線で示す線Ｓ－Ｓ’で、半導体チップ２及び配線基板４を切断したときの断面を示す図である。半導体チップ２の断面には電極パッド３が示され、配線基板４の断面には、ＧＮＤ配線４１に接続されるボンディングパッド５ｄ、拡張パッド７１、７４が示されている。また、ボンディングワイヤ６は、半導体チップ２の電極パッド３と配線基板４のボンディングパッド５ｄとを接続するボンディングワイヤを示している。一端を半導体チップ２の電極パッド３に接続されたボンディングワイヤ６は、図中上方向に延びて、位置６ａで斜め上方向に折り曲げられ、弧を描くように対応するボンディングパッド５ｄに接続される。図９（ｂ）に示すように、拡張パッド７４は、ボンディングワイヤ６と配線基板４との距離が最も大きい位置６ｂに配置されている。位置６ｂは、拡張パッド７４、７５間を接続するボンディングワイヤ６が、拡張パッド７４の上方向を通過するボンディングワイヤ６との干渉を回避するのに好適な位置である。また、拡張パッド７５が配置される位置についても、拡張パッド７５の上方向を通過するボンディングワイヤ６と配線基板４との距離が最も大きい位置に配置される。
本実施例では、異なるＧＮＤ配線間をボンディングワイヤ６で接続可能な拡張パッドを、配線基板４の周縁部の端部側だけでなく、半導体チップ２とボンディングパッド領域の間にも配置している。これにより、一方の拡張パッド間を接続するか、又は両方の拡張パッド間を接続するかを選択することができるため、個別インピーダンスと共通インピーダンスの調整をより細かく行うことができる。なお、本実施例では、拡張パッド７１、７２に加えて，拡張パッド７４、７５を追加配置した例について説明したが、拡張パッド７１，７２の代わりに、拡張パッド７４、７５だけを配置するようにしてもよい。
［その他の実施例］
図１０は、実施例１の図６に、拡張パッド７４、７５を追加した例を説明する図である。図１０では、拡張パッド７４、７５は、それぞれボンディングパッド領域５Ａ、５Ｅと半導体チップ２の間に配置されている。なお、拡張パッド７５を設けるため、図中、ＧＮＤ配線４２の左側の２つの配線パターンのビアの位置が、ボンディングパッド領域５Ｅと半導体チップ２の間（図６）から、ボンディングパッド領域５Ｅと配線基板４の周縁部の端部側との間に変更されている。また、図１０では、拡張パッド７１が拡張パッド７２に対向する位置に配置されている。そのため、電源配線ＶＤＤ＿ＰＬＬのボンディングパッドは、ボンディングパッド領域５Ａ、５Ｅと配線基板４の周縁部との間で、かつ、ボンディングパッド領域５Ａとボンディングパッド領域５Ｅとの間のボンディングパッド領域５Ｆに設けられている。そのため、図６のボンディングパッド領域５Ａは、図１０では、ボンディングパッド領域５Ａ、５Ｅ、５Ｆの３つに分割され、拡張パッド７１、７２は、ボンディングパッド領域５Ａ、５Ｅ、５Ｆに囲まれた位置に配置されている。
ＧＮＤ配線４１に対して、ＧＮＤ配線４２の個別インピーダンスが大きい場合には、図１０では、拡張パッド７１及び拡張パッド７２に加えて、拡張パッド７４及び拡張パッド７５をボンディングワイヤ６で電気的に接続することができる。これにより、ＰＬＬ２２のＧＮＤ配線４２の個別インピーダンスを更に小さくすることができ、ＥＭＳ耐性をより向上させることができる。
以上説明したように、本実施例によれば、安価な構成で、配線基板のインピーダンスの調整を行うことができる。
５、５ｄ、５ｆ ボンディングパッド
４１、４２ グランド配線（ＧＮＤ配線）
７１、７２ 拡張ボンディングパッド（拡張パッド）

Claims (11)

  1. 複数の回路ブロックがチップ上に配置され、前記複数の回路ブロックと接続された複数の電極パッドを有する半導体チップが搭載され、前記複数の電極パッドとワイヤを介して電気的に接続される複数のボンディングパッドを備える配線基板であって、
    前記複数のボンディングパッドのうち、グランド電位を供給する第一のボンディングパッド、及び第二のボンディングパッドと、
    前記第一のボンディングパッドに接続された第一のグランド配線と、
    前記第二のボンディングパッドに接続された第二のグランド配線と、
    前記複数のボンディングパッドが配置されている領域とは異なる領域に配置され、前記第一のグランド配線に接続される第一の拡張パッド、及び前記第二のグランド配線に接続される第二の拡張パッドと、
    を備え、
    前記第一の拡張パッド及び前記第二の拡張パッドは、前記第一のグランド配線に対し、前記第二のグランド配線のインピーダンスが高い場合に、ワイヤを介して接続されることを特徴とする配線基板。
  2. 前記第一の拡張パッド及び前記第二の拡張パッドは、前記第一の拡張パッドと前記第二の拡張パッドとを接続するワイヤが、前記複数の電極パッドと前記複数のボンディングパッドとを接続するワイヤに干渉しない領域に配置されることを特徴とする請求項１に記載の配線基板。
  3. 前記第一の拡張パッド及び前記第二の拡張パッドは、前記複数のボンディングパッドが配置されている領域と前記配線基板の外周部との間の領域に配置されることを特徴とする請求項２に記載の配線基板。
  4. 前記複数のボンディングパッドが配置されている領域は、前記配線基板の外周部側に前記ボンディングパッドが配置されていない凹形状の領域を有し、
    前記第一の拡張パッド及び前記第二の拡張パッドは、前記凹形状の領域に配置されることを特徴とする請求項３に記載の配線基板。
  5. 前記第一の拡張パッド及び前記第二の拡張パッドは、前記複数のボンディングパッドが配置されている領域と前記半導体チップの外周部との間の領域に配置されることを特徴とする請求項２に記載の配線基板。
  6. 前記第一の拡張パッド及び前記第二の拡張パッドは、前記複数のボンディングパッドが配置されている領域と前記配線基板の外周部との間の領域、及び前記複数のボンディングパッドが配置されている領域と前記半導体チップの外周部との間の領域に配置されることを特徴とする請求項２に記載の配線基板。
  7. 前記第一の拡張パッド及び前記第二の拡張パッドは、前記複数のボンディングパッドが配置されている領域と前記半導体チップの外周部との間の領域に配置される場合には、前記複数の電極パッドと前記複数のボンディングパッドとを接続するワイヤの前記配線基板からの高さが最も高くなる位置に配置されることを特徴とする請求項５又は請求項６に記載の配線基板。
  8. 前記複数のボンディングパッドが配置されている領域は、それぞれが前記複数のボンディングパッドが配置されている複数の領域に分割されており、
    前記第一の拡張パッド及び前記第二の拡張パッドは、前記分割された領域と領域との間に配置されることを特徴とする請求項２に記載の配線基板。
  9. 前記第二のボンディングパッドは、前記半導体チップの前記複数の回路ブロックごとに設けられた前記電極パッドと接続されていることを特徴とする請求項１から請求項８のいずれか１項に記載の配線基板。
  10. 前記第一のボンディングパッドは、前記半導体チップの前記複数の回路ブロックに含まれない所定の回路に、共通のグランド電位を供給するために設けられた前記電極パッドと接続されていることを特徴とする請求項９に記載の配線基板。
  11. 請求項１から請求項１０のいずれか１項に記載の配線基板を備える半導体装置であって、
    前記配線基板の前記半導体チップが搭載された面の反対側の面には、前記複数のボンディングパッドと電気的に接続されたボール電極を備え、
    前記配線基板、及び前記配線基板に搭載された前記半導体チップは、封止体により封止されていることを特徴とする半導体装置。
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