JPH09223861A - 半導体集積回路及びプリント配線基板 - Google Patents

半導体集積回路及びプリント配線基板

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JPH09223861A
JPH09223861A JP3084796A JP3084796A JPH09223861A JP H09223861 A JPH09223861 A JP H09223861A JP 3084796 A JP3084796 A JP 3084796A JP 3084796 A JP3084796 A JP 3084796A JP H09223861 A JPH09223861 A JP H09223861A
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Abstract

(57)【要約】 【課題】ＢＧＡチップやＣＳＰチップなど、底面に複数
の接続用パッドが設けられる半導体集積回路において、
プリント配線基板に搭載した際にプリント配線基板から
発生する電磁波放射ノイズを低減する。 【解決手段】ＢＧＡチップ７の対をなす電源用パッド１
とグランド用パッド２の間隔を、プリント配線基板８に
おいてＢＧＡチップ７の搭載面の反対側の面に実装され
るデカップリング・コンデンサ３の電極間隔と見合うよ
うにする。電源接続用スルーホール５及びグランド接続
用スルーホール６を介し、電源用パッド１及びグランド
用パッド２とデカップリング・コンデンサ３を接続す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路
（ＩＣ）及びこの半導体集積回路を実装したプリント配
線基板に関し、特に、底面に複数の接続用パッドを有す
る半導体集積回路におけるパッドの配置に関する。
【０００２】
【従来の技術】近年、半導体集積回路（以下、単に集積
回路という）における回路規模がますます大きくなって
きている。回路規模が大きくなるにつれて集積回路と外
部回路との接続に必要なピン数も増大し、そのため、Ｂ
ＧＡ（ボール・グリッド・アレイ）チップ、ＣＳＰ（チ
ップ・スケール・パッケージ）チップやフリップ・チッ
プなど、底面に複数の接続用パッドを配置した集積回路
が開発されてきた。集積回路であるから、底面に配置さ
れる接続用パッドの中には、この集積回路に電源を供給
するための電源用パッドと、この集積回路を外部回路側
の接地電位点（グランド）に接続するためのグランド用
パッドが含まれる。従来、底面に複数の接続用パッドが
設けられた集積回路では、電源用パッドやグランド用パ
ッドの配置は、集積回路内部の回路設計の容易性や出力
信号用の出力バッファの許容電流値等を考慮して決定さ
れており、電源用パッドとグランド用パッドの相互の位
置関係については特には考慮されてこなかった。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
たような従来の集積回路をプリント配線基板に実装した
場合、集積回路の電源用パッド及びグランド用パッドの
位置が集積回路側の都合だけで予め決められているた
め、配線基板側の配線パターンの配置によっては、プリ
ント配線基板に配置されるデカップリング・コンデンサ
の位置が集積回路の電源用パッドあるいはグランド用パ
ッドから遠くなったり、他の信号パターンとの幾何学的
配置で干渉するために個々の電源用パッド及びグランド
用パッドに対してそれぞれデカップリング・コンデンサ
を配置することが困難になったりする。このため、最近
のＣＰＵやマイクロププロセッサに代表されるように集
積回路の動作周波数の高速化が著しく進む中では、こら
らの集積回路を実装したプリント配線基板からの電磁波
放射ノイズが増大し、各国での不要輻射規制を満足でき
なくなるという問題が発生している。
【０００４】本発明の目的は、ＢＧＡ、ＣＳＰやフリッ
プ・チップなどのように底面に複数の接続用パッドを有
する集積回路において、こうした集積回路をプリント配
線基板に実装した場合にデカップリング・コンデンサを
効果的に配置できるようなパッド配置を有する集積回路
と、この集積回路を搭載したプリント配線基板とを提供
し、プリント配線基板からの電磁波放射ノイズを低減さ
せることにある。
【０００５】
【課題を解決するための手段】本発明の半導体集積回路
は、底面に複数の接続用パッドを有する半導体集積回路
において、接続用パッドのうちの対をなす電源用パッド
とグランド用パッドの間隔が、半導体集積回路を配線基
板の一方の面に搭載したときに配線基板の他方の面に設
けられているデカップリング・コンデンサの１対の電極
間隔と見合っていることを特徴とする。
【０００６】本発明の半導体集積回路では、電源用パッ
ドとグランド用パッドがそれぞれ複数設けられていても
よい。
【０００７】本発明のプリント配線基板は、底面に複数
の接続用パッドを有する半導体集積回路を搭載したプリ
ント配線基板において、半導体集積回路を搭載した面の
反対側の面にデカップリング・コンデンサが実装され、
半導体集積回路の接続用パッドのうちの対をなす電源用
パッドとグランド用パッドの間隔が、デカップリング・
コンデンサの１対の電極の間隔と見合っており、デカッ
プリング・コンデンサの１対の電極が、プリント配線基
板をはさんで、対応する電源用パッド及びグランド用パ
ッドと対向し、かつ、プリント配線基板に設けられた１
対のスルーホールを介して電源用パッド及びグランド用
パッドにそれぞれ接続していることを特徴とする。
【０００８】本発明のプリント配線基板において、デカ
ップリング・コンデンサとしてチップ・コンデンサを用
いることが好ましく、また、半導体集積回路に電源用パ
ッドとグランド用パッドがそれぞれ複数設けられている
ようにしてもよい。
【０００９】上述のように構成された本発明の半導体集
積回路では、電源用パッド及びグランド用パッドの間隔
が、プリント配線基板に配置されるデカップリング・コ
ンデンサの１対の電極間隔（サイズ）に合わされている
ので、集積回路をプリント配線基板に実装し、電源用パ
ッド、グランド用パッドからほとんど直下にスルーホー
ルを介して、デカップリング・コンデンサに電源パター
ンとグランドパターンを接続する構造をとることができ
る。したがって、集積回路の電源用パッド、グランド用
パッドとデカップリング・コンデンサを最短で接続する
ことが可能になり、電源パターン、グランドパターンの
インダクタンスが低減され、デカップリング・コンデン
サの効果を十分に引き出すことができるので、プリント
配線基板からの電磁波放射ノイズが低減される。
【００１０】
【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照して説明する。
【００１１】《第１の実施の形態》図１及び図２は本発
明の第１の実施の形態を説明する図であって、図１は本
発明に基づくＢＧＡチップ７を搭載したプリント配線基
板８を、ＢＧＡチップ７を実装した面の反対側の面から
見た拡大平面図であり、図２はこのＢＧＡチップ７を搭
載したプリント配線基板８の断面図である。
【００１２】集積回路であるＢＧＡチップ７の底面に
は、このＢＧＡチップ７と外部回路との電気的な接続を
行うための複数の接続用パッド（図１では点線の円で表
示）が１ｍｍピッチで格子状に規則正しく配列してい
る。これらの接続用パッドのうち、電源用パッド１（右
上がりの斜線で表示）は、ＢＧＡチップ７に電力を供給
するための接続用パッドであり、グランド用パッド２
（交差斜線で表示）は、ＢＧＡチップ７を接地するため
の接続用パッドである。電源用パッド１とグランド用パ
ッド２は、相互に対をなして、複数対設けられている。
【００１３】一方、プリント配線基板８のＢＧＡチップ
７を搭載していない方の面には、チップ・コンデンサで
あるデカップリング・コンデンサ３が実装されている。
また、デカップリング・コンデンサ３は１ｍｍ×０.５
ｍｍのサイズであり、電源用パッド１とグランド用パッ
ド２から投影して見たときに、それぞれのパッド１,２
のほぼ真ん中にくるようにプリント配線基板８上に配置
されている。このデカップリング・コンデンサ３を半田
付けするためにプリント配線基板８に設けられる１対の
搭載パッド４は、デカップリング・コンデンサ３の両側
に半田フィレットが充分できるように、デカップリング
・コンデンサ３の電極の外側まで形成されている。そし
て、デカップリング・コンデンサ３の両側の搭載パッド
４に隣接して、１対の搭載パッド４とＢＧＡチップ７の
電源用パッド１及びグランド用パッド２とをそれぞれ接
続するための電源接続用スルーホール５及びグランド接
続用スルーホール６が、プリント配線基板８を貫通して
形成されている。
【００１４】ここで、ＢＧＡチップ７の対をなす電源用
パッド１とグランド用パッド２は、それらの間隔がいず
れの場合も２ｍｍになるように配置されている。また、
プリント配線基板８に実装されたデカップリング・コン
デンサ３のサイズは１ｍｍ×０.５ｍｍであるが、半田
付けするための搭載パッド４を含めるとその長手方向の
長さはほぼ２ｍｍとなる。したがって、ＢＧＡチップ７
の対をなす電源用パッド１とグランド用パッド２の間隔
と、半田付け用の搭載パッド４までを含めたデカップリ
ング・コンデンサ３の電極間隔（サイズ）がほぼ等しく
なり、半田付け用の搭載パッド４に近接して電源接続用
スルーホール５、グランド接続用スルーホール６を配置
すれば、ＢＧＡチップ７の電源用パッド１、グランド用
パッド２から、デカップリング・コンデンサ３までを、
垂直方向にほぼ直線的にプリント配線基板８の厚さの距
離で接続することが可能となる。
【００１５】このような構成をとることにより、図２に
示されるように、ＢＧＡチップ７の電源用パッド１、グ
ランド用パッド２から、プリント配線基板８に配置され
たデカップリング・コンデンサ３までを電源接続用スル
ーホール５、グランド接続用スルーホール６を介して最
短で電気的に接続することができる。したがって、デカ
ップリング・コンデンサ３からＢＧＡチップの電源用パ
ッド１、グランド用パッド２までの配線パターンのイン
ダクタンスを小さくでき、プリント配線基板８からの電
磁波放射ノイズが低減される。
【００１６】また、この実施の形態において、ＢＧＡチ
ップ７の底面に配置される複数の接続用パッドのピッチ
を１.５ｍｍとし、使用するデカップリング・コンデン
サ３のサイズを１.６ｍｍ×０.８ｍｍとした場合も、プ
リント配線基板８からの電磁波放射ノイズが低減され
た。
【００１７】《第２の実施の形態》図３は本発明の第２
の実施の形態を説明する図である。この実施の形態は、
第１の実施の形態において、各電源用パッド１に対応す
る電源接続用スルーホール５の数を２個に増やし、各グ
ランド用パッド２に対応するグランド接続用スルーホー
ル６を２個に増やしたものであって、その他の点につい
ては、第１の実施の形態と同じ構成である。
【００１８】このような構成にすることで、デカップリ
ング・コンデンサ３からＢＧＡチップ７の電源用パッド
１及びグランド用パッド２までの配線パターンのインダ
クタンスがさらに低減されるため、プリント配線基板８
からの電磁波放射ノイズはさらに低減される。
【００１９】なおここでは、電源用スルーホール５及び
グランド接続用スルーホール６の数がそれぞれ２個であ
る場合について説明しているが、周りの信号線用のパッ
ドから引き出される信号線との配置上の干渉が許す範囲
で、接続用のスルーホールの数をより多くすることが可
能である。
【００２０】《比較例》図４及び図５は、電源用パッド
１、グランド用パッド２の配置において相互の位置関係
が考慮されていない従来のＢＧＡチップ７をプリント配
線基板８に搭載した状態を示している。電源用パッド１
とグランド用パッド２の配置において、デカップリング
・コンデンサ３のサイズや配置位置を考慮しないと、Ｂ
ＧＡチップ７の電源用パッド１やグランド用パッド２か
らデカップリング・コンデンサ３までの配線パターン９
が長くなってこの配線パターン９のインダクタンスが大
きくなり、プリント配線基板８からの電磁波放射ノイズ
の発生を抑制することができない。
【００２１】以上、本発明の実施の形態について、半導
体集積回路としてＢＧＡチップを用いた場合について説
明したが、本発明はこれに限定されるものではなく、底
面に複数の接続用パッドが配置されるＣＳＰチップ集積
回路やフリップ・チップ集積回路、マルチチップ・モジ
ュールなどについても本発明を適用することができる。
また、集積回路の接続用パッドのピッチやデカップリン
グ・コンデンサのサイズは、上述した数値に限定される
ものでなく、設計に応じて変更することができる。
【００２２】
【発明の効果】以上説明したように本発明は、プリント
配線基板において集積回路の搭載面の反対側の面に配置
されるデカップリング・コンデンサの１対の電極間隔
（サイズ）と見合うように、集積回路の電源用パッドと
グランド用パッドの間隔を定めることにより、この集積
回路をプリント配線基板に搭載した際に、これら電源用
パッド及びグランド用パッドとデカップリング・コンデ
ンサとの配線距離が最短となって集積回路の電源用配線
パターンとグランド用配線パターンのインダクタンスが
小さくなり、プリント配線基板からの電磁波放射ノイズ
が低減されるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を説明する図であ
り、集積回路を実装したプリント配線基板を説明する拡
大平面図である。
【図２】第１の実施の形態でのプリント配線基板の断面
図である。
【図３】本発明の第２の実施の形態を説明する図であ
り、集積回路を実装したプリント配線基板を説明する拡
大平面図である。
【図４】従来の集積回路を実装したプリント配線基板を
説明する拡大平面図である。
【図５】図４に示すプリント配線基板の断面図である。
【符号の説明】
１ 電源用パッド ２ グランド用パッド ３ デカップリング・コンデンサ ４ 搭載パッド ５ 電源接続用スルーホール ６ グランド接続用スルーホール ７ ＢＧＡチップ ８ プリント配線基板 ９ 配線パターン

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 底面に複数の接続用パッドを有する半導
    体集積回路において、 前記接続用パッドのうちの対をなす電源用パッドとグラ
    ンド用パッドの間隔が、前記半導体集積回路を配線基板
    の一方の面に搭載したときに前記配線基板の他方の面に
    設けられているデカップリング・コンデンサの１対の電
    極間隔と見合っていることを特徴とする半導体集積回
    路。
  2. 【請求項２】 前記電源用パッドと前記グランド用パッ
    ドがそれぞれ複数設けられている請求項１に記載の半導
    体集積回路。
  3. 【請求項３】 底面に複数の接続用パッドを有する半導
    体集積回路を搭載したプリント配線基板において、 前記半導体集積回路を搭載した面の反対側の面にデカッ
    プリング・コンデンサが実装され、 前記半導体集積回路の前記接続用パッドのうちの対をな
    す電源用パッドとグランド用パッドの間隔が、前記デカ
    ップリング・コンデンサの１対の電極の間隔と見合って
    おり、 前記デカップリング・コンデンサの前記１対の電極が、
    前記プリント配線基板をはさんで、対応する前記電源用
    パッド及び前記グランド用パッドと対向し、かつ、前記
    プリント配線基板に設けられた１対のスルーホールを介
    して前記電源用パッド及び前記グランド用パッドにそれ
    ぞれ接続していることを特徴とするプリント配線基板。
  4. 【請求項４】 前記デカップリング・コンデンサがチッ
    プ・コンデンサである請求項３に記載のプリント配線基
    板。
  5. 【請求項５】 前記半導体集積回路に前記電源用パッド
    と前記グランド用パッドがそれぞれ複数設けられている
    請求項３または４に記載のプリント配線基板。
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