JP3166490B2 - Ｂｇａ型半導体装置 - Google Patents
Ｂｇａ型半導体装置Info
- Publication number
- JP3166490B2 JP3166490B2 JP15451194A JP15451194A JP3166490B2 JP 3166490 B2 JP3166490 B2 JP 3166490B2 JP 15451194 A JP15451194 A JP 15451194A JP 15451194 A JP15451194 A JP 15451194A JP 3166490 B2 JP3166490 B2 JP 3166490B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- hole
- semiconductor device
- type semiconductor
- pad
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/36—Assembling printed circuits with other printed circuits
- H05K3/368—Assembling printed circuits with other printed circuits parallel to each other
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
- H05K3/4053—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques
- H05K3/4069—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques for via connections in organic insulating substrates
Description
【０００１】
【産業上の利用分野】本発明は、ＢＧＡ（ボール・グリ
ッド・アレイ）型半導体装置に関し、詳しくは、広く産
業用または民生用に使用されるコンピュータや電子機器
に組み込まれるＬＳＩチップ、ＶＬＳＩチップに適用さ
れるＢＧＡ型半導体装置に関する。
ッド・アレイ）型半導体装置に関し、詳しくは、広く産
業用または民生用に使用されるコンピュータや電子機器
に組み込まれるＬＳＩチップ、ＶＬＳＩチップに適用さ
れるＢＧＡ型半導体装置に関する。
【０００２】
【従来の技術】ＬＳＩチップが高集積化されるに伴い、
このＬＳＩチップを搭載するパッケージが多ピン化され
るとともに、伝送される信号も高速化されている。従来
より、このような多端子ＬＳＩチップに対応するパッケ
ージとしては、ＱＦＰやＰＧＡ型パッケージが広く用い
られている。
このＬＳＩチップを搭載するパッケージが多ピン化され
るとともに、伝送される信号も高速化されている。従来
より、このような多端子ＬＳＩチップに対応するパッケ
ージとしては、ＱＦＰやＰＧＡ型パッケージが広く用い
られている。
【０００３】しかしながら、上述するＱＦＰに用いられ
るリードフレームのピン・ピッチは、最小でも０．３ｍ
ｍまでに微細化するのが限界であり、このため実用的な
ＱＦＰの外形サイズを考慮すれば、３００〜４００ピン
程度が上限であると考えられる。従って、近い将来には
４００〜７００ピン程度のパッケージを対象として検討
を開始しなければならないが、上述するようにＱＦＰで
はこれに対応することは困難な状況である。また、ＬＳ
Ｉチップは、その処理速度も年々高速化されているの
で、パッケージのリード部を伝送される信号波形にも歪
みのないものが要求されているが、ＱＦＰは多ピン化さ
れるに応じて、ＬＳＩチップの電極パッドからパッケー
ジの外部接続端子までが長くなるので、どうしても高速
化が進むと信号波形の伝送特性が劣化するという問題点
があった。
るリードフレームのピン・ピッチは、最小でも０．３ｍ
ｍまでに微細化するのが限界であり、このため実用的な
ＱＦＰの外形サイズを考慮すれば、３００〜４００ピン
程度が上限であると考えられる。従って、近い将来には
４００〜７００ピン程度のパッケージを対象として検討
を開始しなければならないが、上述するようにＱＦＰで
はこれに対応することは困難な状況である。また、ＬＳ
Ｉチップは、その処理速度も年々高速化されているの
で、パッケージのリード部を伝送される信号波形にも歪
みのないものが要求されているが、ＱＦＰは多ピン化さ
れるに応じて、ＬＳＩチップの電極パッドからパッケー
ジの外部接続端子までが長くなるので、どうしても高速
化が進むと信号波形の伝送特性が劣化するという問題点
があった。
【０００４】一方、ＰＧＡ型パッケージは、大型コンピ
ュータに組み込まれるパッケージを主体として検討が加
えられてきた。このＰＧＡ型パッケージは、構造的には
ＢＧＡ型パッケージとの共通点も多いが、ＢＧＡ型パッ
ケージと最も違う点は、ＢＧＡ型パッケージの外部接続
端子がはんだボール等であるのに対し、ＰＧＡ型パッケ
ージの外部接続端子はピンであることである。また、こ
のＰＧＡ型パッケージをプリント基板等に実装するに
は、通常、プリント基板側に用意したソケットにＰＧＡ
型パッケージのピンを差し込んで電気的接続を行ってい
るが、このため、ＰＧＡ型パッケージを実装するソケッ
トが非常に微細な構造となり、ソケットの製作限界から
ＰＧＡ型パッケージのピン・ピッチが決定され、ＱＦＰ
と同様にピン・ピッチに制限があるという問題点があっ
た。
ュータに組み込まれるパッケージを主体として検討が加
えられてきた。このＰＧＡ型パッケージは、構造的には
ＢＧＡ型パッケージとの共通点も多いが、ＢＧＡ型パッ
ケージと最も違う点は、ＢＧＡ型パッケージの外部接続
端子がはんだボール等であるのに対し、ＰＧＡ型パッケ
ージの外部接続端子はピンであることである。また、こ
のＰＧＡ型パッケージをプリント基板等に実装するに
は、通常、プリント基板側に用意したソケットにＰＧＡ
型パッケージのピンを差し込んで電気的接続を行ってい
るが、このため、ＰＧＡ型パッケージを実装するソケッ
トが非常に微細な構造となり、ソケットの製作限界から
ＰＧＡ型パッケージのピン・ピッチが決定され、ＱＦＰ
と同様にピン・ピッチに制限があるという問題点があっ
た。
【０００５】
【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく種々の問題点をかえりみて、多ピン
化、特に３００〜７００ピンの多ピン化に対応すること
ができるとともに、ＬＳＩチップの高速動作にも対応す
ることができるＢＧＡ型半導体装置を提供することにあ
る。
従来技術に基づく種々の問題点をかえりみて、多ピン
化、特に３００〜７００ピンの多ピン化に対応すること
ができるとともに、ＬＳＩチップの高速動作にも対応す
ることができるＢＧＡ型半導体装置を提供することにあ
る。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明の参考例としてのＢＧＡ型半導体装置は、複
数のスルーホールがアレイ状に開孔された絶縁性を有す
る基板と、この基板に開孔されたスルーホールの内部に
充填された導電性樹脂と、前記基板の片面側のスルーホ
ールの外周部に形成された配線パッドと、この配線パッ
ドから延在する配線パターンと、前記基板の他面側のス
ルーホールの外周部に形成されたボールパッドと、この
ボールパッド上に形成されたリング状バンプ、あるいは
前記スルーホールを含むボールパッド上に形成されたボ
ール状バンプとを備えるものである。
に、本発明の参考例としてのＢＧＡ型半導体装置は、複
数のスルーホールがアレイ状に開孔された絶縁性を有す
る基板と、この基板に開孔されたスルーホールの内部に
充填された導電性樹脂と、前記基板の片面側のスルーホ
ールの外周部に形成された配線パッドと、この配線パッ
ドから延在する配線パターンと、前記基板の他面側のス
ルーホールの外周部に形成されたボールパッドと、この
ボールパッド上に形成されたリング状バンプ、あるいは
前記スルーホールを含むボールパッド上に形成されたボ
ール状バンプとを備えるものである。
【０００７】また、本発明の他の参考例としてのＢＧＡ
型半導体装置は、複数のスルーホールがアレイ状に開孔
された絶縁性を有する基板と、この基板に開孔されたス
ルーホールの壁面に形成されためっきと、前記基板の片
面側のスルーホールの外周部に形成された配線パッド
と、この配線パッドから延在する配線パターンと、前記
基板の他面側のスルーホールの外周部に形成されたボー
ルパッドと、このボールパッド上に形成されたリング状
バンプ、あるいは前記スルーホールを含むボールパッド
上に形成されたボール状バンプとを備えるものである。
型半導体装置は、複数のスルーホールがアレイ状に開孔
された絶縁性を有する基板と、この基板に開孔されたス
ルーホールの壁面に形成されためっきと、前記基板の片
面側のスルーホールの外周部に形成された配線パッド
と、この配線パッドから延在する配線パターンと、前記
基板の他面側のスルーホールの外周部に形成されたボー
ルパッドと、このボールパッド上に形成されたリング状
バンプ、あるいは前記スルーホールを含むボールパッド
上に形成されたボール状バンプとを備えるものである。
【０００８】また、本発明のもう１つの参考例としての
ＢＧＡ型半導体装置は、複数のスルーホールがアレイ状
に開孔された絶縁性を有する基板と、この基板に開孔さ
れたスルーホールの壁面に形成されためっきと、このめ
っきが形成されたスルーホールの内部に充填された導電
性樹脂と、前記基板の片面側のスルーホールの外周部に
形成された配線パッドと、この配線パッドから延在する
配線パターンと、前記基板の他面側のスルーホールの外
周部に形成されたボールパッドと、このボールパッド上
に形成されたリング状バンプ、あるいは前記スルーホー
ルを含むボールパッド上に形成されたボール状バンプと
を備えるものである。
ＢＧＡ型半導体装置は、複数のスルーホールがアレイ状
に開孔された絶縁性を有する基板と、この基板に開孔さ
れたスルーホールの壁面に形成されためっきと、このめ
っきが形成されたスルーホールの内部に充填された導電
性樹脂と、前記基板の片面側のスルーホールの外周部に
形成された配線パッドと、この配線パッドから延在する
配線パターンと、前記基板の他面側のスルーホールの外
周部に形成されたボールパッドと、このボールパッド上
に形成されたリング状バンプ、あるいは前記スルーホー
ルを含むボールパッド上に形成されたボール状バンプと
を備えるものである。
【０００９】さらに、本発明の実施例としてのＢＧＡ型
半導体装置は、複数のスルーホールがアレイ状に開孔さ
れた絶縁性を有する基板と、この基板に開孔されたスル
ーホールの壁面に形成されためっきと、このめっきが形
成されたスルーホールの内部に充填された導電性樹脂
と、前記基板の片面側の導電性樹脂が充填されたスルー
ホールの直上に形成された配線パッドと、この配線パッ
ドから延在する配線パターンと、前記基板の他面側の導
電性樹脂が充填されたスルーホール直下に形成されたボ
ールパッドと、このボールパッド上に形成されたボール
状バンプとを備えることを特徴とするＢＧＡ型半導体装
置を提供するものである。
半導体装置は、複数のスルーホールがアレイ状に開孔さ
れた絶縁性を有する基板と、この基板に開孔されたスル
ーホールの壁面に形成されためっきと、このめっきが形
成されたスルーホールの内部に充填された導電性樹脂
と、前記基板の片面側の導電性樹脂が充填されたスルー
ホールの直上に形成された配線パッドと、この配線パッ
ドから延在する配線パターンと、前記基板の他面側の導
電性樹脂が充填されたスルーホール直下に形成されたボ
ールパッドと、このボールパッド上に形成されたボール
状バンプとを備えることを特徴とするＢＧＡ型半導体装
置を提供するものである。
【００１０】
【発明の作用】本発明のＢＧＡ型半導体装置は、ＬＳＩ
チップを搭載するパッケージの外部接続端子、即ち、プ
リント基板やＭＣＭ（マルチ・チップ・モジュール）基
板等との接続端子として、ＢＧＡ（ボール・グリッド・
アレイ）を適用したもので、基板の片面には、基板に開
孔されたスルーホールの直上に配線パッドと、この配線
パッドとＬＳＩチップの電極パッド等とを接続する配線
パターンだけを形成し、基板の他面には、基板に開孔さ
れたスルーホールの直下にボールパッドと、このボール
パッド上に外部接続端子となるバンプとを形成し、基板
に開孔されたスルーホールを介して、基板の片面に形成
された配線パッドと、基板の他面に形成されたボールパ
ッドとを、互いに電気的に接続したものである。
チップを搭載するパッケージの外部接続端子、即ち、プ
リント基板やＭＣＭ（マルチ・チップ・モジュール）基
板等との接続端子として、ＢＧＡ（ボール・グリッド・
アレイ）を適用したもので、基板の片面には、基板に開
孔されたスルーホールの直上に配線パッドと、この配線
パッドとＬＳＩチップの電極パッド等とを接続する配線
パターンだけを形成し、基板の他面には、基板に開孔さ
れたスルーホールの直下にボールパッドと、このボール
パッド上に外部接続端子となるバンプとを形成し、基板
に開孔されたスルーホールを介して、基板の片面に形成
された配線パッドと、基板の他面に形成されたボールパ
ッドとを、互いに電気的に接続したものである。
【００１１】ここで、本発明の参考例としてのＢＧＡ型
半導体装置は、基板の片面に形成された配線パッドと、
基板の他面に形成されたボールパッドとを、互いに電気
的に接続するために、スルーホールの内部に導電性樹
脂、例えば、銅粉を混在した銅ペースト等を充填したも
のである。同様に、本発明の他の参考例としてのＢＧＡ
型半導体装置では、スルーホールの壁面にめっきを施
し、本発明のもう１つの参考例として、及び本発明の実
施例としてのＢＧＡ型半導体装置では、スルーホールの
壁面にめっきを施し、さらにこのめっきが施されたスル
ーホールに導電性樹脂を充填したものである。また、本
発明の実施例としてのＢＧＡ型半導体装置においては、
上述する配線パッドおよびボールパッドを形成する際
に、スルーホールに充填された導電性樹脂にめっきを施
し、配線パッドおよびボールパッドの平坦度を向上させ
たものである。
半導体装置は、基板の片面に形成された配線パッドと、
基板の他面に形成されたボールパッドとを、互いに電気
的に接続するために、スルーホールの内部に導電性樹
脂、例えば、銅粉を混在した銅ペースト等を充填したも
のである。同様に、本発明の他の参考例としてのＢＧＡ
型半導体装置では、スルーホールの壁面にめっきを施
し、本発明のもう１つの参考例として、及び本発明の実
施例としてのＢＧＡ型半導体装置では、スルーホールの
壁面にめっきを施し、さらにこのめっきが施されたスル
ーホールに導電性樹脂を充填したものである。また、本
発明の実施例としてのＢＧＡ型半導体装置においては、
上述する配線パッドおよびボールパッドを形成する際
に、スルーホールに充填された導電性樹脂にめっきを施
し、配線パッドおよびボールパッドの平坦度を向上させ
たものである。
【００１２】従って、基板に碁盤目状にスルーホールを
開孔し、このスルーホールの直下にボールパッドを形成
し、このボールパッド上に外部接続端子となるバンプを
形成するので、バンプのピッチを最小にすることがで
き、基板のサイズを最小にすることができる。また、基
板の片面には、ＬＳＩチップの電極とスルーホールの直
上に形成された配線パッドとを接続する配線パターンだ
けを形成し、基板の他面には、スルーホールの直下にボ
ールパッドが形成され、このボールパッド上にバンプが
形成されているので、配線パターン設計の自由度が高
く、ＬＳＩチップの電極パッドからバンプまでの距離を
最短にすることができるので、ＬＳＩチップの高速動作
に伴う信号の伝送特性を改善することができ、ノイズに
よる信号の伝送特性の劣化を防止することができる。
開孔し、このスルーホールの直下にボールパッドを形成
し、このボールパッド上に外部接続端子となるバンプを
形成するので、バンプのピッチを最小にすることがで
き、基板のサイズを最小にすることができる。また、基
板の片面には、ＬＳＩチップの電極とスルーホールの直
上に形成された配線パッドとを接続する配線パターンだ
けを形成し、基板の他面には、スルーホールの直下にボ
ールパッドが形成され、このボールパッド上にバンプが
形成されているので、配線パターン設計の自由度が高
く、ＬＳＩチップの電極パッドからバンプまでの距離を
最短にすることができるので、ＬＳＩチップの高速動作
に伴う信号の伝送特性を改善することができ、ノイズに
よる信号の伝送特性の劣化を防止することができる。
【００１３】
【実施例】以下に、添付の図面に示す好適実施例に基づ
いて、本発明のＢＧＡ型半導体装置を詳細に説明する。
いて、本発明のＢＧＡ型半導体装置を詳細に説明する。
【００１４】図１（ａ）は、本発明のＢＧＡ型半導体装
置の一参考例の部分断面図である。同図に示すＢＧＡ型
半導体装置１０において、基板１１にはスルーホール１
２が開孔され、この基板１１の片面側には配線パッド１
４と、この配線パッド１４から延在する配線パターン
（図示せず）とが形成され、同様に、この基板１１の他
面側にはボールパッド１６が形成されている。また、こ
のボールパッド１６上にはリング状バンプ２０が形成さ
れ、基板１１の片面側に形成された配線パッド１４と、
基板１１の他面側に形成されたボールパッド１６とは、
基板１１に開孔されたスルーホール１２に導電性樹脂１
８を充填することにより、互いに電気的に接続されてい
る。
置の一参考例の部分断面図である。同図に示すＢＧＡ型
半導体装置１０において、基板１１にはスルーホール１
２が開孔され、この基板１１の片面側には配線パッド１
４と、この配線パッド１４から延在する配線パターン
（図示せず）とが形成され、同様に、この基板１１の他
面側にはボールパッド１６が形成されている。また、こ
のボールパッド１６上にはリング状バンプ２０が形成さ
れ、基板１１の片面側に形成された配線パッド１４と、
基板１１の他面側に形成されたボールパッド１６とは、
基板１１に開孔されたスルーホール１２に導電性樹脂１
８を充填することにより、互いに電気的に接続されてい
る。
【００１５】また、図１（ｂ）は、本発明のＢＧＡ型半
導体装置の別の参考例の部分断面図である。同図に示す
ＢＧＡ型半導体装置２２は、図１（ａ）に示すＢＧＡ型
半導体装置１０と比較して、リング状バンプ２０の代わ
りにボール状バンプ２４を形成した点が異なるだけなの
で、同一の構成要素には同一の符号を付し、その説明を
省略する。即ち、図１（ｂ）に示すＢＧＡ型半導体装置
２２は、導電性樹脂１８が充填されたスルーホール１２
を含むボールパッド１６上にボール状バンプ２４を形成
したものである。
導体装置の別の参考例の部分断面図である。同図に示す
ＢＧＡ型半導体装置２２は、図１（ａ）に示すＢＧＡ型
半導体装置１０と比較して、リング状バンプ２０の代わ
りにボール状バンプ２４を形成した点が異なるだけなの
で、同一の構成要素には同一の符号を付し、その説明を
省略する。即ち、図１（ｂ）に示すＢＧＡ型半導体装置
２２は、導電性樹脂１８が充填されたスルーホール１２
を含むボールパッド１６上にボール状バンプ２４を形成
したものである。
【００１６】ここで、基板１１は、絶縁性を有するもの
であれば特に限定されないが、例えば、テープ状に形成
されたポリイミドフィルムやガラスエポキシフィルム等
を用いて、上述する開孔、パターン形成およびバンプ形
成を連続的に行うことができるのが好ましい。また、基
板１１に開孔されたスルーホール１２は、図１（ａ）に
は図示していないが、必要最小限度の数量、例えば、搭
載するＬＳＩチップの電極パッド数（端子数）に応じた
数量を、基板１１上の所定位置、例えば、碁盤目状に、
パンチングやヒドラジンアルカリによる溶解やエキシマ
レーザー等によるアブレーション等により開孔するのが
好ましい。また、導電性樹脂１８は、導電性を有する樹
脂であれば、どのようなものでも良いが、例えば、銅粉
を混入した銅ペースト等であるのが好ましい。また、ボ
ールパッド１６上に形成されるリング状バンプ２０また
はボール状バンプ２４は、半田ペースト印刷法やボール
振り込み法等により形成するのが好ましい。
であれば特に限定されないが、例えば、テープ状に形成
されたポリイミドフィルムやガラスエポキシフィルム等
を用いて、上述する開孔、パターン形成およびバンプ形
成を連続的に行うことができるのが好ましい。また、基
板１１に開孔されたスルーホール１２は、図１（ａ）に
は図示していないが、必要最小限度の数量、例えば、搭
載するＬＳＩチップの電極パッド数（端子数）に応じた
数量を、基板１１上の所定位置、例えば、碁盤目状に、
パンチングやヒドラジンアルカリによる溶解やエキシマ
レーザー等によるアブレーション等により開孔するのが
好ましい。また、導電性樹脂１８は、導電性を有する樹
脂であれば、どのようなものでも良いが、例えば、銅粉
を混入した銅ペースト等であるのが好ましい。また、ボ
ールパッド１６上に形成されるリング状バンプ２０また
はボール状バンプ２４は、半田ペースト印刷法やボール
振り込み法等により形成するのが好ましい。
【００１７】また、配線パッド１４は、基板１１の片面
側のスルーホール１２の外周部にリング状に形成され、
この配線パッド１４から配線パターンを延在させてＬＳ
Ｉの電極パッド等と電気的に接続するものである。同様
に、ボールパッド１６は、基板１１の他面側のスルーホ
ール１２の外周部にリング状に形成されている。即ち、
基板１１の片面側には、ＬＳＩチップとの電気的接続の
ための配線パターンだけを形成し、基板１１の他面側に
は、外部接続端子となるバンプをスルーホール１２の直
下に形成しているので、基板１１の片面側では、ＬＳＩ
チップの電極から配線パッド１４までの距離を最短にす
るように、配線パターンの設計を行うことができ、基板
１１の他面側では、ボールパッド１６がスルーホール１
２の直下に形成されているので、配線パッド１４からバ
ンプまでの距離が最短であることは勿論、基板１１のサ
イズを最小にすることができる。また、これらの配線パ
ッド１４、配線パターンおよびボールパッド１６は、例
えば、基板１１の表面にエポキシ系あるいはポリイミド
系等の接着剤を介して貼り付けられた銅箔、あるいは基
板１１の表面に蒸着、スパッタ、めっき等で直接形成さ
れた銅箔、あるいは銅箔上に直接ポリイミドをワニスコ
ートして貼り付け、この銅箔をパターン形成するのが好
ましい。
側のスルーホール１２の外周部にリング状に形成され、
この配線パッド１４から配線パターンを延在させてＬＳ
Ｉの電極パッド等と電気的に接続するものである。同様
に、ボールパッド１６は、基板１１の他面側のスルーホ
ール１２の外周部にリング状に形成されている。即ち、
基板１１の片面側には、ＬＳＩチップとの電気的接続の
ための配線パターンだけを形成し、基板１１の他面側に
は、外部接続端子となるバンプをスルーホール１２の直
下に形成しているので、基板１１の片面側では、ＬＳＩ
チップの電極から配線パッド１４までの距離を最短にす
るように、配線パターンの設計を行うことができ、基板
１１の他面側では、ボールパッド１６がスルーホール１
２の直下に形成されているので、配線パッド１４からバ
ンプまでの距離が最短であることは勿論、基板１１のサ
イズを最小にすることができる。また、これらの配線パ
ッド１４、配線パターンおよびボールパッド１６は、例
えば、基板１１の表面にエポキシ系あるいはポリイミド
系等の接着剤を介して貼り付けられた銅箔、あるいは基
板１１の表面に蒸着、スパッタ、めっき等で直接形成さ
れた銅箔、あるいは銅箔上に直接ポリイミドをワニスコ
ートして貼り付け、この銅箔をパターン形成するのが好
ましい。
【００１８】続いて、図５に示すフローチャートを用い
て、上述する本発明のＢＧＡ型半導体装置の形成方法の
参考例を説明するが、本発明のＢＧＡ型半導体装置はこ
れに限定されず、どのような形成方法を用いて形成して
も良い。まず、図５（ａ）に示すように、絶縁性を有す
る基板１１の両面に銅箔１３を貼り付ける。次に、図５
（ｂ）に示すように、この両面に銅箔１３が貼り付けら
れた基板１１にスルーホール１２を開孔する。続いて、
図５（ｃ）に示すように、開孔したスルーホール１２の
内部に導電性樹脂１８を充填する。続いて、図５（ｄ）
に示すように、基板１１の両面に貼り付けられた銅箔１
３をエッチングして、基板１１の片面側のスルーホール
１２の外周部にリング状の配線パッド１４と、この配線
パッド１４から延在する配線パターンを形成し、同時
に、基板１１の他面側のスルーホール１２の外周部のリ
ング状のボールパッド１６を形成する。そして、図５
（ｅ）に示すように、このリング状のボールパッド１６
上にリング状バンプ２０を形成する、あるいは図５
（ｆ）に示すように、導電性樹脂１８が充填されたスル
ーホール１２を含むボールパッド１６上にボール状バン
プ２４を形成する。
て、上述する本発明のＢＧＡ型半導体装置の形成方法の
参考例を説明するが、本発明のＢＧＡ型半導体装置はこ
れに限定されず、どのような形成方法を用いて形成して
も良い。まず、図５（ａ）に示すように、絶縁性を有す
る基板１１の両面に銅箔１３を貼り付ける。次に、図５
（ｂ）に示すように、この両面に銅箔１３が貼り付けら
れた基板１１にスルーホール１２を開孔する。続いて、
図５（ｃ）に示すように、開孔したスルーホール１２の
内部に導電性樹脂１８を充填する。続いて、図５（ｄ）
に示すように、基板１１の両面に貼り付けられた銅箔１
３をエッチングして、基板１１の片面側のスルーホール
１２の外周部にリング状の配線パッド１４と、この配線
パッド１４から延在する配線パターンを形成し、同時
に、基板１１の他面側のスルーホール１２の外周部のリ
ング状のボールパッド１６を形成する。そして、図５
（ｅ）に示すように、このリング状のボールパッド１６
上にリング状バンプ２０を形成する、あるいは図５
（ｆ）に示すように、導電性樹脂１８が充填されたスル
ーホール１２を含むボールパッド１６上にボール状バン
プ２４を形成する。
【００１９】次に、図２（ａ）は、本発明のＢＧＡ型半
導体装置の他の参考例の部分断面図である。同図に示す
ＢＧＡ型半導体装置２６は、図１（ａ）に示すＢＧＡ型
半導体装置１０と比較して、基板１１の片面側に形成さ
れた配線パッド１４と、基板１１の他面側に形成された
ボールパッド１６とを、基板１１に開孔されたスルーホ
ール１２の壁面にめっき２８を施すことにより、互いに
電気的に接続したものである。また、図２（ｂ）は、本
発明のＢＧＡ型半導体装置の別の参考例の部分断面図で
ある。同図に示すＢＧＡ型半導体装置３０は、図２
（ａ）に示すＢＧＡ型半導体装置２６と比較して、壁面
がめっきされたスルーホール１２を除くボールパッド１
６上にリング状バンプ２０を形成する代わりに、壁面が
めっきされたスルーホール１２を含むボールパッド１６
上にボール状バンプ２４を形成したものである。
導体装置の他の参考例の部分断面図である。同図に示す
ＢＧＡ型半導体装置２６は、図１（ａ）に示すＢＧＡ型
半導体装置１０と比較して、基板１１の片面側に形成さ
れた配線パッド１４と、基板１１の他面側に形成された
ボールパッド１６とを、基板１１に開孔されたスルーホ
ール１２の壁面にめっき２８を施すことにより、互いに
電気的に接続したものである。また、図２（ｂ）は、本
発明のＢＧＡ型半導体装置の別の参考例の部分断面図で
ある。同図に示すＢＧＡ型半導体装置３０は、図２
（ａ）に示すＢＧＡ型半導体装置２６と比較して、壁面
がめっきされたスルーホール１２を除くボールパッド１
６上にリング状バンプ２０を形成する代わりに、壁面が
めっきされたスルーホール１２を含むボールパッド１６
上にボール状バンプ２４を形成したものである。
【００２０】続いて、図６に示すフローチャートを用い
て、上述する本発明のＢＧＡ型半導体装置の形成方法の
他の参考例を説明する。まず、図６（ａ）に示すよう
に、絶縁性を有する基板１１の両面に銅箔１３を貼り付
ける。次に、図６（ｂ）に示すように、この両面に銅箔
１３が貼り付けられた基板１１にスルーホール１２を開
孔する。続いて、図６（ｃ）に示すように、開孔したス
ルーホール１２の壁面にめっき２８を施す。続いて、図
６（ｄ）に示すように、基板１１の両面に貼り付けられ
た銅箔１３をエッチングして、基板１１の片面側のスル
ーホール１２の外周部にリング状の配線パッド１４と、
この配線パッド１４から延在する配線パターンを形成
し、同時に、基板１１の他面側のスルーホール１２の外
周部にリング状のボールパッド１６を形成する。そし
て、図６（ｅ）に示すように、このリング状のボールパ
ッド１６上にリング状バンプ２０を形成する、あるいは
図６（ｆ）に示すように、導電性樹脂１８が充填された
スルーホール１２を含むボールパッド１６上にボール状
バンプ２４を形成する。
て、上述する本発明のＢＧＡ型半導体装置の形成方法の
他の参考例を説明する。まず、図６（ａ）に示すよう
に、絶縁性を有する基板１１の両面に銅箔１３を貼り付
ける。次に、図６（ｂ）に示すように、この両面に銅箔
１３が貼り付けられた基板１１にスルーホール１２を開
孔する。続いて、図６（ｃ）に示すように、開孔したス
ルーホール１２の壁面にめっき２８を施す。続いて、図
６（ｄ）に示すように、基板１１の両面に貼り付けられ
た銅箔１３をエッチングして、基板１１の片面側のスル
ーホール１２の外周部にリング状の配線パッド１４と、
この配線パッド１４から延在する配線パターンを形成
し、同時に、基板１１の他面側のスルーホール１２の外
周部にリング状のボールパッド１６を形成する。そし
て、図６（ｅ）に示すように、このリング状のボールパ
ッド１６上にリング状バンプ２０を形成する、あるいは
図６（ｆ）に示すように、導電性樹脂１８が充填された
スルーホール１２を含むボールパッド１６上にボール状
バンプ２４を形成する。
【００２１】次に、図３（ａ）は、本発明のＢＧＡ型半
導体装置のもう一つの参考例の部分断面図である。同図
に示すＢＧＡ型半導体装置３２は、図２（ａ）に示すＢ
ＧＡ型半導体装置２６と比較して、基板１１の片面側に
形成された配線パッド１４と、基板１１の他面側に形成
されたボールパッド１６とを、基板１１に開孔されたス
ルーホール１２の壁面にめっき２８を施して互いに電気
的に接続する代わりに、これらの配線パッド１４とボー
ルパッド１６とを、基板１１に開孔されたスルーホール
１２の壁面にめっき２８を施し、さらにこのめっき２８
が施されたスルーホール１２の内部に導電性樹脂１８を
充填することにより、互いに電気的に接続したものであ
る。また、図３（ｂ）は、本発明のＢＧＡ型半導体装置
の別の参考例の部分断面図である。同図に示すＢＧＡ型
半導体装置３４は、図３（ａ）に示すＢＧＡ型半導体装
置３２と比較して、壁面がめっきされ、内部に導電性樹
脂１８が充填されたスルーホール１２を除くボールパッ
ド１６上にリング状バンプ２０を形成する代わりに、壁
面がめっきされ、内部に導電性樹脂１８が充填されたス
ルーホール１２を含むボールパッド１６上にボール状バ
ンプ２４を形成したものである。
導体装置のもう一つの参考例の部分断面図である。同図
に示すＢＧＡ型半導体装置３２は、図２（ａ）に示すＢ
ＧＡ型半導体装置２６と比較して、基板１１の片面側に
形成された配線パッド１４と、基板１１の他面側に形成
されたボールパッド１６とを、基板１１に開孔されたス
ルーホール１２の壁面にめっき２８を施して互いに電気
的に接続する代わりに、これらの配線パッド１４とボー
ルパッド１６とを、基板１１に開孔されたスルーホール
１２の壁面にめっき２８を施し、さらにこのめっき２８
が施されたスルーホール１２の内部に導電性樹脂１８を
充填することにより、互いに電気的に接続したものであ
る。また、図３（ｂ）は、本発明のＢＧＡ型半導体装置
の別の参考例の部分断面図である。同図に示すＢＧＡ型
半導体装置３４は、図３（ａ）に示すＢＧＡ型半導体装
置３２と比較して、壁面がめっきされ、内部に導電性樹
脂１８が充填されたスルーホール１２を除くボールパッ
ド１６上にリング状バンプ２０を形成する代わりに、壁
面がめっきされ、内部に導電性樹脂１８が充填されたス
ルーホール１２を含むボールパッド１６上にボール状バ
ンプ２４を形成したものである。
【００２２】続いて、図７に示すフローチャートを用い
て、上述する本発明のＢＧＡ型半導体装置の形成方法の
もう一つの参考例を説明する。まず、図７（ａ）に示す
ように、絶縁性を有する基板１１の両面に銅箔１３を貼
り付ける。次に、図７（ｂ）に示すように、この両面に
銅箔１３が貼り付けられた基板１１にスルーホール１２
を開孔する。続いて、図７（ｃ）に示すように、開孔し
たスルーホール１２の壁面にめっき２８を施す。続い
て、図７（ｄ）に示すように、壁面にめっき２８が施さ
れたスルーホール１２の内部に導電性樹脂１８を充填す
る。続いて、図７（ｅ）に示すように、基板１１の両面
に貼り付けられた銅箔１３をエッチングして、基板１１
の片面側のスルーホール１２の外周部にリング状の配線
パッド１４と、この配線パッド１４から延在する配線パ
ターンを形成し、同時に、基板１１の他面側のスルーホ
ール１２の外周部にリング状のボールパッド１６を形成
する。そして、図７（ｆ）に示すように、このリング状
のボールパッド１６上にリング状バンプ２０を形成す
る、あるいは図７（ｇ）に示すように、壁面がめっきさ
れ、内部に導電性樹脂１８が充填されたスルーホール１
２を含むボールパッド１６上にボール状バンプ２４を形
成する。
て、上述する本発明のＢＧＡ型半導体装置の形成方法の
もう一つの参考例を説明する。まず、図７（ａ）に示す
ように、絶縁性を有する基板１１の両面に銅箔１３を貼
り付ける。次に、図７（ｂ）に示すように、この両面に
銅箔１３が貼り付けられた基板１１にスルーホール１２
を開孔する。続いて、図７（ｃ）に示すように、開孔し
たスルーホール１２の壁面にめっき２８を施す。続い
て、図７（ｄ）に示すように、壁面にめっき２８が施さ
れたスルーホール１２の内部に導電性樹脂１８を充填す
る。続いて、図７（ｅ）に示すように、基板１１の両面
に貼り付けられた銅箔１３をエッチングして、基板１１
の片面側のスルーホール１２の外周部にリング状の配線
パッド１４と、この配線パッド１４から延在する配線パ
ターンを形成し、同時に、基板１１の他面側のスルーホ
ール１２の外周部にリング状のボールパッド１６を形成
する。そして、図７（ｆ）に示すように、このリング状
のボールパッド１６上にリング状バンプ２０を形成す
る、あるいは図７（ｇ）に示すように、壁面がめっきさ
れ、内部に導電性樹脂１８が充填されたスルーホール１
２を含むボールパッド１６上にボール状バンプ２４を形
成する。
【００２３】次に、図４は、本発明のＢＧＡ型半導体装
置の一実施例の部分断面図である。同図に示すＢＧＡ型
半導体装置３６は、図３（ａ）に示すＢＧＡ型半導体装
置３２と比較して、スルーホール１２に充填された導電
性樹脂１８において、基板１１の両面のスルーホール１
２の開孔部から露出する導電性樹脂１８の表面に予めめ
っき３８を施しておき、基板１１の片面に形成された銅
箔から配線パッド１４および配線パターンを形成し、基
板１１の他面に形成された銅箔からボールパッド１６を
形成したものである。従って、本態様のＢＧＡ型半導体
装置３６においては、基板１１の片面のスルーホール１
２の直上に配線パッド１４と、基板１１の他面のスルー
ホール１２の直下にボールパッド１６とを平坦に形成す
ることができ、ボールパッド１６上に形成されるボール
状バンプ２４の形状およびサイズを正確にすることがで
きる。なお、本態様では、ボールパッド１６が平坦に円
状に形成されるため、ボールパッド１６上にはリング状
バンプ２０ではなく、必然的にボール状バンプ２４が形
成される。
置の一実施例の部分断面図である。同図に示すＢＧＡ型
半導体装置３６は、図３（ａ）に示すＢＧＡ型半導体装
置３２と比較して、スルーホール１２に充填された導電
性樹脂１８において、基板１１の両面のスルーホール１
２の開孔部から露出する導電性樹脂１８の表面に予めめ
っき３８を施しておき、基板１１の片面に形成された銅
箔から配線パッド１４および配線パターンを形成し、基
板１１の他面に形成された銅箔からボールパッド１６を
形成したものである。従って、本態様のＢＧＡ型半導体
装置３６においては、基板１１の片面のスルーホール１
２の直上に配線パッド１４と、基板１１の他面のスルー
ホール１２の直下にボールパッド１６とを平坦に形成す
ることができ、ボールパッド１６上に形成されるボール
状バンプ２４の形状およびサイズを正確にすることがで
きる。なお、本態様では、ボールパッド１６が平坦に円
状に形成されるため、ボールパッド１６上にはリング状
バンプ２０ではなく、必然的にボール状バンプ２４が形
成される。
【００２４】続いて、図８に示すフローチャートを用い
て、上述する本発明のＢＧＡ型半導体装置の形成方法の
一実施例を説明する。まず、図８（ａ）に示すように、
絶縁性を有する基板１１の両面に銅箔１３を貼り付け
る。次に、図８（ｂ）に示すように、この両面に銅箔１
３が貼り付けられた基板１１にスルーホール１２を開孔
する。続いて、図８（ｃ）に示すように、開孔したスル
ーホール１２の壁面にめっき２８を施す。続いて、図８
（ｄ）に示すように、壁面にめっき２８が施されたスル
ーホール１２の内部に導電性樹脂１８を充填する。続い
て、図８（ｅ）に示すように、基板１１の両面のスルー
ホール１２の開孔部から露出する導電性樹脂１８の表面
にめっき３８を施す。続いて、図８（ｆ）に示すよう
に、基板１１の両面に貼り付けられた銅箔１３をエッチ
ングして、基板１１の片面側のスルーホール１２の直上
に円状の配線パッド１４と、この配線パッド１４から延
在する配線パターンを形成し、同時に、基板１１の他面
側のスルーホール１２の直下に円状のボールパッド１６
を形成する。そして、図８（ｇ）に示すように、平坦に
形成された円状のボールパッド１６上にボール状バンプ
２４を形成する。
て、上述する本発明のＢＧＡ型半導体装置の形成方法の
一実施例を説明する。まず、図８（ａ）に示すように、
絶縁性を有する基板１１の両面に銅箔１３を貼り付け
る。次に、図８（ｂ）に示すように、この両面に銅箔１
３が貼り付けられた基板１１にスルーホール１２を開孔
する。続いて、図８（ｃ）に示すように、開孔したスル
ーホール１２の壁面にめっき２８を施す。続いて、図８
（ｄ）に示すように、壁面にめっき２８が施されたスル
ーホール１２の内部に導電性樹脂１８を充填する。続い
て、図８（ｅ）に示すように、基板１１の両面のスルー
ホール１２の開孔部から露出する導電性樹脂１８の表面
にめっき３８を施す。続いて、図８（ｆ）に示すよう
に、基板１１の両面に貼り付けられた銅箔１３をエッチ
ングして、基板１１の片面側のスルーホール１２の直上
に円状の配線パッド１４と、この配線パッド１４から延
在する配線パターンを形成し、同時に、基板１１の他面
側のスルーホール１２の直下に円状のボールパッド１６
を形成する。そして、図８（ｇ）に示すように、平坦に
形成された円状のボールパッド１６上にボール状バンプ
２４を形成する。
【００２５】次に、さらに具体的な例を示して、本発明
のＢＧＡ型半導体装置をさらに具体的に説明する。
のＢＧＡ型半導体装置をさらに具体的に説明する。
【００２６】図９（ａ）および（ｂ）は、本発明のＢＧ
Ａ型半導体装置の一参考例の部分平面図、およびその断
面図である。同図（ａ）および（ｂ）に示すＢＧＡ型半
導体装置４０は、ＬＳＩチップの電極パッドから、スル
ーホール１２の直上に形成された配線パッド１４までの
距離を最短に設計された配線パターン４２を有する半導
体パッケージの具体例である。図９（ａ）に示すよう
に、ＬＳＩチップの電極パッドから、スルーホール１２
の直上に形成された配線パッド１４までの距離を最短に
設計するためには、基板１１に開孔されたスルーホール
１２は、必要最小限の数量、好ましくはＬＳＩチップの
電極パッドの個数に制限する。また、基板１１に開孔さ
れるスルーホール１２の位置は、所定位置、例えば、碁
盤目状に配置するのが好ましい。
Ａ型半導体装置の一参考例の部分平面図、およびその断
面図である。同図（ａ）および（ｂ）に示すＢＧＡ型半
導体装置４０は、ＬＳＩチップの電極パッドから、スル
ーホール１２の直上に形成された配線パッド１４までの
距離を最短に設計された配線パターン４２を有する半導
体パッケージの具体例である。図９（ａ）に示すよう
に、ＬＳＩチップの電極パッドから、スルーホール１２
の直上に形成された配線パッド１４までの距離を最短に
設計するためには、基板１１に開孔されたスルーホール
１２は、必要最小限の数量、好ましくはＬＳＩチップの
電極パッドの個数に制限する。また、基板１１に開孔さ
れるスルーホール１２の位置は、所定位置、例えば、碁
盤目状に配置するのが好ましい。
【００２７】さらに、バンプを形成する側の基板１１面
には、配線パターン４２を形成しないのが好ましく、図
９（ｂ）に示すように、ボールパッド１６を形成する位
置は、即ち、バンプを形成する位置は、スルーホール１
２の直下にするのが好ましい。なぜなら、スルーホール
１２とボールパッド１６との中心位置がずれると、バン
プの配置が難しくなり、バンプのピッチの拡大につなが
ってしまうからである。言い換えれば、スルーホール１
２とボールパッド１６との中心位置がずれるということ
は、バンプを形成する側の基板１１面に配線パターン４
２を形成することであり、配線パターン４２を形成する
ための面積が必要となって、バンプを形成するためのボ
ールパッド１６の形成領域が制限されて、結局ピン数を
確保するための制限が生まれてしまうからである。
には、配線パターン４２を形成しないのが好ましく、図
９（ｂ）に示すように、ボールパッド１６を形成する位
置は、即ち、バンプを形成する位置は、スルーホール１
２の直下にするのが好ましい。なぜなら、スルーホール
１２とボールパッド１６との中心位置がずれると、バン
プの配置が難しくなり、バンプのピッチの拡大につなが
ってしまうからである。言い換えれば、スルーホール１
２とボールパッド１６との中心位置がずれるということ
は、バンプを形成する側の基板１１面に配線パターン４
２を形成することであり、配線パターン４２を形成する
ための面積が必要となって、バンプを形成するためのボ
ールパッド１６の形成領域が制限されて、結局ピン数を
確保するための制限が生まれてしまうからである。
【００２８】次に、図１０は、本発明のＢＧＡ型半導体
装置をＭＣＭ基板４４に適用した一参考例の断面図であ
る。同図に示すように、ＬＳＩチップを搭載する半導体
パッケージ４３およびこの半導体パッケージ４３を搭載
するＭＣＭ基板４４に本発明のＢＧＡ型半導体装置を適
用すれば、システム全体のサイズを小型化することがで
き、さらにＬＳＩチップの電極パッドから外部接続端子
までの距離を最短にすることができ、信号の伝送特性も
最善な状態にすることができる。
装置をＭＣＭ基板４４に適用した一参考例の断面図であ
る。同図に示すように、ＬＳＩチップを搭載する半導体
パッケージ４３およびこの半導体パッケージ４３を搭載
するＭＣＭ基板４４に本発明のＢＧＡ型半導体装置を適
用すれば、システム全体のサイズを小型化することがで
き、さらにＬＳＩチップの電極パッドから外部接続端子
までの距離を最短にすることができ、信号の伝送特性も
最善な状態にすることができる。
【００２９】
【発明の効果】以上詳細に説明した様に、本発明のＢＧ
Ａ型半導体装置は、ＬＳＩチップを搭載するパッケージ
の外部接続端子として、ＢＧＡを適用したもので、基板
の片面には、基板に開孔されたスルーホールの直上に配
線パッドと、この配線パッドとＬＳＩチップの電極パッ
ドとを接続する配線パターンだけを形成し、基板の他面
には、基板に開孔したスルーホールの直下にボールパッ
ドと、このボールパッド上に外部接続端子となるバンプ
とを形成し、基板に開孔されたスルーホールを介して、
基板の片面に形成された配線パッドと、基板の他面に形
成されたボールパッドとを、互いに電気的に接続したも
のである。
Ａ型半導体装置は、ＬＳＩチップを搭載するパッケージ
の外部接続端子として、ＢＧＡを適用したもので、基板
の片面には、基板に開孔されたスルーホールの直上に配
線パッドと、この配線パッドとＬＳＩチップの電極パッ
ドとを接続する配線パターンだけを形成し、基板の他面
には、基板に開孔したスルーホールの直下にボールパッ
ドと、このボールパッド上に外部接続端子となるバンプ
とを形成し、基板に開孔されたスルーホールを介して、
基板の片面に形成された配線パッドと、基板の他面に形
成されたボールパッドとを、互いに電気的に接続したも
のである。
【００３０】従って、本発明のＢＧＡ型半導体装置によ
れば、基板に碁盤目状にスルーホールを開孔し、このス
ルーホールの直下にボールパッドを形成し、このボール
パッド上に外部接続端子となるバンプを形成するので、
バンプのピッチを最小にすることができ、基板のサイズ
を最小にすることができる。また、本発明のＢＧＡ型半
導体装置によれば、基板の片面には、ＬＳＩチップの電
極とスルーホールの直上に形成された配線パッドとを接
続する配線パターンだけを形成し、基板の他面には、ス
ルーホールの直下にボールパッドが形成され、このボー
ルパッド上にバンプが形成されているので、配線パター
ン設計の自由度が高く、ＬＳＩチップの電極パッドから
バンプまでの距離を最短にすることができるので、ＬＳ
Ｉチップの高速動作に伴う信号の伝送特性を改善するこ
とができ、ノイズによる信号の伝送特性の劣化を防止す
ることができる。
れば、基板に碁盤目状にスルーホールを開孔し、このス
ルーホールの直下にボールパッドを形成し、このボール
パッド上に外部接続端子となるバンプを形成するので、
バンプのピッチを最小にすることができ、基板のサイズ
を最小にすることができる。また、本発明のＢＧＡ型半
導体装置によれば、基板の片面には、ＬＳＩチップの電
極とスルーホールの直上に形成された配線パッドとを接
続する配線パターンだけを形成し、基板の他面には、ス
ルーホールの直下にボールパッドが形成され、このボー
ルパッド上にバンプが形成されているので、配線パター
ン設計の自由度が高く、ＬＳＩチップの電極パッドから
バンプまでの距離を最短にすることができるので、ＬＳ
Ｉチップの高速動作に伴う信号の伝送特性を改善するこ
とができ、ノイズによる信号の伝送特性の劣化を防止す
ることができる。
【図１】（ａ）および（ｂ）は、それぞれ本発明のＢＧ
Ａ型半導体装置の一参考例の部分断面図、および別の実
施例の部分断面図である。
Ａ型半導体装置の一参考例の部分断面図、および別の実
施例の部分断面図である。
【図２】（ａ）および（ｂ）は、それぞれ本発明のＢＧ
Ａ型半導体装置の他の参考例の部分断面図、および別の
実施例の部分断面図である。
Ａ型半導体装置の他の参考例の部分断面図、および別の
実施例の部分断面図である。
【図３】（ａ）および（ｂ）は、それぞれ本発明のＢＧ
Ａ型半導体装置のもう一つの参考例の部分断面図、およ
び別の実施例の部分断面図である。
Ａ型半導体装置のもう一つの参考例の部分断面図、およ
び別の実施例の部分断面図である。
【図４】本発明のＢＧＡ型半導体装置の一実施例の部分
断面図である。
断面図である。
【図５】本発明の第１態様のＢＧＡ型半導体装置の形成
方法の一参考例のフローチャートである。
方法の一参考例のフローチャートである。
【図６】本発明の第１態様のＢＧＡ型半導体装置の形成
方法の他の参考例のフローチャートである。
方法の他の参考例のフローチャートである。
【図７】本発明の第１態様のＢＧＡ型半導体装置の形成
方法のもう一つの参考例のフローチャートである。
方法のもう一つの参考例のフローチャートである。
【図８】本発明の第１態様のＢＧＡ型半導体装置の形成
方法の一実施例のフローチャートである。
方法の一実施例のフローチャートである。
【図９】（ａ）および（ｂ）は、それぞれ本発明のＢＧ
Ａ型半導体装置を半導体パッケージに適用した一参考例
の部分平面図、およびその断面図である。
Ａ型半導体装置を半導体パッケージに適用した一参考例
の部分平面図、およびその断面図である。
【図１０】本発明のＢＧＡ型半導体装置をＭＣＭ基板に
適用した一参考例の断面図である。
適用した一参考例の断面図である。
１０、２２、２６、３０、３２、３４、３６、４０ Ｂ
ＧＡ型半導体装置 １１ 基板 １２ スルーホール １４ 配線パッド １６ ボールパッド １８ 導電性樹脂 ２０ リング状バンプ ２４ ボール状バンプ ２８、３８ めっき ４２ 配線パターン ４３ 半導体パッケージ ４４ ＭＣＭ基板
ＧＡ型半導体装置 １１ 基板 １２ スルーホール １４ 配線パッド １６ ボールパッド １８ 導電性樹脂 ２０ リング状バンプ ２４ ボール状バンプ ２８、３８ めっき ４２ 配線パターン ４３ 半導体パッケージ ４４ ＭＣＭ基板
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−121590（ＪＰ，Ａ) 特開 平５−144995（ＪＰ，Ａ) 特開 平４−239194（ＪＰ，Ａ) 特開 平５−175650（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/12 H05K 3/42 H01L 21/60
Claims (1)
- 【請求項１】複数のスルーホールがアレイ状に開孔され
た絶縁性を有する基板と、この基板に開孔されたスルー
ホールの壁面に形成されためっきと、このめっきが形成
されたスルーホールの内部に充填された導電性樹脂と、
前記基板の片面側の導電性樹脂が充填されたスルーホー
ルの直上に形成された配線パッドと、この配線パッドか
ら延在する配線パターンと、前記基板の他面側の導電性
樹脂が充填されたスルーホールの直下に形成されたボー
ルパッドと、このボールパッド上に形成されたボール状
バンプとを備えることを特徴とするＢＧＡ型半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15451194A JP3166490B2 (ja) | 1994-07-06 | 1994-07-06 | Ｂｇａ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15451194A JP3166490B2 (ja) | 1994-07-06 | 1994-07-06 | Ｂｇａ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0823047A JPH0823047A (ja) | 1996-01-23 |
| JP3166490B2 true JP3166490B2 (ja) | 2001-05-14 |
Family
ID=15585855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15451194A Expired - Fee Related JP3166490B2 (ja) | 1994-07-06 | 1994-07-06 | Ｂｇａ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3166490B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10275966A (ja) | 1997-01-30 | 1998-10-13 | Ibiden Co Ltd | プリント配線板及びその製造方法 |
| JP2001174657A (ja) * | 1999-12-21 | 2001-06-29 | Toppan Printing Co Ltd | 光配線層、光・電気配線基板及び実装基板 |
| KR100577015B1 (ko) * | 2003-07-29 | 2006-05-10 | 매그나칩 반도체 유한회사 | 반도체 소자의 적층 칩 패키지 및 그 제조 방법 |
| TWI445100B (zh) | 2011-05-20 | 2014-07-11 | Subtron Technology Co Ltd | 封裝結構及其製作方法 |
| JP2012156528A (ja) * | 2012-03-22 | 2012-08-16 | Spansion Llc | 積層型半導体装置及び積層型半導体装置の製造方法 |
| JP6013748B2 (ja) * | 2012-03-22 | 2016-10-25 | Hoya株式会社 | 半導体パッケージ |
| CN103311215A (zh) * | 2013-05-17 | 2013-09-18 | 矽品科技（苏州）有限公司 | 模压型式内接线路球栅阵列集成电路 |
-
1994
- 1994-07-06 JP JP15451194A patent/JP3166490B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0823047A (ja) | 1996-01-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0163871B1 (ko) | 하부에 히트 싱크가 부착된 솔더 볼 어레이 패키지 | |
| KR100301649B1 (ko) | 반도체장치 | |
| JP2910670B2 (ja) | 半導体実装構造 | |
| US5473190A (en) | Tab tape | |
| US20060097370A1 (en) | Stepped integrated circuit packaging and mounting | |
| US6657133B1 (en) | Ball grid array chip capacitor structure | |
| JP3166490B2 (ja) | Ｂｇａ型半導体装置 | |
| JP2001168233A (ja) | 多重回線グリッド・アレイ・パッケージ | |
| US6320136B1 (en) | Layered printed-circuit-board and module using the same | |
| KR100623867B1 (ko) | 반도체 회로기판의 레이아웃 방법 | |
| JP3330468B2 (ja) | 配線基板及び半導体装置 | |
| US6538310B2 (en) | LSI package with internal wire patterns to connect and mount bare chip to substrate | |
| JP2823066B2 (ja) | Ｂｇａ型半導体装置 | |
| KR100199286B1 (ko) | 홈이 형성된 인쇄 회로 기판을 갖는 칩 스케일 패키지 | |
| US7679201B2 (en) | Device package | |
| KR200295665Y1 (ko) | 적층형반도체패키지 | |
| JP2001203298A (ja) | 半導体装置およびその製造方法 | |
| US6744128B2 (en) | Integrated circuit package capable of improving signal quality | |
| JP3279765B2 (ja) | セラミックパッケージ | |
| JPH0645763A (ja) | 印刷配線板 | |
| JP3149836B2 (ja) | 半導体装置 | |
| KR20000052093A (ko) | 멀티-칩 칩 스케일 패키지 | |
| JPH11260959A (ja) | 半導体パッケージ | |
| JPH1197571A (ja) | 変換基板及び半導体装置 | |
| KR20000052094A (ko) | 멀티-칩 칩 스케일 패키지 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010206 |
|
| LAPS | Cancellation because of no payment of annual fees |