JP2001203298A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JP2001203298A JP2000010714A JP2000010714A JP2001203298A JP 2001203298 A JP2001203298 A JP 2001203298A JP 2000010714 A JP2000010714 A JP 2000010714A JP 2000010714 A JP2000010714 A JP 2000010714A JP 2001203298 A JP2001203298 A JP 2001203298A
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flip
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Kenji Ujiie
健二 氏家
Junichi Arita
順一 有田
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Hitachi Ltd
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Abstract

(57)【要約】 【課題】 フリップチップ接続を行った半導体装置にお
けるチップ支持基板の配線設計の時間短縮とコスト低減
を図る。 【解決手段】 半導体チップ１のパッドと電気的に接続
し、かつ格子状に配置されたフリップチップ接続用の複
数のバンプ電極と、フリップチップ接続によって半導体
チップ１を支持するＢＧＡ基板２と、ＢＧＡ基板２の裏
面に格子状に設けられた複数のはんだボールとからな
り、ＢＧＡ基板２のチップ支持面２ｂに設けられた複数
のチップ用バンプランド２ａと、前記裏面に設けられた
複数の外部端子用バンプランド２ｈとにおいて、チップ
用バンプランド２ａが外部端子用バンプランド２ｈの１
／２の設置ピッチで設けられ、かつチップ用バンプラン
ド２ａと外部端子用バンプランド２ｈとが相互に規則性
を有した配置で設けられていることにより、スルーホー
ル２ｄの配置などの配線レイアウトを容易にできる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体製造技術に
関し、特にＢＧＡ（Ball Grid Array)のチップ支持基板
における配線設計の時間短縮とコスト低減に適用して有
効な技術に関する。
【０００２】
【従来の技術】以下に説明する技術は、本発明を研究、
完成するに際し、本発明者によって検討されたものであ
り、その概要は次のとおりである。
【０００３】キャッシュメモリなどの半導体集積回路が
形成された半導体チップを有する半導体装置において、
その小形化を図るパッケージ構造の一例としてＢＧＡが
知られている。このＢＧＡは、半導体チップを支持する
ＢＧＡ基板（チップ支持基板）の裏面に外部端子である
はんだボールが複数個取り付けられたエリアアレイ構造
のものであり、高密度実装に適した半導体パッケージで
もある。
【０００４】なお、キャッシュメモリ用などのＢＧＡで
は、ワイヤボンディング方式から電気特性に優れたフリ
ップチップ接続方式が主流になりつつある。
【０００５】このフリップチップ接続は、半導体チップ
の能動面（主面）をＢＧＡ基板のチップ支持面と対向さ
せ、この状態で半導体チップを実装する技術であり、Ｂ
ＧＡ基板のチップ用バンプランド（バンプ電極搭載用端
子）にバンプ電極を配置し、前記バンプ電極を介して半
導体チップを支持している。
【０００６】ここで、フリップチップ接続を行ったＢＧ
Ａについては、例えば、特開平９−８２７５６号公報、
特開平９−９２６８５号公報、特開平６−３２６２１１
号公報および特開平７−１１１２７８号公報に記載され
ている。
【０００７】
【発明が解決しようとする課題】ところが、前記した技
術のフリップチップ接続において、半導体チップの表面
電極のピッチおよび配置と、これを実装するＢＧＡ基板
のチップ用バンプランドの設置ピッチおよび配置との関
係は、特に規則が定められていない。
【０００８】したがって、チップ支持面と反対側の面に
設ける外部端子用バンプランドの設置ピッチが既に決ま
っているＢＧＡ基板に半導体チップをフリップチップ接
続する場合、半導体チップの表面電極のピッチが任意で
あると、ＢＧＡ基板のスルーホール配置や配線レイアウ
トが複雑化する。
【０００９】その結果、ＢＧＡ基板において配線のレイ
アウト設計に費やす時間が増加するという問題が起こ
る。
【００１０】また、ＢＧＡ基板に、高価なビルドアップ
基板や多層配線基板を適用しなければならず、コストア
ップになることが問題となる。
【００１１】本発明の目的は、チップ支持基板の配線設
計の時間短縮とコスト低減を図るフリップチップ接続の
半導体装置およびその製造方法を提供することにある。
【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１４】すなわち、本発明の半導体装置は、半導体
チップの表面電極と電気的に接続するフリップチップ接
続用の複数のバンプ電極と、前記半導体チップを前記バ
ンプ電極を介してフリップチップ接続によって支持する
チップ支持基板と、前記チップ支持基板のチップ支持面
と反対側の面に設けられた前記半導体装置の複数の外部
端子とを有し、前記チップ支持基板の前記チップ支持面
に設けられた複数のバンプ電極搭載用端子と、前記チッ
プ支持面と反対側の面に設けられた複数の外部端子搭載
用端子とにおいて、それぞれの設置ピッチおよび配置が
前記バンプ電極搭載用端子と前記外部端子搭載用端子と
の間で相互に規則性を有して設けられているものであ
る。
【００１５】さらに、本発明の半導体装置は、半導体チ
ップの表面電極と電気的に接続するフリップチップ接続
用の複数のバンプ電極と、前記半導体チップを前記バン
プ電極を介してフリップチップ接続によって支持するチ
ップ支持基板と、前記チップ支持基板のチップ支持面と
反対側の面に設けられた前記半導体装置の複数の外部端
子とを有し、前記チップ支持基板の前記チップ支持面に
設けられた複数のバンプ電極搭載用端子と、前記チップ
支持面と反対側の面に設けられた複数の外部端子搭載用
端子とにおいて、前記バンプ電極搭載用端子が前記外部
端子搭載用端子の１／２の設置ピッチで設けられるとと
もに、前記バンプ電極搭載用端子と前記外部端子搭載用
端子とが相互に規則性を有した配置で設けられているも
のである。
【００１６】本発明によれば、バンプ電極搭載用端子か
ら接続パターンやスルーホールを規則性を持たせて引き
出すことが可能になり、その結果、チップ支持基板にお
ける配線レイアウト設計の時間を短縮することができる
とともに、配線長さを考慮した配線レイアウト設計を行
うことができる。
【００１７】したがって、配線レイアウトの自由度を増
やして配線レイアウトの容易化を図ることができる。
【００１８】また、本発明の半導体装置の製造方法は、
チップ支持面に設けられ、かつフリップチップ接続用の
バンプ電極を搭載可能な複数のバンプ電極搭載用端子
と、前記チップ支持面と反対側の面に設けられた複数の
外部端子搭載用端子とにおいて、それぞれの設置ピッチ
および配置が前記バンプ電極搭載用端子と前記外部端子
搭載用端子との間で相互に規則性を有して設けられたチ
ップ支持基板を準備する工程と、前記バンプ電極を介し
て半導体チップを前記チップ支持基板の前記チップ支持
面にフリップチップ接続する工程と、前記バンプ電極が
設けられた前記チップ支持基板の前記チップ支持面と反
対側の面において、前記設置ピッチおよび前記配置が前
記バンプ電極搭載用端子と相互に規則性を有して設置さ
れた複数の外部端子搭載用端子に半導体装置の外部端子
を設ける工程とを有するものである。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００２０】図１は本発明の実施の形態における半導体
装置（ＢＧＡ）の構造の一例を分解して示す構成斜視
図、図２は図１に示す半導体装置の構造とその実装状態
の一例を示す部分断面図、図３は図１に示す半導体装置
に組み込まれる半導体チップを有したチップサイズパッ
ケージの構造の一例を示す拡大平面図、図４は図１に示
す半導体装置に用いられるＢＧＡ基板におけるバンプ電
極搭載用端子と外部端子搭載用端子とスルーホールの配
置の一例を半導体チップおよびＢＧＡ基板を透過して示
す平面図、図５は図４に示すＢＧＡ基板におけるバンプ
電極搭載用端子とスルーホールと配線パターンの配置の
一例を示す拡大平面図、図６は図１に示す半導体装置の
外部端子の配置とこれのピン番号の対応の一例を示す底
面図、図７は図６に示す各外部端子の機能の一例を略語
で示すピン機能図、図８は図７に示す外部端子の機能に
おける各略語の詳細を説明するピン機能説明図である。
【００２１】図１、図２に示す本実施の形態の半導体装
置は、主面１ｂにメモリ（例えば、ＳＳＲＡＭ（Synchr
onous Static Random Access Memory)）などの半導体集
積回路が形成された半導体チップ１をフリップチップ接
続によってチップ支持基板であるＢＧＡ基板２に実装し
たものであり、例えば、エンジニアリングワークステー
ションの２次キャッシュ用のＳＳＲＡＭなどであり、外
部端子として複数のはんだボール３がＢＧＡ基板２の裏
面２ｃに格子状に設けられたエリアアレイタイプのＢＧ
Ａ９である。
【００２２】なお、本実施の形態では、前記ＢＧＡ９の
一例として、１１９ピン（７×１７ピン）のＢＧＡ９の
場合を説明する。ただし、外部端子の数すなわちはんだ
ボール３の設置数は、１１９個に限定されるものではな
く、その数は１１９個未満であってもよく、あるいは１
５３個などの１１９個以上であってもよい。
【００２３】また、本実施の形態で説明するＢＧＡ９で
は、はんだボール３が、図１および図６に示すように、
ＢＧＡ基板２のチップ支持面２ｂと反対側の面である裏
面２ｃに格子状（７×１７）に配列されて設けられてい
る。
【００２４】さらに、本実施の形態では、半導体チップ
１として、その主面１ｂに形成されたパッド１ａ（表面
電極）の配置をバンプ電極４用の格子状の配置に置き換
える図３に示すような再配線６ａが形成されたチップサ
イズパッケージ６を用いる場合を説明する。
【００２５】つまり、図２に示す半導体チップ１の主面
１ｂ上には、図３に示すような半導体製造工程の前工程
で形成された絶縁膜１ｄと再配線６ａとが形成されてお
り、この再配線６ａによってパッド１ａの配列をバンプ
電極４用の格子状の配列に置き換えている。
【００２６】これにより、半導体チップ１からの信号
は、再配線６ａおよびＢＧＡ基板２を介してその裏面２
ｃの外部端子であるはんだボール３に伝えられる。
【００２７】続いて、前記ＢＧＡ９の構成について説明
すると、フリップチップ接続によって半導体チップ１が
実装されるものであり、半導体チップ１のパッド１ａ
（表面電極）と電気的に接続し、かつ格子状に配置され
たフリップチップ接続用の複数のバンプ電極４と、半導
体チップ１を複数のバンプ電極４を介してフリップチッ
プ接続によって支持するＢＧＡ基板２（チップ支持基
板）と、ＢＧＡ基板２の裏面２ｃに格子状に設けられた
ＢＧＡ９の外部端子である複数のはんだボール３と、半
導体チップ１の背面１ｃに接着剤７によって取り付けら
れた保護カバー８とからなり、ＢＧＡ基板２のチップ支
持面２ｂに設けられた複数のチップ用バンプランド２ａ
（バンプ電極搭載用端子）と、裏面２ｃに設けられた複
数の外部端子用バンプランド２ｈ（外部端子搭載用端
子）とにおいて、チップ用バンプランド２ａが外部端子
用バンプランド２ｈの１／２の設置ピッチで設けられる
とともに、チップ用バンプランド２ａと外部端子用バン
プランド２ｈとが相互に規則性を有した配置で設けられ
ている。
【００２８】すなわち、本実施の形態のＢＧＡ９のＢＧ
Ａ基板２では、図４に示すように、そのチップ支持面２
ｂに格子状配置で形成された複数のチップ用バンプラン
ド２ａの設置ピッチが、チップ支持面２ｂの裏面２ｃ側
に格子状配置で形成された複数の外部端子用バンプラン
ド２ｈの設置ピッチの１／２で設けられ、かつチップ支
持面２ｂのチップ搭載領域において、裏面２ｃ側の１つ
の円形の外部端子用バンプランド２ｈの外周に対応して
４つの小さな円形のチップ用バンプランド２ａが四角形
を成すような規則性を有して配置され、これにより、チ
ップ支持面２ｂ側のチップ用バンプランド２ａと裏面２
ｃ側の外部端子用バンプランド２ｈとが相互に規則性を
有した状態で配置されている。
【００２９】つまり、ＢＧＡ基板２の裏面２ｃの１つの
円形の外部端子用バンプランド２ｈの外周に対応するよ
うに、チップ支持面２ｂにおいて四角に配置された４つ
の小さなチップ用バンプランド２ａが設けられている。
【００３０】なお、図４は、ＢＧＡ基板２のチップ支持
面２ｂに半導体チップ１を有したチップサイズパッケー
ジ６（図３参照）を実装した状態のものを、その上方か
ら半導体チップ１およびＢＧＡ基板２を透過してチップ
用バンプランド２ａ、外部端子用バンプランド２ｈ、貫
通タイプのスルーホール２ｄおよび接続パターン２ｉの
配置を示したものである。
【００３１】ここで、エンジニアリングワークステーシ
ョンの２次キャッシュ用のＳＳＲＡＭの場合のＢＧＡ基
板２におけるチップ用バンプランド２ａとスルーホール
２ｄの配置関係の詳細を、図５を用いて説明する。
【００３２】なお、前記ＳＳＲＡＭの場合、ＢＧＡ基板
２の裏面２ｃに格子状に配置された外部端子であるはん
だボール３の設置ピッチは、縦横とも、一般的に１.2７
ｍｍである。したがって、図５に示すチップ用バンプラ
ンド２ａの設置ピッチ（Ｂ）は、本実施の形態のＢＧＡ
９では、１.2７ｍｍの１／２で、Ｂ＝０.6３５ｍｍとな
る。
【００３３】また、配線レイアウトルールとして、ライ
ンパターン／スペース＝０.0５ｍｍ／０.0５ｍｍ、チッ
プ用バンプランド２ａの直径／ソルダレジスト開口部２
ｅの直径＝Φ０.2５ｍｍ／Φ０.3５ｍｍ、スルーホール
２ｄの直径／スルーホールランド２ｊの直径＝Φ０.2０
ｍｍ／Φ０.3０ｍｍ、ソルダレジスト位置ずれ公差＝
０.0５ｍｍとし、さらに、図５における四角に配置され
た４つのチップ用バンプランド２ａのうち、向かって右
下に配置されたチップ用バンプランド２ａと接続パター
ン２ｉによって接続しているスルーホールランド２ｊの
中心を、このチップ用バンプランド２ａと向かって左下
のチップ用バンプランド２ａとの中心に配置し、かつス
ルーホールランド２ｊの端部と向かって左下のチップ用
バンプランド２ａのソルダレジスト開口部２ｅの端部と
の距離（Ｆ）をＦ＝０.0５ｍｍとすると、向かって左上
のチップ用バンプランド２ａのソルダレジスト開口部２
ｅの端部とスルーホールランド２ｊの端部との距離
（Ｅ）は、Ｅ≒０.2２ｍｍとなる。
【００３４】この（Ｅ）の値は、図５において、Ｃ＝
０.6３５−Ｈと、Ｈ2 ＋Ｇ2 ＝Ｉ2 とにより、Ｃ＝０.6
３５−√（Ｉ2 −Ｇ2 ）となり、これにより、Ｃ＝０.6
３５−√((０.3５／２＋０.0５＋０.3／２)2−（０.6３
５／２)2）≒０.6３５−０.2０＝０.4３５、また、Ｃ2
＋Ｇ2 ＝Ｄ2 により、Ｄ＝√（Ｇ2 ＋Ｃ2 ）となって、
Ｄ＝√((０.6３５／２)2＋Ｃ2)≒０.5４、さらに、Ｅ＝
Ｄ−０.3５／２−０.3／２≒０.2２によって求められ
る。
【００３５】その際、左上のチップ用バンプランド２ａ
のソルダレジスト開口部２ｅの端部とスルーホールラン
ド２ｊの端部との間にラインパターンである配線パター
ン２ｋを１本通す場合には、ソルダレジスト位置ずれ公
差（０.0５ｍｍ）＋配線パターン２ｋの幅（０.0５ｍ
ｍ）＋配線間距離（０.0５ｍｍ）＝０.1５ｍｍ必要であ
るが、前記距離（Ｅ）は、Ｅ≒０.2２ｍｍであるととも
に、Ｅ≧０.1５ｍｍである。
【００３６】したがって、前記距離（Ｅ）は、必要とさ
れる距離（０.1５ｍｍ）より十分大きいため、図５の左
上のチップ用バンプランド２ａのソルダレジスト開口部
２ｅの端部とスルーホールランド２ｊの端部との間にラ
インパターンである配線パターン２ｋを形成する（引き
回す）ことができる。
【００３７】このように、ＢＧＡ基板２のチップ支持面
２ｂにおいてチップ用バンプランド２ａ間にスルーホー
ル２ｄと配線パターン２ｋを形成可能であることは、配
線レイアウト設計上、配線設計の自由度を増やすことが
でき、かつ設計時間の短縮を図ることができる。本実施
の形態の図４に示すＢＧＡ基板２では、チップ用バンプ
ランド２ａとスルーホール２ｄとを規則的に、かつほぼ
１対１の割合で配置できる。
【００３８】また、ＢＧＡ９におけるフリップチップ接
続は、チップサイズパッケージ６における半導体チップ
１の能動面（主面１ｂ）をＢＧＡ基板２のチップ支持面
２ｂと対向させ、この状態（フェイスダウン）で半導体
チップ１をはんだなどからなるバンプ電極４を介してＢ
ＧＡ基板２に実装するものである。
【００３９】なお、本実施の形態のＢＧＡ９における半
導体チップ１は、チップサイズパッケージ６でもあるた
め、予め、半導体チップ１の主面１ｂの絶縁膜１ｄ上
に、図３に示すように、はんだによるバンプ電極４が格
子状に配置されたものを用いている。
【００４０】また、ＢＧＡ基板２は、例えば、２〜４層
程度の多層配線基板であり、チップ支持面２ｂに形成さ
れたチップ用バンプランド２ａからその裏面２ｃに形成
された外部端子用バンプランド２ｈまでを図２に示すよ
うな貫通タイプのスルーホール２ｄによって電気的に接
続することができる。
【００４１】さらに、多層配線基板であるＢＧＡ基板２
の内部には、電気的特性を向上させるために、ＧＮＤ用
ベタ配線２ｆと電源用ベタ配線２ｇが形成されている。
【００４２】また、半導体チップ１とＢＧＡ基板２の間
には、図１および図２に示すように、エポキシ樹脂など
によるアンダーフィル５が充填され、これによって、フ
リップチップ接続によるはんだ接続の接続信頼性を向上
できる。
【００４３】また、本実施の形態のＢＧＡ９の半導体チ
ップ１の背面１ｃには、図２に示すような保護カバー８
が、シリコーン接着剤などの接着剤７によって取り付け
られている。
【００４４】なお、保護カバー８は、例えば、ステンレ
ス鋼などの金属板によって形成され、本実施の形態のＢ
ＧＡ９の保護カバー８には、半導体チップ１の側面１ｅ
も保護可能なように、下方への折り曲げが形成されてい
る。
【００４５】また、エンジニアリングワークステーショ
ンの２次キャッシュ用のＳＳＲＡＭのＢＧＡ９では、こ
のＢＧＡ９の近傍に、例えば、同様のＢＧＡ構造のＣＰ
Ｕ（Central Processing Unit)などが実装されており、
図２に示すように、リフローなどによって実装基板１０
に実装され、これにより、外部端子である各はんだボー
ル３がリフローによって溶けて実装基板１０の各基板側
端子１０ａと電気的に接続されている。
【００４６】なお、図６、図７および図８は、ＢＧＡ９
において、そのＢＧＡ基板２の裏面２ｃに格子状に配置
された１１９個の外部端子であるはんだボール３のピン
番号と、各ピンの機能とをマトリクス配置で対応させて
示したものである。
【００４７】次に、本実施の形態による半導体装置（Ｂ
ＧＡ９）の製造方法について説明する。
【００４８】なお、前記半導体装置の製造方法は、図
１、図２に示す１１９ピンのＢＧＡ９の製造方法である
が、外部端子の数は、１１９ピンに限定されるものでは
なく、１１９ピン以外のものであってもよい。
【００４９】まず、メモリなどの所望の半導体集積回路
が形成された複数の半導体チップ１を準備する。
【００５０】本実施の形態では、半導体チップ１の主面
１ｂに形成されたパッド１ａの配置をバンプ電極４用の
格子状の配置に置き換える図３に示すような再配線６ａ
が形成されたチップサイズパッケージ６を準備する。
【００５１】すなわち、チップサイズパッケージ６の半
導体チップ１の主面１ｂ上には、半導体製造工程の前工
程で形成された絶縁膜１ｄと再配線６ａとが形成されて
おり、この再配線６ａによってパッド１ａの配列をバン
プ電極４用の格子状の配列に置き換えている。
【００５２】なお、この半導体チップ１上に格子状には
んだによるバンプ電極４を形成する際には、はんだ印刷
を行って、これをリフローしてバンプ電極４を形成す
る。
【００５３】一方、チップ支持面２ｂに設けられ、かつ
フリップチップ接続用のバンプ電極４を搭載可能な複数
のチップ用バンプランド２ａと、チップ支持面２ｂと反
対側の裏面２ｃに設けられた複数の外部端子用バンプラ
ンド２ｈとにおいて、チップ用バンプランド２ａが外部
端子用バンプランド２ｈの１／２の設置ピッチで設けら
れるとともに、チップ用バンプランド２ａと外部端子用
バンプランド２ｈとが相互に規則性を有した配置で設け
られた図４に示すＢＧＡ基板２（チップ支持基板）を準
備する。
【００５４】ここで、本実施の形態で用いるＢＧＡ基板
２は、図４に示すように、チップ支持面２ｂのチップ搭
載領域において、そのチップ支持面２ｂに形成されたチ
ップ用バンプランド２ａの設置ピッチ（０.6３５ｍｍ）
が、チップ支持面２ｂの裏面２ｃ側に形成された外部端
子用バンプランド２ｈの設置ピッチ（１.2７ｍｍ）の１
／２で設けられ、かつ１つの円形の外部端子用バンプラ
ンド２ｈの外周に対応して４つの小さな円形のチップ用
バンプランド２ａが四角形を成すような規則性を有して
配置され、これにより、チップ用バンプランド２ａと外
部端子用バンプランド２ｈとが相互に規則性を有した状
態で配置されている。
【００５５】すなわち、ＢＧＡ基板２の裏面２ｃの１つ
の円形の外部端子用バンプランド２ｈの外周に対応する
ように、チップ支持面２ｂのチップ搭載領域において四
角に配置された４つの小さなチップ用バンプランド２ａ
が設けられている。
【００５６】これにより、本実施の形態のＢＧＡ基板２
では、チップ支持面２ｂ側のチップ用バンプランド２ａ
とその裏面２ｃ側の外部端子用バンプランド２ｈとを電
気的に接続する貫通タイプのスルーホール２ｄが、ＢＧ
Ａ基板２のチップ搭載領域に規則的に、かつチップ用バ
ンプランド２ａとほぼ１対１の割合で設けられている。
【００５７】その後、バンプ電極４を介してチップサイ
ズパッケージ６の半導体チップ１をＢＧＡ基板２のチッ
プ支持面２ｂにフリップチップ接続する。
【００５８】その際、まず、図３に示すように、チップ
サイズパッケージ６の半導体チップ１の絶縁膜１ｄに格
子状に配置されたそれぞれのバンプ電極４と、これに対
応するＢＧＡ基板２のチップ支持面２ｂの各チップ用バ
ンプランド２ａとの位置を合わせ、かつ、半導体チップ
１の主面１ｂとＢＧＡ基板２のチップ支持面２ｂとを対
向させてフェイスダウンの状態でＢＧＡ基板２のチップ
支持面２ｂ上に半導体チップ１すなわちチップサイズパ
ッケージ６を配置する。
【００５９】続いて、リフローを行って、はんだのバン
プ電極４を溶融し、それぞれのバンプ電極４とＢＧＡ基
板２のチップ用バンプランド２ａとを接続する。
【００６０】これにより、フリップチップ接続が完了す
る。
【００６１】その後、転写によって、ＢＧＡ基板２の裏
面２ｃの各外部端子用バンプランド２ｈに外部端子であ
る１１９個のはんだボール３を設ける。
【００６２】なお、ＢＧＡ９の外部端子であるはんだボ
ール３の格子状の配置を示したものが図６である。
【００６３】続いて、半導体チップ１とＢＧＡ基板２と
のフリップチップ接続部に対して、エポキシ系の樹脂な
どを塗布してアンダーフィル５を形成する。
【００６４】その後、半導体チップ１の背面１ｃにシリ
コーン接着剤などの接着剤７を塗布し、ここに保護カバ
ー８を取り付ける。
【００６５】これにより、図１、図２に示すようなＢＧ
Ａ９を製造することができる。
【００６６】本実施の形態の半導体装置（ＢＧＡ９）お
よびその製造方法によれば、以下のような作用効果が得
られる。
【００６７】すなわち、ＢＧＡ基板２において、チップ
用バンプランド２ａが外部端子用バンプランド２ｈの１
／２の設置ピッチで設けられ、かつチップ用バンプラン
ド２ａと外部端子用バンプランド２ｈとが相互に規則性
を有した配置で設けられていることにより、チップ用バ
ンプランド２ａから接続パターン２ｉやスルーホール２
ｄを規則性を持たせて引き出すことが可能になる。
【００６８】ここで、本実施の形態のＢＧＡ９のＢＧＡ
基板２に対する図１２に示す比較例のＢＧＡ基板１１に
ついて説明する。
【００６９】図１２に示す比較例のＢＧＡ基板１１は、
チップ用バンプランド２ａの設置ピッチと外部端子用バ
ンプランド２ｈの設置ピッチとが無関係で、かつ両者が
相互に規則性の無い配置の場合である。
【００７０】例えば、ＢＧＡ基板１１では、外部端子用
バンプランド２ｈの設置ピッチ（Ａ）が、Ａ＝１.2７ｍ
ｍであり、チップ用バンプランド２ａの設置ピッチ
（Ｂ）が、Ｂ＝０.7０ｍｍである。さらに、外部端子用
バンプランド２ｈの位置に対するチップ用バンプランド
２ａの配置を無関係なものとしている。なお、図１２で
はＢＧＡ基板１１におけるチップ搭載領域の１／４領域
のみにスルーホール２ｄを配置したが、このように、チ
ップ用バンプランド２ａと接続パターン２ｉによって接
続されたスルーホール２ｄは、外部端子用バンプランド
２ｈと重ならないように１つずつ場所を探しながら配置
するため、スルーホール２ｄの配置が非常に複雑なもの
となり、配置するのに時間が掛かる上、配線経路も複雑
になる。
【００７１】したがって、本実施の形態の図４に示すＢ
ＧＡ基板２の方が明らかにその配線レイアウト設計が容
易である。
【００７２】つまり、図４に示す本実施の形態のＢＧＡ
基板２によれば、その配線レイアウト設計の時間を短縮
することができるとともに、配線長さを考慮した配線レ
イアウト設計を行うことができ、その結果、配線レイア
ウトの自由度を増やして配線レイアウトの容易化を図る
ことができる。
【００７３】また、チップ用バンプランド２ａからスル
ーホール２ｄを規則性を持たせて引き出すことが可能に
なるため、貫通タイプのスルーホール２ｄのみの設計で
済み、したがって、ビルドアップ基板や張り合わせ基板
などの高価な多層配線基板を使用しなくて済む。
【００７４】その結果、ＢＧＡ基板２の低コスト化を図
ることができ、これにより、フリップチップ接続が行わ
れるＢＧＡ９の低コスト化を実現できる。
【００７５】また、フリップチップ接続を行う半導体チ
ップ１として、そのパッド１ａの配置をバンプ電極４用
の格子状の配置に置き換える再配線６ａが形成されたチ
ップサイズパッケージ６を用いることにより、チップサ
イズパッケージ単体としてもこれを出荷することができ
る。
【００７６】また、半導体チップ１の背面１ｃに、これ
を保護する保護カバー８が取り付けられていることによ
り、温度サイクルテストなどにおける半導体チップ１の
破損を防ぐことができるとともに、モールドによる封止
と比較して放熱性を高めることができ、その結果、ＢＧ
Ａ９の性能を向上できる。
【００７７】さらに、出荷先で放熱フィンなどを取り付
ける場合にも、モールドによる樹脂と比べて保護カバー
８の方が前記放熱フィンの接合性が高く、その結果、Ｂ
ＧＡ９の放熱性をさらに高めることができる。
【００７８】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記発明の実施の形態に限定されるものではなく、その
要旨を逸脱しない範囲で種々変更可能であることは言う
までもない。
【００７９】例えば、前記実施の形態では、ＢＧＡ基板
２において、必ずしも全てのチップ用バンプランド２ａ
にスルーホール２ｄが接続されていない場合を説明した
が、図９に示す他の実施の形態のＢＧＡ基板２のよう
に、全てのチップ用バンプランド２ａに接続パターン２
ｉを介してスルーホール２ｄを接続してもよい。
【００８０】すなわち、図９に示す他の実施の形態のＢ
ＧＡ基板２は、そのチップ搭載領域において、チップ用
バンプランド２ａおよび外部端子用バンプランド２ｈの
設置ピッチを前記実施の形態の場合と同様にそれぞれ
０.6３５ｍｍ、１.2７ｍｍとし、かつチップ搭載領域の
外部端子用バンプランド２ｈにチップ用バンプランド２
ａが重複するような規則によって両者を配置したもので
あり、チップ支持面２ｂのチップ搭載領域において、全
てのチップ用バンプランド２ａに接続パターン２ｉを介
してスルーホール２ｄを配置したものである。
【００８１】これによれば、配線レイアウトの自由度
は、前記実施の形態のものより劣るが、前記チップ搭載
領域においてチップ用バンプランド２ａと外部端子用バ
ンプランド２ｈとに規則性を持たせて両者を配置するこ
とは可能である。
【００８２】また、図１０に示す他の実施の形態のＢＧ
Ａ基板２のように、チップ用バンプランド２ａと外部端
子用バンプランド２ｈの設置ピッチを等しくしてもよ
い。
【００８３】すなわち、図１０に示すＢＧＡ基板２は、
チップ用バンプランド２ａと外部端子用バンプランド２
ｈの設置ピッチを両者とも１.2７ｍｍとし（Ａ＝Ｂ）、
かつチップ搭載領域において外部端子用バンプランド２
ｈとチップ用バンプランド２ａとが重複するような規則
によって両者を配置したものである。
【００８４】このような配置によるＢＧＡ基板２として
も、図１０に示すように、スルーホール２ｄの配置など
を容易に行うことができ、したがって、前記実施の形態
の作用効果と同様の作用効果を得ることができる。さら
に、チップ用バンプランド２ａの設置ピッチを外部端子
用バンプランド２ｈの設置ピッチの整数倍あるいは任意
の倍数としてもよく、これによっても前記実施の形態の
作用効果と同様の作用効果を得ることができる。
【００８５】また、前記実施の形態および前記他の実施
の形態では、ＢＧＡ９の外部端子であるはんだボール３
の設置ピッチが１.2７ｍｍの場合について説明したが、
はんだボール３の設置ピッチは、１.2７ｍｍ以外のもの
であってもよい。
【００８６】また、前記実施の形態では、図２に示すよ
うに、保護カバー８に、半導体チップ１の側面１ｅも保
護可能な折り曲げが形成されている場合を説明したが、
図１１に示す他の実施の形態のＢＧＡ９のように、保護
カバー８は、折り曲げを有さない平坦な形状のものであ
ってもよい。
【００８７】さらに、保護カバー８の代わりとしてモー
ルドによる封止を行ってもよい。
【００８８】また、前記実施の形態では、半導体チップ
１として、主面１ｂに絶縁膜１ｄが形成され、かつこの
絶縁膜１ｄに再配線６ａが形成されたチップサイズパッ
ケージ６を用いる場合について説明したが、再配線６ａ
を有していない半導体チップ１を用いてもよい。
【００８９】また、前記実施の形態および前記他の実施
の形態では、前記半導体装置がＢＧＡ９の場合について
説明したが、前記半導体装置は、チップ支持基板を有し
て、かつフリップチップ接続を行うとともに、チップ支
持基板の裏面２ｃに外部端子を配置するエリアアレイタ
イプのものであれば、ＢＧＡ以外のＰＧＡ（Pin GridAr
ray) やＬＧＡ（Land Grid Array)などであってもよ
い。
【００９０】なお、前記半導体装置は、ＳＳＲＡＭなど
のメモリの半導体チップ１を搭載したものに限らず、例
えば、マイコンまたはＡＳＩＣ（Application Specific
Integrated Circuit)、あるいはロジック機能の半導体
チップ１を搭載したものであってもよい。
【００９１】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００９２】（１）．半導体装置のチップ支持基板にお
いてバンプ電極搭載用端子が外部端子搭載用端子の１／
２または整数倍の設置ピッチで設けられ、かつバンプ電
極搭載用端子と外部端子搭載用端子とが相互に規則性を
有した配置で設けられていることにより、接続パターン
やスルーホールを規則性を持たせて引き出すことが可能
になる。これにより、チップ支持基板における配線レイ
アウト設計の時間を短縮することができ、その結果、配
線レイアウトの自由度を増やして配線レイアウトの容易
化を図ることができる。
【００９３】（２）．バンプ電極搭載用端子からスルー
ホールを規則性を持たせて引き出すことが可能になるた
め、貫通スルーホールのみの設計で済み、したがって、
ビルドアップ基板などの高価な多層配線基板を使用しな
くて済む。その結果、チップ支持基板の低コスト化を図
ることができ、これにより、半導体装置の低コスト化を
実現できる。
【図面の簡単な説明】
【図１】本発明の実施の形態における半導体装置（ＢＧ
Ａ）の構造の一例を分解して示す構成斜視図である。
【図２】図１に示す半導体装置の構造とその実装状態の
一例を示す部分断面図である。
【図３】図１に示す半導体装置に組み込まれる半導体チ
ップを有したチップサイズパッケージの構造の一例を示
す拡大平面図である。
【図４】図１に示す半導体装置に用いられるＢＧＡ基板
におけるバンプ電極搭載用端子と外部端子搭載用端子と
スルーホールの配置の一例を半導体チップおよびＢＧＡ
基板を透過して示す平面図である。
【図５】図４に示すＢＧＡ基板におけるバンプ電極搭載
用端子とスルーホールと配線パターンの配置の一例を示
す拡大平面図である。
【図６】図１に示す半導体装置の外部端子の配置とこれ
のピン番号の対応の一例を示す底面図である。
【図７】図６に示す各外部端子の機能の一例を略語で示
すピン機能図である。
【図８】図７に示す外部端子の機能における各略語の詳
細を説明するピン機能説明図である。
【図９】本発明の他の実施の形態の半導体装置に用いら
れるＢＧＡ基板におけるバンプ電極搭載用端子と外部端
子搭載用端子とスルーホールの配置を半導体チップおよ
びＢＧＡ基板を透過して示す平面図である。
【図１０】本発明の他の実施の形態の半導体装置に用い
られるＢＧＡ基板におけるバンプ電極搭載用端子と外部
端子搭載用端子とスルーホールの配置を半導体チップお
よびＢＧＡ基板を透過して示す平面図である。
【図１１】本発明の他の実施の形態の半導体装置の構造
を示す断面図である。
【図１２】本発明の半導体装置に対する比較例の半導体
装置に用いられるＢＧＡ基板におけるバンプ電極搭載用
端子と外部端子搭載用端子とスルーホールの配置を半導
体チップおよびＢＧＡ基板を透過して示す平面図であ
る。
【符号の説明】
１ 半導体チップ １ａ パッド（表面電極） １ｂ 主面 １ｃ 背面 １ｄ 絶縁膜 １ｅ 側面 ２ ＢＧＡ基板（チップ支持基板） ２ａ チップ用バンプランド（バンプ電極搭載用端子） ２ｂ チップ支持面 ２ｃ 裏面（反対側の面） ２ｄ スルーホール ２ｅ ソルダレジスト開口部 ２ｆ ＧＮＤ用ベタ配線 ２ｇ 電源用ベタ配線 ２ｈ 外部端子用バンプランド（外部端子搭載用端子） ２ｉ 接続パターン ２ｊ スルーホールランド ２ｋ 配線パターン ３ はんだボール（外部端子） ４ バンプ電極 ５ アンダーフィル ６ チップサイズパッケージ ６ａ 再配線 ７ 接着剤 ８ 保護カバー ９ ＢＧＡ（半導体装置） １０ 実装基板 １０ａ 基板側端子 １１ ＢＧＡ基板

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 フリップチップ接続によって半導体チッ
    プが実装された半導体装置であって、 前記半導体チップの表面電極と電気的に接続するフリッ
    プチップ接続用の複数のバンプ電極と、 前記半導体チップを前記バンプ電極を介してフリップチ
    ップ接続によって支持するチップ支持基板と、 前記チップ支持基板のチップ支持面と反対側の面に設け
    られた前記半導体装置の複数の外部端子とを有し、 前記チップ支持基板の前記チップ支持面に設けられた複
    数のバンプ電極搭載用端子と、前記チップ支持面と反対
    側の面に設けられた複数の外部端子搭載用端子とにおい
    て、それぞれの設置ピッチおよび配置が前記バンプ電極
    搭載用端子と前記外部端子搭載用端子との間で相互に規
    則性を有して設けられていることを特徴とする半導体装
    置。
  2. 【請求項２】 フリップチップ接続によって半導体チッ
    プが実装された半導体装置であって、 前記半導体チップの表面電極と電気的に接続するフリッ
    プチップ接続用の複数のバンプ電極と、 前記半導体チップを前記バンプ電極を介してフリップチ
    ップ接続によって支持するチップ支持基板と、 前記チップ支持基板のチップ支持面と反対側の面に設け
    られた前記半導体装置の複数の外部端子とを有し、 前記チップ支持基板の前記チップ支持面に設けられた複
    数のバンプ電極搭載用端子と、前記チップ支持面と反対
    側の面に設けられた複数の外部端子搭載用端子とにおい
    て、前記バンプ電極搭載用端子が前記外部端子搭載用端
    子の１／２の設置ピッチで設けられるとともに、前記バ
    ンプ電極搭載用端子と前記外部端子搭載用端子とが相互
    に規則性を有した配置で設けられていることを特徴とす
    る半導体装置。
  3. 【請求項３】 フリップチップ接続によって半導体チッ
    プが実装された半導体装置であって、 前記半導体チップの表面電極と電気的に接続するフリッ
    プチップ接続用の複数のバンプ電極と、 前記半導体チップを前記バンプ電極を介してフリップチ
    ップ接続によって支持するチップ支持基板と、 前記チップ支持基板のチップ支持面と反対側の面に設け
    られた前記半導体装置の複数の外部端子とを有し、 前記チップ支持基板の前記チップ支持面に設けられた複
    数のバンプ電極搭載用端子と、前記チップ支持面と反対
    側の面に設けられた複数の外部端子搭載用端子とにおい
    て、前記バンプ電極搭載用端子が前記外部端子搭載用端
    子の整数倍の設置ピッチで設けられるとともに、前記バ
    ンプ電極搭載用端子と前記外部端子搭載用端子とが相互
    に規則性を有した配置で設けられていることを特徴とす
    る半導体装置。
  4. 【請求項４】 チップ支持面に設けられ、かつフリップ
    チップ接続用のバンプ電極を搭載可能な複数のバンプ電
    極搭載用端子と、前記チップ支持面と反対側の面に設け
    られた複数の外部端子搭載用端子とにおいて、それぞれ
    の設置ピッチおよび配置が前記バンプ電極搭載用端子と
    前記外部端子搭載用端子との間で相互に規則性を有して
    設けられたチップ支持基板を準備する工程と、 前記バンプ電極を介して半導体チップを前記チップ支持
    基板の前記チップ支持面にフリップチップ接続する工程
    と、 前記バンプ電極が設けられた前記チップ支持基板の前記
    チップ支持面と反対側の面において、前記設置ピッチお
    よび前記配置が前記バンプ電極搭載用端子と相互に規則
    性を有して設置された複数の外部端子搭載用端子に半導
    体装置の外部端子を設ける工程とを有することを特徴と
    する半導体装置の製造方法。
  5. 【請求項５】 チップ支持面に設けられ、かつフリップ
    チップ接続用のバンプ電極を搭載可能な複数のバンプ電
    極搭載用端子と、前記チップ支持面と反対側の面に設け
    られた複数の外部端子搭載用端子とにおいて、前記バン
    プ電極搭載用端子が前記外部端子搭載用端子の１／２の
    設置ピッチで設けられるとともに、前記バンプ電極搭載
    用端子と前記外部端子搭載用端子とが相互に規則性を有
    した配置で設けられたチップ支持基板を準備する工程
    と、 前記バンプ電極を介して半導体チップを前記チップ支持
    基板の前記チップ支持面にフリップチップ接続する工程
    と、 前記バンプ電極が設けられた前記チップ支持基板の前記
    チップ支持面と反対側の面において、半導体装置の複数
    の外部端子を前記バンプ電極の２倍の設置ピッチで、か
    つ前記バンプ電極と相互に規則性を有した配置で前記外
    部端子搭載用端子に設ける工程とを有することを特徴と
    する半導体装置の製造方法。
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