JP2001168227A - 多ピン・ボールグリッドアレイ・パッケージ用の基板、多ピン・ボールグリッドアレイ・パッケージ及び半導体装置 - Google Patents
多ピン・ボールグリッドアレイ・パッケージ用の基板、多ピン・ボールグリッドアレイ・パッケージ及び半導体装置Info
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Abstract
(57)【要約】
【課題】 実装基板全体の層数の増加を伴うことなく、
多ピンＢＧＡの実装領域の配線密度の低減を図ることが
できるようにする。 【解決手段】 ＢＧＡ用基板１に、搭載するチップ１０
とは直接つながることなく外部電極（ピン）同士を接続
するためのパス（配線）７を当該ＢＧＡ用基板内に設け
る。また、このようなＧＢＡ用基板のみ、あるいは基板
に電子部品を搭載したＢＧＡを実装基板に実装し、実装
基板の配線層数を増加させない半導体装置を得る。
多ピンＢＧＡの実装領域の配線密度の低減を図ることが
できるようにする。 【解決手段】 ＢＧＡ用基板１に、搭載するチップ１０
とは直接つながることなく外部電極（ピン）同士を接続
するためのパス（配線）７を当該ＢＧＡ用基板内に設け
る。また、このようなＧＢＡ用基板のみ、あるいは基板
に電子部品を搭載したＢＧＡを実装基板に実装し、実装
基板の配線層数を増加させない半導体装置を得る。
Description
【０００１】
【発明の属する技術分野】この発明は半導体実装技術に
係り、特に半導体素子を実装するための半導体装置のパ
ッケージの構造、およびその実装方法に関するものであ
る。
係り、特に半導体素子を実装するための半導体装置のパ
ッケージの構造、およびその実装方法に関するものであ
る。
【０００２】
【従来の技術】図５は従来技術の半導体装置において、
実装基板に多ピンパッケージを実装した状態を説明する
ためのパターン図である。この図５は、実装基板の表面
に搭載した多ピンパッケージを、実装基板の裏面から透
視したときの、主要部分の配置を示している。図５にお
いて、１はＢＧＡを実装する実装基板を示し、図示の四
周に広がっている。２は多ピンＢＧＡパッケージ（以
下、適宜単にＢＧＡと称する）であり、実装基板１の一
部の領域に実装されている。なお、ＢＧＡはボールグリ
ッドアレイ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）を意味
する。３は実装基板１のフットプリント（パッド）を示
す。４は多ピンＢＧＡ２に接続するための配線密度が高
い実装基板１の領域を示し、図示の破線の内側の実装基
板１の領域を示す。５は実装基板１に実装される他の電
子部品、６は他の二つの電子部品５間を接続する迂回し
た実装基板１中の配線を示している。
実装基板に多ピンパッケージを実装した状態を説明する
ためのパターン図である。この図５は、実装基板の表面
に搭載した多ピンパッケージを、実装基板の裏面から透
視したときの、主要部分の配置を示している。図５にお
いて、１はＢＧＡを実装する実装基板を示し、図示の四
周に広がっている。２は多ピンＢＧＡパッケージ（以
下、適宜単にＢＧＡと称する）であり、実装基板１の一
部の領域に実装されている。なお、ＢＧＡはボールグリ
ッドアレイ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）を意味
する。３は実装基板１のフットプリント（パッド）を示
す。４は多ピンＢＧＡ２に接続するための配線密度が高
い実装基板１の領域を示し、図示の破線の内側の実装基
板１の領域を示す。５は実装基板１に実装される他の電
子部品、６は他の二つの電子部品５間を接続する迂回し
た実装基板１中の配線を示している。
【０００３】従来の多ピン型のＢＧＡ２は、図５に示す
ように、ピンを格子状のパターンで並べることにより多
ピンＢＧＡ２のフットプリント３を形成し、搭載チップ
と実装基板１との間に多数の信号線の接続を設けること
ができる。このような従来の多ピンＢＧＡ２では、実装
基板１に、多ピンＢＧＡ２に接続するため配線密度が高
い領域４が生じ、多ピンＢＧＡ２から信号線の引き出し
が困難になった場合、その近辺の配線設計のために実装
基板１の層数を増加させたり、その近辺のほかの信号線
の引き出しを迂回させていた。例えば、図５に示す他の
部品５間を接続する迂回した配線６の如くである。
ように、ピンを格子状のパターンで並べることにより多
ピンＢＧＡ２のフットプリント３を形成し、搭載チップ
と実装基板１との間に多数の信号線の接続を設けること
ができる。このような従来の多ピンＢＧＡ２では、実装
基板１に、多ピンＢＧＡ２に接続するため配線密度が高
い領域４が生じ、多ピンＢＧＡ２から信号線の引き出し
が困難になった場合、その近辺の配線設計のために実装
基板１の層数を増加させたり、その近辺のほかの信号線
の引き出しを迂回させていた。例えば、図５に示す他の
部品５間を接続する迂回した配線６の如くである。
【０００４】
【発明が解決しようとする課題】このように、従来の多
ピンＢＧＡ２の実装においては、多ピンＢＧＡ２に接続
するため配線密度が高い領域４が実装基板１に生じ、多
ピンＢＧＡ２から信号線の引き出しが困難になった場
合、その近辺の配線設計のために層数を増加させたり、
その近辺のほかの信号線の引き出しを迂回させる必要が
生じるという問題点があった。
ピンＢＧＡ２の実装においては、多ピンＢＧＡ２に接続
するため配線密度が高い領域４が実装基板１に生じ、多
ピンＢＧＡ２から信号線の引き出しが困難になった場
合、その近辺の配線設計のために層数を増加させたり、
その近辺のほかの信号線の引き出しを迂回させる必要が
生じるという問題点があった。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、実装基板全体の層数の増加を伴
うことなく、実装基板における多ピンＢＧＡの実装領域
の配線密度の低減を図ることができる多ピン・ボールグ
リッドアレイ・パッケージ用の基板と、多ピン・ボール
グリッドアレイ・パッケージと、半導体装置とを得るこ
とを目的とする。
ためになされたもので、実装基板全体の層数の増加を伴
うことなく、実装基板における多ピンＢＧＡの実装領域
の配線密度の低減を図ることができる多ピン・ボールグ
リッドアレイ・パッケージ用の基板と、多ピン・ボール
グリッドアレイ・パッケージと、半導体装置とを得るこ
とを目的とする。
【０００６】
【課題を解決するための手段】請求項１記載の発明にか
かる多ピン・ボールグリッドアレイ・パッケージ用の基
板は、一方の主面に配列された複数の第１の外部端子
と、これらの第１の外部端子を他方の主面に搭載する電
子部品に接続するための複数の内部配線と、一方の主面
に配置された複数の第２の外部端子と、これらの第２の
外部端子を直接に接続する第２の内部配線とを備えたこ
とを特徴とするものである。
かる多ピン・ボールグリッドアレイ・パッケージ用の基
板は、一方の主面に配列された複数の第１の外部端子
と、これらの第１の外部端子を他方の主面に搭載する電
子部品に接続するための複数の内部配線と、一方の主面
に配置された複数の第２の外部端子と、これらの第２の
外部端子を直接に接続する第２の内部配線とを備えたこ
とを特徴とするものである。
【０００７】また、請求項２記載の発明にかかる多ピン
・ボールグリッドアレイ・パッケージは、電子部品を搭
載した基板を備え、上記基板は、一方の主面に配列され
た複数の第１の外部端子と、これらの第１の外部端子を
基板の他方の主面に搭載された電子部品に電気的に接続
する複数の内部配線と、上記一方の主面に配置された複
数の第２の外部端子と、これらの第２の外部端子の間を
直接に接続する第２の内部配線とを備えたことを特徴と
するものである。
・ボールグリッドアレイ・パッケージは、電子部品を搭
載した基板を備え、上記基板は、一方の主面に配列され
た複数の第１の外部端子と、これらの第１の外部端子を
基板の他方の主面に搭載された電子部品に電気的に接続
する複数の内部配線と、上記一方の主面に配置された複
数の第２の外部端子と、これらの第２の外部端子の間を
直接に接続する第２の内部配線とを備えたことを特徴と
するものである。
【０００８】また、請求項３記載の発明にかかる半導体
装置は、多ピン・ボールグリッドアレイ・パッケージと
複数の他の電子部品とを実装基板上に搭載したものであ
って、上記多ピン・ボールグリッドアレイ・パッケージ
用の基板は、複数の外部端子と、これらの外部端子の間
を直接に接続する内部配線とを備え、上記複数の第２の
電子部品を上記多ピン・ボールグリッドアレイ・パッケ
ージ用の基板の上記第２の外部端子と第２の内部配線と
を介して電気的に接続したことを特徴とするものであ
る。
装置は、多ピン・ボールグリッドアレイ・パッケージと
複数の他の電子部品とを実装基板上に搭載したものであ
って、上記多ピン・ボールグリッドアレイ・パッケージ
用の基板は、複数の外部端子と、これらの外部端子の間
を直接に接続する内部配線とを備え、上記複数の第２の
電子部品を上記多ピン・ボールグリッドアレイ・パッケ
ージ用の基板の上記第２の外部端子と第２の内部配線と
を介して電気的に接続したことを特徴とするものであ
る。
【０００９】また、請求項４記載の発明にかかる半導体
装置は、実装基板の二つの主面上に、多ピン・ボールグ
リッドアレイ・パッケージと多ピン・ボールグリッドア
レイ・パッケージ用の基板とを少なくともその一部が対
向するように搭載した半導体装置であって、上記多ピン
・ボールグリッドアレイ・パッケージ用の基板は、少な
くとも一対の外部端子と、この一対の外部端子の間を直
接に接続する内部配線とを備え、上記多ピン・ボールグ
リッドアレイ・パッケージ用の基板の上記一対の外部端
子の一方を上記実装基板を介して上記多ピン・ボールグ
リッドアレイ・パッケージに電気的に接続したことを特
徴とするものである。
装置は、実装基板の二つの主面上に、多ピン・ボールグ
リッドアレイ・パッケージと多ピン・ボールグリッドア
レイ・パッケージ用の基板とを少なくともその一部が対
向するように搭載した半導体装置であって、上記多ピン
・ボールグリッドアレイ・パッケージ用の基板は、少な
くとも一対の外部端子と、この一対の外部端子の間を直
接に接続する内部配線とを備え、上記多ピン・ボールグ
リッドアレイ・パッケージ用の基板の上記一対の外部端
子の一方を上記実装基板を介して上記多ピン・ボールグ
リッドアレイ・パッケージに電気的に接続したことを特
徴とするものである。
【００１０】また、請求項５記載の発明にかかる半導体
装置は、請求項４に記載のものにおいて、上記多ピン・
ボールグリッドアレイ・パッケージ用の基板の上記一対
の外部端子の他方を、上記多ピン・ボールグリッドアレ
イ・パッケージと対向する位置から離れた位置で上記実
装基板の外部電極に電気的に接続したことを特徴とする
ものである。
装置は、請求項４に記載のものにおいて、上記多ピン・
ボールグリッドアレイ・パッケージ用の基板の上記一対
の外部端子の他方を、上記多ピン・ボールグリッドアレ
イ・パッケージと対向する位置から離れた位置で上記実
装基板の外部電極に電気的に接続したことを特徴とする
ものである。
【００１１】また、請求項６記載の発明にかかる半導体
装置は、請求項４又は５に記載のものにおいて、上記多
ピン・ボールグリッドアレイ・パッケージ用の基板に、
半導体チップもしくは容量チップを搭載したことを特徴
とするものである。
装置は、請求項４又は５に記載のものにおいて、上記多
ピン・ボールグリッドアレイ・パッケージ用の基板に、
半導体チップもしくは容量チップを搭載したことを特徴
とするものである。
【００１２】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。なお、実施の形態におい
て同一または相当する部分については、同一符号を付
し、重複した説明は簡略化ないし省略する。 実施の形態１．以下、この発明の実施の形態１を図面に
基づいて詳細に説明する。図１はこの実施の形態１の半
導体装置において、実装基板に多ピンパッケージを実装
した状態を説明するためのパターン図である。この図１
は、多ピンＢＧＡ用の実装基板の内部に他の信号線を設
け最適な接続をした例を示す。また、この図１は、実装
基板の表面に搭載した多ピンパッケージを、実装基板の
裏面から透視したときの、主要部分の配置を示してい
る。
実施の形態について説明する。なお、実施の形態におい
て同一または相当する部分については、同一符号を付
し、重複した説明は簡略化ないし省略する。 実施の形態１．以下、この発明の実施の形態１を図面に
基づいて詳細に説明する。図１はこの実施の形態１の半
導体装置において、実装基板に多ピンパッケージを実装
した状態を説明するためのパターン図である。この図１
は、多ピンＢＧＡ用の実装基板の内部に他の信号線を設
け最適な接続をした例を示す。また、この図１は、実装
基板の表面に搭載した多ピンパッケージを、実装基板の
裏面から透視したときの、主要部分の配置を示してい
る。
【００１３】図１において、３０はこの実施の形態の半
導体装置を示す。１は多ピンＢＧＡを搭載する実装基板
を示し、図示の四周に広がっている。８は多ピン・ボー
ルグリッドアレイ・パッケージ（以下、適宜単にＢＧＡ
と称する）であり、実装基板１の一部の領域に実装され
ている。また、３は実装基板１のフットプリント（パッ
ド）を示す。これは搭載された多ピンＢＧＡ８の外部電
極ボールとみても差し支えない。４は多ピンＢＧＡ８に
接続するため配線密度が高い実装基板１の領域を示し、
図示の破線の内側の実装基板１の領域を示す。
導体装置を示す。１は多ピンＢＧＡを搭載する実装基板
を示し、図示の四周に広がっている。８は多ピン・ボー
ルグリッドアレイ・パッケージ（以下、適宜単にＢＧＡ
と称する）であり、実装基板１の一部の領域に実装され
ている。また、３は実装基板１のフットプリント（パッ
ド）を示す。これは搭載された多ピンＢＧＡ８の外部電
極ボールとみても差し支えない。４は多ピンＢＧＡ８に
接続するため配線密度が高い実装基板１の領域を示し、
図示の破線の内側の実装基板１の領域を示す。
【００１４】５は実装基板１に実装された他の電子部
品、７は他の二つの電子部品５間を接続するために、多
ピンＢＧＡ８内に設けた配線を示している。配線７は、
具体的には多ピンＢＧＡ８に用いた基板の内部に設けら
れており、その両端は多ピンＢＧＡの最外側の外部電極
に接続されている。７ａは実装基板１内部の配線を示
す。二つの電子部品５は、配線７ａと配線７とを介して
電気的に接続されている。
品、７は他の二つの電子部品５間を接続するために、多
ピンＢＧＡ８内に設けた配線を示している。配線７は、
具体的には多ピンＢＧＡ８に用いた基板の内部に設けら
れており、その両端は多ピンＢＧＡの最外側の外部電極
に接続されている。７ａは実装基板１内部の配線を示
す。二つの電子部品５は、配線７ａと配線７とを介して
電気的に接続されている。
【００１５】図１を参照すると、本実施の形態の半導体
装置３０は、多ピンＢＧＡ８の内部に他の信号線を設け
て最適な接続を行うこと、換言すれば、他の部品５間を
適切に接続する配線７を設けた多ピンＢＧＡ８を構成す
る点に特徴を有している。
装置３０は、多ピンＢＧＡ８の内部に他の信号線を設け
て最適な接続を行うこと、換言すれば、他の部品５間を
適切に接続する配線７を設けた多ピンＢＧＡ８を構成す
る点に特徴を有している。
【００１６】図２は実施の形態１の半導体装置３０の具
体的な事例の部分断面図であり、図１の半導体装置３０
で多ピンＢＧＡ８と表示した部分の断面図である。図１
において、多ピンＢＧＡ８は各種のタイプのものがある
が、この図２においては、実装基板として特にビルドア
ップ基板を用いた多ピンＦＣ−ＢＧＡに他の信号線を設
けた例を示している。なお、ＦＣはフリップチップ（Ｆ
ｌｉｐ−Ｃｈｉｐ）を意味する。
体的な事例の部分断面図であり、図１の半導体装置３０
で多ピンＢＧＡ８と表示した部分の断面図である。図１
において、多ピンＢＧＡ８は各種のタイプのものがある
が、この図２においては、実装基板として特にビルドア
ップ基板を用いた多ピンＦＣ−ＢＧＡに他の信号線を設
けた例を示している。なお、ＦＣはフリップチップ（Ｆ
ｌｉｐ−Ｃｈｉｐ）を意味する。
【００１７】図２において、９はビルドアップ基板を用
いた多ピンＦＣ−ＢＧＡを示す（図１では多ピンＢＧＡ
８に相当する）。１０はチップ、１１はビルドアップ基
板（多ピンＢＧＡ用基板）、１２はスティフナー、１３
は接着剤、１４はチップ１０が発生する熱を外部へ放熱
するためのヒートスプレッダー、１５はチップ１０と外
部回路とのコンタクト（電気的接続）を行うための半田
ボール、１６はチップ１０とビルドアップ基板１１内の
配線とのコンタクト（電気的接続）を行うためのバン
プ、１７はチップ１０をビルドアップ基板１１に固定す
るためのアンダーフィル樹脂、１８はチップ１０が発生
する熱をヒートスプレッダー１４へ効率よく伝えるため
の熱伝達性樹脂を示している。
いた多ピンＦＣ−ＢＧＡを示す（図１では多ピンＢＧＡ
８に相当する）。１０はチップ、１１はビルドアップ基
板（多ピンＢＧＡ用基板）、１２はスティフナー、１３
は接着剤、１４はチップ１０が発生する熱を外部へ放熱
するためのヒートスプレッダー、１５はチップ１０と外
部回路とのコンタクト（電気的接続）を行うための半田
ボール、１６はチップ１０とビルドアップ基板１１内の
配線とのコンタクト（電気的接続）を行うためのバン
プ、１７はチップ１０をビルドアップ基板１１に固定す
るためのアンダーフィル樹脂、１８はチップ１０が発生
する熱をヒートスプレッダー１４へ効率よく伝えるため
の熱伝達性樹脂を示している。
【００１８】また、７は、実装基板１の他の位置に配置
されている二つの部品５（図１参照）の間を接続するた
めに、多ピンＦＣ−ＢＧＡ９内に設けられた配線であ
る。図２では、配線７は断続した矢印で示されている
が、これは図示の都合のためであり、実際には連続した
配線になっている。また、配線７の両端は、図示最外側
の半田ボール１５に接続されている。
されている二つの部品５（図１参照）の間を接続するた
めに、多ピンＦＣ−ＢＧＡ９内に設けられた配線であ
る。図２では、配線７は断続した矢印で示されている
が、これは図示の都合のためであり、実際には連続した
配線になっている。また、配線７の両端は、図示最外側
の半田ボール１５に接続されている。
【００１９】図２を参照すると、本実施の形態の半導体
装置３０は、搭載されているチップ１０とは直接関係な
い他の信号線、すなわち、ビルドアップ基板１１に設け
た他の部品５間を接続する配線７を、ＦＣ−多ピンＢＧ
Ａ９の一部、具体的にはビルドアップ基板１１内部に設
けた構成を有する点に特徴を有している。これにより、
配線の自由度を増し、多ピンＦＣ−ＢＧＡ９内に設けた
他の部品５間を、配線７のような信号線を用いて、最適
な経路で接続できるようになるといった効果を奏する。
装置３０は、搭載されているチップ１０とは直接関係な
い他の信号線、すなわち、ビルドアップ基板１１に設け
た他の部品５間を接続する配線７を、ＦＣ−多ピンＢＧ
Ａ９の一部、具体的にはビルドアップ基板１１内部に設
けた構成を有する点に特徴を有している。これにより、
配線の自由度を増し、多ピンＦＣ−ＢＧＡ９内に設けた
他の部品５間を、配線７のような信号線を用いて、最適
な経路で接続できるようになるといった効果を奏する。
【００２０】特に、ビルドアップ基板１１を用いたフリ
ップチップ（Ｆｌｉｐ−Ｃｈｉｐ）型の多ピンＢＧＡ９
に本実施の形態を適用した場合、チップ１０と外部回路
とのコンタクト（電気的接続）を行うための半田ボール
１５側の配線層においても高い配線密度を実現できるよ
うになる。
ップチップ（Ｆｌｉｐ−Ｃｈｉｐ）型の多ピンＢＧＡ９
に本実施の形態を適用した場合、チップ１０と外部回路
とのコンタクト（電気的接続）を行うための半田ボール
１５側の配線層においても高い配線密度を実現できるよ
うになる。
【００２１】以上説明したように、この実施の形態で
は、多ピンＢＧＡにおいて、搭載するチップとは直接つ
ながらないパス（本来は実装基板に設けるパス）を、Ｂ
ＧＡ基板内に設けたことを特徴とする。
は、多ピンＢＧＡにおいて、搭載するチップとは直接つ
ながらないパス（本来は実装基板に設けるパス）を、Ｂ
ＧＡ基板内に設けたことを特徴とする。
【００２２】以上説明したように本実施の形態によれ
ば、ＢＧＡを搭載するための実装基板１全体の層数を増
加をさせる必要がない。また、実装基板１の実装領域の
配線密度の低減を図ることができるようになるといった
効果を奏する。また、配線自由度の増加、実装基板の配
線層数の低減をもたらすという効果を奏する。
ば、ＢＧＡを搭載するための実装基板１全体の層数を増
加をさせる必要がない。また、実装基板１の実装領域の
配線密度の低減を図ることができるようになるといった
効果を奏する。また、配線自由度の増加、実装基板の配
線層数の低減をもたらすという効果を奏する。
【００２３】実施の形態２．以下、この発明の実施の形
態２を図面に基づいて詳細に説明する。図３は本発明の
実施の形態２に係る半導体装置の実装状態を説明するた
めの断面図である。この図３は、通常の多ピンＢＧＡを
実装した実装基板の反対面に、実施の形態１によるＢＧ
Ａを実装した例を示す。図３において、４０はこの実施
の形態の半導体装置を示し、１は実装基板、２はこの実
装基板１の一つの主面に実装された通常の多ピンＢＧＡ
を示す。この通常の多ピンＢＧＡ２は、基板１１ｐの上
に半導体チップ１０を搭載し、ヒートヒートスプレッダ
ー１４でカバーされている。また、３０は実装基板１の
他の面に実装された実施の形態１による半導体装置を示
す。半導体装置３０において、８は実施の形態１を適用
した多ピンＢＧＡ、１１ａはその基板、１９は通常の信
号線経路、２０は多ピンＢＧＡ８内に設けた配線を通る
信号線経路を示している。
態２を図面に基づいて詳細に説明する。図３は本発明の
実施の形態２に係る半導体装置の実装状態を説明するた
めの断面図である。この図３は、通常の多ピンＢＧＡを
実装した実装基板の反対面に、実施の形態１によるＢＧ
Ａを実装した例を示す。図３において、４０はこの実施
の形態の半導体装置を示し、１は実装基板、２はこの実
装基板１の一つの主面に実装された通常の多ピンＢＧＡ
を示す。この通常の多ピンＢＧＡ２は、基板１１ｐの上
に半導体チップ１０を搭載し、ヒートヒートスプレッダ
ー１４でカバーされている。また、３０は実装基板１の
他の面に実装された実施の形態１による半導体装置を示
す。半導体装置３０において、８は実施の形態１を適用
した多ピンＢＧＡ、１１ａはその基板、１９は通常の信
号線経路、２０は多ピンＢＧＡ８内に設けた配線を通る
信号線経路を示している。
【００２４】本実施の形態の半導体装置４０は、図３に
示すように、通常の多ピンＢＧＡ２を実装した実装基板
１の裏面に、実施の形態１を適用した半導体装置３０を
実装したものであって、多ピンＢＧＡ８内に設けた信号
線経路２０を、通常の多ピンＢＧＡ２に提供し、多ピン
ＢＧＡ２側の通常の信号線経路１９を、実装基板１の配
線密度の低い所まで引き出して実装基板１に再び接続す
るような構成となっている点に特徴を有している。
示すように、通常の多ピンＢＧＡ２を実装した実装基板
１の裏面に、実施の形態１を適用した半導体装置３０を
実装したものであって、多ピンＢＧＡ８内に設けた信号
線経路２０を、通常の多ピンＢＧＡ２に提供し、多ピン
ＢＧＡ２側の通常の信号線経路１９を、実装基板１の配
線密度の低い所まで引き出して実装基板１に再び接続す
るような構成となっている点に特徴を有している。
【００２５】以上説明したように、この実施の形態で
は、格子状の端子を有し、その端子間を接続するパス
（配線もしくは信号線）を設けた基板を、実装基板の多
ピンＢＧＡ実装個所の裏面に実装し、その基板内のパス
を多ピンＢＧＡに接続するパスとして用いることを特徴
とする。この基板は、単に基板のみの場合と、実施の形
態１で説明したようなＢＧＡである場合を含む。
は、格子状の端子を有し、その端子間を接続するパス
（配線もしくは信号線）を設けた基板を、実装基板の多
ピンＢＧＡ実装個所の裏面に実装し、その基板内のパス
を多ピンＢＧＡに接続するパスとして用いることを特徴
とする。この基板は、単に基板のみの場合と、実施の形
態１で説明したようなＢＧＡである場合を含む。
【００２６】これにより、実装基板１全体の層数の増加
を伴うことなく、また、多ピンＢＧＡ２の実装領域の配
線密度の低減を図ることができるようになる。さらに加
えて、実装基板１の多ピンＢＧＡ８が載置される部分の
層数を実効的に上げることができ、その結果、実装基板
１全体の層数を上げることなく、多ピンＢＧＡ２への高
密度な配線接続が可能となるといった効果を奏する。ま
た、配線自由度の増加、実装基板の層数の低減にむすび
つくという効果を奏する。
を伴うことなく、また、多ピンＢＧＡ２の実装領域の配
線密度の低減を図ることができるようになる。さらに加
えて、実装基板１の多ピンＢＧＡ８が載置される部分の
層数を実効的に上げることができ、その結果、実装基板
１全体の層数を上げることなく、多ピンＢＧＡ２への高
密度な配線接続が可能となるといった効果を奏する。ま
た、配線自由度の増加、実装基板の層数の低減にむすび
つくという効果を奏する。
【００２７】実施の形態３．以下、この発明の実施の形
態３を図面に基づいて詳細に説明する。図４は本発明の
実施の形態３に係る半導体装置の実装状態を説明するた
めの断面図である。この図４は、通常の多ピンＢＧＡを
実装した実装基板の裏面に、チップコンデンサを搭載し
たモジュール基板を実装した例を示す。図４において、
５０はこの実施の形態の半導体装置を示し、１は実装基
板、２はこの実装基板の一つの面に実装された通常の多
ピンＢＧＡを示す。また、３０は実装基板１の他の面に
実装された実施の形態１を適用した半導体装置（電子部
品装置）、具体的には電子部品モジュールを示す。半導
体装置３０において、２１はモジュール基板、２２はモ
ジュール基板２１に実装したチップコンデンサ、２３は
モジュール基板２１内に設けた配線を通る信号線経路を
示している。
態３を図面に基づいて詳細に説明する。図４は本発明の
実施の形態３に係る半導体装置の実装状態を説明するた
めの断面図である。この図４は、通常の多ピンＢＧＡを
実装した実装基板の裏面に、チップコンデンサを搭載し
たモジュール基板を実装した例を示す。図４において、
５０はこの実施の形態の半導体装置を示し、１は実装基
板、２はこの実装基板の一つの面に実装された通常の多
ピンＢＧＡを示す。また、３０は実装基板１の他の面に
実装された実施の形態１を適用した半導体装置（電子部
品装置）、具体的には電子部品モジュールを示す。半導
体装置３０において、２１はモジュール基板、２２はモ
ジュール基板２１に実装したチップコンデンサ、２３は
モジュール基板２１内に設けた配線を通る信号線経路を
示している。
【００２８】本実施の形態の半導体装置５０は、図４に
示すように、実装基板１の表面に実装した通常のＢＧＡ
２に加えて、チップコンデンサ２２を搭載したモジュー
ル基板２１を実装基板１の裏面に実装したものであっ
て、モジュール基板２１内に設けた配線を通る信号線経
路２３を多ピンＢＧＡ２に提供し、多ピンＢＧＡ２側の
通常の信号線経路１９を実装基板１の配線密度の低い所
まで引き出して再び実装基板１に接続するような構成と
なっている点に特徴を有している。
示すように、実装基板１の表面に実装した通常のＢＧＡ
２に加えて、チップコンデンサ２２を搭載したモジュー
ル基板２１を実装基板１の裏面に実装したものであっ
て、モジュール基板２１内に設けた配線を通る信号線経
路２３を多ピンＢＧＡ２に提供し、多ピンＢＧＡ２側の
通常の信号線経路１９を実装基板１の配線密度の低い所
まで引き出して再び実装基板１に接続するような構成と
なっている点に特徴を有している。
【００２９】以上説明したように、この実施の形態で
は、格子状の端子を有し、その端子間を接続するパス
（配線もしくは信号線）を設けた基板を、実装基板の多
ピンＢＧＡ実装個所の裏面に実装し、その基板内のパス
を多ピンＢＧＡに接続するパスとして用いることを特徴
とする。この基板は、単に基板のみの場合、実施の形態
１で説明したようなＢＧＡである場合のほか、チップコ
ンデンサ等を搭載したモジュール（半導体装置もしくは
電子部品装置）である場合を含む。
は、格子状の端子を有し、その端子間を接続するパス
（配線もしくは信号線）を設けた基板を、実装基板の多
ピンＢＧＡ実装個所の裏面に実装し、その基板内のパス
を多ピンＢＧＡに接続するパスとして用いることを特徴
とする。この基板は、単に基板のみの場合、実施の形態
１で説明したようなＢＧＡである場合のほか、チップコ
ンデンサ等を搭載したモジュール（半導体装置もしくは
電子部品装置）である場合を含む。
【００３０】以上のような構成により、実装基板１全体
の層数の増加を行う必要がなく、また、実装基板１にお
いて多ピンＢＧＡ２の実装領域の配線密度の低減を図る
ことができるようになる。さらに加えて、実装基板１の
多ピンＢＧＡ２が載置される部分の層数を実効的に上げ
ることができ、その結果、実装基板１全体の層数を上げ
ることなく、多ピンＢＧＡ２への高密度な配線接続が可
能となるといった効果を奏する。
の層数の増加を行う必要がなく、また、実装基板１にお
いて多ピンＢＧＡ２の実装領域の配線密度の低減を図る
ことができるようになる。さらに加えて、実装基板１の
多ピンＢＧＡ２が載置される部分の層数を実効的に上げ
ることができ、その結果、実装基板１全体の層数を上げ
ることなく、多ピンＢＧＡ２への高密度な配線接続が可
能となるといった効果を奏する。
【００３１】なお、本発明は、上記各実施の形態に限定
されず、本発明の技術思想の範囲内において、上記各実
施の形態は適宜変更され得ることは明らかである。また
上記構成部材の数、位置、形状等は上記実施の形態に限
定されず、本発明を実施する上で好適な数、位置、形状
等にすることができる。
されず、本発明の技術思想の範囲内において、上記各実
施の形態は適宜変更され得ることは明らかである。また
上記構成部材の数、位置、形状等は上記実施の形態に限
定されず、本発明を実施する上で好適な数、位置、形状
等にすることができる。
【００３２】
【発明の効果】請求項１の発明によれば、基板の一対ま
たは複数の外部端子を直接に接続する内部配線を備えた
多ピン・ボールグリッドアレイ・パッケージ用の基板が
得られる。これにより、基板を搭載する実装基板全体の
層数の増加を伴うことなく、実装基板における実装領域
の配線密度の低減を図ることができるという効果を奏す
る。
たは複数の外部端子を直接に接続する内部配線を備えた
多ピン・ボールグリッドアレイ・パッケージ用の基板が
得られる。これにより、基板を搭載する実装基板全体の
層数の増加を伴うことなく、実装基板における実装領域
の配線密度の低減を図ることができるという効果を奏す
る。
【００３３】請求項２の発明によれば、電子部品を搭載
した基板を備えた多ピン・ボールグリッドアレイ・パッ
ケージであって、上記基板が一対または複数の外部端子
を直接に接続する内部配線を備えた多ピン・ボールグリ
ッドアレイ・パッケージが得られる。これにより、実装
基板全体の層数の増加を伴うことなく、実装基板におけ
る多ピンＢＧＡの実装領域の配線密度の低減を図ること
ができるという効果を奏する。
した基板を備えた多ピン・ボールグリッドアレイ・パッ
ケージであって、上記基板が一対または複数の外部端子
を直接に接続する内部配線を備えた多ピン・ボールグリ
ッドアレイ・パッケージが得られる。これにより、実装
基板全体の層数の増加を伴うことなく、実装基板におけ
る多ピンＢＧＡの実装領域の配線密度の低減を図ること
ができるという効果を奏する。
【００３４】請求項３の発明によれば、多ピン・ボール
グリッドアレイ・パッケージと複数の他の電子部品とを
実装基板上に搭載した半導体装置であって、上記ピン・
ボールグリッドアレイ・パッケージ用の基板は、複数の
外部端子と、これらの外部端子の間を直接に接続する内
部配線とを備え、上記複数の電子部品を上記多ピン・ボ
ールグリッドアレイ・パッケージ用の基板の上記内部配
線とを介して電気的に接続し半導体装置が得られる。こ
れにより、実装基板全体の層数の増加を伴うことなく、
実装基板における多ピンＢＧＡの実装領域の配線密度の
低減を図ることができるという効果を奏する。
グリッドアレイ・パッケージと複数の他の電子部品とを
実装基板上に搭載した半導体装置であって、上記ピン・
ボールグリッドアレイ・パッケージ用の基板は、複数の
外部端子と、これらの外部端子の間を直接に接続する内
部配線とを備え、上記複数の電子部品を上記多ピン・ボ
ールグリッドアレイ・パッケージ用の基板の上記内部配
線とを介して電気的に接続し半導体装置が得られる。こ
れにより、実装基板全体の層数の増加を伴うことなく、
実装基板における多ピンＢＧＡの実装領域の配線密度の
低減を図ることができるという効果を奏する。
【００３５】請求項４〜６の発明によれば、実装基板の
二つの主面上に、多ピン・ボールグリッドアレイ・パッ
ケージと多ピン・ボールグリッドアレイ・パッケージ用
の基板とを少なくともその一部が対向するように搭載し
た半導体装置であって、多ピン・ボールグリッドアレイ
・パッケージへの配線を、基板に備えた内部配線をとお
して行うことができる半導体装置が得られる。これによ
れば、実装基板全体の層数の増加を伴うことなく、実装
基板における多ピンＢＧＡの実装領域の配線密度の低減
を図ることができるという効果を奏する。
二つの主面上に、多ピン・ボールグリッドアレイ・パッ
ケージと多ピン・ボールグリッドアレイ・パッケージ用
の基板とを少なくともその一部が対向するように搭載し
た半導体装置であって、多ピン・ボールグリッドアレイ
・パッケージへの配線を、基板に備えた内部配線をとお
して行うことができる半導体装置が得られる。これによ
れば、実装基板全体の層数の増加を伴うことなく、実装
基板における多ピンＢＧＡの実装領域の配線密度の低減
を図ることができるという効果を奏する。
【図１】 本発明の実施の形態１に係る半導体装置を説
明するためのパターン図。
明するためのパターン図。
【図２】 実施の形態１の半導体装置において、実装基
板としてビルドアップ基板を用い多ピンＦＣ−ＢＧＡを
実装した例を示す断面図。
板としてビルドアップ基板を用い多ピンＦＣ−ＢＧＡを
実装した例を示す断面図。
【図３】 本発明の実施の形態２に係る半導体装置の実
装状態を説明するための断面図。
装状態を説明するための断面図。
【図４】 本発明の実施の形態３に係る半導体装置の実
装状態を説明するための断面図。
装状態を説明するための断面図。
【図５】 従来技術の半導体装置の実装状態を説明する
ためのパターン図。
ためのパターン図。
１ ＢＧＡ用実装基板、 ２ 多ピンＢＧＡ、 ３ 多
ピンＢＧＡのフットプリント、 ４ 多ピンＢＧＡに接
続するため配線密度が高い実装基板の領域、５ 他の電
子部品、 ６ ＢＧＡ内に設けた迂回した配線、 ７
他の部品間を接続するてめにＢＧＡ内に設けた配線、
８ 他の部品間を接続するための配線を設けた多ピンＢ
ＧＡ、 ９ ビルドアップ基板を用いたＦＣ−ＢＧＡ、
１０チップ、 １１ ビルドアップ基板、 １２ ス
ティフナー、 １３ 接着剤、 １４ ヒートスプレッ
ダー、 １５ 半田ボール、 １６ バンプ、 １７ア
ンダーフィル樹脂、 １８ 熱伝達性樹脂、 １９ 通
常の信号線経路、２０ ＢＧＡ内に設けた配線を通る信
号線経路、 ２１ モジュール基板、 ２２ チップコ
ンデンサ、 ２３ モジュール基板内に設けた配線を通
る信号線経路、 ３０，４０，５０ 半導体装置。
ピンＢＧＡのフットプリント、 ４ 多ピンＢＧＡに接
続するため配線密度が高い実装基板の領域、５ 他の電
子部品、 ６ ＢＧＡ内に設けた迂回した配線、 ７
他の部品間を接続するてめにＢＧＡ内に設けた配線、
８ 他の部品間を接続するための配線を設けた多ピンＢ
ＧＡ、 ９ ビルドアップ基板を用いたＦＣ−ＢＧＡ、
１０チップ、 １１ ビルドアップ基板、 １２ ス
ティフナー、 １３ 接着剤、 １４ ヒートスプレッ
ダー、 １５ 半田ボール、 １６ バンプ、 １７ア
ンダーフィル樹脂、 １８ 熱伝達性樹脂、 １９ 通
常の信号線経路、２０ ＢＧＡ内に設けた配線を通る信
号線経路、 ２１ モジュール基板、 ２２ チップコ
ンデンサ、 ２３ モジュール基板内に設けた配線を通
る信号線経路、 ３０，４０，５０ 半導体装置。
Claims (6)
- 【請求項１】 多ピン・ボールグリッドアレイ・パッケ
ージに用いられる基板であって、一方の主面に配列され
た複数の第１の外部端子と、これらの第１の外部端子を
他方の主面に搭載する電子部品に接続するための複数の
内部配線と、一方の主面に配置された複数の第２の外部
端子と、これらの第２の外部端子を直接に接続する第２
の内部配線とを備えたことを特徴とする多ピン・ボール
グリッドアレイ・パッケージ用の基板。 - 【請求項２】 多ピン・ボールグリッドアレイ・パッケ
ージであって、電子部品を搭載した基板を備え、上記基
板は、一方の主面に配列された複数の第１の外部端子
と、これらの第１の外部端子を基板の他方の主面に搭載
された電子部品に電気的に接続する複数の内部配線と、
上記一方の主面に配置された複数の第２の外部端子と、
これらの第２の外部端子の間を直接に接続する第２の内
部配線とを備えたことを特徴とする多ピン・ボールグリ
ッドアレイ・パッケージ。 - 【請求項３】 多ピン・ボールグリッドアレイ・パッケ
ージと複数の他の電子部品とを実装基板上に搭載した半
導体装置であって、 上記多ピン・ボールグリッドアレイ・パッケージ用の基
板は、複数の外部端子と、これらの外部端子の間を直接
に接続する内部配線とを備え、 上記複数の電子部品を上記多ピン・ボールグリッドアレ
イ・パッケージ用の基板の上記第２の外部端子と第２の
内部配線とを介して電気的に接続したことを特徴とする
半導体装置。 - 【請求項４】 実装基板の二つの主面上に、多ピン・ボ
ールグリッドアレイ・パッケージと多ピン・ボールグリ
ッドアレイ・パッケージ用の基板とを少なくともその一
部が対向するように搭載した半導体装置であって、 上記多ピン・ボールグリッドアレイ・パッケージ用の基
板は、少なくとも一対の外部端子と、この一対の外部端
子の間を直接に接続する内部配線とを備え、 上記多ピン・ボールグリッドアレイ・パッケージ用の基
板の上記一対の外部端子の一方を上記実装基板を介して
上記多ピン・ボールグリッドアレイ・パッケージに電気
的に接続したことを特徴とする半導体装置。 - 【請求項５】 上記多ピン・ボールグリッドアレイ・パ
ッケージ用の基板の上記一対の外部端子の他方を、上記
多ピン・ボールグリッドアレイ・パッケージと対向する
位置から離れた位置で上記実装基板の電極に電気的に接
続したことを特徴とする請求項４に記載の半導体装置。 - 【請求項６】 上記多ピン・ボールグリッドアレイ・パ
ッケージ用の基板に、半導体チップもしくは容量チップ
を搭載したことを特徴とする請求項４または５に記載の
半導体装置。
Priority Applications (2)
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|---|---|---|---|
| JP34891799A JP2001168227A (ja) | 1999-12-08 | 1999-12-08 | 多ピン・ボールグリッドアレイ・パッケージ用の基板、多ピン・ボールグリッドアレイ・パッケージ及び半導体装置 |
| US09/570,439 US6657292B2 (en) | 1999-12-08 | 2000-05-12 | Package board for multiple-pin ball grid array package, multiple-pin ball grid array package, and semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34891799A JP2001168227A (ja) | 1999-12-08 | 1999-12-08 | 多ピン・ボールグリッドアレイ・パッケージ用の基板、多ピン・ボールグリッドアレイ・パッケージ及び半導体装置 |
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| Publication Number | Publication Date |
|---|---|
| JP2001168227A true JP2001168227A (ja) | 2001-06-22 |
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ID=18400263
Family Applications (1)
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|---|---|---|---|
| JP34891799A Withdrawn JP2001168227A (ja) | 1999-12-08 | 1999-12-08 | 多ピン・ボールグリッドアレイ・パッケージ用の基板、多ピン・ボールグリッドアレイ・パッケージ及び半導体装置 |
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Cited By (1)
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|---|---|---|---|---|
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|---|---|---|---|---|
| JP3994379B2 (ja) * | 2002-03-25 | 2007-10-17 | 株式会社リコー | 配線用補助パッケージおよび印刷回路配線板の配線レイアウト構造 |
| US7605476B2 (en) * | 2005-09-27 | 2009-10-20 | Stmicroelectronics S.R.L. | Stacked die semiconductor package |
| US7456498B2 (en) * | 2006-08-18 | 2008-11-25 | Lsi Logic Corporation | Integrated circuit package and system interface |
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| JP3002512B2 (ja) * | 1990-09-10 | 2000-01-24 | 株式会社日立製作所 | 集積回路装置 |
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| JPH1168026A (ja) * | 1997-06-13 | 1999-03-09 | Ricoh Co Ltd | 配線用補助パッケージおよび印刷回路配線板構造 |
| US6057600A (en) * | 1997-11-27 | 2000-05-02 | Kyocera Corporation | Structure for mounting a high-frequency package |
-
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-
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- 2000-05-12 US US09/570,439 patent/US6657292B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100763059B1 (ko) * | 2003-03-21 | 2007-10-02 | 인텔 코오퍼레이션 | 전력 전달 장치, 시스템 및 방법 |
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