JP2003078109A - 積層型メモリ装置 - Google Patents
積層型メモリ装置Info
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- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
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- H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
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Abstract
(57)【要約】 （修正有）
【課題】 ＢＧＡパッケージを用いた積層型メモリ装置
を提供する。 【解決手段】 複数のＢＧＡパッケージを積層した積層
型メモリ装置において、それぞれがボールバンプ２を有
する第１及び第２ＢＧＡパッケージ３と、積層用基板で
あって、前記第１及び第２ＢＧＡパッケージ３の前記ボ
ールバンプ２に接続された配線パターンを含む第１積層
用基板４及び第２積層用基板５と、積層配置された前記
第１積層用基板４及び前記第２積層用基板５との間に設
けられ、前記第１積層用基板４及び前記第２積層用基板
に含まれる前記配線パターンを接続する接続用基板６
と、前記第２積層用基板５の、前記第２ＢＧＡパッケー
ジ搭載面と対向する面に設けられ、前記第２積層用基板
５に含まれる前記配線パターンに接続されたボールバン
プ７とを含む。
を提供する。 【解決手段】 複数のＢＧＡパッケージを積層した積層
型メモリ装置において、それぞれがボールバンプ２を有
する第１及び第２ＢＧＡパッケージ３と、積層用基板で
あって、前記第１及び第２ＢＧＡパッケージ３の前記ボ
ールバンプ２に接続された配線パターンを含む第１積層
用基板４及び第２積層用基板５と、積層配置された前記
第１積層用基板４及び前記第２積層用基板５との間に設
けられ、前記第１積層用基板４及び前記第２積層用基板
に含まれる前記配線パターンを接続する接続用基板６
と、前記第２積層用基板５の、前記第２ＢＧＡパッケー
ジ搭載面と対向する面に設けられ、前記第２積層用基板
５に含まれる前記配線パターンに接続されたボールバン
プ７とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、積層型メモリ装置
に関し、特に、ＢＧＡ型パッケージを積層した積層型メ
モリ装置に関する。
に関し、特に、ＢＧＡ型パッケージを積層した積層型メ
モリ装置に関する。
【０００２】
【従来の技術】図７は、全体が７００で表される、従来
の積層型メモリ装置の側面図である。積層型メモリ装置
７００は、パッケージ７０１の両側に、ライン状にピン
７０２が設けられた、複数のＴＳＯＰ（Thin Small Onl
ine Package）７１０を含む。積層されたＴＳＯＰ７１
０の間は、例えば、図７の左側に示すように、ピン７０
２間を半田で固定することにより接続される。または、
図７の右側に示すように、配線パターンが設けられた基
板７０３により接続される。
の積層型メモリ装置の側面図である。積層型メモリ装置
７００は、パッケージ７０１の両側に、ライン状にピン
７０２が設けられた、複数のＴＳＯＰ（Thin Small Onl
ine Package）７１０を含む。積層されたＴＳＯＰ７１
０の間は、例えば、図７の左側に示すように、ピン７０
２間を半田で固定することにより接続される。または、
図７の右側に示すように、配線パターンが設けられた基
板７０３により接続される。
【０００３】
【発明が解決しようとする課題】しかし、ピン７０２の
数の増加に伴い、パッケージの主流がＴＳＯＰからＢＧ
Ａ（Ball Grid Allay）パッケージに移行すると、図７
に示すような積層方法を採ることができなくなった。即
ち、ＢＧＡパッケージでは、パッケージの一面にボール
バンプがマトリックス状に配置されているため、図７の
ような積層構造とすることができない。
数の増加に伴い、パッケージの主流がＴＳＯＰからＢＧ
Ａ（Ball Grid Allay）パッケージに移行すると、図７
に示すような積層方法を採ることができなくなった。即
ち、ＢＧＡパッケージでは、パッケージの一面にボール
バンプがマトリックス状に配置されているため、図７の
ような積層構造とすることができない。
【０００４】そこで、本発明は、ＢＧＡパッケージ型メ
モリを積層した積層型メモリ装置の提供を目的とする。
モリを積層した積層型メモリ装置の提供を目的とする。
【０００５】
【課題を解決するための手段】本発明は、複数のＢＧＡ
パッケージを積層した積層型メモリ装置であって、それ
ぞれがボールバンプを有する第１ＢＧＡパッケージ及び
第２ＢＧＡパッケージと、該第１ＢＧＡパッケージのボ
ールバンプに接続された配線パターンを含む第１積層用
基板と、該第２ＢＧＡパッケージのボールバンプに接続
された配線パターンを含む第２積層用基板と、積層配置
された該第１積層用基板と該第２積層用基板との間に設
けられ、各積層用基板に含まれる配線パターンを接続す
る接続用基板と、該第２積層用基板の、該第２ＢＧＡパ
ッケージ搭載面と対向する面に設けられ、該第２積層用
基板に含まれる配線パターンに接続されたボールバンプ
とを含むことを特徴とする積層型メモリ装置である。か
かる積層型メモリ装置では、ＢＧＡパッケージを積層配
置し、大容量のメモリ装置を得ることができる。
パッケージを積層した積層型メモリ装置であって、それ
ぞれがボールバンプを有する第１ＢＧＡパッケージ及び
第２ＢＧＡパッケージと、該第１ＢＧＡパッケージのボ
ールバンプに接続された配線パターンを含む第１積層用
基板と、該第２ＢＧＡパッケージのボールバンプに接続
された配線パターンを含む第２積層用基板と、積層配置
された該第１積層用基板と該第２積層用基板との間に設
けられ、各積層用基板に含まれる配線パターンを接続す
る接続用基板と、該第２積層用基板の、該第２ＢＧＡパ
ッケージ搭載面と対向する面に設けられ、該第２積層用
基板に含まれる配線パターンに接続されたボールバンプ
とを含むことを特徴とする積層型メモリ装置である。か
かる積層型メモリ装置では、ＢＧＡパッケージを積層配
置し、大容量のメモリ装置を得ることができる。
【０００６】上記第１積層用基板は、上記第２ＢＧＡパ
ッケージに含まれる樹脂パッケージの上面に接着された
ことが好ましい。積層型メモリ装置の構造が安定するか
らである。
ッケージに含まれる樹脂パッケージの上面に接着された
ことが好ましい。積層型メモリ装置の構造が安定するか
らである。
【０００７】また、本発明は、複数のＢＧＡパッケージ
を積層した積層型メモリ装置であって、それぞれがボー
ルバンプを有する第１ＢＧＡパッケージ及び第２ＢＧＡ
パッケージと、両面に配線パターンを有する積層用基板
と、該積層用基板の片面に、該配線パターンに接続して
設けられた外部接続手段とを含み、該第１ＢＧＡパッケ
ージと該第２ＢＧＡパッケージとが、該積層用基板を挟
んで該積層用基板の両面に対向配置され、該第１ＢＧＡ
パッケージ及び該第２ＢＧＡパッケージに含まれるボー
ルバンプと、該積層用基板に含まれる該配線パターンと
が接続されたことを特徴とする積層型メモリ装置でもあ
る。かかる積層型メモリ装置でも、ＢＧＡパッケージを
積層させて大容量のメモリを得ることができる。
を積層した積層型メモリ装置であって、それぞれがボー
ルバンプを有する第１ＢＧＡパッケージ及び第２ＢＧＡ
パッケージと、両面に配線パターンを有する積層用基板
と、該積層用基板の片面に、該配線パターンに接続して
設けられた外部接続手段とを含み、該第１ＢＧＡパッケ
ージと該第２ＢＧＡパッケージとが、該積層用基板を挟
んで該積層用基板の両面に対向配置され、該第１ＢＧＡ
パッケージ及び該第２ＢＧＡパッケージに含まれるボー
ルバンプと、該積層用基板に含まれる該配線パターンと
が接続されたことを特徴とする積層型メモリ装置でもあ
る。かかる積層型メモリ装置でも、ＢＧＡパッケージを
積層させて大容量のメモリを得ることができる。
【０００８】上記外部接続手段は、半田ボールであって
も良い。
も良い。
【０００９】上記半田ボールの直径は、上記ＢＧＡパッ
ケージの厚みより大きいことが好ましい。積層型メモリ
装置を実装基板に実装しやすくするためである。
ケージの厚みより大きいことが好ましい。積層型メモリ
装置を実装基板に実装しやすくするためである。
【００１０】上記外部接続手段は、リードであっても良
い。
い。
【００１１】また、本発明は、複数のＢＧＡパッケージ
を積層した積層型メモリ装置であって、それぞれがボー
ルバンプを有する第１ＢＧＡパッケージ及び第２ＢＧＡ
パッケージと、該第１ＢＧＡパッケージのボールバンプ
に接続された配線パターンを含む第１積層用基板と、該
第２ＢＧＡパッケージのボールバンプに接続された配線
パターンを含む第２積層用基板と、該第１積層用基板と
該第２積層用基板とを積層配置して固定するクリップリ
ードとを含み、該第１積層用基板及び該第２積層用基板
に含まれる配線パターンが、該クリップリードに接続さ
れたことを特徴とする積層型メモリ装置でもある。かか
る積層型メモリ装置を用いることにより、３つ以上のＢ
ＧＡパッケージの積層が可能となり、大容量のメモリを
得ることができる。
を積層した積層型メモリ装置であって、それぞれがボー
ルバンプを有する第１ＢＧＡパッケージ及び第２ＢＧＡ
パッケージと、該第１ＢＧＡパッケージのボールバンプ
に接続された配線パターンを含む第１積層用基板と、該
第２ＢＧＡパッケージのボールバンプに接続された配線
パターンを含む第２積層用基板と、該第１積層用基板と
該第２積層用基板とを積層配置して固定するクリップリ
ードとを含み、該第１積層用基板及び該第２積層用基板
に含まれる配線パターンが、該クリップリードに接続さ
れたことを特徴とする積層型メモリ装置でもある。かか
る積層型メモリ装置を用いることにより、３つ以上のＢ
ＧＡパッケージの積層が可能となり、大容量のメモリを
得ることができる。
【００１２】上記第１積層用基板と上記第２積層用基板
は、上記クリップリードに設けられたクリップ部に挟ま
れて、該クリップリードに固定されたことが好ましい。
かかる構造では積層基板の脱着が容易となる。
は、上記クリップリードに設けられたクリップ部に挟ま
れて、該クリップリードに固定されたことが好ましい。
かかる構造では積層基板の脱着が容易となる。
【００１３】上記第１積層用基板及び／又は上記第２積
層用基板が、上記配線パターン上に設けられたソケット
を含み、上記第１ＢＧＡパッケージ及び／又は上記第２
ＢＧＡパッケージのボールバンプが、該ソケットに挿入
されて該配線パターンに接続されたものであっても良
い。このようなソケットを用いることにより、ＢＧＡパ
ッケージの取り付け工程が簡単になる。また、ＢＧＡパ
ッケージの脱着を容易に行うことができる。
層用基板が、上記配線パターン上に設けられたソケット
を含み、上記第１ＢＧＡパッケージ及び／又は上記第２
ＢＧＡパッケージのボールバンプが、該ソケットに挿入
されて該配線パターンに接続されたものであっても良
い。このようなソケットを用いることにより、ＢＧＡパ
ッケージの取り付け工程が簡単になる。また、ＢＧＡパ
ッケージの脱着を容易に行うことができる。
【００１４】本発明は、複数のＢＡＧパッケージを含む
メモリモジュールであって、請求項１〜９のいずれかに
記載の積層型メモリ装置と、該積層型メモリ装置が載置
されたマザー基板とを含むことを特徴とするメモリモジ
ュールでもある。かかるメモリモジュールでは、ＢＧＡ
パッケージをマザー基板に積層し、大容量のメモリモジ
ュールを得ることができる。
メモリモジュールであって、請求項１〜９のいずれかに
記載の積層型メモリ装置と、該積層型メモリ装置が載置
されたマザー基板とを含むことを特徴とするメモリモジ
ュールでもある。かかるメモリモジュールでは、ＢＧＡ
パッケージをマザー基板に積層し、大容量のメモリモジ
ュールを得ることができる。
【００１５】
【発明の実施の形態】実施の形態１．図１は、全体が１
００で表される、本実施の形態にかかる積層型メモリ装
置の側面図である。積層型メモリ装置１００は、半導体
素子が封止されたモールド樹脂１と、モールド樹脂１の
裏面にマトリックス状に設けられたボールバンプ２とか
らなるＢＧＡ（Ball Grid Allay）パッケージ３を含
む。積層型メモリ装置１００は、２つのＢＧＡパッケー
ジ３を含む。
００で表される、本実施の形態にかかる積層型メモリ装
置の側面図である。積層型メモリ装置１００は、半導体
素子が封止されたモールド樹脂１と、モールド樹脂１の
裏面にマトリックス状に設けられたボールバンプ２とか
らなるＢＧＡ（Ball Grid Allay）パッケージ３を含
む。積層型メモリ装置１００は、２つのＢＧＡパッケー
ジ３を含む。
【００１６】２つのＢＧＡパッケージ３は、それぞれ積
層用基板３、４に載置されている。積層用基板３、４に
は、配線パターンやスルーホール（図示せず）が設けら
れ、ＢＧＡパッケージ３のボールバンプ２と接続され
る。積層用基板４は、ＢＧＡパッケージ（第２ＢＧＡパ
ッケージ）３の裏面に、銀ペースト等で接着されてい
る。
層用基板３、４に載置されている。積層用基板３、４に
は、配線パターンやスルーホール（図示せず）が設けら
れ、ＢＧＡパッケージ３のボールバンプ２と接続され
る。積層用基板４は、ＢＧＡパッケージ（第２ＢＧＡパ
ッケージ）３の裏面に、銀ペースト等で接着されてい
る。
【００１７】また、積層用基板４、５の間には、接続用
基板６が設けられている。接続用基板６には、配線パタ
ーンやスルーホールが設けられている。積層用基板４に
接続されたＢＧＡパッケージ（第１ＢＧＡパッケージ）
３と、積層用基板５に接続されたＢＧＡパッケージ（第
２ＢＧＡパッケージ）３とは、接続用基板６を介して電
気的に接続される。接続用基板６を接続するために、積
層用基板４、５の面積は、第１、第２ＢＧＡパッケージ
３の面積よりやや広いことが好ましい。なお、接続用基
板６に代えて、接続用コネクタ等を用いてもかまわな
い。
基板６が設けられている。接続用基板６には、配線パタ
ーンやスルーホールが設けられている。積層用基板４に
接続されたＢＧＡパッケージ（第１ＢＧＡパッケージ）
３と、積層用基板５に接続されたＢＧＡパッケージ（第
２ＢＧＡパッケージ）３とは、接続用基板６を介して電
気的に接続される。接続用基板６を接続するために、積
層用基板４、５の面積は、第１、第２ＢＧＡパッケージ
３の面積よりやや広いことが好ましい。なお、接続用基
板６に代えて、接続用コネクタ等を用いてもかまわな
い。
【００１８】積層用基板５の、ＢＧＡパッケージ３を搭
載した面と反対側の面には、ボールバンプ７が設けられ
ている。ボールバンプ７は、ＢＧＡパッケージ３に含ま
れるボールバンプ２と同様の配置にしても構わない。ボ
ールバンプ７は、積層用基板５に設けられた配線パター
ンを介して、２つのＢＧＡパッケージ３に電気的に接続
されている。従って、ボールバンプ７を用いて、積層型
メモリ装置１００を実装基板５０に搭載することによ
り、積層された２つのＢＧＡパッケージを実装基板５０
に実装することができる。
載した面と反対側の面には、ボールバンプ７が設けられ
ている。ボールバンプ７は、ＢＧＡパッケージ３に含ま
れるボールバンプ２と同様の配置にしても構わない。ボ
ールバンプ７は、積層用基板５に設けられた配線パター
ンを介して、２つのＢＧＡパッケージ３に電気的に接続
されている。従って、ボールバンプ７を用いて、積層型
メモリ装置１００を実装基板５０に搭載することによ
り、積層された２つのＢＧＡパッケージを実装基板５０
に実装することができる。
【００１９】このように、本実施の形態１にかかる積層
型メモリ装置１００では、ＢＧＡパッケージ３を用い
て、同一実装面積において２倍の記憶容量を有する積層
型メモリ装置を実現できる。
型メモリ装置１００では、ＢＧＡパッケージ３を用い
て、同一実装面積において２倍の記憶容量を有する積層
型メモリ装置を実現できる。
【００２０】なお、特開平１１−２２００８８号公報に
は、ＢＧＡパッケージを積層した積層構造が記載されて
いる。しかし、かかる積層構造は、ソルダーボールが半
導体チップの周囲にのみ形成されている場合に適用され
るもので、本実施の形態のように、ソルダーボール（ボ
ールバンプ７）がマトリックス状に形成された半導体チ
ップには適用できない。
は、ＢＧＡパッケージを積層した積層構造が記載されて
いる。しかし、かかる積層構造は、ソルダーボールが半
導体チップの周囲にのみ形成されている場合に適用され
るもので、本実施の形態のように、ソルダーボール（ボ
ールバンプ７）がマトリックス状に形成された半導体チ
ップには適用できない。
【００２１】実施の形態２．図２は、全体が２００で表
される、本実施の形態にかかる積層型メモリ装置の側面
図である。積層型メモリ装置２００は、それぞれが、モ
ールド樹脂１とボールバンプ２を有する第１及び第２の
ＢＧＡパッケージ３を含む。第１及び第２のＢＧＡパッ
ケージ３は積層用基板８の両面に、積層用基板８を挟ん
で対向するように設けられている。ボールバンプ２は、
積層用基板８に設けられた配線パターンに接続されてい
る。
される、本実施の形態にかかる積層型メモリ装置の側面
図である。積層型メモリ装置２００は、それぞれが、モ
ールド樹脂１とボールバンプ２を有する第１及び第２の
ＢＧＡパッケージ３を含む。第１及び第２のＢＧＡパッ
ケージ３は積層用基板８の両面に、積層用基板８を挟ん
で対向するように設けられている。ボールバンプ２は、
積層用基板８に設けられた配線パターンに接続されてい
る。
【００２２】また、積層用基板８の片面には、積層用基
板８の配線パターンに接続された半田ボール９が設けら
れている。かかる半田ボール９を用いて、積層型メモリ
装置２００が実装基板５０の上に実装される。
板８の配線パターンに接続された半田ボール９が設けら
れている。かかる半田ボール９を用いて、積層型メモリ
装置２００が実装基板５０の上に実装される。
【００２３】なお、半田ボール９を設けるために、積層
用基板８の面積は、モールド樹脂１の面積より大きいこ
とが好ましい。また、実装基板５０の上に固定するため
に、半田ボール９の直径は、ＢＧＡパッケージ３の厚み
（モールド樹脂１の厚みと、ボールバンプ２の直径との
和）より大きいことが好ましい。
用基板８の面積は、モールド樹脂１の面積より大きいこ
とが好ましい。また、実装基板５０の上に固定するため
に、半田ボール９の直径は、ＢＧＡパッケージ３の厚み
（モールド樹脂１の厚みと、ボールバンプ２の直径との
和）より大きいことが好ましい。
【００２４】図３は、全体が３００で表される、本実施
の形態にかかる他の積層型メモリ装置の側面図である。
図３中、図２と同一符号は、同一又は相当箇所を示す。
積層型メモリ装置３００では、外部接続手段として、図
２に示す積層型メモリ装置２００の半田バンプ９の代わ
りにリード１０が用いられている。
の形態にかかる他の積層型メモリ装置の側面図である。
図３中、図２と同一符号は、同一又は相当箇所を示す。
積層型メモリ装置３００では、外部接続手段として、図
２に示す積層型メモリ装置２００の半田バンプ９の代わ
りにリード１０が用いられている。
【００２５】このように、本実施の形態２にかかる積層
型メモリ装置２００、３００では、ＢＧＡパッケージ３
を用いて、同一実装面積において２倍の記憶容量を有す
る積層型メモリ装置を実現できる。
型メモリ装置２００、３００では、ＢＧＡパッケージ３
を用いて、同一実装面積において２倍の記憶容量を有す
る積層型メモリ装置を実現できる。
【００２６】実施の形態３．図４は、全体が４００で表
される、本発明の実施の形態３にかかる積層型メモリ装
置の側面図である。積層型メモリ装置４００は、複数の
積層用基板１１を含む。積層用基板１１には、ＢＧＡパ
ッケージ３が載置されている。ＢＧＡパッケージ３のボ
ールバンプ２は、積層用基板１１に設けられた配線パタ
ーンと接続されている。
される、本発明の実施の形態３にかかる積層型メモリ装
置の側面図である。積層型メモリ装置４００は、複数の
積層用基板１１を含む。積層用基板１１には、ＢＧＡパ
ッケージ３が載置されている。ＢＧＡパッケージ３のボ
ールバンプ２は、積層用基板１１に設けられた配線パタ
ーンと接続されている。
【００２７】複数の積層用基板１１は、クリップリード
１２により積層状態に固定されている。クリップリード
１２には、複数のクリップ部１３が設けられ、かかるク
リップ部１３に積層用基板１１を差し込んで固定する。
クリップリード１２は導電性材料からなり、クリップ部
１３と積層基板１１の配線パターンとを接触させること
により、クリップリード１２と配線パターンが接続され
る。
１２により積層状態に固定されている。クリップリード
１２には、複数のクリップ部１３が設けられ、かかるク
リップ部１３に積層用基板１１を差し込んで固定する。
クリップリード１２は導電性材料からなり、クリップ部
１３と積層基板１１の配線パターンとを接触させること
により、クリップリード１２と配線パターンが接続され
る。
【００２８】図４に示すように、積層型メモリ装置４０
０は、クリップリード１２を実装基板５０に接続するこ
とにより、実装される。
０は、クリップリード１２を実装基板５０に接続するこ
とにより、実装される。
【００２９】図５は、全体が５００で表される、本実施
の形態にかかる他の積層型メモリ装置である。図５中、
図４と同一記号は、同一又は相当箇所を示す。図５に示
すように、積層型メモリ装置５００は、積層用基板１１
の上に、導電性材料からなる複数のソケット１４が設け
られている。ソケット１４は、積層用基板１１に設けら
れた配線パターンに接続されている。
の形態にかかる他の積層型メモリ装置である。図５中、
図４と同一記号は、同一又は相当箇所を示す。図５に示
すように、積層型メモリ装置５００は、積層用基板１１
の上に、導電性材料からなる複数のソケット１４が設け
られている。ソケット１４は、積層用基板１１に設けら
れた配線パターンに接続されている。
【００３０】積層用メモリ装置５００では、ＢＧＡパッ
ケージ３のボールバンプ２をソケット１４に差し込むこ
とにより、積層用基板１１にＢＧＡパッケージ３が固定
される。このため、積層用基板１１へのＢＧＡパッケー
ジ３の取り付け、取り外しを容易に行うことができる。
ケージ３のボールバンプ２をソケット１４に差し込むこ
とにより、積層用基板１１にＢＧＡパッケージ３が固定
される。このため、積層用基板１１へのＢＧＡパッケー
ジ３の取り付け、取り外しを容易に行うことができる。
【００３１】このように、本実施の形態３にかかる積層
型メモリ装置４００、５００では、ＢＧＡパッケージ３
を用いて、同一実装面積において２倍以上の記憶容量を
有する積層型メモリ装置を実現できる。
型メモリ装置４００、５００では、ＢＧＡパッケージ３
を用いて、同一実装面積において２倍以上の記憶容量を
有する積層型メモリ装置を実現できる。
【００３２】実施の形態４．図６は、全体が６００で表
される、本実施の形態にかかるメモリージュールの上面
図である。メモリモジュール６００では、マザー基板３
０の上に、実施の形態１にかかる積層型メモリ装置１０
０が、複数、載置されている。積層型メモリ装置１００
は、ボールバンプ７により、マザー基板３０に設けられ
た配線パターン（図示せず）に接続されている。
される、本実施の形態にかかるメモリージュールの上面
図である。メモリモジュール６００では、マザー基板３
０の上に、実施の形態１にかかる積層型メモリ装置１０
０が、複数、載置されている。積層型メモリ装置１００
は、ボールバンプ７により、マザー基板３０に設けられ
た配線パターン（図示せず）に接続されている。
【００３３】なお、積層型メモリモジュール６００に
は、実施の形態２、３にかかる積層型メモリ装置２０
０、３００、４００、５００を載置しても構わない。
は、実施の形態２、３にかかる積層型メモリ装置２０
０、３００、４００、５００を載置しても構わない。
【００３４】このように、本実施の形態にかかるメモリ
モジュール６００では、ＢＧＡパッケージを用いた、大
容量のメモリモジュールを形成することができる。
モジュール６００では、ＢＧＡパッケージを用いた、大
容量のメモリモジュールを形成することができる。
【００３５】
【発明の効果】以上の説明から明らかなように、本発明
にかかる積層型メモリ装置では、ＢＧＡパッケージを積
層し、大容量のメモリ装置を得ることができる。
にかかる積層型メモリ装置では、ＢＧＡパッケージを積
層し、大容量のメモリ装置を得ることができる。
【００３６】また、本発明にかかるメモリモジュールで
は、ＢＧＡパッケージをマザー基板に積層し、大容量の
メモリモジュールを得ることができる。
は、ＢＧＡパッケージをマザー基板に積層し、大容量の
メモリモジュールを得ることができる。
【図１】 本発明の実施の形態１にかかる積層型メモリ
装置の側面図である。
装置の側面図である。
【図２】 本発明の実施の形態２にかかる積層型メモリ
装置の側面図である。
装置の側面図である。
【図３】 本発明の実施の形態２にかかる他の積層型メ
モリ装置の側面図である。
モリ装置の側面図である。
【図４】 本発明の実施の形態３にかかる積層型メモリ
装置の側面図である。
装置の側面図である。
【図５】 本発明の実施の形態３にかかる他の積層型メ
モリ装置の側面図である。
モリ装置の側面図である。
【図６】 本発明の実施の形態４にかかるメモリモジュ
ールの上面図である。
ールの上面図である。
【図７】 従来の積層型メモリ装置の側面図である。
１ モールド樹脂、２ ボールバンプ、３ ＢＧＡパッ
ケージ、４、５ 積層用基板、６ 接続用基板、７ ボ
ールバンプ、５０ 実装基板、１００ 積層型メモリ装
置。
ケージ、４、５ 積層用基板、６ 接続用基板、７ ボ
ールバンプ、５０ 実装基板、１００ 積層型メモリ装
置。
Claims (10)
- 【請求項１】 複数のＢＧＡパッケージを積層した積層
型メモリ装置であって、 それぞれがボールバンプを有する第１ＢＧＡパッケージ
及び第２ＢＧＡパッケージと、 該第１ＢＧＡパッケージのボールバンプに接続された配
線パターンを含む第１積層用基板と、 該第２ＢＧＡパッケージのボールバンプに接続された配
線パターンを含む第２積層用基板と、 積層配置された該第１積層用基板と該第２積層用基板と
の間に設けられ、各積層用基板に含まれる配線パターン
を接続する接続用基板と、 該第２積層用基板の、該第２ＢＧＡパッケージ搭載面と
対向する面に設けられ、該第２積層用基板に含まれる配
線パターンに接続されたボールバンプとを含むことを特
徴とする積層型メモリ装置。 - 【請求項２】 上記第１積層用基板が、上記第２ＢＧＡ
パッケージに含まれる樹脂パッケージの上面に接着され
たことを特徴とする請求項１に記載の積層型メモリ装
置。 - 【請求項３】 複数のＢＧＡパッケージを積層した積層
型メモリ装置であって、 それぞれがボールバンプを有する第１ＢＧＡパッケージ
及び第２ＢＧＡパッケージと、 両面に配線パターンを有する積層用基板と、 該積層用基板の片面に、該配線パターンに接続して設け
られた外部接続手段とを含み、 該第１ＢＧＡパッケージと該第２ＢＧＡパッケージと
が、該積層用基板を挟んで該積層用基板の両面に対向配
置され、該第１ＢＧＡパッケージ及び該第２ＢＧＡパッ
ケージに含まれるボールバンプと、該積層用基板に含ま
れる該配線パターンとが接続されたことを特徴とする積
層型メモリ装置。 - 【請求項４】 上記外部接続手段が、半田ボールからな
ることを特徴とする請求項３に記載の積層型メモリ装
置。 - 【請求項５】 上記半田ボールの直径が、上記ＢＧＡパ
ッケージの厚みより大きいことを特徴とする請求項４に
記載の積層型メモリ装置。 - 【請求項６】 上記外部接続手段が、リードからなるこ
とを特徴とする請求項３に記載の積層型メモリ装置。 - 【請求項７】 複数のＢＧＡパッケージを積層した積層
型メモリ装置であって、 それぞれがボールバンプを有する第１ＢＧＡパッケージ
及び第２ＢＧＡパッケージと、 該第１ＢＧＡパッケージのボールバンプに接続された配
線パターンを含む第１積層用基板と、 該第２ＢＧＡパッケージのボールバンプに接続された配
線パターンを含む第２積層用基板と、 該第１積層用基板と該第２積層用基板とを積層配置して
固定するクリップリードとを含み、 該第１積層用基板及び該第２積層用基板に含まれる配線
パターンが、該クリップリードに接続されたことを特徴
とする積層型メモリ装置。 - 【請求項８】 上記第１積層用基板と上記第２積層用基
板が、上記クリップリードに設けられたクリップ部に挟
まれて、該クリップリードに固定されたことを特徴とす
る請求項７に記載の積層型メモリ装置。 - 【請求項９】 上記第１積層用基板及び／又は上記第２
積層用基板が、上記配線パターン上に設けられたソケッ
トを含み、上記第１ＢＧＡパッケージ及び／又は上記第
２ＢＧＡパッケージのボールバンプが、該ソケットに挿
入されて該配線パターンに接続されたことを特徴とする
請求項７又は８に記載の積層型メモリ装置。 - 【請求項１０】 複数のＢＡＧパッケージを含むメモリ
モジュールであって、 請求項１〜９のいずれかに記載の積層型メモリ装置と、 該積層型メモリ装置が載置されたマザー基板とを含むこ
とを特徴とするメモリモジュール。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001265617A JP2003078109A (ja) | 2001-09-03 | 2001-09-03 | 積層型メモリ装置 |
| US10/207,849 US20030043650A1 (en) | 2001-09-03 | 2002-07-31 | Multilayered memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001265617A JP2003078109A (ja) | 2001-09-03 | 2001-09-03 | 積層型メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003078109A true JP2003078109A (ja) | 2003-03-14 |
Family
ID=19092056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001265617A Pending JP2003078109A (ja) | 2001-09-03 | 2001-09-03 | 積層型メモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20030043650A1 (ja) |
| JP (1) | JP2003078109A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100668847B1 (ko) * | 2005-06-27 | 2007-01-16 | 주식회사 하이닉스반도체 | 패키지 스택 |
| US7282791B2 (en) | 2004-07-09 | 2007-10-16 | Elpida Memory, Inc. | Stacked semiconductor device and semiconductor memory module |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7242082B2 (en) | 2002-02-07 | 2007-07-10 | Irvine Sensors Corp. | Stackable layer containing ball grid array package |
| JP2007521631A (ja) * | 2003-08-08 | 2007-08-02 | アービン センサーズ コーポレーション | 積層可能な層及びその製造方法 |
| WO2006088270A1 (en) * | 2005-02-15 | 2006-08-24 | Unisemicon Co., Ltd. | Stacked package and method of fabricating the same |
| FR2884048A1 (fr) * | 2005-04-01 | 2006-10-06 | 3D Plus Sa Sa | Module electronique de faible epaisseur comprenant un empilement de boitiers electroniques a billes de connexion |
| FR2884049B1 (fr) * | 2005-04-01 | 2007-06-22 | 3D Plus Sa Sa | Module electronique de faible epaisseur comprenant un empilement de boitiers electroniques a billes de connexion |
| US7714426B1 (en) | 2007-07-07 | 2010-05-11 | Keith Gann | Ball grid array package format layers and structure |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10294423A (ja) * | 1997-04-17 | 1998-11-04 | Nec Corp | 半導体装置 |
| US6313522B1 (en) * | 1998-08-28 | 2001-11-06 | Micron Technology, Inc. | Semiconductor structure having stacked semiconductor devices |
-
2001
- 2001-09-03 JP JP2001265617A patent/JP2003078109A/ja active Pending
-
2002
- 2002-07-31 US US10/207,849 patent/US20030043650A1/en not_active Abandoned
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7282791B2 (en) | 2004-07-09 | 2007-10-16 | Elpida Memory, Inc. | Stacked semiconductor device and semiconductor memory module |
| KR100668847B1 (ko) * | 2005-06-27 | 2007-01-16 | 주식회사 하이닉스반도체 | 패키지 스택 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030043650A1 (en) | 2003-03-06 |
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