JP2002204053A - 回路実装方法、回路実装基板及び半導体装置 - Google Patents

回路実装方法、回路実装基板及び半導体装置

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JP2002204053A JP2001000118A JP2001000118A JP2002204053A JP 2002204053 A JP2002204053 A JP 2002204053A JP 2001000118 A JP2001000118 A JP 2001000118A JP 2001000118 A JP2001000118 A JP 2001000118A JP 2002204053 A JP2002204053 A JP 2002204053A
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semiconductor element
substrates
mounting
board
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JP2001000118A
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Takao Nakajima
孝郎 中島
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 高密度に半導体素子を実装可能な回路実装方
法及び回路実装基板を提供する。 【解決手段】 基板１０ａに凹部を設け、その凹部内に
チップサイズパッケージ（ＣＳＰ）されたメモリＩＣ１
１を実装し、かつ、ＴＳＯＰによるメモリＩＣ１３を、
メモリＩＣ１１及び凹部の上部にそれを覆うように基板
１０ａ上に実装する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はメモリ素子等の半導
体素子を回路基板に実装する技術に関する。
【０００２】
【従来の技術】近年のパーソナルコンピュータ等の情報
処理機器の高速化、大容量化にともない、そのような情
報処理機器で使用されるメモリモジュールの大容量化が
必要となってきている。このため、従来より、パーソナ
ルコンピュータ等で使用されるメモリモジュールに登載
される半導体素子の実装密度を向上させるための種々の
技術が提案されている（例えば、特開平１１−３０７７
１８号公報）。
【０００３】また、高密度化を実現するパッケージング
技術の一つとして、チップサイズパッケージ（ＣＳＰ）
の技術がある。チップサイズパッケージは、パッケージ
のサイズを小型化し、実装密度の向上を図るものであ
り、今後主流になる技術と予想される。
【０００４】一般にメモリモジュールを大容量化するに
は、限られた面積において可能な限り多くのメモリを実
装することが有効であると考えられる。
【０００５】
【発明が解決しようとする課題】しかし、今後主流にな
ると予想されるチップサイズパッケージを用いたメモリ
ＩＣでは、それ自身を小型化し、実装密度の向上を図っ
ている反面、プリント配線基板（ＰＣＢ）に実装される
側の面全体に半田ボールを搭載しているため、従来の左
右にのみリード線を持つ薄型スモールアウトラインパッ
ケージ（ＴＳＯＰ）で積層構造を用いて実現している高
密度実装と同じ構造では、実現が困難である。
【０００６】本発明は上記課題を解決すべくなされたも
のであり、その目的とするところは、高密度に半導体素
子を実装可能な回路実装方法及び回路実装基板を提供す
ることにある。
【０００７】
【課題を解決するための手段】本発明に係る第１の回路
実装方法は、半導体素子を実装する基板に凹部を設け、
凹部内にチップサイズパッケージされた第１の半導体素
子を実装し、かつ、第２の半導体素子を、凹部を覆うよ
うに基板上に実装する。
【０００８】本発明に係る第２の回路実装方法は、オス
コネクタとそれと嵌合するメスコネクタとが表裏の主面
に設られ且つ半導体素子が一の主面に実装される複数の
第１の基板を、コネクタを介して積層して第２の基板に
実装する。
【０００９】本発明に係る第３の回路実装方法は、上下
の２つの基板と、それらの基板間に配置され半田ボール
を介してそれぞれの基板と電気的に接続される半導体素
子とを樹脂により封止して形成し且つ外部の基板と電気
的接続を得るための半田ボールを有するパッケージを、
複数個積層して基板上に実装する。
【００１０】本発明に係る第４の回路実装方法は、中空
部を有する第１の基板においてその中空部内に半田ボー
ルを介して半導体素子を実装し、半導体素子が実装され
た第１の基板を複数個積層して第２の基板上に実装す
る。
【００１１】本発明に係る第５の回路実装方法は、半導
体素子が実装される第１の基板を、リードを介して第２
の基板上に複数個実装する方法であって、第１の基板の
各々を第２の基板に対して所定の傾斜角度を有して並べ
て実装する。
【００１２】本発明に係る第６の回路実装方法は、次の
ような構成のチップサイズパッケージを基板上に実装す
る。すなわち、チップサイズパッケージは、上下に積層
された第１及び第２の半導体素子と、それらの半導体素
子を実装する内部基板と、外部の基板と電気的接続を得
るための半田ボールとを含み、それらが樹脂により封止
されてなるパッケージであって、上段の半導体素子が内
部基板にワイヤボンディングにより接続され、下段の半
導体素子が内部基板と半田ボールを介して電気的に接続
されている。
【００１３】本発明に係る第１の回路実装基板は、半導
体素子を実装する基板を備え、基板に凹部を設けてお
り、その凹部内に第１の半導体素子を実装し、かつ、第
２の半導体素子を、凹部を覆うように前記基板上に実装
する。特に、第１の半導体素子はチップサイズパッケー
ジされたものである。
【００１４】本発明に係る第２の回路実装基板は、オス
コネクタとそれと嵌合するメスコネクタとを表裏の主面
に備え、半導体素子が一の主面に実装される複数の第１
の基板と、その複数の第１の基板をコネクタを介して積
層して実装した第２の基板とからなる。
【００１５】本発明に係る第３の回路実装基板は、上下
の２つの基板と、それらの基板間に配置され第１の半田
ボールを介してそれぞれの基板と電気的に接続される半
導体素子とが樹脂により封止されてなり、さらに、外部
の基板と電気的接続を得るための第２の半田ボールを有
する複数のパッケージと、それらの複数のパッケージが
第２の半田ボールを介して積層して実装される基板とか
らなる。
【００１６】本発明に係る第４の回路実装基板は、中空
部を有し、その中空部内に第１の半田ボールを介して半
導体素子が実装された複数の第１の基板と、その複数の
第１の基板が第２の半田ボールを介して積層して実装さ
れた第２の基板とからなる。
【００１７】本発明に係る第５の回路実装基板は、半導
体素子が実装される複数の第１の基板と、その複数の第
１の基板をリードを介して実装する第２の基板とからな
る。複数の第１の基板の各々は第２の基板に対して所定
の傾斜角度を有して並べて実装される。
【００１８】本発明に係る半導体装置は、上下に積層さ
れた第１及び第２の半導体素子と、それらの半導体素子
を実装する内部基板と、外部の基板と電気的接続を得る
ための第１の半田ボールとを含み、それらが樹脂により
封止されてなる。上段の半導体素子は内部基板にワイヤ
ボンディングにより接続され、下段の半導体素子は前記
内部基板と第２の半田ボールを介して電気的に接続され
る。
【００１９】
【発明の実施の形態】以下添付の図面を参照して、本発
明に係る回路実装基板の実施の形態を詳細に説明する。
以下に説明する回路実装基板は高密度に複数のメモリＩ
Ｃ等の半導体素子の実装を可能とし、メモリモジュール
等における実装密度の向上を可能とするものである。
【００２０】実施の形態１．図１は本発明に係る回路実
装基板の実施形態の一つを示した図である。同図に示す
ように、メモリＩＣ等の半導体素子が実装されるプリン
ト配線基板（ＰＣＢ）１０ｂには凹部が設けられてい
る。その凹部内に下段ＩＣとしてチップサイズパッケー
ジ（以下「ＣＳＰ」という。）によりパッケージされた
メモリＩＣ１１が実装されている。さらに、プリント配
線基板１０ｂの凹部の上部において、メモリＩＣ１１及
び凹部を覆うように、上段ＩＣとして薄型スモールアウ
トラインパッケージ（以下「ＴＳＯＰ」という。）を用
いてパッケージされたメモリＩＣ１３が実装されてい
る。
【００２１】以上のように、プリント配線基板１０ａに
凹部を設け、その凹部にメモリＩＣを格納することによ
り、ＴＳＯＰによるメモリＩＣ１個分の面積で２個分の
ＩＣを実装できる。このため、メモリＩＣの実装密度を
向上でき、メモリモジュール等において大容量化が実現
できる。特に、本発明では、プリント配線基板１０ａの
凹部に格納する素子は、ＣＳＰによるメモリＩＣであ
る。このため、凹部の大きさはそのメモリＩＣを格納で
きる大きさを有していれば十分であり、小型化が実現で
きる。それに対し、例えば、プリント配線基板１０ａの
凹部においてベアチップを登載する場合は、チップの大
きさに加えて、さらにワイヤボンディングのための面積
が必要となり、凹部の大きさはＣＳＰを用いたメモリＩ
Ｃを格納する場合の大きさに比して大きくなる。
【００２２】実施の形態２．図２は本発明に係る回路実
装基板の別の実施形態を示した図である。図２に示す回
路実装基板は半導体素子を実装した基板であるインター
ポーザ２１を複数段積層可能な構成を有する。このた
め、インターポーザ２１には、オスコネクタ２３と、そ
のオスコネクタ２３と嵌合するメスコネクタ２５とが表
裏の主面に設けられている。インターポーザ２１上には
半導体素子が実装される。上下のインターポーザ間にお
いて、オス・メスのコネクタ同志を接続することにより
積層が可能となる。
【００２３】図２の（ａ）に示す例では、一段目に汎用
的に製造されたＣＳＰを用いたメモリＩＣ１１を実装し
ている。２段目、３段目においては、インタポーザ２１
上に専用的に製造されたチップ２７がモールドされてい
る。プリント配線基板１０には、通常のＣＳＰを用いた
半導体素子も実装することによりさらに大容量を実現で
きる。
【００２４】図２の（ｂ）に示す例は、インターポーザ
２１の代わりにコネクタ２３、２５を表裏の主面に接続
した子基板１０ｃを用い、この子基板１０ｃ上にＣＳＰ
を用いたメモリＩＣ１１を実装している。このようなコ
ネクタ２３、２５を設けた子基板１０ｃを用いることに
より、例えば、ＣＳＰを用いて汎用的に製造されたメモ
リＩＣを容易に複数段積層することが可能となり、実装
密度を向上できる。なお、図２では、３段に積層した例
を示しているが、さらに多くの段数を積層してもよい。
【００２５】実施の形態３．図３は本発明に係る回路実
装基板のさらに別の実施形態を示した図である。図３に
示す例は、一のメモリのＣＳＰ上に別のメモリのＣＳＰ
を実装できるように、ＣＳＰの上面に半田ボール搭載用
ランドを設けている。これにより、ＣＳＰを複数個、積
層して実装可能とする。
【００２６】具体的には、一つのＣＳＰ５１はＩＣチッ
プ３１を内包し、そのＩＣチップ３１の上下面にそれぞ
れ半田ボール３３を取り付け、その半田ボール３３を介
して上下段のインターポーザ２１ａ、２１ｂに各々電気
的に接続する。そして、インターポーザ２１ａ、２１
ｂ、ＩＣチップ３１を樹脂４１によって封止し、一つの
ＣＳＰを構成する。さらに、下段のインターポーザ２１
ｂには半田ボール３３ｂが接続されている。ＣＳＰ５１
の上段のインターポーザ２１ａの上面には半田ボール搭
載用ランドが設けられており、そのパッケージの上段に
積載されるパッケージの下側に取り付けられた半田ボー
ル３３ｂを介して電気的接続が得られるようになってい
る。ＣＳＰ５２もＣＳＰ５１と同様の構成を有する。最
下段のパッケージは半田ボールを介してプリント配線基
板１０と電気的に接続される。このようにして構成され
たパッケージを複数段、積層して実装することにより大
容量化が実現できる。なお、図３では、２つのパッケー
ジを積層して実装しているが、さらに多くのパッケージ
を積層してもよい（以下の実施形態において同じ）。
【００２７】実施の形態４．図４は本発明に係るＣＳＰ
の実施形態を示した図である。図４に示すように、１つ
のＣＳＰ１１において、２つのチップ３１ａ、３１ｂを
上下に積層して登載している。上段のチップ３１ａはワ
イヤ３５によりインターポーザ２１に電気的に接続さ
れ、下段のチップ３１ｂは半田ボール３３によりインタ
ーポーザ２１に電気的に接続される。パッケージ内でチ
ップ３１ａ、３１ｂ、半田ボール３３等は樹脂によりモ
ールドされている。インターポーザ２１は半田ボール３
３ｂによりプリント配線基板１０に電気的に接続され
る。このように、１つのパッケージ内に２つのチップを
上下に積載することにより、基板１０上の単位面積当り
のチップの登載量を増加することができる。
【００２８】実施の形態５．図５は本発明に係る回路実
装基板のさらに別の実施形態を示した図である。図５の
（ａ）に示す例において、ＣＳＰによるメモリＩＣ１１
を、台座となるプリント配線基板（以下「台座基板」と
いう。）１０ｂ上に実装している。その台座基板１０ｂ
に親基板１０へ実装するためのリード３７が取りつけら
れている。リード３７は、モジュール全体の高さを下げ
るために、台座基板１０ｂを親基板１０に対して一定の
角度で傾斜して実装できるような形状となっている。こ
のようなリード３７を有する台座基板１０ｂを複数個、
平行に並べて親基板１０上に面実装することにより、限
られた基板面積で大容量を実現することができる。さら
に、実装基板の高さを低減することができる。
【００２９】図５の（ａ）に示す例では、台座基板１０
ｂ上には、任意のＣＳＰ１１が実装されている。つま
り、メモリモジュールの機能、用途に合わせて、基板上
に登載するＣＳＰ１１を選択することができ、台座基板
１０ｂ上に実装している。これに対し、図５の（ｂ）に
は、台座基板１０ｂ上に直接、専用のパッケージ２７が
実装された例を示している。この場合は台座基板１０ｂ
はパッケージ２７と一体に製造される。
【００３０】実施の形態６．図６は本発明に係る回路実
装基板のさらに別の実施形態を示した図である。図６の
例では、中空部を有し、その中に半導体素子を実装した
インターポーザが複数積層されている。
【００３１】図６の（ａ）は上部がくり抜かれたインタ
ーポーザ２１ｃ、２１ｄを積層したときの例を示した図
である。各インターポーザ２１ｃ、２１ｄの中央部はく
り抜かれ、中空部を形成している。その中空部におい
て、チップ３１が半田ボールを介して各インターポーザ
２１ｃ、２１ｄと電気的に接続するように登載されてい
る。そのようなインターポーザ２１ｃ、２１ｄが積層さ
れて基板１０上に実装されている。このため、各インタ
ーポーザは、上側に積載されるインターポーザの半田ボ
ールと電気的接続を得るために上面に積載用パッドを、
下側に積載されるインターポーザまたは基板１０と電気
的接続を得るために下面に半田ボールを有している。
【００３２】図６の（ｂ）は下部がくり抜かれたインタ
ーポーザ２１ｅ、２１ｆを積層したときの例を示した図
である。
【００３３】以上、説明したように、本発明に係る回路
実装基板によれば、半導体素子の実装密度を向上させる
ことができ、例えばメモリモジュールにおいて大容量化
を実現できる。
【００３４】
【発明の効果】本発明の第１の回路実装方法によれば、
半導体素子を実装する基板に凹部を設け、凹部内にチッ
プサイズパッケージされた第１の半導体素子を実装し、
その凹部の上部に第２の半導体素子を実装することによ
り、一つの半導体素子の実装に必要な面積で２つの半導
体素子を実装することができる。これにより、半導体素
子の基板上への実装効率を向上させることができる。
【００３５】本発明に係る第２の回路実装方法によれ
ば、オスコネクタとメスコネクタとを備えた第１の基板
を、それらのコネクタを介して積層して第２の基板上に
実装する。これにより、一定の面積当りの半導体素子の
実装数を増加させることができ、実装効率を向上でき
る。
【００３６】本発明に係る第３の回路実装方法によれ
ば、上下の２つの基板と、それらの基板間に配置され半
田ボールを介してそれぞれの基板と電気的に接続される
半導体素子とを樹脂により封止して形成し且つ外部の基
板と電気的接続を得るための半田ボールを有するパッケ
ージを複数個積層して基板上に実装する。これにより、
一定の面積当りの半導体素子の実装数を増加させること
ができ、実装効率を向上できる。
【００３７】本発明に係る第４の回路実装方法によれ
ば、第１の基板の中空部内に半田ボールを介して半導体
素子を実装し、その半導体素子が実装された第１の基板
を複数個積層して第２の基板上に実装する。これによ
り、一定の面積当りの半導体素子の実装数を増加させる
ことができ、実装効率を向上できる。
【００３８】本発明に係る第５の回路実装方法によれ
ば、半導体素子が実装される第１の基板を各々第２の基
板に対して所定の傾斜角度を有して並べて実装する。こ
れにより実装効率を向上するとともに、実装基板の高さ
を低減できる。
【００３９】本発明に係る第６の回路実装方法によれ
ば、上下に積層された第１及び第２の半導体素子を内包
したチップサイズパッケージを基板上に実装する。これ
により、一定の面積当りの半導体素子の実装数を増加さ
せることができ、実装効率を向上できる。
【００４０】本発明の第１の回路実装基板は、半導体素
子を実装する基板に凹部を設け、凹部内にチップサイズ
パッケージされた第１の半導体素子を実装し、その凹部
の上部に第２の半導体素子を実装する。これにより、一
つの半導体素子の実装に必要な面積で２つの半導体素子
を実装することができ、半導体素子の基板上への実装効
率を向上させることができる。
【００４１】本発明に係る第２の回路実装基板は、オス
コネクタとメスコネクタとを備えた第１の基板を、それ
らのコネクタを介して積層して第２の基板上に実装す
る。これにより、一定の面積当りの半導体素子の実装数
を増加させることができ、実装効率を向上できる。
【００４２】本発明に係る第３の回路実装基板は、上下
の２つの基板と、それらの基板間に配置され半田ボール
を介してそれぞれの基板と電気的に接続される半導体素
子とを樹脂により封止して形成し且つ外部の基板と電気
的接続を得るための半田ボールを有するパッケージを複
数個積層して基板上に実装する。これにより、一定の面
積当りの半導体素子の実装数を増加させることができ、
実装効率を向上できる。
【００４３】本発明に係る第４の回路実装基板は、第１
の基板の中空部内に半田ボールを介して半導体素子を実
装し、その半導体素子が実装された第１の基板を複数個
積層して第２の基板上に実装する。これにより、一定の
面積当りの半導体素子の実装数を増加させることがで
き、実装効率を向上できる。
【００４４】本発明に係る第５の回路実装基板は、半導
体素子が実装される第１の基板を各々第２の基板に対し
て所定の傾斜角度を有して並べて実装する。これにより
実装効率を向上するとともに、実装基板の高さを低減で
きる。
【００４５】本発明に係るチップサイズパッケージは、
一つのチップサイズパッケージが上下に積層された第１
及び第２の半導体素子を内包する。これにより、一定の
面積当りの半導体素子の実装数を増加させることがで
き、実装効率を向上できる。
【図面の簡単な説明】
【図１】 本発明に係る回路実装基板の一の実施形態を
説明した図。
【図２】 本発明に係る回路実装基板の別の実施形態を
説明した図。
【図３】 本発明に係る回路実装基板のさらに別の実施
形態を説明した図。
【図４】 本発明に係るＣＳＰの実施形態を説明した
図。
【図５】 本発明に係る回路実装基板のさらに別の実施
形態を説明した図。
【図６】 本発明に係る回路実装基板のさらに別の実施
形態を説明した図。
【符号の説明】
１０，１０ａ プリント配線基板、 １０ｂ 子基板、
１１ ＣＳＰを用いてパッケージされたＩＣ、 １３
ＴＳＯＰを用いてパッケージされたＩＣ、２１，２１
ａ，２１ｂ，２１ｃ インターポーザ、 ２３ オスコ
ネクタ、 ２５ メスコネクタ、 ２７ 専用ＩＣ、
３３ 半田ボール、 ３１ ＩＣチップ。

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 半導体素子を実装する基板に凹部を設
    け、該凹部内にチップサイズパッケージされた第１の半
    導体素子を実装し、かつ、第２の半導体素子を、前記凹
    部を覆うように前記基板上に実装することを特徴とする
    回路実装方法。
  2. 【請求項２】 オスコネクタと該オスコネクタと嵌合す
    るメスコネクタとが表裏の主面に設られ且つ半導体素子
    が一の主面に実装される複数の第１の基板を、前記コネ
    クタを介して積層して第２の基板に実装することを特徴
    とする回路実装方法。
  3. 【請求項３】 上下の２つの基板と、それらの基板間に
    配置され半田ボールを介してそれぞれの基板と電気的に
    接続される半導体素子とを樹脂により封止して形成し且
    つ外部の基板と電気的接続を得るための半田ボールを有
    するパッケージを、複数個積層して基板上に実装するこ
    とを特徴とする回路実装方法。
  4. 【請求項４】 中空部を有する第１の基板において該中
    空部内に半田ボールを介して半導体素子を実装し、該半
    導体素子が実装された第１の基板を複数個積層して第２
    の基板上に実装することを特徴とする回路実装方法。
  5. 【請求項５】 半導体素子が実装される第１の基板を、
    リードを介して第２の基板上に複数個実装する方法であ
    って、前記第１の基板の各々は前記第２の基板に対して
    所定の傾斜角度を有して並べて実装されることを特徴と
    する回路実装方法。
  6. 【請求項６】 チップサイズパッケージを基板上に実装
    する方法において、 該チップサイズパッケージは、上下に積層された第１及
    び第２の半導体素子と、それらの半導体素子を実装する
    内部基板と、外部の基板と電気的接続を得るための半田
    ボールとを含み、それらが樹脂により封止されてなるパ
    ッケージであって、上段の半導体素子が前記内部基板に
    ワイヤボンディングにより接続され、下段の半導体素子
    が前記内部基板と半田ボールを介して電気的に接続され
    ることを特徴とする回路実装方法。
  7. 【請求項７】 半導体素子を実装する基板を備え、該基
    板に凹部を設け、該凹部内に第１の半導体素子を実装
    し、かつ、第２の半導体素子を、前記凹部を覆うように
    前記基板上に実装し、 前記第１の半導体素子はチップサイズパッケージされた
    ものであることを特徴とする回路実装基板。
  8. 【請求項８】 オスコネクタと該オスコネクタと嵌合す
    るメスコネクタとを表裏の主面に備え、半導体素子が一
    の主面に実装される複数の第１の基板と、 該複数の第１の基板を前記コネクタを介して積層して実
    装した第２の基板とからなることを特徴とする回路実装
    基板。
  9. 【請求項９】 上下の２つの基板と、それらの基板間に
    配置され第１の半田ボールを介してそれぞれの基板と電
    気的に接続される半導体素子とが樹脂により封止されて
    なり、さらに、外部の基板と電気的接続を得るための第
    ２の半田ボールを有する複数のパッケージと、 該複数のパッケージが前記第２の半田ボールを介して積
    層して実装される基板とからなることを特徴とする回路
    実装基板。
  10. 【請求項１０】 中空部を有し、その中空部内に第１の
    半田ボールを介して半導体素子が実装された複数の第１
    の基板と、 該複数の第１の基板が第２の半田ボールを介して積層し
    て実装された第２の基板とからなることを特徴とする回
    路実装基板。
  11. 【請求項１１】 半導体素子が実装される複数の第１の
    基板と、 該複数の第１の基板をリードを介して実装する第２の基
    板とからなり、 前記複数の第１の基板の各々は前記第２の基板に対して
    所定の傾斜角度を有して並べて実装されることを特徴と
    する回路実装基板。
  12. 【請求項１２】 上下に積層された第１及び第２の半導
    体素子と、それらの半導体素子を実装する内部基板と、
    外部の基板と電気的接続を得るための第１の半田ボール
    とを含み、それらが樹脂により封止されてなり、上段の
    半導体素子は前記内部基板にワイヤボンディングにより
    接続され、下段の半導体素子は前記内部基板と第２の半
    田ボールを介して電気的に接続されることを特徴とする
    半導体装置。
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