JP2014030042A - コンピューティングシステムおよびその方法 - Google Patents

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Abstract

【解決手段】メインボード１１０に直接取着されている集積回路（ＩＣ）ダイ１２０を備えるシステムレベル構造の実施形態を開示する。メインボード１１０またはその他の回路基板に直接取着されているＩＣダイは、ダイレクト・チップ・アタッチ（ＤＣＡ）ダイと呼ばれることがある。パッケージ１５０ａは、ＤＣＡダイの少なくとも一部分の上方に配設されており、メインボードに結合されている。パッケージ１５０aは、基板上に配設されている１以上の他のＩＣダイを有する。
【効果】メインボードは、複数の部品を相互接続する電気経路を持ち、コンピューティングシステムを構成する。
【選択図】図１Ａ

Description

開示されている実施形態は、概してコンピューティングシステムに関し、具体的にはシステムレベルのボード構造に関する。
例えば、携帯電話、スマートフォン、モバイルインターネットデバイス等のハンドヘルドコンピューティングデバイスは通常、システムレベルの回路基板上に複数の部品が配設されている。このような部品としては、集積回路（ＩＣ）デバイス、受動型電気素子、および、さまざまな入出力（Ｉ／Ｏ）デバイス、ならびに、上記および／またはその他の部品の任意の組み合わせがあるとしてよい。上記の部品の多くは、おそらく全てではないが、メインボードと呼ばれる、システムレベルの回路基板上に集められて組み合わせられる場合がある。メインボードは、このような複数の部品を相互接続する電気経路を持ち、コンピューティングシステムを構成する。
ハンドヘルドコンピューティングデバイスでは、システムレベル基板構造はフォームファクターが小さいことが望ましい場合がある。フォームファクターを小さくする方法の１つに、パッケージ・オン・パッケージ（ＰｏＰ）アーキテクチャを利用する方法がある。ＰｏＰアーキテクチャでは通常、上側ＩＣパッケージが下側ＩＣパッケージに積層されると共に、両者が電気結合される。各パッケージでは、基板またはその他のダイ担体に１以上のＩＣダイが配設されている。しかし、ＰｏＰ構成では、構造全体の高さ（または厚み）が大きくなってしまう可能性がある。また、ＰｏＰ構成の下側基板では層数が比較的少なくなることが多く（例えば、層数が６層以上であるメインボードに比べて、層数は２層から４層となる）、上側パッケージと下側パッケージとの間のルーティングの自由度が制限される可能性がある。一方、２つのパッケージを互いに横方向に隣接するようにメインボード上に搭載すると、メインボード構造の表面積が大きくなってしまう。
メインボードに直接取着されているＩＣダイをパッケージが被覆しているメインボードを含む構造の実施形態を示す概略立面図である。 メインボードに直接取着されているＩＣダイをパッケージが被覆しているメインボードを含む構造の別の実施形態を示す概略立面図である。 メインボードに直接取着されているＩＣダイをパッケージが被覆しているメインボードを含む構造のさらに別の実施形態を示す概略立面図である。 メインボードに直接取着されているＩＣダイをパッケージが被覆しているメインボードを含むメインボード構造を製造する方法の実施形態を説明するためのブロック図である。 図２に示すメインボード構造を製造する方法の実施形態を説明するための概略図である。 図２に示すメインボード構造を製造する方法の実施形態を説明するための概略図である。 図２に示すメインボード構造を製造する方法の実施形態を説明するための概略図である。 図２に示すメインボード構造を製造する方法の実施形態を説明するための概略図である。 図２に示すメインボード構造を製造する方法の実施形態を説明するための概略図である。
集積回路（ＩＣ）ダイが直接メインボードに取着されており、パッケージがＩＣダイの少なくとも一部分を被覆しているシステムレベル構造の実施形態を開示する。メインボードまたはその他の種類の回路基板に直接結合されるＩＣダイは、ダイレクト・チップ・アタッチ（ＤＣＡ）ダイと呼ばれることがある。パッケージも同様にメインボードに取着されている。当該パッケージは、基板またはその他のダイ担体に配設されている１以上のその他のＩＣダイも含むとしてよい。メインボードは、ＤＣＡダイとそれを被覆しているパッケージとの間を電気的に通信可能な状態とすると共に、ＤＣＡダイとメインボード上に配設された１以上のその他の部品との間も電気的に通信可能な状態とする。メインボードはさらに、パッケージとメインボード上に配設されているその他の部品のうち１以上の部品との間も電気的に通信可能な状態とする。例えば、ＤＣＡダイは処理システムを含むとしてよく、パッケージは１以上のメモリデバイスを含むとしてよい。また、上述したメインボード構造を製造する方法の実施形態も開示する。
ここで図１Ａを参照しつつ説明すると、構造１００のある実施形態が図示されている構造１００では、メインボード１１０上に複数の部品が配設されている。メインボード１１０には、第１の面１１２および反対側の第２の面１１４があり、第１の面１１２および第２の面１１４のうち一方または両方の面にさまざまな部品が配設されているとしてよい。メインボードにはさらに、複数の電気経路（例えば、導電配線、導電ビア、メッキされた貫通孔等）が設けられており、これらの電気経路によってメインボード１１０上に配設されている部品のうち１以上の部品が相互接続され、コンピューティングシステムが形成されている。メインボード構造１００は任意の種類のコンピューティングシステムを含むとしてよく、例えば、ハンドヘルドコンピューティングデバイス（例えば、携帯電話、スマートフォン、モバイルインターネットデバイス等）、または、モバイルコンピューティングデバイス（例えば、ラップトップコンピュータ、ネットトップコンピュータ等）が含まれるとしてよい。しかし、開示されている実施形態は、ハンドヘルドコンピューティングデバイスおよびその他のモバイルコンピューティングデバイスに限定されず、デスクトップコンピュータおよびサーバ等のその他の種類のコンピューティングシステムにおいて利用され得る。
メインボード１１０は、その上に配設されているさまざまな部品のうち１以上の部品同士の間を電気通信可能な状態にすることができるものであれば、任意の適切な種類の回路基板またはその他の基板を備えるとしてよい。一実施形態によると、例えば、メインボード１１０は、複数の金属層から構成され、当該金属層は互いに、誘電体材料の層によって分離されると共に、導電ビアによって相互接続されるプリント配線基板（ＰＣＢ）を備える。このような金属層のうち任意の１以上の金属層は、おそらくはその他の金属層と組み合わせられることによって、メインボード１１０に結合されている部品同士の間で電気信号をルーティングするように、所望の回路パターンに形成されているとしてよい。しかし、本明細書に開示されている実施形態は上記のＰＣＢに限定されるものではなく、メインボード１１０は任意のその他の適切な基板を備えるものと理解されたい。
メインボード１１０の第１の面１１２には、ＩＣダイ１２０が直接配設されている。ＩＣダイ１２０は、任意の種類の集積回路デバイスを含むとしてよい。一実施形態によると、ＩＣダイ１２０は、（シングルコア型またはマルチコア型の）処理システムを有する。例えば、ＩＣダイは、マイクロプロセッサ、グラフィックプロセッサ、信号プロセッサ、ネットワークプロセッサ、チップセット等を有するとしてよい。しかし、本明細書に開示されている実施形態は特定の種類またはクラスのＩＣデバイスに限定されるものではないと理解されたい。
ＩＣダイ１２０は、複数のインターコネクト１２５によってメインボード１１０に電気結合されている。インターコネクト１２５は、ダイ１２０とメインボード１１０との間の電気通信を可能とする任意の種類の構造および材料を含むとしてよい。さらに、インターコネクト１２５は、単独で、または、ダイと基板とを結合するその他の構造またはフィーチャと組み合わせられることによって、ＩＣダイ１２０をメインボード１１０に直接取着しているとしてよい。一実施形態によると、インターコネクト１２５は、ダイ１２０とメインボード１１０とを電気結合すると共に、ダイをメインボードへ機械的に固定することを補助する。しかし、別の実施形態によると、インターコネクト１２５が、ダイ１２０をメインボード１１０へ機械的に取着することに関して果たす役割は最小限に留まるとしてもよい。さらに別の実施形態によると、以下で説明するが、アンダーフィル材料の層もダイ１２０をメインボード１１０へ機械的に固定することを補助するとしてよい。前述したように、上述した構成において回路基板に直接結合されているＩＣダイは、ダイレクト・チップ・アタッチ（ＤＣＡ）ダイと呼ばれる場合がある。
上述したように、インターコネクト１２５は、任意の適切な種類のインターコネクトを含むとしてよく、任意の適切な導電材料から形成されるとしてよい。一実施形態によると、インターコネクト１２５は、ダイ１２０とメインボード１１０との間に延設されているアレイ状のハンダバンプを含み（おそらくは、ダイ１２０および／またはメインボード１１０上に配設されているアレイ状の銅カラムおよび／または銅パッドと組み合わせられる）、ハンダリフロープロセスを用いてインターコネクト１２５を形成するとしてよい。言うまでもなく、多くのその他の種類のインターコネクトおよび材料を利用することが可能で（例えば、ダイ１２０とメインボード１１０との間にワイヤボンドを延在させることも可能）と理解されたい。
メインボード１１０上にはさらに、パッケージ１５０ａが配設されている。パッケージ１５０ａは、ＤＣＡダイ１２０のうち少なくとも一部分を被覆している。一実施形態によると、ＤＣＡダイ１２０の周縁は、パッケージ１５０ａの周縁の内部に完全に納まっている。別の実施形態によると、ＤＣＡダイ１２０およびパッケージ１５０ａは同心円状に配置されている（図１Ａではこの構成が示されている）。パッケージ１５０ａは、第１の面１６２ａおよび反対側の第２の面１６４ａを持つ基板１６０ａを含む。また、パッケージ１５０ａは、基板の第１の面１６２ａ（または、以下で説明するが、反対側の第２の面１６２ｂ）に設けられている少なくとも１つのＩＣダイ１７０ａを含む。また、一部の実施形態では、パッケージ１５０ａにその他の部品が設けられることに留意されたい。パッケージ１５０ａに設けられるほかの部品としては、例えば、電圧レギュレータ、および、キャパシタ、フィルタ、インダクタ等の受動型電気素子がある。
ＩＣダイ１７０ａは、任意の種類の集積回路デバイスを含むとしてよい。一実施形態によると、ＩＣダイ１７０ａはメモリを含む。例えば、ＩＣダイ１７０ａは、任意の種類のダイナミックランダムアクセスメモリ（ＤＲＡＭ）、任意の種類のスタティックランダムアクセスメモリ（ＳＲＡＭ）、または、任意の種類のフラッシュメモリを含むとしてよい。さらに別の実施形態によると、パッケージ１５０ａは、メモリコントローラおよび１以上のメモリダイを含む複数のＩＣダイから構成されるソリッドステートドライブ（ＳＳＤ）を含むとしてよい（別の実施形態では、パッケージ１５０ａは、メモリコントローラを含まないとしてもよい）。しかし、ご想到いただけると思うが、ＩＣダイ１７０ａは任意のその他の種類またはクラスのＩＣデバイスを含むとしてよい。
ＩＣダイ１７０ａは、複数のインターコネクト１７５ａによって基板１６０ａに電気結合されている。インターコネクト１７５ａは、ダイ１７０ａと基板１６０ａとの間を電気接続すると共に、ダイを基板に機械的に固定することを補助するとしてよい。ダイ１７０ａの基板１６０ａへの固定を補助するべく、アンダーフィルの層（不図示）をダイ１７０ａと基板１６０ａとの間に設けるとしてよい。インターコネクト１７５ａは、任意の適切な種類のインターコネクトを含むとしてよく、任意の適切な導電材料から形成されるとしてよい。一実施形態によると、インターコネクト１７５ａは、ダイ１７０ａと基板１６０ａとの間に延設されているアレイ状のハンダバンプを含み（おそらくは、ダイ１７０ａおよび／または基板１６０ａ上に配設されているアレイ状の銅カラムおよび／または銅パッドと組み合わせられる）、ハンダリフロープロセスを用いてインターコネクト１７５ａを形成するとしてよい。言うまでもなく、多くのその他の種類のインターコネクトおよび材料を利用することが可能で（例えば、ダイ１７０ａと基板１６０ａとの間にワイヤボンドを延在させることも可能）と理解されたい。
基板１６０ａは、「パッケージ基板」と呼ばれることもあるが、ＩＣダイ１７０ａとその下方にあるメインボード１１０との間の電気通信を可能とする任意の適切な種類の基板を含むとしてよい。基板１６０ａはさらに、ダイ１７０ａを構造的に支持する機能を持つとしてもよい。例えば、一実施形態によると、基板１６０ａは、誘電体材料の層と金属の層とが交互にコア層（コアは、誘電体または金属から形成される）を中心として積層されている多層基板を含む。別の実施形態によると、基板１６０ａはコアのない多層基板を含む。本明細書に開示する実施形態では上記以外の種類の基板および基板材料（例えば、セラミックス、サファイア、ガラス等）も利用し得る。さらに、一実施形態によると、基板１６０ａは、ダイ１７０ａ自身を中心として誘電体材料の層と金属の層とが交互に積層されているとしてもよく、このプロセスは「バンプ無し積層（ｂｕｍｐｌｅｓｓ ｂｕｉｌｄ−ｕｐ）プロセス」とも呼ばれる。このような方法が用いられる場合、インターコネクト１７５ａは不要としてもよい（ダイ１７０ａに直接積層されるためである）。
基板１６０ａは、しいてはパッケージ１５０ａは、複数のインターコネクト１６５ａによってメインボード１１０に電気結合されている。インターコネクト１６５ａは、パッケージ１５０ａとメインボード１１０との間を電気接続すると共に、パッケージ１５０ａをメインボードに機械的に固定することを補助するとしてよい。別の実施形態によると、以下で説明されているように、アンダーフィル材料の層がパッケージ１５０ａをメインボード１１０へ機械的に固定することを補助するとしてもよい。インターコネクト１６５ａは、任意の適切な種類のインターコネクトを含むとしてよく、任意の適切な導電材料から形成されるとしてよい。一実施形態によると、インターコネクト１６５ａは、基板１６０ａとメインボード１１０との間に延設されているアレイ状のハンダバンプを含み（おそらくは、基板１６０ａおよび／またはメインボード１１０上に配設されているアレイ状の銅カラムおよび／または銅パッドと組み合わせられる）、ハンダリフロープロセスを用いてインターコネクト１６５ａを形成するとしてよい。一実施形態によると、リフロー後のインターコネクト１６５ａの高さは、ＤＣＡダイ１２０とパッケージ１５０ａの下面１６４ａとの間に間隙１８０ａが設けられるような高さとなる。他の実施形態によると、リフロー後のインターコネクト１６５ａの高さは、ダイ１２０の少なくとも一部分が下面１６４ａに接触するような高さとなる。
ＤＣＡダイ１２０およびパッケージ１５０ａに加えて、メインボード１１０の面１１２および１１４のうち一方または両方の面に１以上の部品を追加で設けるとしてよい。一例として、図示しているように、部品１３０ａ、１３０ｂ、１３０ｃをメインボード１１０の第１の面１１２に配設して、部品１４０ａ、１４０ｂをメインボードの反対側の面１１４に配設するとしてよい。複数の電気端末（不図示）、例えば、金属製のパッドまたはランドをメインボードの第１の面１１２および第２の面１１４に配設して、追加で設けた部品との間に電気接続を構築するとしてよい。メインボード１１０に追加で設ける部品は、他のＩＣデバイス（例えば、処理デバイス、メモリデバイス、信号処理デバイス、無線通信デバイス等）、電源供給部品（例えば、電圧レギュレータ、電池等の電源、および／または、キャパシタ等の受動型デバイス）、ならびに、１以上のＩ／Ｏデバイス（例えば、アンテナ、マイク、キーパッド、または、タッチスクリーンディスプレイ等のその他のデータ入力デバイス、および／または、グラフィクスディスプレイ等）、ならびに、上記および／またはその他のデバイスの任意の組み合わせを含む。
上述したように、メインボード１１０は、当該メインボード上に配設されている部品１２０、１３０ａ−ｃ、１４０ａ−ｂ、１５０ａを電気経路によって相互接続して、コンピューティングシステムを形成する。一実施形態によると、メインボード１１０には、ＤＣＡダイ１２０とパッケージ１５０ａとを電気結合する電気経路が少なくとも１つ設けられている。別の実施形態によると、メインボード１１０には、ＤＣＡダイ１２０とメインボード上に配設されている別の部品（例えば、部品１３０ａ−ｃ、１４０ａ−ｂのうちいずれか１つ）とを電気結合する電気経路が少なくとも１つ設けられている。別の実施形態によると、メインボード１１０には、パッケージ１５０ａとメインボード上に配設されている部品のいずれかとを電気結合する電気経路が少なくとも１つ設けられている。例えば、メインボード１１０は、ＤＣＡダイ１２０とパッケージ１５０ａとを結合する電気経路１９０ａと、ＤＣＡダイ１２０と部品１３０ａとを結合する電気経路１９０ｂと、パッケージ１５０ａと部品１３０ｃとを結合する電気経路１９０ｃと、ＩＣパッケージ１５０ａとメインボードの反対側の面１１４に設けられている部品１４０ｂとを結合する電気経路１９０ｄとを備えているとしてよい。電気経路１９０ａ−ｄは、任意の適切な導電材料（例えば、銅）から形成される任意の適切な導電構造（例えば、配線、ビア、メッキされた貫通孔等の任意の組み合わせ）を含むとしてよい。図示されている電気経路１９０ａ−ｄは、本明細書に開示している実施形態を理解し易いように提示されている例であり、実際のメインボードには、配設されているさまざまな部品のうち１以上の部品を相互接続する電気経路がさらに（おそらくは、数百または数千もの電気経路が）設けられているものと理解されたい。
別の実施形態によると、メインボード１１０上には、放射線遮蔽体（不図示）がＤＣＡダイ１２０およびパッケージ１５０ａ（または１５０ｂまたは１５０ｃ）の上方に延在するように設けられるとしてよい。ＤＣＡダイ１２０および／またはパッケージ１５０ａは、電磁放射線を発することがあり、放射線遮蔽体は、ダイ１２０およびパッケージ１５０ａの近傍にある高感度電気機器との電磁干渉を防ぐことを目的として、発生した電磁放射線の漏れを抑制するとしてよい。放射線遮蔽体は、任意の適切な導電材料から形成されるとしてよく（例えば、ニッケル、銀、アルミニウム、銅、ならびに、これらの金属および／またはその他の金属の合金等の導電性の金属）、任意の適切な形状および構成を持つとしてよい。一実施形態によると、放射線遮蔽体は、メインボード１１０に電気結合および接地されている。また、別の実施形態によると、放射線遮蔽体は、パッケージ１５０ａおよび／またはＤＣＡダイ１２０から熱を取り除くことを補助するとしてもよい。別の実施形態によると、メインボード１１０には、その他の熱対策部品（例えば、熱拡散器、ヒートシンク等）を単独または放射線遮蔽体と組み合わせて設けるとしてよい。
本明細書に開示される実施形態は図１Ａに示す構成に限定されるのではなく、その他の種類のパッケージをＤＣＡダイ１２０の上方に配設し得ることを強調しておきたい。その他の実施形態を図１Ｂおよび図１Ｃに図示し、以下で説明する。図１Ａに示す構造１００の特徴を特定するべく用いられている参照番号は、図１Ｂおよび図１Ｃに示す構造の同様の構成要素についても同じ参照番号を用いる。また、図１Ａに関連して既に説明した構成要素と同様のものについては、以下では説明を省略する場合もある。
まず図１Ｂを参照しつつ説明すると、構造１００の別の実施形態が図示されている。図１Ｂに示す実施形態は図１Ａに示した実施形態と同様であるが、図１Ｂに示す構造ではダイ下向き構成でパッケージ１５０ｂが配設されている。具体的に説明すると、パッケージ１５０ｂは、第１の面１６２ｂおよび反対側の第２の面１６４ｂを持つ基板１６０ｂを有する。パッケージ１５０ｂは、複数のインターコネクト１６５ｂによってメインボードに電気結合されている。基板の第２の面１６４ｂにはＩＣダイ１７０ｂが配設されており、複数のインターコネクト１６５ｂによって基板１６０ｂに電気結合されている。ＩＣダイ１７０ｂは、ＤＣＡダイ１２０に対向している。一実施形態によると、ＩＣダイ１７０ｂとＤＣＡダイ１２０との間には間隙１８０ｂが設けられているが、別の実施形態によると、ＩＣダイ１７０ｂの一部分はその下方にあるＤＣＡダイ１２０と接触しているとしてもよい。また、別の実施形態によると、以下で説明するように、基板１６０ｂとメインボード１１０との間にアンダーフィルの層（図１Ｂでは不図示）が設けられるとしてもよい。このアンダーフィルの層は、ＤＣＡダイ１２０とメインボード１１０との間の間隙、ダイ１７０ｂとダイ１２０との間の間隙１８０ｂ、および／または、ダイ１７０ｂと基板１６０ｂとの間の間隙にも設けられるとしてよい。また、さらに別の実施形態によると、ＩＣダイ１７０ｂに加えて、１以上のＩＣダイを基板１６０ｂの反対側の面１６２ｂに追加で設けるとしてもよい。
次に図１Ｃを参照しつつ説明すると、構造１００の別の実施形態が図示されている。図１Ｃに示す実施形態は図１Ａに示した実施形態と同様であるが、図１Ｃに示す構造ではパッケージ１５０ｃの上にダイ積層体が設けられている。より具体的に説明すると、パッケージ１５０ｃは、第１の面１６２ｃおよび反対側の第２の面１６４ｃを持つ基板１６０ｃを有する。パッケージ１５０ｃは、複数のインターコネクト１６５ｃによってメインボード１１０に電気結合されている。積層体を構成している複数のダイ１７０ｃは、基板１６０ｃ上に設けられている。複数のダイ１７０ｃは、基板１６０ｃに取着されるとしてよく、接着層１７８ｃによって互いに取着されるとしてよい。別の実施形態によると、任意の２つの隣接するダイ１７０ｃの間にはスペーサが設けられるとしてよい。複数のインターコネクト１７５ｃは、本例では複数のワイヤボンドは、各ダイ１７０ｃを基板１６０ｃに電気結合し、および／または、ダイ１７０ｃ同士を電気結合しているとしてよい。一実施形態によると、ダイ１７０ｃは全て同じ種類の集積回路を含む。しかし、他の実施形態によると、ダイ１７０ｃのうちいずれか１つのダイが、別の１つのダイとは異なるとしてもよい。一実施形態によると、ＩＣダイ１７０ｃはそれぞれ、メモリデバイスを含む。別の実施形態によると、ダイ１７０ｃのうち少なくとも１つはメモリコントローラを含み、積層体を構成する残りのダイ１７０ｃはメモリデバイスを含む。一実施形態によると、パッケージ１５０ｃはソリッドステートドライブ（ＳＳＤ）を含む。一実施形態によると、基板１６０ｃとＤＣＡダイ１２０との間には間隙１８０ｃが設けられているが、別の実施形態によると、ダイ１２０の一部分はその下方にある基板１６０ｃと接触しているとしてもよい。また、さらに別の実施形態によると、以下で説明するように、基板１６０ｃとメインボード１１０との間にアンダーフィルの層（図１Ｃでは不図示）が設けられるとしてもよい。このアンダーフィルの層は、ＤＣＡダイ１２０とメインボード１１０との間の間隙、および／または、ＤＣＡダイ１２０と基板１６０ｃとの間の間隙１８０ｃにも設けられるとしてよい。
ここで図２を参照すると、メインボード構造、例えば、図１Ａから図１Ｃに図示した構造１００の実施形態のいずれか等を製造する方法の実施形態が図示されている。図２に示す方法のさまざまな実施形態については、図３Ａから図３Ｅでさらに説明すると共に、以下の説明でも必要であれば図３Ａから図３Ｅに言及する。また、図１Ａに示す構造１００の特徴を特定するべく用いられている参照番号は、同様の構成要素については図３Ａから図３Ｅにおいても同じ参照番号を用いることに留意されたい。このような同様の構成要素についての説明は以下では省略することもある。
まず図２のブロック２１０について説明すると、ダイをメインボードに直接取着する。この様子は図３Ａに図示されている。同図によると、ＩＣダイ１２０が複数のインターコネクト１２５によってメインボード１１０に直接取着されている。リフロー処理を実行して、ＤＣＡダイ１２０とメインボード１１０との間にインターコネクト１２５を形成するとしてよい。しかし、他の実施形態によると、ダイ１２０をメインボード１１０に載置した直後に、リフロー処理を実行しない場合もある。別の実施形態によると、ブロック２０５に記載し図３Ａに示しているように、ＤＣＡダイ１２０を取着する前に、１以上のその他の部品（例えば、メインボードの反対側の面１１４に配設される部品１４０ａ、１４０ｂ）をメインボード１１０に固定するとしてもよい。しかし、別の実施形態によると、ＤＣＡダイ１２０が取着される前にメインボードに取着される部品はない。
ブロック２２０に記載しているように、メインボードにパッケージを取着する。当該パッケージは、既に取着されているＤＣＡダイの少なくとも一部分の上方に配設される。この様子は図３Ｂおよび図３Ｃに図示されている。同図によると、パッケージ１５０ａは、ＤＣＡダイ１２０の上方に配設されており、インターコネクト１６５ａによってメインボードに結合されている。図３Ｂには側方立面図を図示し、図３Ｃには平面図を図示する。図３Ｃが最も分かりやすいが、同図に図示されている実施形態によると、パッケージ１５０ａおよびＤＣＡダイ１２０は通常、同心円状に配置され、ダイ１２０およびインターコネクト１２５は、インターコネクト１６５ａのパターンの内側に位置している。別の実施形態によると、ブロック２２５に記載しているように、パッケージ１５０ａと共にメインボード１１０にはその他の部品が追加で設けられるとしてよい。この様子は図３Ｂに図示されており、同図によると、部品１３０ａ−１３０ｃもメインボード１１０に配設されている（図示の便宜上、部品１３０ａ−ｃは図３Ｃでは図示を省略している）。一実施形態によると、リフロー処理を実行して、インターコネクト１６５ａの形成を完了させる。インターコネクト１６５ａは、パッケージ１５０ａとメインボード１１０との間に延在しており、部品１３０ａ−ｃをメインボード１１０に結合する。別の実施形態によると、１回のリフロー処理でインターコネクト１２５およびインターコネクト１６５ａを形成するとしてもよい。さらに別の実施形態によると、このようにリフロー処理を１回実行することによってさらに、部品１３０ａ−ｃもメインボード１１０に取着されるとしてよい。しかし、別の実施形態によると、インターコネクト１６５ａのみを形成するためのリフロー処理が実行されるとしてよい（この前には、インターコネクト１２５を形成するためのリフロー処理を実行する）。
ブロック２３０を参照しつつ説明すると、アンダーフィル材料はメインボード上に設けられるとしてよい。この様子は図３Ｄに図示されており、同図によると、パッケージ１５０ａとメインボード１１０との間にアンダーフィル層１０５を形成するための材料が設けられている。このアンダーフィル層１０５はさらに、ＤＣＡダイ１２０と基板１６０ａとの間の間隙１８０ａを充填していると共に、ＤＣＡダイ１２０とメインボード１１０との間の間隙を充填している。アンダーフィル材料１０５は、任意の適切な材料から形成されるとしてよく、例えば、液体状のエポキシ化合物または前もって塗布されているエポキシ化合物から形成されるとしてよい。さらに、このアンダーフィル材料は、任意の適切な方法（例えば、キャピラリーフロー法、ジェット吐出、事前整形シート等）で塗布されるとしてよい。一実施形態によると、アンダーフィル層１０５を塗布した後、加熱処理を実行してアンダーフィル層を硬化させる。さらに別の実施形態によると、アンダーフィル層はリフロー処理（例えば、インターコネクト１６５ａを形成するためのリフロー処理）によって硬化する。別の実施形態によると、アンダーフィル材料は２段階で塗布されるとしてよい。例えば、１段階目でＤＣＡダイ１２０の下方にアンダーフィル層を塗布して、２段階目でパッケージ１５０ａの下方にアンダーフィル層を塗布するとしてよい。
別の実施形態によると、ブロック２４０に記載されているように、アンダーフィル層を形成した後（および／または、パッケージを取着した後）１以上の処理を追加で実行するとしてよい。例えば、部品を追加で（例えば、部品１３０ａ−ｃおよび／または部品１４０ａ−ｂ）を、メインボード１１０に固定して、メインボード１１０に電気結合するとしてよい。繰り返しになるが、上述したように、このような部品のうち１以上の部品は、組立工程のより早い段階でメインボードに固定されるとしてもよい。一実施形態によると、このように追加で設けられる部品１３０ａ−ｃ、１４０ａ−ｃのうち任意の１以上の部品を結合するための電気的インターコネクトは、インターコネクト１２５および／またはインターコネクト１６５ａを形成するためのリフロー処理で形成される。追加で実行され得るその他の処理としては、部品の機械的な取着（例えば、リベット、クリップ、ネジ、および、その他の固定器具による取着等）、および、試験が挙げられる。
上述した実施形態には幾つか、注目すべき特徴があるとしてよい。例えば、構造１００全体の高さまたは厚みＨ（図１Ａを参照のこと）が比較的小さくなるとしてよい（例えば、厚みＨは約１．６ｍｍであるとしてよい。一方、標準的なＰｏＰ構造の対応する厚みは、約２．７ｍｍであるとしてよい）。さらに例を挙げると、メインボード１１０が有する金属層の数が比較的多くなるとしてよく（例えば、６層以上）、この結果、ＤＣＡダイ１２０とパッケージ１５０ａ（および／または、メインボード１１０に設けられているほかの部品）との間のルーティングの自由度が高まる。また、本明細書に開示されている実施形態を適用しても、メインボード構造全体の大きさまたはフットプリントに増加は見られないと見られる。
上述した詳細な説明および添付図面は、本発明を例示するためのものに過ぎず、本発明を限定するものではない。本明細書で開示する実施形態を明確且つ完全に説明することを第一義的な目的としたものであり、いかなる点においても不要に本発明を限定する根拠となるものではない。当業者であれば、本明細書に開示している実施形態の思想および請求の範囲から逸脱することなく、本明細書に記載する実施形態に対する数多くの追加内容、削除内容および変形内容、ならびに、代替構成に想到するとしてよい。

Claims (17)

  1. メインボードと、
    前記メインボードに直接取着されている集積回路ダイ（ＤＣＡダイ）と、
    前記メインボードに取着されており、前記ＤＣＡダイの少なくとも一部分を被覆しているパッケージと、
    前記メインボードに配設されている少なくとも１つの他の部品と
    を備え、
    前記メインボードは、前記ＤＣＡダイを前記パッケージに結合する少なくとも１つの電気経路と、前記ＤＣＡダイを前記少なくとも１つの他の部品に結合する少なくとも１つの他の電気経路とを有するコンピューティングシステム。
  2. 前記パッケージは、
    基板と、
    前記基板に配設されている第１の集積回路（ＩＣ）ダイと
    を有する請求項１に記載のコンピューティングシステム。
  3. 前記基板に配設されており、前記第１のＩＣダイの上方に積層されている第２のＩＣダイをさらに備える請求項２に記載のコンピューティングシステム。
  4. 前記第１のＩＣダイおよび前記第２のＩＣダイはそれぞれ、メモリを含む請求項３に記載のコンピューティングシステム。
  5. 前記パッケージは、ソリッドステートドライブ（ＳＳＤ）を有する請求項４に記載のコンピューティングシステム。
  6. 前記ＳＳＤは、メモリコントローラを含む請求項５に記載のコンピューティングシステム。
  7. 前記第１のＩＣダイは、前記ＤＣＡダイに対向している請求項２に記載のコンピューティングシステム。
  8. 前記ＤＣＡダイは処理システムを有し、前記パッケージは少なくとも１つのメモリダイを有し、前記少なくとも１つの他の部品は無線通信デバイスを有する請求項１に記載のコンピューティングシステム。
  9. 前記メインボードに配設されているグラフィクスディスプレイと、
    前記メインボードに配設されている電源と
    をさらに備え、
    前記メインボードは、前記グラフィクスディスプレイと前記ＤＣＡダイおよび前記パッケージのうち少なくとも１つとを結合する電気経路を有し、前記ＤＣＡダイおよび前記パッケージを前記電源に電気結合している請求項８に記載のコンピューティングシステム。
  10. 前記メインボードに配設されているデータ入力デバイスをさらに備える請求項８に記載のコンピューティングシステム。
  11. 前記パッケージと前記メインボードとの間に配設されているアンダーフィル材料をさらに備える請求項１に記載のコンピューティングシステム。
  12. 集積回路ダイ（ＤＣＡダイ）をメインボードに直接取着する段階と、
    前記ＤＣＡダイの少なくとも一部分を被覆する位置にパッケージを置いて、前記パッケージを前記メインボードに取着する段階と、
    前記ＤＣＡダイと、前記パッケージとの間に、前記メインボード内を通る電気経路を設ける段階と、
    前記ＤＣＡダイと、前記メインボードに配設され、他の部品と結合している端末との間に、前記メインボード内を通る電気経路を設ける段階と
    を備える方法。
  13. 前記端末に部品を電気結合する段階をさらに備える請求項１２に記載の方法。
  14. 前記パッケージを前記メインボードに取着するためのリフロー処理を実行する段階をさらに備え、前記部品は、前記リフロー処理時に前記端末に電気結合される
    請求項１３に記載の方法。
  15. 前記ＤＣＡダイと前記メインボードとの間の空間、および、前記パッケージと前記メインボードとの間の空間にアンダーフィル材料を吐出する段階をさらに備える請求項１２に記載の方法。
  16. 前記アンダーフィル材料は、前記ＤＣＡダイと前記パッケージとの間の空間を充填する請求項１５に記載の方法。
  17. 前記ＤＣＡダイを前記メインボードに取着するべく、および、前記パッケージを前記メインボードに取着するべくリフロー処理を１回実行する段階をさらに備える請求項１２に記載の方法。
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10251273B2 (en) * 2008-09-08 2019-04-02 Intel Corporation Mainboard assembly including a package overlying a die directly attached to the mainboard
US8148813B2 (en) * 2009-07-31 2012-04-03 Altera Corporation Integrated circuit package architecture
US9048112B2 (en) 2010-06-29 2015-06-02 Qualcomm Incorporated Integrated voltage regulator with embedded passive device(s) for a stacked IC
KR20120137051A (ko) * 2011-06-10 2012-12-20 삼성전자주식회사 솔리드 스테이트 드라이브 패키지 및 그의 제조 방법
US9099340B2 (en) 2011-10-07 2015-08-04 Volterra Semiconductor Corporation Power management applications of interconnect substrates
US9768105B2 (en) * 2012-04-20 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Rigid interconnect structures in package-on-package assemblies
US8703539B2 (en) * 2012-06-29 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple die packaging interposer structure and method
US9496211B2 (en) * 2012-11-21 2016-11-15 Intel Corporation Logic die and other components embedded in build-up layers
US9142477B2 (en) * 2013-03-08 2015-09-22 Kabushiki Kaisha Toshiba Semiconductor module
KR102053349B1 (ko) * 2013-05-16 2019-12-06 삼성전자주식회사 반도체 패키지
KR101832796B1 (ko) * 2013-09-27 2018-02-27 인텔 코포레이션 패키징 빌드-업 아키텍처를 위한 자기장 차폐 장치, 모바일 디바이스 및 형성 방법
US20150286529A1 (en) * 2014-04-08 2015-10-08 Micron Technology, Inc. Memory device having controller with local memory
RU2576666C1 (ru) * 2014-08-28 2016-03-10 Публичное акционерное общество "Радиофизика" Способ монтажа мощного полупроводникового элемента
KR102287396B1 (ko) * 2014-10-21 2021-08-06 삼성전자주식회사 시스템 온 패키지 모듈과 이를 포함하는 모바일 컴퓨팅 장치
JP2017022352A (ja) * 2015-07-15 2017-01-26 富士通株式会社 半導体装置
US10122420B2 (en) 2015-12-22 2018-11-06 Intel IP Corporation Wireless in-chip and chip to chip communication
KR102556052B1 (ko) 2015-12-23 2023-07-14 삼성전자주식회사 시스템 모듈과 이를 포함하는 모바일 컴퓨팅 장치
WO2017135971A1 (en) * 2016-02-05 2017-08-10 Intel Corporation System and method for stacking wire-bond converted flip-chip die
WO2017171850A1 (en) * 2016-04-01 2017-10-05 Intel Corporation Underfilled electronic device package and manufacturing method thereof
KR102556327B1 (ko) 2016-04-20 2023-07-18 삼성전자주식회사 패키지 모듈 기판 및 반도체 모듈
WO2018190747A1 (ru) * 2017-04-11 2018-10-18 Леонид Михайлович БЕРЕЩАНСКИЙ Устройство тревожного оповещения об угрозе личной безопасности
US10586716B2 (en) 2017-06-09 2020-03-10 Advanced Semiconductor Engineering, Inc. Semiconductor device package
CN107863333A (zh) * 2017-11-15 2018-03-30 贵州贵芯半导体有限公司 高散热等线距堆栈芯片封装结构及其封装方法
CN109817610A (zh) * 2017-11-21 2019-05-28 环旭电子股份有限公司 半导体封装装置
US11081468B2 (en) * 2019-08-28 2021-08-03 Micron Technology, Inc. Stacked die package including a first die coupled to a substrate through direct chip attachment and a second die coupled to the substrate through wire bonding and related methods, devices and apparatuses
CN112616245B (zh) * 2020-12-14 2022-04-19 海光信息技术股份有限公司 加速处理器加速卡及其制作方法
CN113301717A (zh) * 2021-05-21 2021-08-24 维沃移动通信有限公司 电路板结构以及电子设备

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09260433A (ja) * 1996-03-22 1997-10-03 Nitto Denko Corp 半導体装置の製法およびそれによって得られた半導体装置
JP2001207031A (ja) * 2000-01-28 2001-07-31 Nitto Denko Corp 半導体封止用樹脂組成物及び半導体装置
JP2002204053A (ja) * 2001-01-04 2002-07-19 Mitsubishi Electric Corp 回路実装方法、回路実装基板及び半導体装置
US20020119605A1 (en) * 1999-04-28 2002-08-29 Teravicta Technologies, Inc. Reworkable encapsulant
JP2004179232A (ja) * 2002-11-25 2004-06-24 Seiko Epson Corp 半導体装置及びその製造方法並びに電子機器
JP2005340389A (ja) * 2004-05-25 2005-12-08 Renesas Technology Corp 半導体装置及びその製造方法
JP2006013555A (ja) * 2005-09-22 2006-01-12 Oki Electric Ind Co Ltd 半導体装置
JP2006040870A (ja) * 2004-02-20 2006-02-09 Matsushita Electric Ind Co Ltd 接続部材および実装体、ならびにその製造方法
JP2006186391A (ja) * 2002-02-26 2006-07-13 Legacy Electronics Inc モジュール式集積回路チップキャリア
JP2006295136A (ja) * 2005-03-18 2006-10-26 Canon Inc 積層型半導体パッケージ
JP2008514004A (ja) * 2004-09-28 2008-05-01 インテル・コーポレーション 半導体デバイス内でボールリミティングメタラジの層間剥離及び亀裂が生じる可能性を低減するためのアンダーフィル材料
JP2008124080A (ja) * 2006-11-08 2008-05-29 Matsushita Electric Ind Co Ltd 基板、これを用いた半導体装置、半導体装置の検査方法および半導体装置の製造方法

Family Cites Families (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03174760A (ja) 1990-03-29 1991-07-29 Sanyo Electric Co Ltd 混成集積回路装置
US5252857A (en) * 1991-08-05 1993-10-12 International Business Machines Corporation Stacked DCA memory chips
US5313366A (en) * 1992-08-12 1994-05-17 International Business Machines Corporation Direct chip attach module (DCAM)
US5543585A (en) * 1994-02-02 1996-08-06 International Business Machines Corporation Direct chip attachment (DCA) with electrically conductive adhesives
US5525204A (en) * 1994-09-29 1996-06-11 Motorola, Inc. Method for fabricating a printed circuit for DCA semiconductor chips
US5773195A (en) * 1994-12-01 1998-06-30 International Business Machines Corporation Cap providing flat surface for DCA and solder ball attach and for sealing plated through holes, multi-layer electronic structures including the cap, and a process of forming the cap and for forming multi-layer electronic structures including the cap
US5796591A (en) * 1995-06-07 1998-08-18 International Business Machines Corporation Direct chip attach circuit card
US5634268A (en) * 1995-06-07 1997-06-03 International Business Machines Corporation Method for making direct chip attach circuit card
US5769989A (en) * 1995-09-19 1998-06-23 International Business Machines Corporation Method and system for reworkable direct chip attach (DCA) structure with thermal enhancement
US5940686A (en) * 1996-04-12 1999-08-17 Conexant Systems, Inc. Method for manufacturing multi-chip modules utilizing direct lead attach
US5897336A (en) * 1996-08-05 1999-04-27 International Business Machines Corporation Direct chip attach for low alpha emission interconnect system
US5910644A (en) * 1997-06-11 1999-06-08 International Business Machines Corporation Universal surface finish for DCA, SMT and pad on pad interconnections
JPH113969A (ja) * 1997-06-13 1999-01-06 Matsushita Electric Ind Co Ltd チップ部品が積層された基板部品
US6313522B1 (en) 1998-08-28 2001-11-06 Micron Technology, Inc. Semiconductor structure having stacked semiconductor devices
SG75873A1 (en) * 1998-09-01 2000-10-24 Texas Instr Singapore Pte Ltd Stacked flip-chip integrated circuit assemblage
US7233321B1 (en) * 1998-12-15 2007-06-19 Intel Corporation Pointing device with integrated audio input
US6750551B1 (en) * 1999-12-28 2004-06-15 Intel Corporation Direct BGA attachment without solder reflow
US6301121B1 (en) * 1999-04-05 2001-10-09 Paul T. Lin Direct-chip-attach (DCA) multiple chip module (MCM) with repair-chip ready site to simplify assembling and testing process
US6341418B1 (en) * 1999-04-29 2002-01-29 International Business Machines Corporation Method for direct chip attach by solder bumps and an underfill layer
US7102892B2 (en) * 2000-03-13 2006-09-05 Legacy Electronics, Inc. Modular integrated circuit chip carrier
US6900534B2 (en) * 2000-03-16 2005-05-31 Texas Instruments Incorporated Direct attach chip scale package
TW472372B (en) * 2001-01-17 2002-01-11 Siliconware Precision Industries Co Ltd Memory module with direct chip attach and the manufacturing process thereof
US6730860B2 (en) * 2001-09-13 2004-05-04 Intel Corporation Electronic assembly and a method of constructing an electronic assembly
JP4663184B2 (ja) * 2001-09-26 2011-03-30 パナソニック株式会社 半導体装置の製造方法
US7294928B2 (en) * 2002-09-06 2007-11-13 Tessera, Inc. Components, methods and assemblies for stacked packages
US6787392B2 (en) * 2002-09-09 2004-09-07 Semiconductor Components Industries, L.L.C. Structure and method of direct chip attach
US6845664B1 (en) * 2002-10-03 2005-01-25 The United States Of America As Represented By The Administrator Of National Aeronautics And Space Administration MEMS direct chip attach packaging methodologies and apparatuses for harsh environments
US7034387B2 (en) * 2003-04-04 2006-04-25 Chippac, Inc. Semiconductor multipackage module including processor and memory package assemblies
TW567601B (en) * 2002-10-18 2003-12-21 Siliconware Precision Industries Co Ltd Module device of stacked semiconductor package and method for fabricating the same
US6861288B2 (en) 2003-01-23 2005-03-01 St Assembly Test Services, Ltd. Stacked semiconductor packages and method for the fabrication thereof
US7144538B2 (en) * 2003-06-26 2006-12-05 Semiconductor Components Industries, Llc Method for making a direct chip attach device and structure
US6835580B1 (en) * 2003-06-26 2004-12-28 Semiconductor Components Industries, L.L.C. Direct chip attach structure and method
US7817434B2 (en) * 2004-10-14 2010-10-19 Agere Systems Inc. Method and apparatus for improving thermal energy dissipation in a direct-chip-attach coupling configuration of an integrated circuit and a circuit board
US7217994B2 (en) * 2004-12-01 2007-05-15 Kyocera Wireless Corp. Stack package for high density integrated circuits
US7445962B2 (en) * 2005-02-10 2008-11-04 Stats Chippac Ltd. Stacked integrated circuits package system with dense routability and high thermal conductivity
US7317256B2 (en) * 2005-06-01 2008-01-08 Intel Corporation Electronic packaging including die with through silicon via
JP4817892B2 (ja) * 2005-06-28 2011-11-16 富士通セミコンダクター株式会社 半導体装置
TW200740735A (en) 2006-01-31 2007-11-01 Asahi Kasei Chemicals Corp Industrial process for production of high-purity diol
WO2007088757A1 (ja) * 2006-02-02 2007-08-09 Matsushita Electric Industrial Co., Ltd. メモリカードおよびメモリカードの製造方法
US7435619B2 (en) * 2006-02-14 2008-10-14 Stats Chippac Ltd. Method of fabricating a 3-D package stacking system
US7692295B2 (en) 2006-03-31 2010-04-06 Intel Corporation Single package wireless communication device
US7868445B2 (en) * 2007-06-25 2011-01-11 Epic Technologies, Inc. Integrated structures and methods of fabrication thereof with fan-out metallization on a chips-first chip layer
JP2007266640A (ja) 2007-07-11 2007-10-11 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
RU72339U8 (ru) * 2007-12-27 2008-06-10 Общество с ограниченной ответственностью "НТЦ "Фактор" Модуль многопроцессорной вычислительной системы (варианты)
US7901987B2 (en) * 2008-03-19 2011-03-08 Stats Chippac Ltd. Package-on-package system with internal stacking module interposer
US7971347B2 (en) * 2008-06-27 2011-07-05 Intel Corporation Method of interconnecting workpieces
US10251273B2 (en) 2008-09-08 2019-04-02 Intel Corporation Mainboard assembly including a package overlying a die directly attached to the mainboard

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09260433A (ja) * 1996-03-22 1997-10-03 Nitto Denko Corp 半導体装置の製法およびそれによって得られた半導体装置
US20020119605A1 (en) * 1999-04-28 2002-08-29 Teravicta Technologies, Inc. Reworkable encapsulant
JP2001207031A (ja) * 2000-01-28 2001-07-31 Nitto Denko Corp 半導体封止用樹脂組成物及び半導体装置
JP2002204053A (ja) * 2001-01-04 2002-07-19 Mitsubishi Electric Corp 回路実装方法、回路実装基板及び半導体装置
JP2006186391A (ja) * 2002-02-26 2006-07-13 Legacy Electronics Inc モジュール式集積回路チップキャリア
JP2004179232A (ja) * 2002-11-25 2004-06-24 Seiko Epson Corp 半導体装置及びその製造方法並びに電子機器
JP2006040870A (ja) * 2004-02-20 2006-02-09 Matsushita Electric Ind Co Ltd 接続部材および実装体、ならびにその製造方法
JP2005340389A (ja) * 2004-05-25 2005-12-08 Renesas Technology Corp 半導体装置及びその製造方法
JP2008514004A (ja) * 2004-09-28 2008-05-01 インテル・コーポレーション 半導体デバイス内でボールリミティングメタラジの層間剥離及び亀裂が生じる可能性を低減するためのアンダーフィル材料
JP2006295136A (ja) * 2005-03-18 2006-10-26 Canon Inc 積層型半導体パッケージ
JP2006013555A (ja) * 2005-09-22 2006-01-12 Oki Electric Ind Co Ltd 半導体装置
JP2008124080A (ja) * 2006-11-08 2008-05-29 Matsushita Electric Ind Co Ltd 基板、これを用いた半導体装置、半導体装置の検査方法および半導体装置の製造方法

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