KR20130073515A - 반도체 패키지 및 반도체 패키지 제조 방법 - Google Patents

반도체 패키지 및 반도체 패키지 제조 방법 Download PDF

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KR20130073515A
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Abstract

본 발명은 반도체 패키지 및 반도체 패키지 제조 방법에 관한 것이다.
본 발명의 실시 예에 따르면, 상부에 제1 반도체 소자가 실장되며, 하부에 적어도 하나 이상의 솔더볼이 형성된 제1 패키지, 제1 패키지 상부에 적층되는 제2 패키지 및 제1 패키지와 제2 패키지 사이에 형성되는 인터포저를 포함하는 반도체 패키지가 제공된다.

Description

반도체 패키지 및 반도체 패키지 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지 및 반도체 패키지 제조 방법에 관한 것이다.
전자 산업의 발달에 따라 전자부품의 고기능화 및 소형화 요구가 급증하고 있다. 이러한 요구에 대응하고자 기존의 인쇄회로기판상에 하나의 전자소자가 실장되는 추세에서 하나의 기판상에 여러 개의 전자소자를 중첩하여 실장하는 적층(Stack) 패키지 기판이 등장하였다.
적층 패키지에는 하층 패키지 위에 상층 패키지를 적층하는 POP(Package on Package)가 있다. POP는 하층 패키지와 상층 패키지 간에 하층 패키지의 전자소자를 위한 공간을 확보하고 상층 패키지로부터 하층 패키지로 전기신호를 연결하기 위해서 하층 패키지와 상층 패키지 사이에 인터포저를 형성한다. 인터포저는 하층 패키지와 상층 패키지 각각 솔더볼에 의해서 접합될 수 있다.(한국 공개특허공보 제2007-0118869호) 이와 같이, 인터포저가 상층 패키지 및 하층 패키지와 솔더볼로 접합됨에 따라, 인터포저와 상층 패키지 및 하층 패키지 간의 미스 얼라인(Miss Align)이 발생할 수 있다. 또한, 최근 솔더볼 피치(Pitch)가 감소하는 추세에 따라 솔더볼과 인터포저, 상층 패키지 및 하층 패키지 각각이 접합되는 면적 감소에 의해서 접합력 및 POP 구조의 견고함이 감소할 수 있다. 또한, 하층 패키지는 인터포저와 접합하기 위한 솔더볼 접착 및 전자 소자와 접합하기 위한 솔더 범프 형성을 위해 각각 리플로우를 수행해야 한다. 따라서, 많은 횟수의 리플로우에 의해서 범프 보이드(Void) 및 POP의 손상이 발생할 수 있다.
본 발명은 리플로우 공정 횟수를 감소시킬 수 있는 반도체 패키지 및 반도체 패키지 제조 방법을 제공하는 데 있다.
본 발명은 패키지와 인터포저 간의 미스 얼라인(Miss Align)을 방지할 수 있는 반도체 패키지 및 반도체 패키지 제조 방법을 제공하는 데 있다.
본 발명은 패키지와 인터포저 간에 상호 견고하게 적층될 수 반도체 패키지 및 반도체 패키지 제조 방법을 제공하는 데 있다.
본 발명의 일 측면에 따르면, 상부에 제1 반도체 소자가 실장되며, 하부에 적어도 하나 이상의 솔더볼이 형성된 제1 패키지, 제1 패키지 상부에 적층되는 제2 패키지 및 제1 패키지와 제2 패키지 사이에 형성되는 인터포저를 포함하는 반도체 패키지가 제공된다.
인터포저는 제1 패키지 및 제2 패키지를 전기적으로 연결될 수 있다.
인터포저는 절연 재질로 형성된 인터포저 기판, 인터포저 기판 하부에 형성되며, 제1 패키지와 솔더 범프로 접합되는 제3 접합 패드, 인터포저 기판 하부에 형성되며, 제3 접합 패드가 노출되도록 형성된 제3 솔더 레지스트, 인터포저 기판 상부에 형성되며, 제2 패키지와 솔더 범프로 접합되는 제4 접합 패드, 인터포저 기판 상부에 형성되며, 제4 접합 패드가 노출되도록 형성된 제4 솔더 레지스트 및 인터포저 기판을 관통하도록 형성되며, 제3 접합 패드와 제4 접합 패드를 전기적으로 연결하는 관통 비아를 포함할 수 있다.
제1 패키지는 제1 베이스 기판, 제1 베이스 기판 상부에 형성되며, 인터포저와 솔더 범프로 접합되는 제1 접합 패드 및 제1 베이스 기판 상부에 형성되며, 제1 접합 패드가 노출되도록 형성된 제1 솔더 레지스트를 포함할 수 있다.
제1 패키지의 제1 솔더 레지스트 상부와 인터포저의 제3 솔더 레지스트 하부는 상호 접착될 수 있다.
제1 패키지는 제1 베이스 기판 상부에 형성되며, 제1 반도체 소자가 실장되는 소자 실장 패드를 더 포함할 수 있다.
제2 패키지는 제2 베이스 기판, 제2 베이스 기판 하부에 형성되며, 인터포저와 솔더 범프로 접합되는 제2 접합 패드 및 제2 베이스 기판 하부에 형성되며, 제2 접합 패드가 노출되도록 형성된 제2 솔더 레지스트를 포함할 수 있다.
제2 패키지의 제2 솔더 레지스트 하부와 인터포저의 제4 솔더 레지스트 상부는 상호 접착될 수 있다.
제2 베이스 기판 상부에 실장되는 반도체 소자를 더 포함할 수 있다.
본 발명의 다른 측면에 따르면, 제1 패키지를 준비하는 단계, 제1 패키지 상부에 제1 솔더 페이스트를 도포하는 단계, 제1 솔더 페이스트가 도포된 제1 패키지 상부에 인터포저를 적층하는 단계, 제1 리플로우를 수행하는 단계, 인터포저 상부에 제2 솔더 페이스트를 도포하는 단계, 제2 솔더 페이스트가 도포된 인터포저 상부에 제2 패키지를 적층하는 단계 및 제2 리플로우를 수행하는 단계를 포함하는 반도체 패키지 제조 방법이 제공된다.
제1 솔더 페이스트를 도포하는 단계는 제1 패키지 상부에 형성되며, 제1 패키지 상부에 형성된 제1 솔더 레지스트에 의해서 외부로 노출된 제1 접합 패드 상부에 제1 솔더 페이스트가 도포될 수 있다.
제1 패키지 상부에 인터포저를 적층하는 단계에서, 제1 패키지 상부에 형성된 제1 솔더 레지스트 상부와 인터포저 하부에 형성된 제3 솔더 레지스트 하부가 상호 접착될 수 있다.
제1 리플로우를 수행하는 단계에서, 제1 리플로우에 의해서 제1 솔더 페이스트가 제1 솔더 범프로 형성될 수 있다.
제2 솔더 페이스트를 도포하는 단계는, 인터포저 상부에 형성되며, 인터포저 상부에 형성된 제4 솔더 레지스트에 의해 외부로 노출된 제4 접합 패드 상부에 제2 솔더 페이스트가 도포될 수 있다.
인터포저 상부에 제2 패키지를 적층하는 단계에서, 인터포저 상부에 형성된 제4 솔더 레지스트 상부와 제2 패키지 하부에 형성된 제2 솔더 레지스트 하부가 상호 접착될 수 있다.
제2 리플로우를 수행하는 단계에서, 제2 리플로우에 의해서 제2 솔더 페이스트가 제2 솔더 범프로 형성될 수 있다.
제1 솔더 페이스트를 도포하는 단계에서, 제1 솔더 페이스트를 제1 패키지 상부에 형성되며, 반도체 소자 실장되는 실장 패드 상부에 도포하는 단계를 더 포함할 수 있다.
제1 솔더 페이스트를 도포하는 단계 이후에, 반도체 소자를 제1 패키지의 실장 패드 상부에 실장하는 단계를 더 포함할 수 있다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니 되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
본 발명의 실시 예에 따른 반도체 패키지 및 반도체 패키지 제조 방법에 의하면, 리플로우 공정 횟수를 감소시킬 수 있다.
본 발명의 실시 예에 따른 반도체 패키지 및 반도체 패키지 제조 방법에 의하면, 리플로우 공정 회수 감소에 따라 솔더 범프 보이드 발생을 감소 시킬 수 있다.
본 발명의 실시 예에 따른 반도체 패키지 및 반도체 패키지 제조 방법에 의하면, 리플로우 공정 회수 감소에 따라 리플로우 공정에 의한 제품의 손상 가능성을 감소시킬 수 있다.
본 발명의 실시 예에 따른 반도체 패키지 및 반도체 패키지 제조 방법에 의하면, 솔더 범프에 의해서 패키지와 인터포저가 직접적으로 연결됨에 따라 패키지와 인터포저 간의 미스 얼라인(Miss Align)을 방지할 수 있다.
본 발명의 실시 예에 따른 반도체 패키지 및 반도체 패키지 제조 방법에 의하면, 패키지와 인터포저가 직접 밀착되어 적층됨으로써, 접착 면적이 증가하여 상호 견고하게 적층될 수 있다.
본 발명의 실시 예에 따른 반도체 패키지 및 반도체 패키지 제조 방법에 의하면, 패키지와 인터포저가 직접 밀착되어 적층됨으로써, 반도체 패키지의 두께가 감소될 수 있다.
도1은 본 발명의 실시 예에 따른 반도체 패키지를 나타낸 예시도이다.
도2는 본 발명의 실시 예에 따른 제1 패키지의 상부 구조를 나타낸 예시도이다.
도3은 본 발명의 실시 예에 따른 제2 패키지의 하부 구조를 나타낸 예시도이다.
도4는 본 발명의 실시 예에 따른 인터포저를 나타낸 예시도이다.
도 5 내지 도10은 본 발명의 실시 예에 따른 반도체 패키지 제조 방법에 관한 것이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되는 이하의 상세한 설명과 실시 예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서에서, 제1, 제2 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 따른 반도체 패키지 및 반도체 패키지 제조 방법에 관하여 상세히 설명하기로 한다.
반도체 패키지
도1은 본 발명의 실시 예에 따른 반도체 패키지를 나타낸 예시도이다.
도1을 참조하면, 반도체 패키지(100)는 제1 패키지(110), 제2 패키지(120) 및 인터포저(130)를 포함할 수 있다.
제1 패키지(110)는 적층 구조의 반도체 패키지(100)의 하층 패키지가 될 수 있다. 제1 패키지(110) 상부에는 제1 반도체 소자(140)가 형성될 수 있다. 이때, 제1 패키지(110)와 제1 반도체 소자(140)는 제1 솔더 범프(170)에 의해서 상호 접합될 수 있다. 또한, 제1 패키지(110) 상부에는 인터포저(130)가 형성될 수 있다. 제1 패키지(110) 하부는 다수개의 솔더볼(160)이 형성될 수 있다. 이와 같이 형성된 다수개의 솔더볼(160)에 의해서, BGA(Ball Grid Array)를 구성할 수 있다. 본 도면에서는 설명의 편의를 위하여 제1 패키지(110)의 구체적인 내층 회로 구성은 생략하여 도시하였다. 그러나, 제1 패키지(110)는 인쇄회로기판으로 1층 이상의 내층 회로 또는 외층 회로가 형성될 수 있음을 당업자라면 충분히 인식할 수 있을 것이다.
제2 패키지(120)는 적층 구조의 반도체 패키지(100)의 상층 패키지가 될 수 있다. 제2 패키지(120)는 인터포저(130)에 의해서 제1 패키지(110) 상부에 소정 간격 이격되어 형성될 수 있다. 제2 패키지(120) 상부에는 제2 반도체 소자(150)가 형성될 수 있다. 도한, 제2 패키지(120) 하부에는 인터포저(130)가 형성될 수 있다. 본 도면에서는 설명의 편의를 위하여 제2 패키지(120)의 구체적인 내층 회로 구성은 생략하여 도시하였다. 그러나, 제2 패키지(120)는 인쇄회로기판으로 1층 이상의 내층 회로 또는 외층 회로가 형성될 수 있음을 당업자라면 충분히 인식할 수 있을 것이다.
인터포저(130)는 제1 패키지(110)와 제2 패키지(120)를 소정 공간 이격되도록 지지하기 위해서 형성될 수 있다. 이를 위해서 인터포저(130)는 제1 패키지(110) 및 제2 패키지(120)의 사이에 형성될 수 있다. 인터포저(130)의 하부은 제1 패키지(110)의 상부와 밀착되어 접합될 수 있다. 또한, 인터포저(130)의 상부은 제2 패키지(120)의 하부와 밀착되어 접합될 수 있다. 이와 같이 형성된 인터포저(130)는 제1 패키지(110)와 전기적으로 연결될 수 있다. 또한, 인터포저(130)는 제2 패키지(120)와 전기적으로 연결될 수 있다. 즉, 인터포저(130)에 의해서 제1 패키지(110)와 제2 패키지(120)가 전기적으로 연결될 수 있다.
본 발명의 실시 예에 따른 반도체 패키지는 인터포저가 제1 패키지 및 제2 패키지와의 접합 시, 종래에 사용되던 솔더볼을 생략함으로써, 안정적인 구조로 형성될 수 있다. 또한, 본 발명의 실시 예에 따른 반도체 패키지 및 반도체 패키지 제조 방법에 의하면, 종래의 솔더볼을 생략하고, 패키지와 인터포저가 직접 밀착되어 적층됨으로써, 반도체 패키지의 두께가 감소될 수 있다.
도2는 본 발명의 실시 예에 따른 제1 패키지의 상부 구조를 나타낸 예시도이다.
도2를 참조하면, 제1 패키지(110)는 제1 베이스 기판(111), 제1 접합 패드(112), 소자 실장 패드(113) 및 제1 솔더 레지스트(114)를 포함할 수 있다.
도2에는 생략되어 도시되었지만, 제1 베이스 기판(111)은 1층 이상의 내층 회로가 형성될 수 있다. 제1 베이스 기판(111) 상부에 다수개의 제1 접합 패드(112), 다수개의 소자 실장 패드(113) 및 제1 솔더 레지스트(114)를 포함할 수 있다.
제1 접합 패드(112)는 제1 베이스 기판(111) 상부에 형성될 수 있다. 제1 접합 패드(112)는 솔더 범프에 의해서 인터포저(도1의 130)와 접합되는 구성부이다. 제1 접합 패드(112)는 인터포저(도1의 130)와 전기적으로 연결될 수 있다. 이에, 제1 접합 패드(112)는 전기 전도성 재질로 형성될 수 있다. 인터포저(도1의 130)는 제1 패키지(110)와 제2 패키지(120)를 지지하기 위한 구성부이기 때문에, 제1 접합 패드(112)는 인터포저(도1의 130)가 실장되는 제1 패키지(110)의 양측에 형성될 수 있다. 제1 접합 패드(112) 개수는 인터포저(도1의 130)의 개수에 대응되어 결정될 수 있다. 또한, 제1 접합 패드(112)의 위치는 인터포저(도1의 130)가 형성되는 위치에 대응되어 결정될 수 있다.
소자 실장 패드(113)는 제1 베이스 기판(111) 상부에 형성될 수 있다. 소자 실장 패드(113)는 솔더 범프에 의해서 제1 패키지(110)에 실장되는 제1 반도체 소자(도1의 140)와 접합되는 구성부이다. 소자 실장 패드(113)는 제1 반도체 소자(도1의 140)와 전기적으로 연결될 수 있다. 이에, 소자 실장 패드(113)는 전기 전도성 재질로 형성될 수 있다. 안정적인 제1 반도체 소자(도1의 140)의 실장을 위해서 소자 실장 패드(113)는 다수개가 형성될 수 있다.
제1 솔더 레지스트(114)는 제1 베이스 기판(111) 상부에 형성될 수 있다. 제1 솔더 레지스트(114)는 제1 베이스 기판(111) 상부에 형성되되, 제1 접합 패드(112)가 외부로 노출되도록 형성될 수 있다. 또한, 제1 솔더 레지스트(114)는 제1 베이스 기판(111) 상부에 형성되되, 소자 실장 패드(113)가 외부로 노출되도록 형성될 수 있다. 제1 솔더 레지스트(114)는 외부 환경으로부터 제1 패키지(110)를 보호하기 위해서 형성될 수 있다. 예를 들어, 인터포저(도1의 130) 및 제1 반도체 소자(도1의 140)가 제1 패키지(110) 상부에 접합될 때, 솔더 범프(도1의 170)로부터 제1 패키지(110) 상부가 손상되는 것을 방지할 수 있다.
도3은 본 발명의 실시 예에 따른 제2 패키지의 하부 구조를 나타낸 예시도이다.
도3을 참조하면, 제2 패키지(120)는 제2 베이스 기판(121), 제2 접합 패드(122) 및 제2 솔더 레지스트(123)를 포함할 수 있다.
도3에는 생략되어 도시되었지만, 제2 베이스 기판(121)은 1층 이상의 내층 회로가 형성될 수 있다. 제2 베이스 기판(121) 하부에 다수개의 제2 접합 패드(121) 및 제2 솔더 레지스트(123)를 포함할 수 있다.
제2 접합 패드(122)는 제2 베이스 기판(121) 하부에 형성될 수 있다. 제2 접합 패드(122)는 솔더 범프에 의해서 인터포저(도1의 130)와 접합되는 구성부이다. 제2 접합 패드(122)는 인터포저(도1의 130)와 전기적으로 연결될 수 있다. 이에, 제2 접합 패드(122)는 전기 전도성 재질로 형성될 수 있다. 제2 접합 패드(122) 개수는 인터포저(도1의 130)의 개수에 대응되어 결정될 수 있다. 또한, 제2 접합 패드(122)의 위치는 인터포저(도1의 130)가 형성되는 위치에 대응되어 결정될 수 있다.
제2 솔더 레지스트(123)는 제2 베이스 기판(121) 하부에 형성될 수 있다. 제2 솔더 레지스트(123)는 제2 베이스 기판(121) 하부에 형성되되, 제2 접합 패드(122)가 외부로 노출되도록 형성될 수 있다. 제2 솔더 레지스트(123)는 외부 환경으로부터 제2 패키지(120)를 보호하기 위해서 형성될 수 있다. 예를 들어, 인터포저(도1의 130)가 제2 패키지(120) 하부에 접합될 때, 솔더 범프로부터 제2 패키지(120) 하부가 손상되는 것을 방지할 수 있다.
도4는 본 발명의 실시 예에 따른 인터포저를 나타낸 예시도이다.
도4를 참조하면, 인터포저(130)는 인터포저 기판(131), 제3 접합 패드(132), 제3 솔더 레지스트(133), 제4 접합 패드(134), 제4 솔더 레지스트(135) 및 관통 비아(136)를 포함할 수 있다.
인터포저 기판(131)은 절연 재질로 형성될 수 있다. 인터포저 기판(131)은 제1 패키지(도1의 110) 상부에 실장되는 제1 반도체 소자(도1의 140)를 제2 패키지(도1의 120)로부터 보호하기 위해 형성될 수 있다. 따라서, 인터포저 기판(131)은 제1 반도체 소자(도1의 140)보다 두꺼운 두께를 갖도록 형성될 수 있다.
제3 접합 패드(132)는 인터포저 기판(131) 하부에 형성될 수 있다. 제3 접합 패드(132)는 제1 패키지(도1의 110)와 솔더 범프로 접합될 수 있다. 즉, 제3 접합 패드(132)는 제1 패키지(도1의 110)의 제1 접합 패드(112)와 솔더 범프로 접합될 수 있다. 제3 접합 패드(132)는 제1 패키지(도1의 110)와 전기적으로 연결될 수 있다. 예를 들어, 인터포저(130)의 제3 접합 패드(132)와 제1 패키지(도1의 110)의 제1 접합 패드(112)는 전기적으로 연결될 수 있다. 제3 접합 패드(132)는 전기 전도성 재질로 형성될 수 있다.
제3 솔더 레지스트(133)는 인터포저 기판(131) 하부에 형성될 수 있다. 제3 솔더 레지스트(133)는 인터포저 기판(131) 하부에 형성되되, 제3 접합 패드(132)가 외부로 노출되도록 형성될 수 있다.
제4접합 패드(134)는 인터포저 기판(131) 상부에 형성될 수 있다. 제4 접합 패드(134)는 제2 패키지(도1의 120)와 솔더 범프로 접합될 수 있다. 즉, 제4 접합 패드(134)는 제2 패키지(도1의 120)의 제2 접합 패드(122)와 솔더 범프로 접합될 수 있다. 제4 접합 패드(134)는 제2 패키지(도1의 120)와 전기적으로 연결될 수 있다. 예를 들어, 인터포저(130)의 제4 접합 패드(134)와 제2 패키지(도1의 120)의 제2 접합 패드(122)는 전기적으로 연결될 수 있다. 제4 접합 패드(134)는 전기 전도성 재질로 형성될 수 있다.
제4 솔더 레지스트(135)는 인터포저 기판(131) 상부에 형성될 수 있다. 제4 솔더 레지스트(135)는 인터포저 기판(131) 상부에 형성되되, 제4 접합 패드(134)가 외부로 노출되도록 형성될 수 있다.
관통 비아(136)는 인터포저 기판(131)의 상부와 하부 간의 전기적 신호를 전송하기 위해 형성할 수 있다. 이에, 관통 비아(136)는 인터포저 기판(131)의 상부와 하부를 관통하도록 형성될 수 있다. 예를 들어, 관통 비아(136)의 하측은 제3 접합 패드(132)와 전기적으로 연결되도록 형성될 수 있다. 또한, 관통 비아(136)의 상측은 제4 접합 패드(134)와 전기적으로 연결되도록 형성될 수 있다. 관통 비아(136)은 전기 전도성 재질로 형성될 수 있다.
이와 같이, 관통 비아(136)가 형성된 인터포저(130)에 의해서 제1 패키지(도1의 110)와 제2 패키지(도1의 120)가 전기적으로 연결될 수 있다.
본 발명의 실시 예에 따른 반도체 패키지에 의하면, 솔더 범프에 의해서 제1 패키지, 인터포저 및 제2 패키지가 상호 직접적으로 연결됨에 따라 인터포저와 제1 패키지 또는 제2 패키지 간의 미스 얼라인(Miss Align)을 방지할 수 있다.
본 발명의 실시 예에 따른 반도체 패키지에 의하면, 제1 패키지, 제2 패키지 및 인터포저에 의해서, 제1 패키지 상부에 인터포저가 형성될 때, 제1 패키지의 제1 솔더 레지스트의 상면과 인터포저의 제3 솔더 레지스트의 하면이 밀착되어 접착될 수 있다. 또한, 인터포저 상부에 제2 패키지가 형성될 때, 인터포저의 제4 솔더 레지스트의 상면과 제2 패키지의 제2 솔더 레지스트 하면이 밀착되어 접착될 수 있다. 이와 같이, 제1 패키지, 제2 패키지 및 인터포저가 밀착되어 형성되는 구조에 의해서 견고한 반도체 패키지를 형성할 수 있다.
반도체 패키지 제조 방법
도 5 내지 도10은 본 발명의 실시 예에 따른 반도체 패키지 제조 방법에 관한 것이다.
도5 내지 도10에서는 설명의 편의를 위해서 반도체 패키지의 일부를 예시로 설명하도록 한다. 그러나, 반도체 패키지에 형성되는 인터포저, 접합 패드 및 소자 실장 패드의 개수 및 형성되는 위치는 이에 한정되지 않으며, 당업자에 의해서 용이하게 설계 변경될 수 있다.
도5를 참조하면, 제1 패키지(110)를 준비할 수 있다.
제1 패키지(110)는 제1 패키지(110)는 제1 베이스 기판(111), 제1 접합 패드(112), 소자 실장 패드(113) 및 제1 솔더 레지스트(114)를 포함할 수 있다.
도5에는 생략되어 도시되었지만, 제1 베이스 기판(111)은 1층 이상의 내층 회로가 형성될 수 있다. 제1 베이스 기판(111) 상부에 다수개의 제1 접합 패드(112), 다수개의 소자 실장 패드(113) 및 제1 솔더 레지스트(114)를 포함할 수 있다.
제1 베이스 기판(111) 상부에 형성되는 제1 접합 패드(112)는 솔더 범프에 의해서 인터포저(도7의 130)와 접합되는 구성부이다. 제1 접합 패드(112)는 인터포저(도7의 130)와 전기적으로 연결될 수 있다. 이에, 제1 접합 패드(112)는 전기 전도성 재질로 형성될 수 있다.
제1 베이스 기판(111) 상부에 형성되는 소자 실장 패드(113)는 솔더 범프에 의해서 제1 패키지(110)에 실장되는 제1 반도체 소자(미도시)와 접합되는 구성부이다. 소자 실장 패드(113)는 제1 반도체 소자(미도시)와 전기적으로 연결될 수 있다. 이에, 소자 실장 패드(113)는 전기 전도성 재질로 형성될 수 있다. 안정적인 제1 반도체 소자(미도시)의 실장을 위해서 소자 실장 패드(113)는 다수개가 형성될 수 있다.
제1 솔더 레지스트(114)는 제1 베이스 기판(111) 상부에 형성될 수 있다. 제1 솔더 레지스트(114)는 제1 베이스 기판(111) 상부에 형성되되, 제1 접합 패드(112)와 소자 실장 패드(113)가 외부로 노출되도록 형성될 수 있다.
도6을 참조하면, 제1 패키지(110)에 제1 솔더 페이스트(171)를 도포할 수 있다.
제1 베이스 기판(111) 상부에 형성된 제1 접합 패드(112) 및 소자 실장 패드(113) 상부에 제1 솔더 페이스트(171)를 도포할 수 있다. 제1 솔더 페이스트(171)는 전도성 재질이다. 제1 솔더 페이스트(171)는 스크린 프린팅(Screen Printing) 방법으로 도포될 수 있다. 그러나, 제1 솔더 페이스트(171)를 도포하는 방법이 스크린 프린팅 방법에 한정되지 않는다. 즉, 제1 솔더 페이스트(171)는 통상의 솔더 페이스트 도포 방법으로 도포될 수 있다.
도7을 참조하면, 제1 패키지(110) 상부에 인터포저(130)를 형성할 수 있다.
인터포저(130)는 인터포저 기판(131), 제3 접합 패드(132), 제3 솔더 레지스트(133), 제4 접합 패드(134), 제4 솔더 레지스트(135) 및 관통 비아(136)를 포함할 수 있다.
절연 재질로 형성되는 인터포저 기판(131)은 추후 제1 패키지(110) 상부에 실장되는 제1 반도체 소자(140)보다 두꺼운 두께를 갖도록 형성될 수 있다.
제3 접합 패드(132)는 인터포저 기판(131) 하부에 형성될 수 있다. 제3 접합 패드(132)는 전기 전도성 재질로 형성될 수 있다.
제3 솔더 레지스트(133)는 인터포저 기판(131) 하부에 형성되되, 제3 접합 패드(132)가 외부로 노출되도록 형성될 수 있다.
제4접합 패드(134)는 인터포저 기판(131) 상부에 형성될 수 있다. 제4 접합 패드(134)는 전기 전도성 재질로 형성될 수 있다.
제4 솔더 레지스트(135)는 인터포저 기판(131) 상부에 형성되되, 제4 접합 패드(134)가 외부로 노출되도록 형성될 수 있다.
관통 비아(136)는 인터포저 기판(131)의 상부와 하부를 관통하도록 형성될 수 있다. 예를 들어, 관통 비아(136)의 하측은 제3 접합 패드(132)와 전기적으로 연결되도록 형성될 수 있다. 또한, 관통 비아(136)의 상측은 제4 접합 패드(134)와 전기적으로 연결되도록 형성될 수 있다. 관통 비아(136)은 전기 전도성 재질로 형성될 수 있다.
제1 솔더 페이스트(171)가 도포된 제1 패키지(110) 상부에 본 발명의 실시 예에 따른 구조를 갖는 인터포저(130)를 실장할 수 있다. 이때, 인터포저(130)는 제3 접합 패드(132)가 제1 패키지(110)의 제1 접합 패드(112) 상부에 위치하도록 형성될 수 있다. 따라서, 인터포저(130)의 제3 접합 패드(132)는 제1 패키지(110)의 제1 접합 패드(112) 상부에 도포된 제1 솔더 페이스트(171)와 접촉될 수 있다.
또한, 제1 패키지(110) 상부에 인터포저(130)가 실장됨에 따라, 제1 패키지(110)의 제1 솔더 레지스트(114)의 상면과 인터포저(130)의 제3 솔더 레지스트(133)의 하면이 밀착될 수 있다.
도8을 참조하면, 제1 리플로우가 수행될 수 있다.
제1 패키지(110) 상부에 인터포저(130)가 실장된 상태에서 제1 리플로우가 수행될 수 있다. 제1 리플로우에 의해서 제1 패키지(110)의 제1 접합 패드(112)와 인터포저(130)의 제3 접합 패드(132) 사이 공간에 도포된 제1 솔더 페이스트(171)는 제1 솔더 범프(170)가 될 수 있다. 이와 같이 형성된 제1 솔더 범프(170)에 의해서, 제1 패키지(110)와 인터포저(130)가 접합될 수 있다. 또한, 제1 솔더 범프(170)는 전도성 재질로 제1 패키지(110)와 인터포저(130)간의 전기적 연결을 수행할 수 있다.
제1 패키지(110)의 제1 접합 패드(112)와 인터포저(130)의 제3 접합 패드(132)가 제1 솔더 범프에 의해서 접합되며, 제1 패키지(110)의 제1 솔더 레지스트(114)의 상면과 인터포저(130)의 제3 솔더 레지스트(133)의 하면이 밀착됨에 따라 제1 패키지(110)와 인터포저(130)는 견고하게 상호 적층될 수 있다.
또한, 제1 리플로우가 수행됨에 따라, 제1 패키지(110)의 제1 접합 패드(112)에 도포된 제1 솔더 페이스트(171) 뿐만 아니라, 소자 실장 패드(113)에 도포된 제1 솔더 페이스트(171)도 동시에 제1 솔더 범프(170)가 될 수 있다. 추후 소자 실장 패드(113) 상부에 형성된 제1 솔더 범프(170) 상부에 제1 반도체 소자(미도시)가 실장 될 수 있다.
도9를 참조하면, 인터포저(130) 상부에 제2 솔더 페이스트(181)가 도포될 수 있다.
인터포저(130) 상부에 형성된 제4 접합 패드(134) 상부에 제2 솔더 페이스트(181)가 도포될 수 있다. 제2솔더 페이스트(181)는 전도성 재질이다. 제2솔더 페이스트(181)는 스크린 프린팅(Screen Printing) 방법으로 도포될 수 있다. 그러나, 제2 솔더 페이스트(181)를 도포하는 방법이 스크린 프린팅 방법에 한정되지 않는다. 즉, 제2 솔더 페이스트(181)는 통상의 솔더 페이스트 도포 방법으로 도포될 수 있다.
도10을 참조하면, 인터포저(130) 상부에 제2 패키지(120)를 형성할 수 있다.
제2 솔더 페이스트(181)가 도포되며, 본 발명의 실시 예에 따른 구조를 갖는 인터포저(130) 상부에 제2 패키지(120)를 실장할 수 있다. 이때, 제2 패키지(120)의 제2 접합 패드(122)는 인터포저(130)의 제4 접합 패드(134) 상부에 위치하도록 형성될 수 있다. 따라서, 제2 패키지(120)의 제2 접합 패드(122)는 인터포저(130)의 제4 접합 패드(134) 상부에 도포된 제2 솔더 페이스트(181)와 접촉될 수 있다.
또한, 인터포저(130) 상부에 제2 패키지(120)가 실장됨에 따라, 인터포저(130)의 제4 솔더 레지스트(135) 상면과 제2 패키지(120)의 제2 솔더 레지스트(123)의 하면이 밀착될 수 있다.
도11을 참조하면, 제2 리플로우가 수행될 수 있다
인터포저(130) 상부에 제2 패키지(120)가 실장된 상태에서 제2 리플로우가 수행될 수 있다. 제2 리플로우에 의해서 인터포저(130)의 제4 접합 패드(134)와 제2 패키지(120)의 제2 접합 패드(122) 사이 공간에 도포된 제2 솔더 페이스트(181)는 제2 솔더 범프(180)가 될 수 있다. 이와 같이 형성된 제2 솔더 범프(180)에 의해서, 인터포저(130)와 제2 패키지(120)가 접합될 수 있다. 또한, 제2 솔더 범프(180)는 전도성 재질로 인터포저(130)와 제2 패키지(120)간의 전기적 연결을 수행할 수 있다.
인터포저(130)의 제4 접합 패드(134)와 제2 패키지(120)의 제2 접합 패드(122)가 솔더 범프에 의해서 접합되며, 인터포저(130)의 제1 솔더 레지스트(114)의 상면과 제2 패키지(120)의 제3 솔더 레지스트(133)의 하면이 밀착됨에 따라 인터포저(130)와 제2 패키지(120)는 견고하게 상호 적층될 수 있다.
본 발명의 실시 예에 따른 반도체 패키지 제조 방법에 의하면, 제1 패키지 및 제2 패키지와 인터포저 간의 접합이 솔더볼이 아닌 솔더 범프에 의해서 이루어짐에 따라 리플로우 공정이 감소될 수 있다. 즉, 종래에는 제1 패키지의 소자 실장 패드 상부에 솔더 범프를 형성하는 공정, 제1 패키지의 제1 접합 패드와 솔더볼 하부를 접합하는 공정, 솔더볼 상부와 인터포저를 접합하는 공정에 각각 리플로우 공정이 수행된다. 그러나, 본 발명의 실시 예에 따르면, 제1 패키지의 제1 접합 패드 및 소자 실장 패드에 솔더 페이스트를 도포하고, 인터포저를 실장한 후, 리플로우를 수행하여, 제1 접합 패드와 소자 실장 패드에 동시에 솔더 범프를 형성할 수 있다. 따라서, 본 발명의 실시 예에 따른 패키지 제조 방법에 의하면, 종래에 비해 리플로우 공정 횟수가 감소할 수 있다. 또한, 리플로우 공정 감소에 의해서 솔더 범프 보이드 발생을 감소시킬 수 있다. 또한, 리플로우 공정 감소에 의해서 제품 손상 가능성을 감소 시킬 수 있다.
또한, 본 발명의 실시 예에 따른 반도체 패키지 제조 방법에 의하면, 솔더 범프에 의해서 제1 패키지, 인터포저 및 제2 패키지가 상호 직접적으로 연결됨에 따라 인터포저와 제1 패키지 또는 제2 패키지 간의 미스 얼라인(Miss Align)을 방지할 수 있다.
또한, 본 발명의 실시 예에 따른 반도체 패키지 제조 방법에 의하면, 제1 패키지, 인터포저 및 제2 패키지 간의 적층 시, 솔더 범프에 의한 상호 접합뿐만 아니라, 각각의 외층에 형성된 솔더 레지스트가 상호 밀착됨으로써, 접착 면적이 증가하여 견고하게 상호 적층될 수 있다.
또한, 본 발명의 실시 예에 따른 반도체 패키지 및 반도체 패키지 제조 방법에 의하면, 솔더볼이 생략되고, 패키지와 인터포저가 직접 밀착되어 적층됨으로써, 반도체 패키지의 두께가 감소될 수 있다.
이상 본 발명을 실시 예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 반도체 패키지 및 반도체 패키지 제조 방법이 이에 한정되지 않으며, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
100: 반도체 패키지 110: 제1 패키지
111: 제1 베이스 기판 112: 제1 접합 패드
113: 소자 실장 패드 114: 제1 솔더 레지스트
120: 제2 패키지 121: 제2 베이스 기판
122: 제2 접합 패드 123: 제2 솔더 레지스트
130: 인터포저 131: 인터포저 기판
132: 제3 접합 패드 133: 제3 솔더 레지스트
134: 제4 접합 패드 135: 제4 솔더 레지스트
136: 관통 비아 140: 제1 반도체 소자
150: 제2 반도체 소자 160: 솔더볼
170: 제1 솔더 범프 171: 제1 솔더 페이스트
180: 제2 솔더 범프 181: 제2 솔더 페이스트

Claims (19)

  1. 상부에 제1 반도체 소자가 실장되며, 하부에 적어도 하나 이상의 솔더볼이 형성된 제1 패키지;
    상기 제1 패키지 상부에 적층되는 제2 패키지; 및
    상기 제1 패키지와 상기 제2 패키지 사이에 형성되며, 하부가 상기 제1 패키지 상부와 밀착되며, 상부가 상기 제2 패키지의 하부와 밀착되도록 형성되는 인터포저;를 포함하는 반도체 패키지.
  2. 청구항1에 있어서,
    상기 인터포저는 상기 제1 패키지 및 상기 제2 패키지를 전기적으로 연결하는 반도체 패키지.
  3. 청구항1에 있어서,
    상기 인터포저는
    절연 재질로 형성된 인터포저 기판;
    상기 인터포저 기판 하부에 형성되며, 상기 제1 패키지와 솔더 범프로 접합되는 제3 접합 패드;
    상기 인터포저 기판 하부에 형성되며, 상기 제3 접합 패드가 노출되도록 형성된 제3 솔더 레지스트;
    상기 인터포저 기판 상부에 형성되며, 상기 제2 패키지와 솔더 범프로 접합되는 제4 접합 패드;
    상기 인터포저 기판 상부에 형성되며, 상기 제4 접합 패드가 노출되도록 형성된 제4 솔더 레지스트; 및
    상기 인터포저 기판을 관통하도록 형성되며, 상기 제3 접합 패드와 상기 제4 접합 패드를 전기적으로 연결하는 관통 비아;를 포함하는 반도체 패키지.
  4. 청구항3에 있어서,
    상기 제1 패키지는
    제1 베이스 기판;
    상기 제1 베이스 기판 상부에 형성되며, 상기 인터포저와 솔더 범프로 접합되는 제1 접합 패드; 및
    상기 제1 베이스 기판 상부에 형성되며, 상기 제1 접합 패드가 노출되도록 형성된 제1 솔더 레지스트;를 포함하는 반도체 패키지.
  5. 청구항4에 있어서,
    상기 제1 패키지의 제1 솔더 레지스트 상부와 상기 인터포저의 제3 솔더 레지스트 하부는 상호 접착되는 반도체 패키지.
  6. 청구항4에 있어서,
    상기 제1 패키지는
    상기 제1 베이스 기판 상부에 형성되며, 상기 제1 반도체 소자가 실장되는 소자 실장 패드를 더 포함하는 반도체 패키지.
  7. 청구항3에 있어서,
    상기 제2 패키지는
    제2 베이스 기판;
    상기 제2 베이스 기판 하부에 형성되며, 상기 인터포저와 솔더 범프로 접합되는 제2 접합 패드; 및
    상기 제2 베이스 기판 하부에 형성되며, 상기 제2 접합 패드가 노출되도록 형성된 제2 솔더 레지스트;를 포함하는 반도체 패키지.
  8. 청구항7에 있어서,
    상기 제2 패키지의 제2 솔더 레지스트 하부와 상기 인터포저의 제4 솔더 레지스트 상부는 상호 접착되는 반도체 패키지.
  9. 청구항7에 있어서,
    상기 제2 베이스 기판 상부에 실장되는 제2 반도체 소자를 더 포함하는 반도체 패키지.
  10. 제1 패키지를 준비하는 단계;
    상기 제1 패키지 상부에 제1 솔더 페이스트를 도포하는 단계;
    상기 제1 솔더 페이스트가 도포된 상기 제1 패키지 상부에 상기 인터포저를 적층하는 단계;
    제1 리플로우를 수행하는 단계;
    상기 인터포저 상부에 제2 솔더 페이스트를 도포하는 단계;
    상기 제2 솔더 페이스트가 도포된 상기 인터포저 상부에 상기 제2 패키지를 적층하는 단계; 및
    제2 리플로우를 수행하는 단계;를 포함하는 반도체 패키지 제조 방법.
  11. 청구항10에 있어서,
    제1 솔더 페이스트를 도포하는 단계는
    상기 제1 패키지 상부에 형성되며, 상기 제1 패키지 상부에 형성된 제1 솔더 레지스트에 의해서 외부로 노출된 제1 접합 패드 상부에 제1 솔더 페이스트가 도포되는 반도체 패키지 제조 방법.
  12. 청구항10에 있어서,
    상기 제1 패키지 상부에 상기 인터포저를 적층하는 단계에서,
    상기 제1 패키지 상부에 형성된 제1 솔더 레지스트 상부와 상기 인터포저 하부에 형성된 제3 솔더 레지스트 하부가 상호 접착되는 반도체 패키지 제조 방법.
  13. 청구항10에 있어서,
    제1 리플로우를 수행하는 단계에서,
    상기 제1 리플로우에 의해서 상기 제1 솔더 페이스트가 제1 솔더 범프로 형성되는 반도체 패키지 제조 방법.
  14. 청구항10에 있어서,
    상기 제2 솔더 페이스트를 도포하는 단계는,
    상기 인터포저 상부에 형성되며, 상기 인터포저 상부에 형성된 제4 솔더 레지스트에 의해 외부로 노출된 제4 접합 패드 상부에 제2 솔더 페이스트가 도포되는 반도체 패키지 제조 방법.
  15. 청구항10에 있어서,
    상기 인터포저 상부에 상기 제2 패키지를 적층하는 단계에서,
    상기 인터포저 상부에 형성된 제4 솔더 레지스트 상부와 상기 제2 패키지 하부에 형성된 제2 솔더 레지스트 하부가 상호 접착되는 반도체 패키지 제조 방법.
  16. 청구항10에 있어서,
    상기 제2 리플로우를 수행하는 단계에서,
    상기 제2 리플로우에 의해서 상기 제2 솔더 페이스트가 제2 솔더 범프로 형성되는 반도체 패키지 제조 방법.
  17. 청구항10에 있어서,
    상기 제1 솔더 페이스트를 도포하는 단계에서,
    상기 제1 솔더 페이스트를 상기 제1 패키지 상부에 형성되며, 제1 반도체 소자가 실장되는 실장 패드 상부에 도포하는 단계를 더 포함하는 반도체 패키지 제조 방법.
  18. 청구항17에 있어서,
    상기 제1 솔더 페이스트를 도포하는 단계 이후에,
    상기 제1 반도체 소자를 상기 제1 패키지의 상기 실장 패드 상부에 실장하는 단계를 더 포함하는 반도체 패키지 제조 방법.
  19. 청구항10에 있어서,
    상기 제2 패키지를 적층하는 단계 이후에,
    상기 제2 패키지 상부에 제2 반도체 소자를 실장하는 단계를 더 포함하는 반도체 패키지 제조 방법.
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