KR101440340B1 - 반도체 패키지 제조용 서포팅 장치 및 이를 이용한 반도체 패키지 제조 방법 - Google Patents

반도체 패키지 제조용 서포팅 장치 및 이를 이용한 반도체 패키지 제조 방법 Download PDF

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Abstract

본 발명은 반도체 패키지 제조용 서포팅 장치 및 이를 이용한 반도체 패키지 제조 방법에 관한 것으로서, 더욱 상세하게는 반도체 칩이 인터포저를 매개로 기판에 도전 가능하게 연결되는 반도체 패키지 제조시, 워피지를 잡아줄 수 있도록 한 서포팅 장치와, 이를 이용한 반도체 패키지 제조 방법에 관한 것이다.
즉, 본 발명은 인터포저의 제1전도성 연결체를 수용하는 동시에 인터포저의 저면을 받쳐주는 소정 면적의 서포팅 플레이트를 구비하고, 서포팅 플레이트에 받쳐진 인터포저 위에 상부칩을 제2전도성 연결체를 매개로 리플로우 또는 TC 본딩 방식으로 부착한 후, 인터포저와 상부칩이 도전 가능하게 접합된 것을 기판에 적층 부착함으로써, 인터포저의 워피지 현상에 의한 전도성 연결체의 넌-웨트 현상 및 과도 압축변형을 방지할 수 있도록 한 반도체 패키지 제조용 서포팅 장치 및 이를 이용한 반도체 패키지 제조 방법을 제공하고자 한 것이다.

Description

반도체 패키지 제조용 서포팅 장치 및 이를 이용한 반도체 패키지 제조 방법{Supporting device and method for manufacturing semiconductor package using the same}
본 발명은 반도체 패키지 제조용 서포팅 장치 및 이를 이용한 반도체 패키지 제조 방법에 관한 것으로서, 더욱 상세하게는 반도체 칩이 인터포저를 매개로 기판에 도전 가능하게 연결되는 반도체 패키지 제조시, 워피지를 잡아줄 수 있도록 한 서포팅 장치와, 이를 이용한 반도체 패키지 제조 방법에 관한 것이다.
각종 전자기기 제품의 경량화, 소형화, 고속화, 다기능화, 고성능화 등 복합화 추세에 따라, 전자기기내 탑재되는 반도체 소자들에 대한 높은 신뢰성을 요구하고 있으며, 그에 따라 웨이퍼 레벨의 칩 스케일 패키지, 인터포저에 여러개의 칩을 한꺼번에 부착하여 기판에 탑재시킨 칩 적층형 패키지 등 다양한 구조의 패키지가 개발되고 있다.
특히, 기판의 전도성패드의 갯수 및 반도체 칩의 신호 입출력을 위한 본딩패드의 갯수 등이 크게 증가하고, 또한 기판에 형성된 전도성패드 간의 간격 및 반도체 칩의 신호 입출력을 위한 본딩패드 간의 간격이 매우 조밀하게 형성됨에 따라, 기판과 반도체 칩을 도전성 와이어를 이용하여 전기적 신호 교환 가능하게 연결하던 일반적인 와이어 본딩 방식을 탈피하여, 기판과 반도체 칩을 범프와 같은 전도성 매개수단을 이용하여 연결시켜 전체적인 크기를 경박단소화시킨 반도체 패키지가 제조되고 있다.
첨부한 도 4 및 5에서, 도면부호 10은 기판(PCB: Printed Circuit Board)을 나타내고, 도면부호 20은 기판(10)에 도전 가능하게 부착되는 실리콘 재질의 인터포저로서 하부칩을 나타낸다.
상기 인터포저(20)는 관통 실리콘 비아(22)를 매개로 상부칩(30)과 기판(10) 간의 전기적 신호 전달 역할을 하는 동시에 상부칩(30)과 기판(10) 간의 실질적인 접촉을 회피하여 상부칩(30)과 기판(10) 간의 서로 다른 열팽창계수에 따른 워피지 현상 발생시 상부칩(30)이 기판으로부터 이탈되는 것을 완충시키는 역할을 하는 것으로서, 상부칩(30)과 기판(10) 간의 도전 경로가 되는 다수의 관통 실리콘 비아(22)가 형성되어 있다.
상기 관통 실리콘 비아(22)는 레이저 가공을 이용하여 인터포저(20)에 비아홀을 관통 형성한 후, 비아홀내에 도전성 충진재를 충진시킨 것이다.
이렇게 관통 실리콘 비아(22)의 하단면에 제1전도성 연결체(24: 솔더볼, 범프 등)를 부착한 다음, 이 제1전도성 연결체(24)를 기판(10)의 전도성패드에 도전 가능하게 융착시킴으로써, 기판(10)에 대한 인터포저(20)의 탑재가 이루어진다.
이어서, 본딩패드에 제2전도성 연결체(26: 범프, 솔더볼 등)가 부착된 다수개의 상부칩(30)을 구비하여 인터포저(20) 위에 부착하는 바, 각 상부칩(30)의 제2전도성 연결체(26)를 관통 실리콘 비아(22)의 상단면에 융착시킴으로써, 인터포저(20)에 대한 상부칩(30)의 부착이 이루어진다.
이때, 상부칩(30)과 인터포저(20)의 사이 공간, 그리고 인터포저(20)와 기판(10)의 사이 공간내에 에폭시와 같은 비전도성의 언더필(underfill) 재료(40)를 충진하게 되며, 언더필(underfill) 재료가 사용되는 이유는 각 전도성 연결체를 감싸서 절연시키는 동시에 전도성 연결체를 견고하게 고정시키기 위함에 있다.
그러나, 상부칩 및 인터포져(interposer), 그리고 기판은 서로 다른 열팽창계수를 갖기 때문에, 기판(10)에 인터포저(20)를 제1전도성 연결체(24)를 매개로 적층하여 경화를 위한 일종의 열 발생 공정인 리플로우 공정을 진행하고, 또한 인터포저(20) 위에 제2전도성 연결체(26)를 매개로 상부칩(30)을 적층 부착하여 경화를 위한 리플로우 공정을 진행할 때, 기판(10)과 인터포저(20) 등의 에지부가 아래쪽으로 휘어지는 워피지(휘어짐: warpage) 현상이 발생하고 있다.
한편, 상기 인터포저(20)를 기판에 부착할 때와 인터포저(20) 위에 상부칩(30)을 부착할 때, 언더필 재료를 미리 도포하여 TC(Thermal Compression) 본딩을 실시할 수 있으나, 마찬가지로 TC 본딩시 열로 인하여 기판(10)과 인터포저(20) 등의 에지부가 아래쪽으로 휘어지는 워피지(휘어짐: warpage) 현상이 발생하고 있다.
이러한 워피지 현상으로 인하여, 첨부한 도 7에서 보듯이 상부칩(30)의 에지부에 배열된 제2전도성 연결체(26)가 인터포저(20)에 제대로 융착(interconnection)되지 않는 넌-웨트(non-wet) 불량 현상이 발생하는 문제점이 있다.
또한, 상기와 같이 인터포저(20)의 에지부가 아래쪽으로 휘어지는 워피지 현상으로 인하여, 기판(10)과 인터포저(20) 간을 도전 가능하게 연결하는 제1전도성 연결체(24)중 에지부에 배열된 제1전도성 연결체(24)가 과도하게 압축 변형되어 하부칩의 수평 상태가 무너지는 문제점이 있다.
본 발명은 상기와 같은 점을 감안하여 안출한 것으로서, 인터포저의 제1전도성 연결체를 수용하는 동시에 인터포저의 저면을 받쳐주는 소정 면적의 서포팅 플레이트를 구비하고, 서포팅 플레이트에 받쳐진 인터포저 위에 상부칩을 제2전도성 연결체를 매개로 리플로우 또는 TC 본딩 방식으로 부착한 후, 인터포저와 상부칩이 도전 가능하게 접합된 것을 기판에 적층 부착함으로써, 인터포저의 워피지 현상에 의한 전도성 연결체의 넌-웨트 현상 및 과도 압축변형을 방지할 수 있도록 한 반도체 패키지 제조용 서포팅 장치 및 이를 이용한 반도체 패키지 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 일 구현예는: 다수의 인터포저가 등간격으로 부착되는 크기로 구비되는 동시에 상면에는 인터포저의 제1전도성 연결체를 수용하는 다수의 볼 수용홈이 형성된 서포팅 플레이트와; 상기 서포팅 플레이트의 상면에 코팅되어 인터포저의 제1전도성 연결체를 제외한 저면이 접착될 수 있도록 한 접착코팅층; 을 포함하여 구성된 것을 특징으로 하는 반도체 패키지 제조용 서포팅 장치를 제공한다.
바람직하게는, 상기 서포팅 플레이트는 인터포저와 동일한 열팽창계수를 갖는 실리콘 재질의 웨이퍼로 채택된 것임을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 다른 구현예는: 일정 면적을 갖는 서포팅 플레이트의 상면에 걸쳐 다수의 볼 수용홈을 형성하는 단계와; 상기 서포팅 플레이트의 볼 수용홈을 제외한 상면에 접착성 물질을 코팅하여 접착코팅층을 형성하는 단계와; 다수의 관통 실리콘 비아가 형성되고, 각 관통 실리콘 비아의 저부에 제1전도성 연결체가 융착된 다수의 인터포저를 구비하는 단계와; 상기 각 인터포저의 제1전도성 연결체를 서포팅 플레이트의 볼 수용홈내에 삽입되게 하는 동시에 인터포저의 저면을 접착코팅층에 부착시키는 단계와; 본딩패드에 제2전도성 연결체가 융착된 하나 이상의 상부칩을 구비하는 단계와; 상기 상부칩의 제2전도성 연결체를 인터포저의 관통 실리콘 비아의 상부에 도전 가능하게 융착되게 하는 상부칩 부착 단계와; 상기 상부칩의 상면에 캐리어의 접착테이프를 부착한 후, 캐리어를 들어올려서 서로 적층된 상부칩 및 인터포저를 서포팅 플레이트로부터 분리시키는 단계와; 인터포저의 제1전도성 연결체를 기판의 전도성패턴에 융착시켜서 서로 적층된 상부칩 및 인터포저를 기판에 도전 가능하게 탑재하는 인터포저 부착 단계; 를 포함하는 것을 특징으로 하는 반도체 패키지 제조용 서포팅 장치를 이용한 반도체 패키지 제조 방법을 제공한다.
본 발명의 다른 구현예에서, 상기 상부칩 부착 단계는, 인터포저 위에 언더필 재료를 도포한 후, 상부칩을 열적 가압하여, 상부칩의 제2전도성 연결체가 언더필 재료를 관통하는 동시에 인터포저의 관통 실리콘 비아의 상부에 도전 가능하게 융착되도록 한 TC 본딩에 의하여 진행되는 것을 특징으로 한다.
본 발명의 다른 구현예에서, 상기 인터포저 부착 단계는, 기판 위에 언더필 재료를 도포한 후, 상부칩 및 인터포저를 열적 가압하여, 인터포저의 제1전도성 연결체가 언더필 재료를 관통하는 동시에 기판의 전도성패턴에 도전 가능하게 융착되도록 한 TC 본딩에 의하여 진행되는 것을 특징으로 한다.
또는, 상기 기판에 대한 인터포저 부착 단계 후, 제1전도성 연결체가 존재하는 기판과 인터포저 사이공간과, 제2전도성 연결체가 존재하는 인터포저와 상부칩 사이공간에 언더필 재료를 충진하는 단계가 한 번에 진행되는 것을 특징으로 한다.
상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.
본 발명에 따르면, 인터포저의 제1전도성 연결체를 수용하는 동시에 인터포저의 저면을 받쳐주는 소정 면적의 서포팅 플레이트를 이용하여, 인터포저 위에 상부칩을 부착하는 단계를 진행하여 인터포저와 상부칩을 미리 적층 구비된 상태로 만들어줌으로써, 인터포저 등의 워피지 현상에 의한 전도성 연결체의 넌-웨트 현상 및 과도 압축변형을 방지할 수 있다.
특히, 인터포저 위에 제2전도성 연결체를 매개로 상부칩을 부착할 때, TC 본딩 방식으로 부착하고, 인터포저를 제1전도성 연결체를 매개로 기판 위에 TC 본딩 방식으로 부착함으로써, 언더필 충진 공정을 생략하여 제조비용을 절감할 수 있다.
또는, 미리 적층된 인터포저와 상부칩을 기판에 부착하여, 제1전도성 연결체가 존재하는 기판과 인터포저 사이공간과, 제2전도성 연결체가 존재하는 인터포저와 상부칩 사이공간에 언더필 재료를 한 번에 충진시켜줌으로써, 기존에 2단계로 별도 진행되던 언더필 충진 공정수를 줄여서 제조비용을 절감할 수 있다.
도 1은 본 발명에 따른 반도체 패키지 제조용 서포팅 장치를 나타내는 단면도,
도 2는 본 발명에 따른 반도체 패키지 제조용 서포팅 장치를 이용한 반도체 패키지 제조 방법의 일 실시예를 설명하는 단면도,
도 3은 본 발명에 따른 반도체 패키지 제조용 서포팅 장치를 이용한 반도체 패키지 제조 방법의 다른 실시예를 설명하는 단면도,
도 4 및 도 5는 종래의 반도체 패키지 제조 방법 및 그에 따른 문제점을 설명하는 개략도.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.
본 발명은 관통 실리콘 비아를 갖는 인터포저를 이용하여 하나 또는 다수개의 칩을 기판에 도전 가능하게 적층하는 반도체 패키지를 제조함에 있어서, 인터포저를 비롯한 기판 및 칩의 워피지 현상이 발생될 때, 특히 인터포저의 워피지 현상을 차단하여 수평상태를 유지해줌으로써, 인터포저와 칩 간을 도전 가능하게 연결하는 전도성 연결체(범프 또는 솔더볼 등)와 인터포저와 기판 간을 도전 가능하게 연결하는 전도성 연결체가 제자리에 정확하게 융착될 수 있도록 한 점에 주안점이 있다.
이를 위해, 첨부한 1에 도시된 바와 같은 반도체 패키지 제조용 서포팅 장치가 구비된다.
본 발명의 서포팅 장치는 다수의 인터포저(20)가 등간격으로 부착되는 크기로 구비되는 동시에 그 상면에 걸쳐 인터포저(20)의 제1전도성 연결체(24)를 수용하는 다수의 볼 수용홈(62)이 형성된 구조로 구비된다.
이때, 상기 서포팅 플레이트(60)의 볼 수용홈(62)은 화학적 에칭 공정에 의하여 형성되거나, 또는 레이저 가공에 의한 레이저 빔에 의하여 소정 깊이로 형성될 수 있다.
특히, 상기 서포팅 플레이트(60)에는 인터포저(20)가 안착되어 상부칩 등의 부착 공정을 포함하는 열적 공정이 진행되므로, 서포팅 플레이트(60)를 인터포저(20)와 동일한 열팽창계수를 갖는 실리콘 재질의 웨이퍼로 채택하여 워피지 현상을 최소화시킬 수 있도록 한다.
바람직하게는, 상기 서포팅 플레이트(60)의 상면에는 인터포저(20)의 안착시 접착력에 의한 견고한 고정 상태를 제공할 수 있도록 접착성 물질을 슬릿 코팅(slit coating) 또는 스탬핑(stamping)하여 접착코팅층(64)이 형성되도록 한다.
따라서, 상기 인터포저(20)를 서포팅 플레이트(60)의 상면에 안착시키면, 인터포저(20)의 제1전도성 연결체(24)가 볼 수용홈(62)내에 삽입 수용되는 동시에 인터포저(20)의 제1전도성 연결체(24)를 제외한 저면이 접착코팅층(64)에 접착됨으로써, 서포팅 플레이트(60)에 인터포저(20)가 견고한 상태로 안착될 수 있다.
여기서, 상기한 구조의 서포팅 장치를 이용한 본 발명의 반도체 패키지 제조 방법의 일 실시예를 첨부한 도 2를 참조로 설명하면 다음과 같다.
먼저, 상기와 같이 다수의 볼 수용홈(62)이 형성되고, 접착코팅층(64)이 형성된 서포팅 플레이트(60)를 구비한 다음, 그 위에 인터포저(20)를 안착 고정시키는 단계가 선행된다.
상기 인터포저(20)는 다수의 관통 실리콘 비아(22)가 형성되고, 각 관통 실리콘 비아(22)의 저부에 범프 또는 솔더볼과 같은 제1전도성 연결체(24)가 미리 융착된 것이다.
이렇게 구비된 인터포저(20)를 서포팅 플레이트(60) 위에 안착시켜 접착코팅층(64)에 의하여 고정되는 상태가 되도록 한다.
이때, 상기 각 인터포저(20)의 제1전도성 연결체(24)는 서포팅 플레이트(60)의 볼 수용홈(62)내에 삽입되어 서포팅 플레이트(60)와의 접촉 간섭이 발생되지 않게 되고, 인터포저(20)의 저면은 서포팅 플레이트(60)의 접착코팅층(64)에 접착됨에 따라 인터포저(20)는 견고한 고정상태를 유지하게 된다.
다음으로, 상기 인터포저(20) 위에 다수개의 상부칩(30)을 도전 가능하게 적층 부착시키는 단계가 진행된다.
상기 상부칩(30)은 그 내부에 집적된 회로의 전기적 신호 입출력을 위하여 상부칩(30)의 저면에 형성된 다수의 본딩패드(32)에 전도성범프 또는 솔더볼과 같은 제2전도성 연결체(26)가 도금 공정 등을 통하여 미리 형성된 상태로 구비된다.
따라서, 상기 상부칩(30)의 제2전도성 연결체(26)를 인터포저(20)의 관통 실리콘 비아(20)의 상부에 도전 가능하게 융착되게 함으로써, 인터포저(20)에 대한 상부칩(30)의 적층 부착이 이루어진다.
즉, 상기 상부칩(30)의 제2전도성 연결체(26)를 인터포저(20)의 관통 실리콘 비아(22)의 상부에 도전 가능하게 융착되게 하는 리플로우 단계가 진행됨으로써, 인터포저(20)에 대한 상부칩(30)의 적층이 이루어진다.
이때, 상기 인터포저(20)의 관통 실리콘 비아(22)에 상부칩(30)의 제2전도성 연결체(26)를 융착시키는 동시에 경화시키는 리플로우 공정을 진행할 때, 고온에 의하여 인터포저(20)의 에지부가 아래쪽으로 휘어지는 워피지 현상이 발생하더라도, 인터포저(20)의 모서리 저면이 서포팅 플레이트(60)에 의하여 받쳐지고 있는 상태이므로, 인터포저(20)의 에지부에 대한 워피지 현상을 방지할 수 있다.
또한, 인터포저(20)의 에지부에 대한 워피지 현상이 방지됨에 따라, 상부칩(30)의 에지부에 배열된 제2전도성 연결체(26)가 인터포저(20)의 에지부에 배열된 관통 실리콘 비아(22)에 융착된 상태를 그대로 유지시킬 수 있고, 결국 기존에 상부칩(30)의 에지부에 배열된 제2전도성 연결체(26)가 워피지 현상을 갖는 인터포저(20)에 제대로 융착(interconnection)되지 않는 넌-웨트(non-wet) 불량 현상을 용이하게 방지할 수 있다.
또한, 인터포저(20)의 에지부의 워피지 방지과 함께 인터포저(20)의 관통 실린콘 비아(22)의 저부에 융착된 제1전도성 연결체(24)가 볼 수용홈(62)내에 원형을 유지하면서 삽입된 상태이므로, 기존에 기판(10)과 인터포저(20) 간을 연결하는 제1전도성 연결체(24) 중 에지부에 배열된 제1전도성 연결체(24)가 과도하게 압축 변형되는 현상 또한 방지할 수 있다.
다음으로, 상기 상부칩(30)의 상면에 캐리어(50)의 접착테이프(52)를 부착한 후, 캐리어(50)를 들어올려서 서로 적층된 상부칩(30) 및 인터포저(20)를 서포팅 플레이트(60)로부터 분리시키는 단계가 진행된다.
보다 상세하게는, 상부칩(30)에 부착된 캐리어(50)의 접착테이프(52)의 접착력이 인터포저(20)가 접착된 서포팅 플레이트(60)의 접착코팅층(64)의 접착력에 비하여 더 크므로, 캐리어(50)를 잡고 들어올리면 서로 적층된 상부칩(30) 및 인터포저(20)가 서포팅 플레이트(60)로부터 완전하게 분리되는 상태가 된다.
다음으로, 서로 적층된 상태로 분리된 상부칩(30) 및 인터포저(20)를 기판(10)에 도전 가능하게 부착하는 단계가 진행된다.
즉, 인터포저(20)의 제1전도성 연결체(24)를 기판(10)의 전도성패턴(12)에 리플로우 공정을 통하여 융착시킴으로써, 서로 적층된 상부칩(30) 및 인터포저(20)가 기판(10)에 도전 가능하게 탑재되는 상태가 된다.
최종적으로, 본 발명의 일 실시예에 따르면 제1전도성 연결체(24)가 존재하는 기판(10)과 인터포저(20) 사이공간과, 제2전도성 연결체(26)가 존재하는 인터포저(20)와 상부칩(30) 사이공간에 언더필 재료(40)를 충진하는 단계가 진행되며, 절연성 재질로 된 언더필 재료(40)를 충진하는 이유는 서로 파인피치를 이루는 제1 및 제2전도성 연결체(24,26)들을 견고하게 잡아주는 동시에 서로 절연시키기 위함에 있다.
종래에는 제1전도성 연결체(24)가 존재하는 기판(10)과 인터포저(20) 사이공간에 1차로 언더필 재료를 충진하고, 제2전도성 연결체(26)가 존재하는 인터포저(20)와 상부칩(30) 사이공간에 2차로 언더필 재료를 충진하는 등 총 2단계에 걸쳐 언더필 충진 공정이 진행되었지만, 본 발명에서는 제1전도성 연결체(24)가 존재하는 기판(10)과 인터포저(20) 사이공간과, 제2전도성 연결체(26)가 존재하는 인터포저(20)와 상부칩(30) 사이공간에 언더필 재료(40)를 한 번에 충진시킬 수 있다.
보다 상세하게는, 종래에는 기판(10)에 제1전도성 연결체(24)를 매개로 인터포저(20)를 부착한 다음 1차로 언더필 재료를 충진하고, 인터포저(20) 위에 제2전도성 연결체(26)를 매개로 상부칩(30)을 부착한 다음 2차로 언더필 재료를 충진하는 등 총 2단계에 걸쳐 언더필 충진 공정이 진행되었지만, 본 발명은 상기와 같이 상부칩(30)과 인터포저(20)가 미리 적층된 상태로 구비되어 기판(10)에 부착된 상태이므로, 제1전도성 연결체(24)가 존재하는 기판(10)과 인터포저(20) 사이공간과, 제2전도성 연결체(26)가 존재하는 인터포저(20)와 상부칩(30) 사이공간에 언더필 재료(40)를 동시에 주입할 수 있다.
따라서, 기존에 2단계로 별도 구분되어 진행되던 언더필 충진 공정수를 1번으로 줄여서 제조비용을 절감할 수 있다.
여기서, 상기한 구조의 서포팅 장치를 이용한 본 발명의 반도체 패키지 제조 방법의 다른 실시예를 첨부한 도 3을 참조로 설명하면 다음과 같다.
본 발명의 다른 실시예에 따른 반도체 패키지 제조 방법은 상부칩(30)을 인터포저(20)에 도전 가능하게 부착할 때, 그리고 인터포저(20)를 기판(10)에 도전 가능하게 부착할 때 TC 본딩을 진행하여, 별도의 언더필 재료 충진공정을 생략시킨 점에 특징이 있다.
먼저, 일 실시예와 마찬가지로 인터포저(20)를 서포팅 플레이트(60) 위에 안착시켜 접착코팅층(64)에 의하여 고정되는 상태가 되도록 한다.
다음으로, 상기 인터포저(20) 위에 다수개의 상부칩(30)을 도전 가능하게 적층 부착시키기 전에 인터포저(20) 위에 언더필 재료(40)를 도포한다.
연이어, 상기 인터포저(20) 위에 언더필 재료(40)가 도포된 후, TC 본딩 툴(미도시됨)에 의하여 로딩된 상부칩(30)을 인터포저(20) 위에 열적 가압하여, 상부칩(30)의 제2전도성 연결체(26)가 언더필 재료(40)를 관통하는 동시에 인터포저(20)의 관통 실리콘 비아(22)의 상부에 도전 가능하게 융착되도록 함으로써, 상부칩(30)이 제2전도성 연결체(26)를 매개로 인터포저(20) 위에 도전 가능하게 적층 부착되는 동시에 다수의 제2전도성 연결체(26)는 언더필 재료(40)에 의하여 절연 가능하게 감싸여지는 상태가 된다.
즉, 써멀 컴프레션 방식의 본딩 방법(TC: Thermal Compression)에 의하여 상부칩(30)이 인터포저(20) 위에 열압착되면, 상부칩(30)의 본딩패드에 부착된 제2전도성 연결체(26, 예를 들어, 도전성 범프, 미세 솔더볼 또는 플립칩)이 비전도성 페이스트 재질인 언더필 재료(40)를 뚫고 인터포저(20)의 관통 실리콘 비아(22)에 도전 가능하게 융착되는 상태가 되고, 이때 상기 상부칩(30)의 각 제2전도성 연결체(26)는 경화된 비전도성 페이스트 재질의 언더필재료(40)에 의하여 견고하게 고정되는 상태가 되면서 상호 절연되는 상태가 된다.
이때, 상기 TC 본딩 공정시, 인터포저(20)의 모서리 저면이 서포팅 플레이트(60)에 의하여 받쳐지고 있는 상태이므로, 인터포저(20)의 에지부에 대한 워피지 현상을 방지할 수 있고, 결국 기존에 상부칩(30)의 에지부에 배열된 제2전도성 연결체(26)가 워피지 현상을 갖는 인터포저(20)에 제대로 융착(interconnection)되지 않는 넌-웨트(non-wet) 불량 현상을 용이하게 방지할 수 있다.
또한, 일 실시예와 마찬가지로 인터포저(20)의 에지부의 워피지 방지과 함께 인터포저(20)의 관통 실린콘 비아(22)의 저부에 융착된 제1전도성 연결체(24)가 볼 수용홈(62)내에 원형을 유지하면서 삽입된 상태이므로, 기존에 기판(10)과 인터포저(20) 간을 연결하는 제1전도성 연결체(24) 중 에지부에 배열된 제1전도성 연결체(24)가 과도하게 압축 변형되는 현상 또한 방지할 수 있다.
다음으로, 상기와 같이 상부칩(30)의 상면에 캐리어(50)의 접착테이프(52)를 부착한 후, 캐리어(50)를 들어올려서 서로 적층된 상부칩(30) 및 인터포저(20)를 서포팅 플레이트(60)로부터 분리시키는 단계가 진행된다.
이어서, 서로 적층된 상태로 분리된 상부칩(30) 및 인터포저(20)를 TC 본딩 방식을 이용하여 기판(10)에 도전 가능하게 부착하는 단계가 진행된다.
즉, 상기 인터포저(20)를 기판(10)에 부착하기 전에 기판(10) 위에 언더필 재료(40)를 도포한 후, TC 본딩툴(미도시됨)에 의하여 상부칩(30) 및 인터포저(20)를 열적 가압함으로써, 인터포저(20)의 제1전도성 연결체(24)가 비전도성 페이스트 재질로 된 언더필 재료(40)를 관통하는 동시에 기판(10)의 전도성패턴(12)에 도전 가능하게 융착됨으로써, 상부칩(30)이 부착된 인터포저(20)가 기판(10)에 도전 가능하게 적층 부착되는 상태가 된다.
물론, 상기 인터포저(20)의 각 제1전도성 연결체(24)는 경화된 비전도성 페이스트 재질의 언더필재료(40)에 의하여 견고하게 고정되는 상태가 되면서 상호 절연되는 상태가 된다.
이와 같이, 본 발명의 다른 실시예에 의하면, 인터포저(20) 위에 제2전도성 연결체(26)를 매개로 상부칩(30)을 부착할 때, TC 본딩 방식으로 부착하고, 또한 인터포저(20)를 제1전도성 연결체(24)를 매개로 기판(10) 위에 TC 본딩 방식으로 부착함으로써, 별도의 언더필 충진 공정을 생략하여 제조비용을 절감할 수 있다.
10 : 기판
12 : 전도성패턴
20 : 인터포저
22 : 관통 실리콘 비아
24 : 제1전도성 연결체
26 : 제2전도성 연결체
30 : 상부칩
32 : 본딩패드
40 : 언더필 재료
50 : 캐리어
52 : 접착테이프
60 : 서포팅 플레이트
62 : 볼 수용홈
64 : 접착코팅층

Claims (7)

  1. 삭제
  2. 삭제
  3. 일정 면적을 갖는 서포팅 플레이트(60)의 상면에 걸쳐 다수의 볼 수용홈(62)을 형성하되, 이 볼 수용홈(62)을 에칭 공정 또는 레이저 가공 공정에 의하여 형성하는 단계와;
    상기 서포팅 플레이트(60)의 볼 수용홈(62)을 제외한 상면에 접착성 물질을 코팅하여 접착코팅층(64)을 형성하는 단계와;
    다수의 관통 실리콘 비아(22)가 형성되고, 각 관통 실리콘 비아(22)의 저부에 제1전도성 연결체(24)가 융착된 다수의 인터포저(20)를 구비하는 단계와;
    상기 각 인터포저(20)의 제1전도성 연결체(24)를 서포팅 플레이트(60)의 볼 수용홈(62)내에 삽입되게 하는 동시에 인터포저(20)의 저면을 접착코팅층(64)에 부착시키는 단계와;
    본딩패드(32)에 제2전도성 연결체(26)가 융착된 하나 이상의 상부칩(30)을 구비하는 단계와;
    상기 상부칩(30)의 제2전도성 연결체(26)를 인터포저(20)의 관통 실리콘 비아(20)의 상부에 도전 가능하게 융착되게 하는 상부칩 부착 단계와;
    상기 상부칩(30)의 상면에 캐리어(50)의 접착테이프(52)를 부착한 후, 캐리어(50)를 들어올려서 서로 적층된 상부칩(30) 및 인터포저(20)를 서포팅 플레이트(60)로부터 분리시키는 단계와;
    인터포저(20)의 제1전도성 연결체(24)를 기판(10)의 전도성패턴(12)에 융착시켜서 서로 적층된 상부칩(30) 및 인터포저(20)를 기판(10)에 도전 가능하게 탑재하는 인터포저 부착 단계;
    를 포함하는 것을 특징으로 하는 반도체 패키지 제조용 서포팅 장치를 이용한 반도체 패키지 제조 방법.
  4. 청구항 3에 있어서,
    상기 상부칩 부착 단계는:
    인터포저(20) 위에 언더필 재료(40)를 도포한 후, 상부칩(30)을 열적 가압하여, 상부칩(30)의 제2전도성 연결체(26)가 언더필 재료(40)를 관통하는 동시에 인터포저(20)의 관통 실리콘 비아(22)의 상부에 도전 가능하게 융착되도록 한 TC 본딩에 의하여 진행되는 것을 특징으로 하는 반도체 패키지 제조용 서포팅 장치를 이용한 반도체 패키지 제조 방법.
  5. 청구항 3에 있어서,
    상기 인터포저 부착 단계는:
    기판(10) 위에 언더필 재료(40)를 도포한 후, 상부칩(30) 및 인터포저(20)를 열적 가압하여, 인터포저(20)의 제1전도성 연결체(24)가 언더필 재료(40)를 관통하는 동시에 기판(10)의 전도성패턴(12)에 도전 가능하게 융착되도록 한 TC 본딩에 의하여 진행되는 것을 특징으로 하는 반도체 패키지 제조용 서포팅 장치를 이용한 반도체 패키지 제조 방법.
  6. 청구항 3에 있어서,
    상기 기판(10)에 대한 인터포저(20) 부착 단계 후, 제1전도성 연결체(24)가 존재하는 기판(10)과 인터포저(20) 사이공간과, 제2전도성 연결체(26)가 존재하는 인터포저(20)와 상부칩(30) 사이공간에 언더필 재료(40)를 충진하는 단계가 한 번에 진행되는 것을 특징으로 하는 반도체 패키지 제조용 서포팅 장치를 이용한 반도체 패키지 제조 방법.
  7. 삭제
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