KR20090056044A - 반도체 소자 패키지 및 이를 제조하는 방법 - Google Patents

반도체 소자 패키지 및 이를 제조하는 방법 Download PDF

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KR20090056044A
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권용재
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Abstract

반도체 소자 패키지 및 이를 제조하는 방법에서, 관통 전극이 형성된 기판 위에 반도체 칩이 제공되고, 기판 위에 반도체 칩을 수용하는 홈이 형성된 캐핑층이 제공된다. 캐핑층은 기판 위에 형성된 접착층에 의해 기판과 결합하고, 캐핑층은 기판 위에 제공된 반도체 칩을 커버한다. 따라서, 기판과 캐핑층 각각에 진행되는 공정들이 상호 구분될 수 있고, 그 결과 캐핑층의 재료와 기판의 재료 각각이 갖는 열팽창 계수들의 차이가 최소화되도록 캐핑층의 재료가 선택될 수 있다.

Description

반도체 소자 패키지 및 이를 제조하는 방법{SEMICONDUCTOR DEVICE PACKAGE AND METHOD OF FABRICATING THE SAME}
본 발명은 반도체 소자 패키지 및 이를 제조하는 방법에 관한 것이다.
반도체 산업에서 집적 회로에 대한 패키징(packaging) 기술은 반도체 소자 패키지를 소형화시키고, 반도체 소자의 신뢰성을 향상시키기 위하여 지속적으로 연구되고 있다.
제한된 공간 내에 보다 많은 수의 셀을 집적하여 반도체 제품의 용량을 향상시키는 다양한 기술들이 연구되고 있다. 예컨대, 인터포우저 기판을 사이에 두고 다수의 셀들을 적층하여 제한된 공간 내에 보다 많은 수의 셀을 집적하여 반도체 제품의 용량을 향상시킬 수 있다.
상기 인터포우저 기판 위에 형성된 상기 셀들을 외부로부터 보호하기 위하여 상기 인터포우저 기판 위에는 캐핑층이 형성될 수 있다. 일반적으로, 상기 캐핑층은 수지를 포함하고, 상기 캐핑층은 상기 셀들을 커버하도록 상기 인터포우저 기판 위에 형성된다. 상기 캐핑층은 상기 셀들을 외부로부터 보호하여 상기 셀들의 신뢰성을 유지하므로 상기 캐핑층의 재료에 대해 연구되고 있고, 아울러 상기 캐핑층이 갖는 재료에 따른 상기 캐핑층의 형성 방법이 연구되고 있다.
본 발명이 해결하고자 하는 일 과제는, 기판과 기판 위에 형성되는 캐핑층의 외형이 변형되는 것을 방지하여 신뢰성이 향상된 반도체 소자 패키지를 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 과제는, 기판과 기판 위에 형성되는 캐핑층의 외형이 변형되는 것을 방지하여 신뢰성이 향상된 반도체 소자 패키지의 제조 방법을 제공하는 데 있다.
상기한 일 과제를 달성하기 위해서 본 발명에 따른 반도체 소자 패키지는, 내부를 관통하는 비아홀들이 형성되어 상기 비아홀들에 관통 전극들이 수용된 기판, 상기 기판상에 구비되어 상기 관통 전극들과 전기적으로 연결되는 제 1 반도체 칩, 및 상기 기판 위에 구비되어 상기 제 1 반도체 칩을 커버하는 캐핑층을 포함한다. 상기 캐핑층에는 상기 제 1 반도체 칩이 갖는 크기 이상으로 홈이 형성되어 상기 캐핑층은 상기 제 1 반도체 칩을 상기 홈에 수용할 수 있다.
상기한 다른 과제를 달성하기 위해서, 본 발명에 따른 반도체 소자 패키지의 제조 방법은, 제 1 표면 및 상기 제 1 표면과 대향하는 제 2 표면을 갖는 기판을 준비하고, 상기 기판의 내부를 관통하는 비아홀들 각각에 수용되는 관통 전극들을 형성하고, 상기 제 1 표면상에 상기 관통 전극들과 전기적으로 연결되는 제 1 반도 체 칩을 제공하고, 캐핑층에 홈을 형성하고, 상기 기판상에 상기 캐핑층을 제공하여 상기 제 1 반도체 칩을 커버한다. 상기 홈은 상기 제 1 반도체 칩이 갖는 크기 이상으로 형성되므로 상기 캐핑층은 상기 제 1 반도체 칩을 상기 홈에 수용할 수 있다.
반도체 소자 패키지 및 이를 제조하는 방법에서, 기판 및 캐핑층 각각에 대해 공정들이 구분되어 진행된 후, 캐핑층 및 기판이 결합한다. 따라서, 캐핑층의 재료와 기판의 재료 각각이 갖는 열팽창 계수들의 차이가 최소화되도록 캐핑층의 재료가 선택될 수 있고, 그 결과 캐핑층의 재료와 기판의 재료 각각이 갖는 열팽창 계수들의 차이에 의해 기판 또는 캐핑층이 휘어지는 것을 방지할 수 있다.
이하 첨부한 도면들을 참조하여 본 발명의 실시예를 상세히 살펴보기로 한다. 상기한 본 발명의 목적, 특징 및 효과는 첨부된 도면과 관련된 실시예들을 통해서 용이하게 이해될 것이다. 다만 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다양한 형태로 응용되어 변형될 수도 있다. 오히려 아래의 실시예들은 본 발명에 의해 개시된 기술 사상을 보다 명확히 하고 나아가 본 발명이 속하는 분야에서 평균적인 지식을 가진 당업자에게 본 발명의 기술 사상이 충분히 전달될 수 있도록 제공되는 것이다. 따라서 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안 될 것이다. 한편, 하기 실시예와 함께 제시된 도면은 명확한 설명을 위해서 다소 간략화되거나 과장된 것이며, 도면상에 동일 한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자 패키지를 나타내는 단면도이다.
도 1을 참조하면, 반도체 소자 패키지(300)는 인터포우저 기판(100), 캐핑층(200), 제 1 상부 반도체칩(160), 제 1 하부 반도체칩(180), 관통전극들(130) 및 제 1 인쇄회로기판(190)을 포함한다.
상기 인터포우저 기판(100)은 실리콘을 포함하고, 판 형상을 갖는다. 본 발명의 실시예에서는, 상기 인터포우저 기판(100)은 실리콘을 포함하지만, 상기 인터포우저 기판(100)은 세라믹 또는 폴리머를 포함할 수도 있다.
상기 인터포우저 기판(100) 내부에는 다수의 비아홀들(103)이 형성되고, 상기 비아홀들(103) 내부에는 상기 관통 전극들(130)이 수용된다. 상기 관통 전극들(130)의 양단부는 상기 인터포우저 기판(100)의 상부면(101)과 하부면(102)으로부터 각각 돌출될 수 있다. 상기 관통 전극들(130)은, 구리(Cu), 알루미늄(Al), 구리-알루미늄 합금 또는 고전도성 물질과 같은, 도전성 물질을 포함한다.
상기 상부면(101) 위에는 제 1 접착층(140)이 구비된다. 상기 제 1 접착층(140)은 폴리이미드 또는 에폭시와 같은, 레진을 포함할 수 있고, 상기 제 1 접착층(140)은 상기 관통 전극들(130)의 상면을 덮지 않도록 구비된다.
상기 제 1 상부 반도체칩(160)은 상기 제 1 접착층(140) 위에 구비되어 상기 인터포우저 기판(100)과 결합하고, 상기 제 1 상부 반도체칩(160)은 상기 관통 전극들(130)과 전기적으로 연결된다. 본 도면에서는 도시되지 않았지만, 상기 제 1 상부 반도체칩(160)의 하부에는 단자들이 구비되고, 상기 단자들이 상기 관통 전극들(130)과 접촉하여 상기 제 1 상부 반도체칩(160)은 상기 관통 전극들(130)과 전기적으로 연결될 수 있다.
상기 제 1 상부 반도체칩(160)은 메모리 소자이거나, 중앙 처리 장치(central processing unit, CPU)와 같은 연산 소자이거나, 다른 기능을 갖는 소자일 수 있다. 또한, 상기 제 1 상부 반도체 칩(160)은 하나의 반도체 소자로 이루어질 수도 있고, 다수의 반도체 소자들이 적층되어 이루어질 수도 있다.
상기 인터포우저 기판(100) 위에는 상기 제 1 상부 반도체칩(160)을 커버하는 상기 캐핑층(200)이 구비된다. 상기 캐핑층(200)은 상기 제 1 상부 반도체칩(160)의 크기와 동일하거나 큰 제 1 홈(H1)이 형성된다. 상기 캐핑층(200)은 상기 제 1 상부 반도체칩(160)을 커버하는 제 2 접착층(150)에 의해 상기 인터포우저 기판(100)과 결합될 수 있다.
상기 제 2 접착층(150)은 접착 테이프 또는 수지로 이루어질 수 있다. 상기 제 2 접착층(150)이 상기 접착 테이프로 이루어지는 경우에, 상기 접착 테이프는 저온 공동소성 세라믹(low temperature co-fired ceramics, LTCC)을 포함하는 테이프 또는 다른 성분으로 이루어진 접착 테이프일 수 있다. 특별히, 상기 인터포우저 기판(100)이 실리콘 또는 세라믹을 포함하는 경우에, 상기 제 2 접착층(150)은 상기 접착 테이프 또는 상기 수지로 이루어지는 것이 바람직하다.
상기 캐핑층(200)은 실리콘을 포함한다. 실리콘은 폴리머보다 열전도율이 높으므로 실리콘을 포함하는 상기 캐핑층(200)은 상기 제 1 상부 반도체 칩(160)으로 부터 제공되는 열을 외부로 용이하게 방출할 수 있다. 또한, 실리콘은 폴리머보다 방습 특성이 우수하므로 실리콘을 포함하는 상기 캐핑층(200)은 외부로부터 제공되는 수분이 상기 제 1 상부 반도체 칩(160) 측으로 유입되는 것을 보다 효과적으로 방지할 수 있고, 그 결과 상기 제 1 상부 반도체 칩(160)의 신뢰성이 향상될 수 있다.
상기 캐핑층(200)은, 상기 인터포우저 기판(100)과 같이, 실리콘을 포함하므로 상기 캐핑층(200)은 외부로부터 제공되는 열에 의해 상기 인터포우저 기판(100)과 동일한 비율로 팽창하거나 수축될 수 있다. 따라서, 상기 캐핑층(200) 및 상기 인터포우저 기판(100)이 상기 제 1 접착층(140) 및 상기 제 2 접착층(150)에 의해 결합되었을 때, 상기 캐핑층(200)이 갖는 열팽창율과 상기 인터포우저 기판(100)이 갖는 열팽창율의 차이에 의해 상기 캐핑층(200) 또는 상기 인터포우저 기판(100)이 휘어지는 것이 방지된다.
본 발명의 실시예에서는, 앞서 상술한 바와 같이, 상기 캐핑층(200)은 상기 인터포우저 기판(100)과 동일한 물질을 포함하도록 실리콘으로 이루어질 수 있다. 하지만, 상기 인터포우저 기판(100)이 세라믹으로 이루어지는 경우에, 상기 캐핑층(200)은 세라믹으로 이루어지는 것이 바람직하다. 또한, 상기 인터포우저 기판(100)이 폴리머로 이루어지는 경우에, 상기 캐핑층(200)은 폴리머로 이루어지는 것이 바람직하다.
그러나, 상기 캐핑층(200)이 상기 인터포우저 기판(100)과 동일한 물질을 포함하지 않더라도, 상기 캐핑층(200)은 상기 인터포우저 기판(100)과 열팽창율이 유 사한 재료로 이루어질 수 있다. 상기 캐핑층(200)이 상기 인터포우저 기판(100)과 열팽창율이 유사한 재료로 이루어지는 경우에, 상기 재료는 상기 캐핑층(200) 및 상기 인터포우저 기판(100) 각각이 갖는 열팽창률들의 차이에 의해 상기 캐핑층(200) 또는 상기 인터포우저 기판(100)이 휘어지지 않도록 선택되는 것이 바람직하다.
상기 관통 전극들(130) 중 일부는 하부면(102)과 인접하여 제 1 하부 반도체칩(180)과 전기적으로 연결된다. 보다 상세하게는, 상기 관통 전극들(130)은 제 1 관통 전극들(130a) 및 제 2 관통 전극들(130b)로 구분될 수 있고, 상기 제 1 관통 전극들(130a)이 상기 제 1 하부 반도체칩(180)과 전기적으로 연결된다. 따라서, 상기 제 1 관통 전극들(130a)을 통해 상기 제 1 상부 반도체칩(160)은 상기 제 1 하부 반도체칩(180)과 전기적으로 연결된다.
상기 제 1 하부 반도체칩(180)은 메모리 소자이거나, 중앙 처리 장치(central processing unit, CPU)와 같은 연산 소자이거나, 다른 기능을 갖는 소자일 수 있다. 또한, 상기 제 1 하부 반도체 칩(180)은 하나의 반도체 소자로 이루어질 수도 있고, 다수의 반도체 소자들이 적층되어 이루어질 수도 있다.
한편, 상기 제 1 인쇄회로기판(190)은 상기 제 2 관통 전극들(130b)을 통해 상기 제 1 상부 반도체 칩(160)과 전기적으로 연결된다. 보다 상세하게는, 상기 제 1 인쇄회로기판(190)은 제 1 범프들(191)을 구비하고, 각각의 상기 제 1 범프들(191) 위에는 솔더볼(170)이 제공된다. 상기 솔더볼(170)은 상기 제 2 관통 전극들(130b)의 일측 단부와 본딩된다.
도 2 내지 도 10은 도 1에 도시된 반도체 소자 패키지의 제조 방법을 나타내는 단면도들이다. 도 2 내지 도 10을 설명함에 있어서, 앞서 설명된 구성요소들에 대해서는 도면 부호를 병기하고, 상기 구성요소들에 대한 중복된 설명은 생략한다.
도 2를 참조하면, 비아홀들(103)이 형성된 인터포우저 기판(100)이 제공된다. 상기 인터포우저 기판(100)은, 예를 들면 실리콘으로 이루어질 수 있고, 상기 인터포우저 기판(100)은 제 1 두께(W1)를 갖는 판 형상을 갖는다. 또한, 상기 인터포우저 기판(100)에는 제단 영역(125)이 정의되고, 상기 인터포우저 기판(100)에 대한 모든 공정이 종료된 후, 상기 인터포우저 기판(100)은 상기 제단 영역(125)을 따라 제단된다.
상기 인터포우저 기판(100)에 상기 비아홀들(103)이 형성되는 과정을 상세히 설명하면, 상기 인터포우저 기판(100)의 상부면(101) 위에 마스크 패턴(미도시)을 형성하고, 상기 마스크 패턴을 이용하여 상기 인터포우저 기판(100)을 식각하여 상기 비아홀들(103)이 형성된다. 상기 인터포우저 기판(100)을 식각할 때, 상기 인터포우저 기판(100)은 상기 상부면(101)으로부터 상기 제 1 두께(W1)보다 작은 제 1 깊이(D1)까지 식각된다.
도 3을 참조하면, 비아홀들(103)에 도전성 물질이 채워져 관통 전극들(130)이 형성된다. 보다 상세하게는, 인터포우저 기판(100) 위에 상기 도전성 물질을 제공하여 상기 비아홀들(103)에 상기 도전성 물질을 채운 후, 상기 도전성 물질을 식각하여 상기 인터포우저 기판(100)을 노출시키고, 상기 비아홀들(103)에 채워진 상기 도전성 물질이 돌출되도록 상기 인터포우저 기판(100)은 리세스될 수 있다.
도 4를 참조하면, 인터포우저 기판(100) 위에 제 1 접착층(140)을 형성하고, 상기 인터포우저 기판(100) 위에 제 1 길이(L1) 및 제 2 두께(W2)를 갖는 제 1 상부 반도체칩(160) 및 제 2 길이(L2) 및 제 3 두께(W3)를 갖는 제 2 상부 반도체칩(165)을 제공한다. 상기 제 1 길이(L1) 및 상기 제 2 길이(L2)는 서로 동일하거나, 서로 상이할 수 있고, 또한, 상기 제 2 두께(W2) 및 상기 제 3 두께(W3)는 서로 동일하거나, 서로 상이할 수 있다. 또한, 본 도면에서는 도시되지 않았지만, 상기 제 1 상부 반도체칩(160) 및 상기 제 2 상부 반도체칩(165) 각각이 갖는 폭들은 서로 동일하거나, 서로 상이할 수 있다.
상기 제 1 상부 반도체칩(160) 및 상기 제 2 상부 반도체 칩(165)은 상기 제 1 접착층(140)에 의해 상기 인터포우저 기판(100)과 결합된다. 또한, 상기 제 1 상부 반도체칩(160) 및 상기 제 2 상부 반도체 칩(165)은 상기 관통 전극들(130)과 전기적으로 연결된다.
도 5를 참조하면, 제 1 상부 반도체칩(160) 및 제 2 상부 반도체칩(165)이 제공된 인터포우저 기판(100) 위에 제 2 접착층(150)을 형성한다. 상기 제 2 접착층(150)은 상기 인터포우저 기판(100) 위에 저온 공동소성 세라믹(low temperature co-fired ceramics, LTCC)을 포함하는 테이프 또는 다른 성분으로 이루어진 접착 테이프를 제공하여 형성될 수 있다. 상기 제 2 접착층(150)은 상기 인터포우저 기판(100) 위에 스핀 코팅법을 이용하여 접착성을 갖는 수지를 제공하여 형성될 수도 있다. 앞서 상술한 상기 제 2 접착층(150)이 형성되는 방법들은, 본 발명의 실시예와 같이 상기 인터포우저 기판(100)이 실리콘을 포함하는 경우 외에도, 상기 인터 포우저 기판(100)이 세라믹을 포함하는 경우에도 적용될 수 있다.
도 6를 참조하면, 제 4 두께(W4)를 갖는 캐핑층(200)을 부분적으로 식각하여 상기 캐핑층(200)에 제 1 홈(H1) 및 제 2 홈(H2)을 형성한다. 보다 상세하게는, 상기 캐핑층(200) 위에 마스크 패턴을 형성하여 상기 캐핑층(200)을 부분적으로 노출시키고, 상기 노출된 캐핑층을 식각하여 상기 제 1 홈(H1) 및 상기 제 2 홈(H2)을 형성할 수 있다. 상기 제 1 홈(H1)은 제 3 길이(L3) 및 제 2 깊이(D2)로 정의되고, 상기 제 2 홈(H2)은 제 4 길이(L4) 및 제 3 깊이(D3)로 정의된다.
다시 도 4를 참조하면, 상기 캐핑층(200)에 상기 제 1 홈(H1)을 형성할 때, 상기 제 1 홈(H1)은 상기 제 3 길이(L3)가 제 1 길이(L1) 이상이 되고, 상기 제 2 깊이(D2)가 상기 제 2 두께(W2) 이상이 되도록 형성된다. 또한, 상기 캐핑층(200)에 상기 제 2 홈(H2)을 형성할 때, 상기 제 2 홈(H2)은 상기 제 4 길이(L4)가 제 2 길이(L2) 이상이 되고, 상기 제 3 깊이(D3)가 상기 제 3 두께(W3) 이상이 되도록 형성된다. 또한, 본 도면에서는 도시되지 않았지만, 상기 제 1 홈(H1)의 폭은 상기 제 1 상부 반도체 칩(160)의 폭 이상으로 형성되고, 상기 제 2 홈(H2)의 폭은 상기 제 2 상부 반도체 칩(165)의 폭 이상으로 형성된다. 따라서, 상기 인터포우저 기판(100) 위에 상기 캐핑층(200)이 제공될 때, 상기 제 1 상부 반도체 칩(160)은 상기 제 1 홈(H1)에 수용될 수 있고, 상기 제 2 상부 반도체 칩(165)은 상기 제 2 홈(H2)에 수용될 수 있다.
도 7을 참조하면, 제 1 상부 반도체칩(160) 및 제 2 상부 반도체칩(165)이 제공된 인터포우저 기판(100) 위에 제 2 접착층(150)을 형성하고, 상기 제 2 접착 층(150)을 이용하여 상기 인터포우저 기판(100) 및 상기 캐핑층(200)을 결합한다. 앞서 상술한 바와 같이, 상기 캐핑층(200)에는 제 1 홈(H1) 및 제 2 홈(H2)이 형성되므로 상기 캐핑층(200)은 상기 제 1 상부 반도체 칩(160) 및 상기 제 2 상부 반도체 칩(165)을 수용할 수 있는 공간을 제공할 수 있다.
도 8을 참조하면, 인터포우저 기판(100) 및 캐핑층(200) 각각의 전면을 식각한다. 그 결과, 상기 인터포우저 기판(100)의 두께는 제 1 두께(도 7의 W1)에서 상기 제 1 두께보다 작은 제 5 두께(W5)로 변경되고, 상기 캐핑층(200)의 두께는 제 4 두께(도 7의 W4)에서 상기 제 6 두께(W6)로 변경된다. 상기 인터포우저 기판(100)이 식각된 후, 상기 인터포우저 기판(100)의 하부면(102)으로부터 상기 관통 전극들(130)이 돌출되도록 상기 인터포우저 기판(100)이 리세스될 수 있다.
상기 인터포우저 기판(100) 및 상기 캐핑층(200) 각각의 전면을 식각할 때, 상기 캐핑층(200)은 상기 인터포우저 기판(100)을 식각하는 작업을 용이하게 한다. 즉, 상기 인터포우저 기판(100)을 식각하기 위해서는 상기 인터포우저 기판(100)을 핸들링하기 위한 최소 두께가 요구되는데, 상기 캐핑층(200)은 상기 최소 두께를 보상한다. 따라서, 상기 인터포우저 기판(100)은 상기 최소 두께보다 작은 두께를 가질 수 있어 상기 인터포우저 기판(100)을 슬림화하는데 용이하고, 그 결과 상기 인터포우저 기판(100)에 형성되는 비아홀들(도 2의 103)의 깊이를 작게할 수 있어 상기 인터포우저 기판(100)에 상기 비아홀들을 보다 용이하게 형성할 수 있다.
도 9를 참조하면, 캐핑층(200)과 결합된 인터포우저 기판(100)에 제 1 하부 반도체 칩(180) 및 제 2 하부 반도체 칩(185)이 제공된다. 상기 제 1 하부 반도체 칩(180) 및 상기 제 2 하부 반도체칩(185)은 메모리 소자이거나, 연산 소자이거나, 다른 기능을 갖는 소자일 수 있다. 또한, 상기 제 1 하부 반도체 칩(180) 및 상기 제 2 하부 반도체 칩(185) 각각은 하나의 소자로 제공될 수도 있고, 다수의 소자들이 적층된 형태로 제공될 수도 있다.
상기 제 1 하부 반도체 칩(180) 및 상기 제 2 하부 반도체 칩(185)은 상기 관통 전극들(130)의 일부와 전기적으로 연결된다. 보다 상세하게는, 상기 제 1 관통 전극들(130a)은 상기 제 1 하부 반도체 칩(180)과 전기적으로 연결되고, 상기 제 3 관통 전극들(130c)은 상기 제 2 하부 반도체 칩(185)과 전기적으로 연결된다.
도 10을 참조하면, 관통 전극들(130)의 일부와 전기적으로 연결되는 제 1 인쇄회로기판(190) 및 제 2 인쇄회로기판(195)이 제공된다. 상기 제 1 인쇄회로기판(190) 및 상기 제 2 인쇄회로기판(195) 각각은 제 1 범프(191) 및 제 2 범프(192)를 구비하고, 상기 제 1 범프(191) 및 상기 제 2 범프(192) 위에는 솔더볼들(170)이 제공된다. 상기 솔더볼들(170)은 상기 관통 전극들(130)의 일부와 전기적으로 연결된다. 보다 상세하게는, 제 2 관통 전극들(130b)은 상기 제 1 범프(191) 상에 형성된 솔더볼들(170)에 의해 상기 제 1 인쇄회로기판(190)과 전기적으로 연결되고, 그 결과, 상기 제 1 인쇄회로기판(190)은 제 1 상부 반도체 칩(160)과 전기적으로 연결된다. 또한, 상기 제 4 관통 전극들(130d)은 상기 제 2 범프(192) 상에 형성된 솔더볼들(170)에 의해 상기 제 2 인쇄회로기판(195)과 전기적으로 연결되고, 그 결과, 상기 제 2 인쇄회로기판(195)은 제 2 상부 반도체 칩(165)과 전기적으로 연결된다.
상기 관통 전극들(130)의 일부와 전기적으로 연결되는 상기 제 1 인쇄회로기판(190)과 상기 제 2 인쇄회로기판(195)이 제공된 후, 제단 라인(도 9의 125)을 따라 상기 인터포우저 기판(100)과 상기 캐핑층(200)을 제단한다. 그 결과, 제 1 상부 반도체 칩(160), 제 1 하부 반도체 칩(180), 및 제 1 인쇄회로기판(190)을 포함하는 제 1 반도체 소자 패키지(300)가 완성되고, 제 2 상부 반도체 칩(165), 제 2 하부 반도체 칩(185), 및 제 2 인쇄회로기판(195)을 포함하는 제 2 반도체 소자 패키지(301)가 완성된다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자 패키지를 나타내는 단면도이다.
도 2 내지 도 10은 도 1에 도시된 반도체 소자 패키지의 제조 방법을 나타내는 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
100 -- 인터포우저 기판 130 -- 관통 전극
140 -- 제 1 접착층 150 -- 제 2 접착층
160 -- 제 1 상부 반도체칩 180 -- 제 1 하부 반도체칩
190 -- 제 1 인쇄회로기판 200 -- 캐핑층
300 -- 반도체 소자 패키지

Claims (20)

  1. 내부를 관통하는 비아홀들이 형성되고, 상기 비아홀들에 관통 전극들이 수용된 기판;
    상기 기판상에 구비되고, 상기 관통 전극들과 전기적으로 연결되는 제 1 반도체 칩; 및
    상기 제 1 반도체 칩이 갖는 크기 이상으로 홈이 형성되고, 상기 제 1 반도체 칩이 상기 홈에 수용되도록 상기 기판 위에 구비되어 상기 제 1 반도체 칩을 커버하는 캐핑층을 포함하는 것을 특징으로 하는 반도체 소자 패키지.
  2. 제 1 항에 있어서, 상기 기판을 사이에 두고 상기 제 1 반도체 칩과 이격되고, 상기 관통 전극들 중 적어도 하나를 통해 상기 제 1 반도체 칩과 전기적으로 연결되는 제 2 반도체 칩을 더 포함하는 것을 특징으로 하는 반도체 소자 패키지.
  3. 제 1 항에 있어서, 상기 기판 및 상기 캐핑층은 서로 동일한 물질을 포함하는 것을 특징으로 하는 반도체 소자 패키지.
  4. 제 1 항에 있어서, 상기 기판의 열팽창 계수와 상기 캐핑층의 열팽창 계수는 서로 동일한 것을 특징으로 하는 반도체 소자 패키지.
  5. 제 1 항에 있어서, 상기 기판 및 상기 캐핑층은 실리콘, 세라믹, 및 폴리머 중 적어도 어느 하나를 포함하는 것을 특징으로 반도체 소자 패키지.
  6. 제 1 항에 있어서, 상기 캐핑층 하부에 형성되어 상기 기판 및 상기 제 1 반도체 칩을 상기 캐핑층과 결합시키는 접착층을 더 포함하는 것을 특징으로 하는 반도체 소자 패키지.
  7. 제 6 항에 있어서, 상기 캐핑층이 실리콘 또는 세라믹을 포함하고, 상기 접착층은 접착 테이프, 수지층, 저온 공동소성 세라믹(low temperature co-fired ceramics, LTCC)을 포함하는 테이프 중 어느 하나인 것을 특징으로 하는 반도체 소자 패키지.
  8. 제 1 항에 있어서, 상기 기판을 사이에 두고 상기 제 1 반도체 칩과 이격되고, 상기 관통 전극들 중 적어도 하나를 통해 상기 제 1 반도체 칩과 전기적으로 연결되는 인쇄회로기판을 더 포함하는 것을 특징으로 하는 반도체 소자 패키지.
  9. 제 8 항에 있어서, 상기 인쇄회로기판은 범프 또는 솔더볼에 의해 상기 제 1 반도체칩과 전기적으로 연결되는 것을 특징으로 하는 반도체 소자 패키지.
  10. 제 1 항에 있어서, 상기 제 1 반도체 칩은 제 1 두께, 제 1 폭 및 제 1 길이 를 갖고, 상기 홈은 상기 제 1 두께 이상인 제 2 두께, 상기 제 1 폭 이상인 제 2 폭, 및 상기 제 1 길이 이상인 제 2 길이로 정의되는 것을 특징으로 하는 반도체 소자 패키지.
  11. 제 1 표면 및 상기 제 1 표면과 대향하는 제 2 표면을 갖는 기판을 준비하는 단계;
    상기 기판의 내부를 관통하는 비아홀들 각각에 수용되는 관통 전극들을 형성하는 단계;
    상기 제 1 표면상에 상기 관통 전극들과 전기적으로 연결되는 제 1 반도체 칩을 제공하는 단계;
    캐핑층에 상기 제 1 반도체 칩이 갖는 크기 이상으로 홈을 형성하는 단계; 및
    상기 기판상에 상기 캐핑층을 제공하여 상기 홈에 상기 제 1 반도체 칩을 수용하고, 상기 캐핑층을 이용하여 상기 제 1 반도체 칩을 커버하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 패키지의 제조 방법.
  12. 제 11 항에 있어서, 상기 기판상에 상기 캐핑층을 제공한 후, 상기 기판을 식각하여 상기 제 2 표면으로부터 상기 관통 전극들을 돌출시키는 단계; 및
    상기 돌출된 관통 전극들 중 적어도 어느 하나와 전기적으로 연결되는 제 2 반도체 칩을 제공하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 패키지의 제조 방법.
  13. 제 11 항에 있어서, 상기 기판과 상기 캐핑층은 서로 동일한 물질을 포함하는 것을 특징으로 하는 반도체 소자 패키지의 제조 방법.
  14. 제 11 항에 있어서, 상기 기판의 열팽창 계수와 상기 캐핑층의 열팽창 계수는 서로 동일한 것을 특징으로 하는 반도체 소자 패키지의 제조 방법.
  15. 제 11 항에 있어서, 상기 기판 및 상기 캐핑층은 실리콘, 세라믹, 및 폴리머 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자 패키지의 제조 방법.
  16. 제 11 항에 있어서, 상기 기판 위에 상기 기판을 상기 캐핑층과 상기 제 1 반도체 칩과 결합시키는 접착층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 패키지의 제조 방법.
  17. 제 16 항에 있어서, 상기 캐핑층은 실리콘 또는 세라믹 중 적어도 어느 하나를 포함하고, 상기 접착층은 접착 테이프 접착 테이프 및 저온 공동소성 세라믹(low temperature co-fired ceramics, LTCC)을 포함하는 테이프 중 어느 하나인 것을 특징으로 하는 반도체 소자 패키지의 제조 방법.
  18. 제 11 항에 있어서, 상기 기판을 사이에 두고 상기 제 1 반도체 칩과 이격되고, 상기 관통 전극들 중 적어도 하나를 통해 상기 제 1 반도체 칩과 전기적으로 연결되는 인쇄회로기판을 제공하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 패키지의 제조 방법.
  19. 제 18 항에 있어서, 상기 인쇄회로기판은 범프 또는 솔더볼에 의해 상기 제 1 반도체칩과 전기적으로 연결되는 것을 특징으로 하는 반도체 소자 패키지의 제조 방법.
  20. 제 11 항에 있어서, 상기 제 1 반도체 칩은 제 1 두께, 제 1 폭 및 제 1 길이를 갖고, 상기 홈은 상기 제 1 두께 이상인 제 2 두께, 상기 제 1 폭 이상인 제 2 폭, 및 상기 제 1 길이 이상인 제 2 길이로 정의되는 것을 특징으로 하는 반도체 소자 패키지의 제조 방법.
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