KR101749284B1 - 패키지 적층의 집적 회로 패키징 시스템 및 그 제조 방법 - Google Patents
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- 238000004806 packaging method and process Methods 0.000 title claims abstract description 52
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 238000000034 method Methods 0.000 title claims description 37
- 239000000758 substrate Substances 0.000 claims abstract description 48
- 239000004020 conductor Substances 0.000 claims abstract description 42
- 238000007789 sealing Methods 0.000 claims abstract description 4
- 238000005538 encapsulation Methods 0.000 claims description 30
- 230000008878 coupling Effects 0.000 claims 3
- 238000010168 coupling process Methods 0.000 claims 3
- 238000005859 coupling reaction Methods 0.000 claims 3
- 230000008569 process Effects 0.000 description 22
- 229910000679 solder Inorganic materials 0.000 description 13
- 239000000463 material Substances 0.000 description 6
- 150000001875 compounds Chemical class 0.000 description 4
- 239000008393 encapsulating agent Substances 0.000 description 4
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000000465 moulding Methods 0.000 description 3
- 239000011368 organic material Substances 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000018109 developmental process Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009429 electrical wiring Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 1
- 239000004952 Polyamide Substances 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 239000002390 adhesive tape Substances 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000001311 chemical methods and process Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000004069 differentiation Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229920006336 epoxy molding compound Polymers 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 238000005429 filling process Methods 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000011796 hollow space material Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 229920002647 polyamide Polymers 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
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- H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
- H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
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Abstract
집적 회로 패키징 시스템의 제조 방법은, 노출된 활성면 및 비활성면을 구비한 집적 회로를 둘러싸는 봉입부를 형성하는 단계와, 상기 봉입부를 통하여 홀을 형성하는 단계와, 상기 홀은 상기 집적 회로를 노출하지 않으며, 상기 홀 내에 쓰루 컨덕터를 형성하는 단계와; 그리고 기판에 상기 봉입부에 의해 둘러싸인 집적 회로를, 상기 활성 면이 상기 기판에 면하는 상태로 마운팅하는 단계를 포함한다.
Description
본 출원은 STAT ChipPAC Ltd.사에 양도된 미국 동시계속출원 제12/133,177호에 관한 내용을 포함한다.
본 발명은 일반적으로 집적 회로 패키징 시스템에 관한 것이며, 보다 구체적으로는 봉입(encapsulation)된 집적 회로 패키징 시스템에 관한 것이다.
집적 회로 패키지는 자동차, 포켓용 개인 컴퓨터, 셀 폰, 지능형 이동가능 군사 장치, 항공 우주선 탑제체(aeronautical spacecraft payloads), 및 많은 복합 기능들을 지원하는 소형의 컴팩트한 전자부품들을 필요로하는 다른 광범위한 유사한 제품들과 같은 제품들에서 사용하는 애플리케이션들을 제공하기 위하여 고성능 전자 시스템에서 사용되는 빌딩 블록이다.
셀 폰과 같은 소형 제품은 각각 서로 다른 사이즈 및 형상을 가진 많은 집적 회로 패키지들을 포함한다. 셀 폰 내의 각각의 집적 회로 패키지들은 많은 양의 복합 회로(complex circuitry)를 포함한다. 각각의 집적 회로 패키지들 내의 회로는 전기 배선(electrical connection)을 사용하여 다른 집적 회로 패키지들의 다른 회로와 통신한다.
제품이 성공하기 위해서는, 세계 시장에서 경쟁하고, 많은 소비자들 또는 바이어들을 유인해야 한다. 제품들이 제품 원가와 제품 사이즈는 줄이는 한편, 피쳐, 성능, 그리고 신뢰성을 계속해서 개선하고, 소비자 또는 바이어들의 구매에 신속하게 대응할 수 있게하는 것은 매우 중요하다.
제품 내부의 회로의 양과 전기 배선의 양은 어떠한 제품의 피쳐, 성능, 및 신뢰성을 개선하는데에 있어서 핵심요소이다. 또한, 회로 및 전기 배선을 구현하는 방식은 패키징 사이즈, 패키징 방법, 및 개별 패키징 설계와 관련된다.
제조 공정의 단순화, 치수의 소형화, 비용 절감을 꾀하기 위한 완전한 해결책을 제공하려는 시도는 설계 유연성(design flexibility), 기능 증대, 레버리지 특성(leveragability), 및 IO 연결성 등의 증대로 인해 실패해왔다.
점점 커지는 소비자의 기대 및 시장에서 의미있는 제품 차별화를 위한 기회의 감소와 함께, 증가하는 상품 경쟁 압력의 관점에서, 이러한 문제점들에 대한 답을 찾는 것은 중요한 일이다.
오랫동안 이러한 문제들에 대한 해결책이 촉구되어왔으나 이전의 개발은 어떠한 해결책도 가르치거나 제시하지 못했으며, 따라서, 당업자들은 오랫 동안이러한 문제점들에 대한 해결책을 모색하지 않았다.
본 발명은 집적 회로 패키징 시스템의 제조 방법을 제공하며, 상기 방법은, 노출된 활성면(active side) 및 비활성면(inactive side)을 구비하는 집적 회로를 둘러싸는 봉입부(encapsulation)를 형성하는 단계와; 홀이 상기 집적회로를 노출시키지 않는 상태로 상기 봉입부를 통하여 상기 홀(hole)을 형성하는 단계와; 상기 홀 내에 쓰루 컨덕터(through conductor)를 형성하는 단계와; 그리고 상기 봉입부에 의해 둘러싸인 상기 집적 회로를, 상기 활성면이 기판에 면하게 상기 기판에 마운팅하는 단계를 포함한다.
본 발명은 집적 회로 패키징 시스템을 제공하며, 상기 집적 회로 패키징 시스템은, 활성면과 비활성면을 구비하는 집적 회로와; 상기 활성 면과 상기 비활성면을 노출킨 채로 상기 집적 회로를 둘러싼 봉입부와, 여기서 상기 봉입부는 홀을 구비하되, 상기 홀은 상기 집적 회로를 노출시키지 않으며; 상기 홀 내의 쓰루 컨덕터와; 그리고 상기 활성면이 기판에 면하는 상태로 상기 봉입부에 의해 둘러싸인 상기 집적회로가 마운팅된 상기 기판을 포함한다.
본 발명의 특정한 실시예들은 상술된 것에 추가하여 또는 상술된 것들 대신에 다른 단계들 또는 구성요소들을 가질 수 있다. 이러한 단계들 및 구성요소들은 다음의 상세한 설명 및 첨부의 도면을 참조로 당업자들에게 명백해질 것이다.
도 1은 본 발명의 일 실시예의 집적 회로 패키징 시스템의 평면도이다.
도 2는 도 1의 선 2--2를 따라 취해진 본 발명의 집적 회로 패키징 시스템의 단면도이다.
도 3은 도 1의 선 2--2를 따른 평면도에 의한 본 발명의 제2 실시예의 예시적인 집적 회로 패키징 시스템의 단면도이다.
도 4는 도 1의 선 2--2를 따른 평면도에 의한 본 발명의 제3 실시예의 예시적인 집적 회로 패키징 시스템의 단면도이다.
도 5는 도 1의 선 2--2를 따른 평면도에 의한 본 발명의 제4 실시예의 예시적인 집적 회로 패키징 시스템의 단면도이다.
도 6은 집적 회로를 웨이퍼 캐리어에 접착하는 단계의 도 2의 집적 회로 패키징 시스템의 단면도이다.
도 7은 커버 형성 단계의 도 6의 구조체이다.
도 8은 홀 형성 단계의 도 7의 구조체이다.
도 9는 쓰루 컨덕터 충전 단계의 도 8의 구조체이다.
도 10은 마운트형 접합부 형성 단계의 도 9의 구조체이다.
도 11은 전기 커넥터들의 접합 단계의 도 10의 구조체이다.
도 12는 회로 어셈블리의 싱귤레이션(singulation) 단계의 도 11의 구조체이다.
도 13은 본 발명의 추가적인 실시예에서 집적 회로 패키징 시스템의 제조 방법의 흐름도이다.
도 2는 도 1의 선 2--2를 따라 취해진 본 발명의 집적 회로 패키징 시스템의 단면도이다.
도 3은 도 1의 선 2--2를 따른 평면도에 의한 본 발명의 제2 실시예의 예시적인 집적 회로 패키징 시스템의 단면도이다.
도 4는 도 1의 선 2--2를 따른 평면도에 의한 본 발명의 제3 실시예의 예시적인 집적 회로 패키징 시스템의 단면도이다.
도 5는 도 1의 선 2--2를 따른 평면도에 의한 본 발명의 제4 실시예의 예시적인 집적 회로 패키징 시스템의 단면도이다.
도 6은 집적 회로를 웨이퍼 캐리어에 접착하는 단계의 도 2의 집적 회로 패키징 시스템의 단면도이다.
도 7은 커버 형성 단계의 도 6의 구조체이다.
도 8은 홀 형성 단계의 도 7의 구조체이다.
도 9는 쓰루 컨덕터 충전 단계의 도 8의 구조체이다.
도 10은 마운트형 접합부 형성 단계의 도 9의 구조체이다.
도 11은 전기 커넥터들의 접합 단계의 도 10의 구조체이다.
도 12는 회로 어셈블리의 싱귤레이션(singulation) 단계의 도 11의 구조체이다.
도 13은 본 발명의 추가적인 실시예에서 집적 회로 패키징 시스템의 제조 방법의 흐름도이다.
다음의 실시예들은 당업자들로 하여금 본 발명을 만들고 사용하기에 충분하게 자세히 기술된다. 본 개시에 근거하여 다른 실시예들도 자명할 것이며, 본 발명의 범주로부터 벗어남 없이 시스템, 공정, 또는 기계적인 변형이 이루어질 수 있다는 것이 이해될 것이다.
다음의 설명에서, 본 발명에 대한 총체적인 이해를 제공하기 위하여 많은 세부 사항들이 주어진다. 그러나, 본 발명은 이러한 세부 사항들 없이도 실시될 수 있다는 것이 명백할 것이다. 본 발명을 모호하게 하는것을 방지하기 위하여, 일부 잘 알려진 회로, 시스템 구성, 그리고 공정 단계들은 자세히 설명되지 않는다.
시스템의 실시예들을 도시하는 도면들은 세미-개략도이며, 스케일되지 않았고, 도시된 도면들에서 설명의 명료성을 위하여 일부 치수들이 매우 과장되게 보여진다. 마찬가지로, 설명의 편이를 위하여 도시된 도면들의 뷰는 동일한 배향인 것으로 보여지나, 도면들의 이러한 묘사는 대부분 임의적인 것이다. 일반적으로, 본 발명은 임의의 배향으로 수행될 수 있다.
복수의 실시예들은 공통적인 몇가지 피쳐들을 가지는 것으로 개시 및 설명되며, 도면과 설명, 및 그것들의 이해의 명료성 및 간편성을 위하여, 서로 유사한 피쳐들은 대개 유사한 참조부호로 설명될 것이다. 설명의 편이의 관점에서 본 발명은 제1 실시예, 제2 실시예, 등으로 넘버링되었고, 이것이 본 발명에 대한 다른 중요사항 또는 제약사항을 부과하려 의도된 것은 아니다.
예시의 목적을 위하여, 본 명세서에서 사용된 용어 "수평"은 그 배향과 관계 없이, 본 발명의 평면(plane) 또는 표면(surface)에 평행한 평면으로서 정의된다. 용어 "수직"은 방금 정의된 평면에 직각인 방향으로 지칭된다. "위", "아래", "하부", "상부", "측면"("측벽"), "높은", "낮은", "더 위의", "상부의", 그리고 "아래의"는 도면들에 도시되는 바와 같이 수평면에 대해 정의된다. 용어 "위에"는 구성요소들 사이에 직접적인 접촉이 있다는 것을 의미한다.
본 명세서에서 사용되는 용어 "공정"은 설명되는 구조체를 형성하는데에 요구되는, 물질 또는 포토레지스트의 증착, 패터닝, 노광, 현상, 식각, 세정, 및/또는 상기 물질 또는 포토레지스트의 제거를 포함한다.
이제 도 1을 참조하면, 본 발명의 제 1실시예의 집적 회로 패키징 시스템(100)의 평면도가 도시된다. 집적 회로 패키징 시스템(100)은 기판(104)(예를 들어, 패키지 기판, 회로 보드, 또는 인터포저(interposer)) 위에, 집적 회로 패키지와 같은 적층 패키지(102), 수동 소자(passive component), 집적 회로 다이, 써멀 히트 싱크(thermal heat sink), 또는 이것들의 임의의 조합을 포함할 수 있다. 에폭시계 화합물(epoxy-based compound)과 같은 언더필(underfill)(106)이 적층 패키지(102) 아래에 보여질 수 있다. 언더필(106)은 선택사항이다.
집적 회로 패키징 시스템(100)이 다른 구조를 가질 수 있다는 것이 이해되지만, 설명의 목적을 위하여, 집적 회로 패키징 시스템(100)은 기판(104)의 풋프린트 영역 보다 작은 풋프린트 영역을 구비한 적층 패키지(102)를 구비하는 것으로 도시된다. 예를 들어, 적층 패키지(102)의 상대적인 풋프린트는 기판(104)의 풋프린트와 동일한 사이즈이거나 더 클 수 있다.
이제 도 2를 참조하면, 도 1의 선 2--2를 따라 취해진 본 발명의 집적 회로 패키징 시스템(100)의 단면도가 도시된다. 집적 회로 패키징 시스템(100)은 솔더, 솔더 볼, 솔더 도트, 솔더 범프, 또는 다른 전도성 구조체와 같은 배선(interconnect)(204)을 사용하여 적층 패키지(102)에 연결된 베이스 패키지(202)를 포함할 수 있다.
베이스 패키지(202)는 바람직하게는 회로 어셈블리(206)를 포함할 수 있다. 회로 어셈블리(206)는 집적 회로 다이 또는 집적 회로 디바이스, 봉입부(210), 그리고 패키지 커넥터(212)(예를 들어, 솔더 볼, 솔더 범프, 금속 또는 금속 합금 구조체, 또는 다른 전도성 구조체)를 구비한 기판(104)을 포함할 수 있다. 봉입부(210)는, 예를 들어, 유기 몰딩 화합물(organic molding compound), 에폭시 몰딩 화합물(EMC: epoxy molding compound), 폴리마이드 화합물, 또는 와이어-인-필름(WIF: wire-in-film)를 포함할 수 있다.
집적 회로(208)의 면들(214)은 바람직하게는 봉입부(210)에 의해 둘러싸일 수 있다. 집적 회로(208)의 비활성면(216) 및 활성면(218)(그 위에 활성 회로가 형성됨)은 봉입부(210)로부터 노출될 수 있다. 예를 들어, 봉입부(210)의 제1 면(220)은 활성면(218)과 동일 평면(coplanar)일 수 있다. 봉입부(210)의 제2 면(222)은 비활성면(216)과 동일 평면일 수 있다. 제1 면(220) 및 제2 면(222)은 서로 평행할 수 있다.
홀들(224)이 봉입부(210)를 통하여 제1 면(220)과 제2 면 사이에 형성될 수 있다. 홀들(224)은 집적 회로(208)의 면들(214)을 노출시키지 않는다.
솔더, 알루미늄, 구리, 은, 금, 또는 다른 전도성 물질들을 포함하는 쓰루 컨덕터(226)가 각각의 홀들(224) 내에 형성될 수 있다. 쓰루 컨덕터(226)는 각각의 홀들(224)의 양 단을 가로지를 수 있다. 쓰루 컨덕터(226)는 집적 회로(208)의 칩 패드(228)에 대한 직접적인 연결없이 고립(isolation)되어 더미에 쓰루 유기 비아(TOV: through organic via)를 형성하게 된다.
기판(104)을 활성면(218) 또는 쓰루 컨덕터(226)과 연결하기 위하여, 전기 배선(232)들을 사용하여 회로 어셈블리(206)가 기판(104) 위에 마운팅될 수 있다. 패키지 커넥터들(212)은 회로 어셈블리(206)에 면하는(facing) 기판(104) 면의 대향면(opposing side)에 접합될 수 있다.
기판(104)을 활성면(218) 또는 쓰루 컨덕터(226)과 연결하기 위하여, 전기 전도성 트레이스들과 같은 전도성 층들(230)이 기판(104) 내에 또는 기판(104) 위에 위치될 수 있다. 전도성 층들(230)은 패키지 커넥터들(212) 사이, 전자 커넥터들(232) 사이, 또는 패키지 커넥터들(212)과 전자 커넥터들(232)의 사이에 연결을 제공할 수 있다. 회로 어셈블리(206)와 기판(104) 사이에 언더필(106)이 도포될 수 있다.
적층 패키지(102)는 배선(204)을 사용하여 베이스 패키지(202)의 회로 어셈블리(206)의 비활성면(216) 위에 마운팅될 수 있다. 배선(204)은 쓰루 컨덕터(226) 위에 위치되거나 비활성면(216) 위에 배치될 수 있다. 상기 비활성면(216)은 재-배치층(RDA: re-distribution layer)과 같은 마운트형(mountable) 접촉부(234)를 선택적으로 포함할 수 있다.
상기 마운트형 접촉부(234)는 쓰루 커넥터(226) 위 또는 비활성면(216)의 영역들 위에 있을 수 있다. 마운트형 접촉부(234)는 배선(204)과 쓰루 컨덕터(226) 또는 비활성면(216) 사이에 위치될 수 있다.
예시의 목적으로, 집적 회로 패키징 시스템(100)은 제1 면(220)에 수직인 배향을 가진 홀들(224)을 가진것으로 도시된다. 집적 회로 패키징 시스템(100)이 홀들의(224) 다른 구성을 가질 수 있다는 것이 이해되어야 한다. 예를 들어, 홀(224)은 제1 면(220)에 비스듬(oblique)하거나 둔각(obtuse)일 수 있다.
또한 예시의 목적으로, 집적 회로 패키징 시스템(100)은 홀들(224) 중 하나의 단면 너비와 동일한 거리의 간격을 가진 것으로 도시된다. 집적 회로 패키징 시스템(100)이 홀들(224)의 다른 구성을 가질 수 있다는 것이 이해되어야 한다. 예를 들어, 홀들(224) 사이의 간격은 홀들(224)의 단면 너비보다 크거나 작을 수 있다.
또한, 예시의 목적으로, 집적 회로 패키징 시스템(100)이 홀들(224) 각각의 길이를 가로지르는 균일한 단면 너비를 가지는 홀들(224)을 구비한것으로 도시된다. 집적 회로 패키징 시스템(100)이 홀들(224)의 다른 구성을 가질 수 있음이 이해되어야 한다. 예를 들어, 홀들(224)의 섹션의 단면 너비는 홀들의 또 다른 섹션과 다른 단면 너비를 가질 수 있다.
본 발명은 개선된 밀도 연결성 및 비용 이점들을 가지는 집적 회로 패키징 시스템(100)을 제공하는 것으로 밝혀졌다. 홀들(224) 사이의 간격 거리를 감소시키는 것은 적층 패키지(102)와 베이스 패키지(202) 사이의 배선 수를 증가시킬 수 있다. 홀들(224) 각각의 너비를 감소시키는 것은 배선(204) 또는 전기 커넥터(232)로 하여금 사이즈를 감소시킬 수 있게 하여, 결과적으로 적층 패키지(102)와 베이스 패키지(202) 사이에 IO 밀도가 증가되게 하고 솔더볼 붕괴(solder ball collapse)를 줄여준다.
이제 도 3을 참조하면, 도 1의 선 2--2에 따른 평면도에 의해 예시된 본 바렴의 제2 실시예의 집적 회로 패키징 시스템의 단면도이다. 집적 회로 패키징 시스템(300)은 상기 집적 회로 패키징 시스템(300)이 회로 어셈블리(302)와 적층 패키지(304)(예를 들어, 집적 회로 패키지, 수동 소자, 집적 회로 다이, 써멀 히트 싱크, 또는 이것들의 임의의 조합)를 포함한다는 것을 제외하고는 도 2의 집적 회로 패키징 시스템(100)과 유사하다.
회로 어셈블리(302)는 바람직하게는 재배치층의 사용을 배제할 수 있으며, 집적 회로(208), 유기 물질들을 포함하는 봉입부(206), 그리고 패키지 연결(212)을 가진 기판(104)을 포함한다. 집적 회로(208)는 활성면(218)을 포함하는 평면 내의 제1 면(308), 및 상기 제1 면(308)과 동일 평면이고 활성면(218)과 비활성면(212)의 사이에 있는 제2 면(310)을 구비한 봉입부(306)에 의해 둘러싸일 수 있다.
오픈 패시지(open passage)에 의해 연결되는 단부들을 가진 홀들(312)이 집적 회로(208)에 인접하게 형성될 수 있다. 홀들(312) 각각은 제1 면(308)에 인접하여 노출된 단부 및 제2 면(310)에 인접하여 노출된 대향 단부를 가질 수 있다.
홀들(312) 각각의 단부를 홀들(312) 각각의 대향 단부와 연결하기 위하여, 전도성 및 연결성 특성을 가진 솔더 또는 다른 물질과 같은 전도성 물질을 포함하는 쓰루 컨덕터(314)가 홀들(312) 각각의 내부에 형성될 수 있다. 홀들(312) 또는 각각의 홀들(312) 내의 쓰루 컨덕터(312)은 집적 회로(208)의 어떤 칩 패드(228)와도 직접 연결되지 않는다.
적층 패키지(304)는 배선(204)를 사용하여 비활성면(216)에 인접하게 회로 어셈블리(302) 위에서 쓰루 컨덕터(314)로 마운팅될 수 있으며, 이 결과 적층 패키지(304), 기판(104), 또는 다음 레벨의 시스템 집적체(예를 들어, 패키지 커넥터(212)와 연결되는 인쇄 회로 기판 또는 또 다른 패키지)에 연결된다. 적층 패키지(304)는 비활성면(216)에 연결되지 않고 비활성면(216)으로부터 절연될 수 있다.
집적 회로 패키징 시스템(300)은 전체 높이가 집적 회로 패키징 시스템(100)의 전체 높이보다 작은 상기 집적 회로 패키징 시스템(100)과 동등한 전기적 연결성을 가지는 패키징 솔루션을 제공한다.
본 발명은 집적 회로 패키징 시스템(100)에 비해 줄어든 제조 공정 및 비용 절감을 가지는 집적 회로 패키징 시스템(300)을 제공하는 것으로 알려졌다. 재분포 층을 모두 제거하는 것은 집적 회로 시스템(300)이 결과적으로 재분포층 물질의 사용의 생략에 기인한 비용 절감 및 재분포 도포 단계 생략으로 인한 제조 시간 단축을 달성하게 해준다.
본 발명은 집적 회로 패키징 시스템(100) 대비 추가적인 비용 절감뿐만아니라 감소된 프로파일 솔루션을 가지는 집적 회로 패키징 시스템을 제공하는 것으로 알려졌다. 비활성면(216) 아래의 제2 면, 적층 패키지(304)와 상기 비활성면(216) 사이의 연결의 생략, 그리고 집적 회로 패키징 시스템(300)을 위해 필요한 봉지제(encapsulant) 양의 감소는 결과적으로 프로파일을 감소시켜주고 비용을 더 절감시켜 준다.
이제 도 4를 참조하면, 도 1의 선 2--2를 따른 평면도에 의해 예시된 본 발명의 제4 실시예의 집적 회로 시스템(400)의 단면도가 도시된다. 집적 회로 패키징 시스템(400)은 상기 집적 회로 패키징 시스템(400)이 기판(402)(예를 들어, 패키지 기판, 회로 보드, 또는 인터포저), 베이스 개구(404), 그리고 베이스 디바이스(406)를 포함한다는 것을 제외하고는 집적 회로 패키징 시스템(100)과 유사하다. 공동 개구(hollowed opening) 또는 공동 스페이스(hollowed space)와 같은 베이스 개구(404)는 기판(402) 및 패키지 커넥터들(408)의 주변부에 형성된다.
베이스 개구(404)는 바람직하게는 베이스 디바이스(406)(예를 들어, 집적 회로 다이, 수동 소자, 집적 회로 디바이스 또는 이것들의 조합)의 전체적인 외부 물리 치수보다 큰 내부 물리 치수를 가질 수 있다. 베이스 개구(404)는 기판(402)의 일 면으로부터 상기 기판(402)을 통해 상기 기판(402)의 대향 면까지 형성될 수 있다.
베이스 개구(404)는 바람직하게는 회로 어셈블리(206)의 집적 회로(208)의 활성면(218) 아래에 위치되고, 집적 회로(208)에 접합된 전기 커넥터들(232)을 노출시킬 수 있다. 베이스 디바이스(406)는 베이스 개구(404) 내에 삽입될 수 있으며, 베이스 디바이스(406)의 회로는 전기 커넥터들(232)을 사용하여 집적 회로(208)의 회로에 연결될 수 있다.
기판(402)의 면 내부 또는 위에 위치된 전기 전도성 물질들은 기판(402)의 대향면과 상기 전기 전도성 물질들과의 연결을 제공할 수 있다. 회로 어셈블리(206)에 면하는 기판(402) 면의 대향면 위에 있는 솔더 볼, 솔더 범프, 또는 전도성 포스트와 같은 패키지 커넥터들(408)은 적층 패키지(102), 집적 회로(208), 베이스 디바이스(406), 또는 기판(402) 및 다음 레벨의 집적체 사이에서 연결을 제공할 수 있다.
이제 도 5를 참조하면, 도 1의 선 2--2를 따른 평면도에 의해 예시된 본 발명의 제5 실시예의 집적 회로 시스템(500)의 단면도가 도시된다. 집적 회로 패키징 시스템(500)은 상기 집적 회로 패키징 시스템(500)이 적층 패키지(502)와 회로 어셈블리(504)를 포함한다는 것을 제외하고는 집적 회로 패키징 시스템(100)과 유사할 수 있다.
회로 어셈블리(504)는 집적 회로(208), 및 유기 재료들을 포함하는 봉입부(506)를 포함한다. 집적 회로(208)의 면들(214)은 바람직하게는 유기 재료들을 포함하는 봉입부(506)에 의해 둘러싸일 수 있다. 집적 회로(208)의 비활성면(216) 및 활성면(218)은 상기 봉입부(506)에 인접하여 노출될 수 있다. 예를 들어, 비활성면(216) 및 활성면(218)은 상기 봉입부(506)와 동일 평면일 수 있다. 활성면(218)에 인접한 봉입부(506)의 제1 면(508)은 비활성면(216)에 인접한 봉입부(506)의 제2 면(510)과 동일 평면일 수 있다.
오픈 패시지에 의해 연결된 단부들을 구비한 홀들(512)이 상기 집적 회로(208)에 인접하여 형성될 수 있다. 홀들(512) 각각은 상기 제1 면(508)에 인접하여 노출된 단부, 및 상기 제2 면(510)에 인접하여 노출된 대향 단부를 가질 수 있다. 회로 어셈블리(504)는 바람직하게는 전기 커넥터들(232)을 사용하여 기판(104) 위에 마운팅되어, 기판(104)을 활성면(218)과 연결할 수 있다.
집적 회로 패키지, 수동 소자, 집적 회로 다이, 써멀 히트 싱크, 또는 이것들의 임의의 조합과 같은 적층 패키지(502)는 배선(204)을 사용하여 또는 쓰루 컨덕터(514)를 사용하여 회로 어셈블리(504) 위에 연결될 수 있다.
배선(204) 및 쓰루 컨덕터(514)는 솔더, 알루미늄, 구리, 은, 금, 또는 다른 전도성 물질들을 포함하는 컨덕터와 같은 동일 물질로 이루어질 수 있다. 쓰루 컨덕터(514)는 각각의 단부에 돌출부(protrusion)(516)를 형성할 수 있다. 상기 돌출부(516)는 봉입부(506) 너머로 확장될 수 있다. 배선(204)은 적층 패키지(502)와 비활성면(216) 사이에 연결을 제공한다.
쓰루 컨덕터(514)는 적층 패키지(502)에 연결된 단부 및 상기 기판에 직접 연결된 대향 단부를 구비한 홀들(512) 중 하나 위에 위치되어, 상기 홀들(512)을 통해, 적층 패키지(502)와 기판(104) 사이의 연결을 제공할 수 있다.
쓰루 컨덕터(514)는, 예를 들어, 적층 패키지(502)에 접합될 수 있으며, 그후 적외선 장치, 오븐 인클로저(oven enclosure), 디렉팅된 고온 대기(directed hot air) 소스, 또는 열 방사 장치에 의해 가열하는 것과 같은 리플로우 공정을 사용하여 기판(104)에 접합될 수 있다. 리플로우 공정은 배선(204)을 회로 어셈블리(504)에 접합시킬 수 있다.
리플로우 공정은 적층 패키지(502)에 접합된 전도성 볼, 전도성 포스트, 또는 솔더 볼과 같은 전도성 구조체(도시되지 않음)로부터 홀들(512) 내에 쓰루 컨덕터(514)를 형성할 수 있다. 리플로우 공정은 쓰루 컨덕터(514)의 돌출부를 형성할 수 있다.
집적 회로 패키징 시스템(500)은 집적 회로 패키징 시스템(100)의 제조 비용 및 공정 시간과 비교할 때, 제조 비용 및 공정 시간에 있어서 현저한 개선을 제공할 수 있다. 도 2의 적층 패키지(102)를 기판(104)과 연결하기 위해 사용되는 전기 커넥터(232), 배선(204), 그리고 도 2의 쓰루 컨덕터(226)의 사용과 비교하여, 적층 패키지(502)를 기판(105)과 연결하기 위해 쓰루 컨덕터(514)를 사용함으로써 현저한 개선이 이루어질 수 있다.
이제 도 6을 참조하면, 집적 회로(208)을 웨이퍼 캐리어(606)에 접합시키는 단계의 도2의 집적 회로 패키징 시스템(100)의 단면도가 도시된다. 집적 회로(208)의 활성면(218)이 웨이퍼 캐리어(606)의 상면(604)에 접합될 수 있다.
예를 들어, 집적 회로(208)와 웨이퍼 캐리어(606)를 접합시키기 위해, 왁스, 가용성 글루(solvavle glue), 열적으로 박리가능한 접착 테입(thermally releasable adhesive tape), 정전형(electrostatic) 또는 다른 적절한 접합 재료와 같은 접착제가 사용될 수 있다. 집적 회로(208) 각각의 내부의 회로는 서로 동일하거나 다를 수 있다.
이제 도 7을 참조하면, 커버(702)를 형성하는 단계로 도 6의 구조체가 도시된다. 커버(702)는 집적 회로(208)의 면들(704)을 둘러싸는 웨이퍼 캐리어(606) 상면(604) 위의 유기 몰딩 화합물을 포함할 수 있다. 커버(702)는 활성면(218)을 따라있는 제1 면(220), 및 상기 제1 면(220)에 대향하는 제2 면(222)을 포함할 수 있다.
제2 면(222)은 다수의 공정들로 형성될 수 있다. 예를 들어, 제2 면(222)은 몰딩, 쏘잉, 그라인딩, 또는 유사한 제어 표면 공정 방법으로 형성될 수 있다. 제2 면(222)은 집적 회로(208)의 비활성면(216)과 동일 평면이거나, 그 위 또는 아래에 있을 수 있다. 비활성면(216)은 선택적으로 노출되거나 추가적인 보호를 위해 노출되지 않을 수 있다.
이제 도 8을 참조하면, 홀들(224)을 형성하는 단계의 도 7의 구조체가 도시된다. 홀들(224) 각각은 다수의 공정들에 의해 형성될 수 있다. 예를 들어, 홀들(224)은 커버(702)의 제2 면(222)과 제1 면(220) 사이에서 커버(702)를 통하여 드릴링 또는 식각함으로써 형성될 수 있다. 홀들(224)은 상기 면들(704) 중 적어도 하나에 인접하여 형성될 수 있다.
이제 도 9를 참조하면, 쓰루 컨덕터(226) 충전 단계의 도 8의 구조체가 도시된다. 쓰루 컨덕터(226)는 다수의 서로 다른 공정들을 사용하여 홀들(224) 내에 형성될 수 있다. 예를 들어, 쓰루 컨덕터(224)는 충전 공정, 주입 공정, 또는 도포(dispensing) 공정으로 형성될 수 있다. 쓰루 컨덕터(226)는 제1 면(220)과 제2 면(222)으로부터 노출될 수 있다.
이제 도 10을 참조하면, 마운트형 접촉부(234) 형성 단계의 도 9의 구조체가 도시된다. 마운트형 접촉부(234)는 쓰루 컨덕터(226) 위에 선택적으로 적용되거나 비활성면(216) 위에 배치될 수 있다. 마운트형 접촉부(234)는 다수의 공정들로 형성될 수 있다. 예를 들어, 마운트형 접촉부(234)는 도금, 라미네이팅, 또는 증기 증착에 의해 형성될 수 있다.
이제 도 11을 참조하면, 전기 커넥터들(232)의 접합 단계의 도 10의 구조체가 도시된다. 도 11의 구조체는 제1 면(220)과 활성면(218)이 위를 향하게 배향된 것으로 도시된다. 도 10의 웨이퍼 캐리어(606)는 열 공정, 자외선 공정, 화학 공정과 같은 별도의 공정을 사용하여 제1 면(220)과 활성면(218)으로부터 제거된다.
전기 커넥터들(232)은 접합 공정을 사용하여 쓰루 커넥터(226) 또는 활성면(218) 위에 접합될 수 있다. 예를 들어, 접합 공정은 디렉팅된 대기 열(directed convection heat) 또는 레이저를 포함할 수 있다.
이제 도 12를 참조하면, 회로 어셈블리(206)를 싱귤레이션하는 단계의 도 11의 구조체가 도시된다. 도 7의 커버(702)는 쏘잉 또는 레이저 스크라이빙(laser scribing)과 같은 다수의 공정들을 사용하여 싱귤레이션되어, 봉입부(210)를 형성할 수 있다. 집적 회로(208)는 집적 회로(208)의 다른 인스턴스들로부터 분리된 것으로 도시되어 결과적으로 회로 어셈블리(206)를 형성한다.
이제 도 13을 참조하면, 본 발명의 추가적인 실시예에서 집적 회로 패키징 시스템(100)의 제조 방법(1300)의 흐름도가 도시된다. 상기 방법(1300)은 노출된 활성면 및 비활성면을 구비한 집적 회로를 둘러싸는 봉입부를 형성하는 단계(블록 1302), 상기 봉입부를 통하여 홀이 상기 집적 회로를 노출시키지 않는 상태로 상기 홀을 형성하는 단계(블록 1304), 홀 내부에 쓰루 컨덕터를 형성하는 단계(블록 1306), 그리고 기판에, 봉입부에 의해 둘러싸인 집적 회로를, 상기 활성면이 기판에 면하게 마운팅하는 단계(블록 1308)를 포함한다.
결과적인 방법, 공정, 장치, 디바이스, 제품, 및/또는 시스템은 간단하고, 비용 효율적이며, 복잡하지않고, 매우 다용도이고 효율적이며, 공지된 기법들을 채택하여 놀랍고 불분명하게 구현될 수 있으며, 따라서, 종래의 제조 방법 또는 공정 및 기술과 완전히 호환될 수 있는 패키지 시스템들의 패키지를 효과적이고 경제적으로 제조하는데에 쉽게 적용될 수 있다.
본 발명의 또 다른 양상은 비용 감소, 시스템 단순화, 그리고 성능 향상의 기존 트렌드를 유익하게 지원 및 제공한다는 것이다.
본 발명의 이러한 그리고 다른 유익한 양상들은 따라서, 기술의 수준을 적어도 다음 레벨까지 나아가게 해준다.
본 발명은 구체적인 최적 모드와 함께 설명되었지만, 상술한 견지에서 많은 대안, 수정, 그리고 변형들이 당업자에게 자명할 것이라는 것이 이해되어야 한다. 따라서, 본 발명은 첨부된 청구항들의 범주 내에 들어오는 모든 그러한 대안, 수정, 변형을 포괄하는 것으로 의도되었다. 본 명세서에서 설명되거나 첨부의 도면에서 도시된 지금까지의 모든 내용들은 예시적이고 비제한적인 의미로 해석되어야 한다.
Claims (10)
- 집적 회로 패키징 시스템을 제조하는 방법으로서,
회로 어셈블리를 형성하는 단계, 상기 회로 어셈블리를 형성하는 단계는,
활성면(active side) 및 비활성면(inactive side)을 구비한 집적 회로를 둘러싸는 봉입부(encapsulation)를 형성하는 단계, 상기 봉입부는 상기 활성면을 노출시키며;
홀(hole)이 상기 집적회로를 노출시키지 않는 상태로 상기 봉입부를 통하여 상기 홀을 형성하는 단계; 및
상기 홀 내에 쓰루 컨덕터(through conductor)를 형성하는 단계를 포함하고, 그리고
상기 회로 어셈블리를 형성한 이후에, 상기 봉입부에 의해서 둘러싸인 상기 집적 회로를 갖는 상기 회로 어셈블리를 기판에 연결하는 단계
를 포함하며,
상기 회로 어셈블리는 상기 활성면이 상기 기판과 마주보도록 상기 기판 위에 놓이는 것을 특징으로 하는 집적 회로 패키징 시스템 제조 방법. - 제1 항에 있어서,
상기 노출된 활성면 및 비활성면을 구비하는 집적 회로를 둘러싸는 봉입부를 형성하는 단계는, 상기 비활성면의 아래에 상기 봉입부를 형성하는 단계를 포함하는 것을 특징으로 하는 집적 회로 패키징 시스템 제조 방법. - 제1 항에 있어서,
상기 기판은 베이스 개구(base opening)를 가지며, 그리고
상기 베이스 개구 내부에서, 베이스 디바이스를, 상기 활성면이 상기 베이스 디바이스에 마주보게 연결하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로 패키징 시스템 제조 방법. - 제1 항에 있어서,
상기 쓰루 컨덕터 위 또는 상기 비활성면 위에 마운트형 접촉부(mountable contact)를 형성하는 단계와; 그리고
상기 비활성면 위 및 상기 쓰루 컨덕터 위에 적층 패키지를 연결하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로 패키징 시스템 제조 방법. - 제1 항에 있어서,
상기 쓰루 컨덕터를 형성하는 단계는 상기 봉입부의 너머로 확장된 돌출부(protrusion)를 구비하는 쓰루 컨덕터를 형성하는 단계를 포함하며, 그리고
상기 쓰루 컨덕터 위 및 상기 비활성면 위에 적층 패키지를 연결하는 단계를 더 포함하고, 상기 쓰루 컨덕터 위 및 상기 비활성면 위에 적층 패키지를 연결하는 단계는 상기 돌출부를 상기 적층 패키지 및 상기 기판에 연결하는 것을 포함하는 것을 특징으로 하는 집적 회로 패키징 시스템 제조 방법. - 집적 회로 패키징 시스템으로서,
회로 어셈블리, 상기 회로 어셈블리는,
활성면과 비활성면을 구비하는 집적 회로,
상기 활성 면과 상기 비활성면을 구비한 상기 집적 회로를 둘러싸는 봉입부, 상기 봉입부는 상기 활성면을 노출시키며 상기 봉입부는 홀을 구비하고 상기 홀은 상기 집적 회로를 노출시키지 않으며,
상기 홀 내의 쓰루 컨덕터를 포함하며; 그리고
상기 봉입부에 의해서 둘러싸인 상기 집적 회로를 갖는 상기 회로 어셈블리에 연결되는 기판
을 포함하고,
상기 회로 어셈블리는 상기 활성면이 상기 기판과 마주보도록 상기 기판 위에 놓이는 것을 특징으로 하는 집적 회로 패키징 시스템. - 제6 항에 있어서,
상기 봉입부는 상기 비활성면의 아래에 있는 것을 특징으로 하는 집적 회로 패키징 시스템. - 제6 항에 있어서,
상기 기판은 베이스 개구를 구비하는 기판을 포함하며; 그리고
상기 베이스 개구 내부에, 상기 활성면이 베이스 디바이스에 면하는 상태인 상기 베이스 디바이스를 더 포함하는 것을 특징으로 하는 집적 회로 패키징 시스템. - 제6 항에 있어서,
상기 쓰루 컨덕터 위 또는 상기 비활성면 위의 마운트형 접촉부와; 그리고
상기 마운트형 접촉부 위에 연결된 적층 패키지를 더 포함하는 것을 특징으로 하는 집적 회로 패키징 시스템. - 제6 항에 있어서,
상기 쓰루 컨덕터는 상기 봉입부의 너머로 확장되는 돌출부를 포함하며; 그리고
상기 쓰루 컨덕터 위 및 상기 비활성면 위에 연결되는 적층 패키지를 더 포함하고, 상기 쓰루 컨덕터는 상기 적층 패키지 및 상기 기판에 연결된 돌출부를 포함하는 것을 특징으로 하는 집적 회로 패키징 시스템.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US12/412,064 | 2009-03-26 | ||
US12/412,064 US7847382B2 (en) | 2009-03-26 | 2009-03-26 | Integrated circuit packaging system with package stacking and method of manufacture thereof |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20100108296A KR20100108296A (ko) | 2010-10-06 |
KR101749284B1 true KR101749284B1 (ko) | 2017-06-20 |
Family
ID=42783080
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020100027509A KR101749284B1 (ko) | 2009-03-26 | 2010-03-26 | 패키지 적층의 집적 회로 패키징 시스템 및 그 제조 방법 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7847382B2 (ko) |
KR (1) | KR101749284B1 (ko) |
TW (1) | TWI523123B (ko) |
Families Citing this family (32)
Publication number | Priority date | Publication date | Assignee | Title |
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2010
- 2010-03-25 TW TW099108848A patent/TWI523123B/zh active
- 2010-03-26 KR KR1020100027509A patent/KR101749284B1/ko active IP Right Grant
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TW201108334A (en) | 2011-03-01 |
TWI523123B (zh) | 2016-02-21 |
US7847382B2 (en) | 2010-12-07 |
KR20100108296A (ko) | 2010-10-06 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
AMND | Amendment | ||
AMND | Amendment | ||
X701 | Decision to grant (after re-examination) |