JP3679786B2 - 半導体装置の製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
機能の異なる半導体チップを複数組み合わせて半導体装置を構成する方法は、それぞれ異なるプロセスによって処理されたウエハを使用できることから、全ての機能を集積して一度に１チップ化する方法と比べて、一般に製造コスト的に優位となる。
【０００３】
そうした方法の中で、複数の半導体チップをバンプ接続により積層して配線し、半導体装置を構成する方法は、チップオンチップ（Chip・On・Chip）法と呼ばれる。
【０００４】
図９に、従来のチップオンチップ法によって製造された半導体装置の断面図を示す。１０１ａは、第１の半導体チップであり、積層体の最上段に配置されている。１０１ｂは、第２の半導体チップであり、その上に第１の半導体チップ１０１ａがバンプ２を介してフリップチップボンドにより搭載されている。１０３は、基板であり、その上に第２の半導体チップ１０１ｂがダイボンド剤１０５を介して搭載されている。第２の半導体チップ１０１ｂが基板１０３にワイヤー１０６を介して電気的に接続されている。
【０００５】
また、１０４は、第１の半導体チップ１０１ａと第２の半導体チップ１０１ｂの間に形成された空隙に充填されたアンダーフィル剤、１０７は封止樹脂である。基板１０３の下部には、外部部品との接続端子として用いるランド１０３ａが形成されている。
【０００６】
チップオンチップ法によれば、それぞれ個別のプロセスで製造した第１の半導体チップ１０１ａと第２の半導体チップ１０１ｂを、バンプ１０２を介して電気的に接続して構成することで、高性能な半導体装置を低コストで製造することができる。例えば、第１の半導体チップ１０１ａであるＤＲＡＭを、ＤＲＡＭ専用プロセスで製造し、第２の半導体チップ１０１ｂであるＣＭＯＳを、ＣＭＯＳ専用プロセスで製造し、その後、ＤＲＡＭをＣＭＯＳにフリップチップボンドすることで、ＤＲＡＭが搭載された高性能な半導体装置を低コストで製造することができる。
【０００７】
また、チップオンチップ法によれば、第１の半導体チップ１０１ａと第２の半導体チップ１０１ｂに分割して回路を構成することにより配線長が短縮され、製造歩留まりが向上する、半導体チップの占有面積が縮小して半導体装置の小型化が図れるといった利点がある。
【０００８】
以下、従来のチップオンチップ法による半導体装置の製造方法について、図１０を参照しながら、説明する。
【０００９】
先ず、図１０（ａ）の工程において、基板１０３に、ダイボンド剤１０５を介して第２の半導体チップ１０１ｂを配置し、インライン又はオーブンによるバッチ処理によりダイボンド剤１０５を熱硬化させて固定する（ダイボンド工程）。
【００１０】
次に、図１０（ｂ）の工程において、第１の半導体チップ１０１ａを回路形成面を下にして、第２の半導体チップ１０１ｂ上にフリップチップボンドにより搭載する。こうして、第１の半導体チップ１０１ａの電極パッド（図示せず）と、第２の半導体チップ１０１ｂの電極パッド（図示せず）が、バンプ２を介して電気的に接続される（フリップチップボンド工程）。
【００１１】
次いで、図１０（ｃ）の工程において、第１の半導体チップ１０１ａと第２の半導体チップ１０１ｂの間に形成された空隙に、液状の樹脂からなるアンダーフィル剤１０４を注入し、半導体チップ同士を接着して固定する（アンダーフィル工程）。
【００１２】
続いて、図１０（ｄ）の工程において、第２の半導体チップ１０１ｂの電極パッドをワイヤー１０６を介して基板１０３に電気的に接続する（ワイヤーボンド工程）。
【００１３】
そして、図１０（ｅ）の工程において、得られた積層体を、金型上部１１０ａと金型下部１１０ｂから構成される金型１１０内に収納する。そして、この後、金型１１０内に、溶融した封止樹脂１０７を注入して積層体を被い、そのまま１〜２分保持し、封止樹脂１０７を硬化させて成形が完了する（封止工程）。
【００１４】
以上の工程を経て、図１０（ｆ）に示すように、半導体装置が完成する。
【００１５】
ところが、こうした大規模な半導体装置を高速で動作させると必然的に消費電力が増大し、発熱量が大きくなる。上述したように、チップオンチップ法は、高性能かつ大規模な半導体装置の製造に適した方法であるが、積層された複数の半導体チップが封止樹脂によって被覆されるため、放熱性に劣り、携帯電話等の電子機器に使用した場合に、回路からの発熱による誤動作や故障を引起すことがあった。
【００１６】
この問題に対し、特開２００１−５７４０４号公報には、チップオンチップ法により製造された半導体装置において、半導体チップの裏面（回路形成面と反対側の面）を研削して封止樹脂から外に露出させることで、放熱特性を高める技術が開示されている。このような半導体装置の一例を図１１に示す。このように、半導体チップの裏面と周辺の樹脂とが面一に形成されている（図１１において、同一の符号を付した部分は、全て図９に示した半導体装置に対応するため、その説明を省略する）。
【００１７】
また、特開２００１−２６７４７０号公報には、そのような半導体装置の露出面に、放熱板を取り付け、放熱特性を向上させる技術が開示されている。
【００１８】
【発明が解決しようとする課題】
しかし、これら技術は、封止工程の後に、半導体装置を研削する工程が別途必要となり、生産性に劣る。また、研削時に発生する封止樹脂と半導体チップの研削屑が環境に与える影響も無視できない。
【００１９】
また、携帯電話等の電子機器では、近年、さらなる小型軽量化・多機能化とそれに伴う回路部品への高密度実装対応化が要求されており、特に、いわゆるアナログベースバンドプロセッサーの消費電力は数Ｗレベルに達することから、放熱特性をさらに高めることにより、携帯電話等の電子機器の信頼性を向上させる技術が強く求められている。
【００２０】
本発明は、このような従来技術における問題点を解決し、放熱性に優れ、携帯電話等の電子機器に搭載して高い信頼性が得られる半導体装置、およびその製造方法を提供することを目的とする。
【００２１】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体装置の製造方法においては、基板上に複数の半導体チップを配置して積層体を形成し、次に、前記積層体を金型内に収納し、前記金型に封止樹脂を注入して前記積層体を封止樹脂により封止する。ここで、前記積層体を金型内に収納し、前記金型に封止樹脂を注入して前記積層体を封止樹脂により封止するにあたり、前記積層体の最上段に配置された第１の半導体チップの裏面と側面の一部とを、前記金型内に形成された凹部に貼付した離型フィルムを介して押圧し、前記第１の半導体チップの裏面と側面の一部とへの前記封止樹脂の進入を阻止することにより、前記第１の半導体チップの裏面と側面の一部とを、硬化後の封止樹脂から外に露出させる。
【００２２】
この構成により、封止工程の後に、第１の半導体チップの裏面を露出させる工程が不要となり、チップオンチップ法による半導体装置の製造方法が簡易かつ生産性の高いものとなる。さらに、第１の半導体チップの裏面と側面の一部とを、前記金型内に形成された凹部に貼付した離型フィルムを介して押圧し、前記第１の半導体チップの裏面と側面の一部とへの前記封止樹脂の進入を阻止することにより、前記第１の半導体チップの裏面と側面の一部とを、硬化後の封止樹脂から外に露出させることができる。
【００２３】
上記した本発明の半導体装置の製造方法において、基板上に第２の半導体チップを配置し、前記第２の半導体チップ上に付着させた接着剤により、前記第１の半導体チップを第２の半導体チップ上にバンプを介して固定して配置することにより前記積層体を形成した後、前記積層体を前記封止樹脂により封止することが好ましい。
【００２４】
さらに、上記した本発明の半導体装置の製造方法において、前記積層体を封止樹脂により封止するにあたり、前記第１の半導体チップと前記第２の半導体チップの間に形成された空隙に、前記封止樹脂を充填することが好ましい。
【００２５】
【発明の実施の形態】
本発明の半導体装置は、基板上に重ね合わせて搭載された複数の半導体チップと、複数の半導体チップを封止する封止樹脂とを備える。これら複数の半導体チップのうち、最上段に配置された第１の半導体チップの裏面と側面の一部が封止樹脂から外に露出している。
【００２６】
ここで、第１の半導体チップが第２の半導体チップに接着剤により固定されていることが好ましい。
【００２７】
この構成により、第１の半導体チップが第２の半導体チップに固定され、工程で受ける衝撃による、第１の半導体チップの位置ズレやフリップチップ接続部の破損等の不具合が防止される。
【００２８】
また、第１の半導体チップと第２の半導体チップの間に形成された空隙に、封止樹脂が充填されていることが好ましい。
【００２９】
この構成により、従来存在していたアンダーフィル剤と封止樹脂との界面がなくなるため、半導体装置の吸湿が低減され、例えば、リフローにおいて、吸湿した水分が加熱されて気化膨張し、半導体チップや封止樹脂を破損させる問題が解消される。また、アンダーフィル剤によるフィレットのための領域が不要となるため、半導体チップ上に電極パッドを配置するに当たっての設計上の自由度が高まる。
【００３０】
また、基板として金属リードフレームを用いることが好ましい。
【００３１】
この構成により、金属リードフレームは、ポリイミドやセラミックス等が使用された基板よりも格段に安価なため、製造コスト的に有利となる。
【００３２】
また、第２の半導体チップが金属リードフレームのダイパッド部にダイボンドにより接続され、ダイパッド部の接続面の反対面が封止樹脂より外に露出していることが好ましい。
【００３３】
この構成により、得られる半導体装置が、さらに放熱性に優れたものとなる。
【００３４】
また、第１の半導体チップがさらに複数の半導体チップにより構成され、この複数の半導体チップからなる第１の半導体チップが、第２の半導体チップ上にフリップチップボンドにより搭載されていることが好ましい。
【００３５】
この構成により、得られる半導体装置が、放熱性に優れたものとなる上、さらに多くの半導体チップを基板上に搭載することができ、携帯電話等の電子機器において、回路部品への高密度実装対応化に貢献する。
【００３６】
また、第１の半導体チップの露出面に放熱装置が着接されていることが好ましい。
【００３７】
この構成により、得られる半導体装置が、さらに放熱性に優れたものとなる。
【００３８】
本発明の半導体装置の製造方法は、基板上に複数の半導体チップを配置して積層体を形成し、次に、この積層体を封止樹脂により封止する。ここで、封止樹脂が、積層体の最上段に配置された第１の半導体チップの裏面への進入を阻止する手段を用い、第１の半導体チップの裏面と側面の一部を、硬化後の封止樹脂から外に露出させる方法である。
【００３９】
ここで、基板上に複数の半導体チップを配置して積層体を形成し、次に、積層体を金型内に収納し、金型に封止樹脂を注入して積層体を封止するにあたり、第１の半導体チップの側面が、金型内に形成された凹部に貼付した離型フィルムを介して金型の凹部により押圧され、第１の半導体チップの裏面への封止樹脂の進入が阻止されるようにしたことが好ましい。
【００４０】
この構成により、封止工程において、第１の半導体チップの裏面と側面の一部を露出させるため、封止工程の後に、第１の半導体チップの裏面を露出させる工程が不要となり、製造方法が簡易かつ生産性の高いものとなる。
【００４１】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００４２】
（実施の形態１）
図１に、本実施の形態における半導体装置の断面図を示す。１ａは、第１の半導体チップであり、積層体の最上段に配置されている。１ｂは、第２の半導体チップであり、その上に第１の半導体チップ１ａがバンプ２を介してフリップチップボンドにより搭載されている。３は、基板であり、その上に第２の半導体チップ１ｂがダイボンド剤５を介して搭載されている。第２の半導体チップ１ｂが、基板３にワイヤー６を介して電気的に接続されている。
【００４３】
また、４は、第１の半導体チップ１ａと第２の半導体チップ１ｂの間に形成された空隙に充填されたアンダーフィル剤、７は封止樹脂である。基板３の下部には、外部部品との接続端子として用いるランド３ａが格子状に配置されている。また、ランド３ａには、金属ボールを装着しても良い。
【００４４】
本実施の形態における半導体装置は、図１に示すように、積層体の最上段に配置された第１の半導体チップ１ａの裏面（回路形成面と反対側の面）全面と側面の一部が封止樹脂７によって被われず、封止樹脂７から外に露出している。
【００４５】
本実施の形態において、第１の半導体チップ１ａと第２の半導体チップ１ｂには、一般的なＳｉ（シリコン）を用いるが、これ以外に、ＳｉＧｅ、ＧａＡｓ、ＧａＰ等の化合物半導体を用いることもできる。また、第１の半導体チップ１ａと第２の半導体チップ１ｂには、同種の材料を用いても異種の材料を用いても良い。バンプ２には、Ａｇ、Ａｕ、Ｃｕ、半田等を用いる。基板３には、エッチング等により銅箔に配線パターンが形成されたガラス布基材エポキシ基板、ポリイミド系樹脂によるフレキシブル基板、セラミック基板等を用いる。これら基板の構造は、単純な構造の両面基板、両面基板を積層した多層基板、又は、それら基板の表面に、高密度な配線バターンが形成されたビルドアップ基板等を用いるのが好ましい。
【００４６】
また、ダイボンド剤５には、熱硬化性エポキシ樹脂を主成分とするものを用いる。ＡｇやＰｄ等を分散させ、熱伝導効率を高めたダイボンド剤５を用いても良い。また、ダイボンド剤５には、ペースト状又はフィルム状の形態のものを用いる。アンダーフィル剤４と封止樹脂７には、熱硬化性エポキシ樹脂を用いる。アンダーフィル剤４には、半導体チップ間に形成された空隙に注入することから液状の樹脂を用いる。封止樹脂７には、一般に固形の樹脂を使用し、これを金型内で硬化させるが、液状の樹脂を用いることも可能である。ワイヤー６には、Ａｕ、Ａｌ等の金属やそれらを主成分とした合金を用いる。
【００４７】
以下、本実施の形態における半導体装置の製造方法について、図２を参照しながら、説明する。
【００４８】
先ず、図２（ａ）の工程において、基板３に、ダイボンド剤５を介して第２の半導体チップ１ｂを配置し、インライン又はオーブンによるバッチ処理によりダイボンド剤５を熱硬化させて固定する（ダイボンド工程）。
【００４９】
次に、図２（ｂ）の工程において、第１の半導体チップ１ａを回路形成面を下にして、第２の半導体チップ１ａ上にフリップチップボンドにより搭載する。このとき、第１の半導体チップ１ａのバンプ２が、第２の半導体チップ１ｂ上の所定の電極パッドに対向して互いの位置が整合するようにする。ここで、バンプ２は、印刷法、マスク蒸着法、スタッドバンプ法、めっき法、転写法等により形成することができる。また、バンプ２と電極パッドとの接続方法は、半田バンプを溶融して接続する方法、バンプ２に導電ペーストを付加して接着する方法、アンダーフィル剤の硬化収縮によりバンプ２を圧接する方法、超音波を印加して接続する方法等の中から、バンプ２の材料に応じて選択することができる。
【００５０】
このようにして、第１の半導体チップ１ａの電極パッド（図示せず）と、第２の半導体チップ１ｂの電極パッド（図示せず）を、バンプ２を介して電気的に接続する（フリップチップボンド工程）。
【００５１】
次いで、図２（ｃ）の工程において、第１の半導体チップ１ａと第２の半導体チップ１ｂの間に形成された空隙に、ディスペンス法によって液状の樹脂からなるアンダーフィル剤４を注入する。この後、所定の温度と時間でアンダーフィル剤４を硬化させ、半導体チップ同士を接着して固定する（アンダーフィル工程）。
【００５２】
続いて、図２（ｄ）の工程において、基板３と第２の半導体チップ１ｂを加熱し、加圧と超音波振動を併用することにより、第２の半導体チップ１ｂの電極パッドをワイヤー６を介して基板３に電気的に接続する（ワイヤーボンド工程）。
【００５３】
そして、図２（ｅ）の工程において、ワイヤーボンド工程迄に組み立てた積層体を、１６５〜１８５℃の成形温度に加熱した、金型上部２０ａと金型下部２０ｂから構成される金型２０のキャビティ内に収納する。ここでは、金型上部２０ａに形成された凹部の表面の形状に沿って離型フィルム２１を貼り付け、第１の半導体チップ１ａの側面が、離型フィルム２１を介して金型上部２０ａの凹部により押圧されるようにする。これにより、第１の半導体チップ１ａの裏面への封止樹脂７の進入が阻止されると共に、成形後、第１の半導体チップ１ａの側面の一部が封止樹脂から外に露出するようになる。その後、固形樹脂を溶融させて液状とした封止樹脂７をキャビティ内に注入して、積層体の基板３から第１の半導体チップ１ａの側面までを封止樹脂７により被い、５０〜２００ｋｇｆ／ｃｍ2の圧力を印加した状態で１〜２分保持し（この圧力により、封止樹脂７中のボイドが潰される）、封止樹脂７を硬化させて成形が完了する。
【００５４】
ここで、離型フィルム２１には、例えば、フッ素系樹脂フィルムが使用でき、市販品として、旭硝子（株）製、アフレックス（商品名）が使用できる。こうした離型フィルム２１を用いることにより、押圧による半導体チップの割れ、欠け等の破損が防止され、さらに、成形品を金型２０から離型する際、封止樹脂７の金型上部２０ａ等への付着が防止され、作業性が向上する。なお、離型フィルム２１は、一定の張力を付与してシワのない状態で、金型上部２０ａの凹部の表面に真空吸着させるのが好ましい。また、金型２０を備えた封止装置に、自動的に離型フィルム２１の供給と巻取を行う装置を備えることで、離型フィルム２１を常に清浄な状態で使用するのが好ましい（封止工程）。
【００５５】
以上の工程を経て、成形品を金型２０から取り出し、図２（ｆ）に示す半導体装置を得る。この際、離型フィルム２１は、金型上部２０ａの凹部に付着した状態となるので、積層体から自然に剥がれる。なお、封止樹脂７の硬化を完全にするため、アフターキュア工程を追加することが好ましい。
【００５６】
本実施の形態によれば、積層体の最上段に配置された第１の半導体チップ１ａの裏面と側面の一部が封止樹脂から外に露出していることから、従来技術のチップオンチップ法による半導体装置と比べ、さらに放熱性に優れたものとなる。また、封止工程において、第１の半導体チップ１ａの裏面と側面の一部を露出させるため、封止工程の後に、第１の半導体チップ１ａの裏面を露出させる工程が不要となり、チップオンチップ法による製造方法が簡易かつ生産性の高いものとなる。また、半導体装置を研削しないため、封止樹脂と半導体チップの研削屑が発生することもない。また、封止樹脂に安価な固形樹脂を用いるため、製造コスト的に有利となる。
【００５７】
なお、本実施の形態において、図２（ａ）〜図２（ｄ）の工程については、上記した手順以外で行っても良い。即ち、例えば、ウエハー状態の第２の半導体チップ１ｂ上に第１の半導体チップ１ａをフリップチップボンドにより配置し、半導体チップ間の空隙にアンダーフィル剤４を注入した後、基板３に、ダイボンド剤５を介して配置しても良い。また、第２の半導体チップ１ｂの電極パッドをワイヤー６を介して基板３に電気的に接続した後、第２の半導体チップ１ｂ上に第１の半導体チップ１ａをフリップチップボンドにより配置し、半導体チップ間の空隙に、アンダーフィル剤４を注入しても良い。
【００５８】
また、本実施の形態においては、ワイヤーボンド工程におけるワイヤー６による半導体チップ同士の接続性や封止樹脂７と積層体の密着性を向上させるため、ダイボンド工程又はワイヤーボンド工程の後にプラズマクリーニングを施しても良い。
【００５９】
（実施の形態２）
図３に、本実施の形態における半導体装置の断面図を示す。この半導体装置は、第１の半導体チップ１ａが第２の半導体チップ１ｂに接着剤８により固定され、アンダーフィル剤４を使用せずに、第１の半導体チップ１ａと第２の半導体チップ１ｂの間に形成された空隙が封止樹脂により充填されている。その点以外は実施の形態１の半導体装置と同様な構成であるため、実施の形態１における半導体装置に対応する部分は、同一の符号を付してその説明を省略する。
【００６０】
本実施の形態における半導体装置は、図３に示すように、積層体の最上段に配置された第１の半導体チップ１ａの裏面と側面の一部が封止樹脂７によって被われず、封止樹脂７から外に露出している。
【００６１】
また、本実施の形態において、第１の半導体チップ１ａ、第２の半導体チップ１ｂ、基板３、アンダーフィル剤４、ダイボンド剤５、ワイヤー６、及び封止樹脂７には、実施の形態１と同様な材料を用いることができる。
【００６２】
以下、本実施の形態における半導体装置の製造方法について、図４を参照しながら、説明する。
【００６３】
先ず、図４（ａ）の工程において、基板３に、ダイボンド剤５を介して第２の半導体チップ１ｂを配置し、インライン又はオーブンによるバッチ処理によりダイボンド剤５を熱硬化させて固定する（ダイボンド工程）。
【００６４】
次に、図４（ｂ）の工程において、液状又はフィルム状の接着剤８を、第２の半導体チップ１ｂ上の、フリップチップボンドの妨げにならない位置に付着させる。接着剤８には、熱硬化性のエポキシ樹脂系接着剤を使用するのが好ましい。接着剤８によって、第１の半導体チップ１ａが第２の半導体チップ１ｂに固定され、工程で受ける衝撃による、第１の半導体チップ１ａの位置ズレやフリップチップ接続部の破損等の不具合が防止される。次いで、第１の半導体チップ１ａを回路形成面を下にして、第２の半導体チップ１ａ上にフリップチップボンドにより配置する。このとき、第１の半導体チップ１ａが第２の半導体チップ１ｂに接着剤８により固定されるように、また、第１の半導体チップ１ａのバンプ２が、第２の半導体チップ１ｂ上の所定の電極パッドに対向して互いの位置が整合するようにする。ここで、バンプ２は、印刷法、マスク蒸着法、スタッドバンプ法、めっき法、転写法等により形成することができる。また、バンプ２と電極パッドとの接続方法は、半田バンプを溶融して接続する方法、バンプ２に導電ペーストを付加して接着する方法、アンダーフィル剤の硬化収縮によりバンプ２を圧接する方法、超音波を印加して接続する方法等の中から、バンプ２の材料に応じて選択することができる。
【００６５】
このようにして、第１の半導体チップ１ａの電極パッド（図示せず）と、第２の半導体チップ１ｂの電極パッド（図示せず）を、バンプ２を介して電気的に接続する。その後、必要な場合は、所定時間放置して接着剤８を硬化させる（フリップチップボンド工程）。
【００６６】
次いで、図４（ｃ）の工程において、基板３と第２の半導体チップ１ｂを加熱し、加圧と超音波振動を併用することにより、第２の半導体チップ１ｂの電極パッドをワイヤー６を介して基板３に電気的に接続する（ワイヤーボンド工程）。
【００６７】
続いて、図４（ｄ）の工程において、ワイヤーボンド工程迄に組み立てた積層体を、１６５〜１８５℃の成形温度に加熱した、金型上部２０ａと金型下部２０ｂから構成される金型２０のキャビティ内に収納する。ここでは、金型上部２０ａに形成された凹部の表面の形状に沿って離型フィルム２１を貼り付け、第１の半導体チップ１ａの側面が、離型フィルム２１を介して金型上部２０ａの凹部により押圧されるようにする。これにより、第１の半導体チップ１ａの裏面への封止樹脂７の進入が阻止されると共に、成形後、第１の半導体チップ１ａの側面の一部が封止樹脂７から外に露出するようになる。その後、固形樹脂を溶融させて液状とした封止樹脂７をキャビティ内に注入して、積層体の基板３から第１の半導体チップ１ａの側面までを封止樹脂７により被う。このとき、第１の半導体チップ１ａと第２の半導体チップ１ｂの間に形成された空隙が封止樹脂７により充填される。本実施の形態では、いわゆるトランスファ注入により封止樹脂７に圧力が加わるため、毛細管現象によりアンダーフィル剤を充填するよりも、充填性が良好であって、かつ、封止樹脂７中のボイドも潰され、半導体装置の信頼性向上に寄与する。また、接着剤８によって、第１の半導体チップ１ａが第２の半導体チップ１ｂに固定され、封止樹脂７の圧力による、第１の半導体チップ１ａの位置ズレやフリップチップ接続部の破損等の不具合が防止される。さらに、５０〜２００ｋｇｆ／ｃｍ2の圧力を印加した状態で１〜２分保持し（この圧力により、封止樹脂７中のボイドが潰される。）、封止樹脂７を硬化させて成形が完了する（封止工程）。
【００６８】
以上の工程を経て、成形品を金型２０から取り出し、図４（ｅ）に示す半導体装置を得る。この際、離型フィルム２１は、金型上部２０ａの凹部に付着した状態となるので、積層体から自然に剥がれる。なお、封止樹脂７の硬化を完全にするため、アフターキュア工程を追加することが好ましい。
【００６９】
本実施の形態によれば、実施の形態１と同様な効果が得られる上、積層された半導体チップの間に形成された空隙に封止樹脂７が充填されており、従来存在していたアンダーフィル剤と封止樹脂の界面がなくなるため、半導体装置の吸湿が低減され、例えば、リフローにおいて、アンダーフィル剤と封止樹脂との界面において、吸湿した水分が加熱されて気化膨張し、半導体チップや封止樹脂を破損させる問題が解消される。
【００７０】
また、半導体チップ間の接着にアンダーフィル剤を用いた場合、ベースとなる半導体チップ上に、いわゆるフィレットが形成され、ワイヤーにより接続されたベースとなる半導体チップの電極パッドにフィレットが接触しないようにする必要があったことから、組み合わせる半導体チップにサイズ上の制約が生じていた。しかし、本実施の形態によれば、アンダーフィル剤を用いないため、そのような問題が効果的に解消し、半導体チップの選択の幅や、半導体チップ上に電極パッドを配置するに当たっての設計上の自由度が高まり、多彩な半導体装置を製造することができる。また、アンダーフィル工程が省略されるため、生産性が高められる。
【００７１】
なお、本実施の形態において、図４（ａ）〜図４（ｃ）の工程については、上記した手順以外で行っても良い。即ち、例えば、ウエハー状態の第２の半導体チップ１ｂ上に第１の半導体チップ１ａをフリップチップボンドにより配置し、第２の半導体チップ１ｂを基板３上にダイボンド剤５を介して配置しても良い。また、第２の半導体チップ１ｂの電極パッドをワイヤー６を介して基板３に電気的に接続した後、第２の半導体チップ１ｂ上に第１の半導体チップ１ａをフリップチップボンドにより配置しても良い。
【００７２】
また、本実施の形態においては、ワイヤーボンド工程におけるワイヤー６による半導体チップ同士の接続性や封止樹脂７と積層体の密着性を向上させるため、ダイボンド工程又はワイヤーボンド工程の後にプラズマクリーニングを施しても良い。
【００７３】
（実施の形態３）
図５に、本実施の形態における半導体装置の断面図を示す。９は、第２の半導体チップ１ｂをフリップチップボンドする金属リードフレームである。９ａ、９ｂ、及び９ｃは、いずれも金属リードフレーム９の一部であり、それぞれダイパッド部、インナーリード部、及びランド部である。金属リードフレーム９には、Ｃｕ、ＦｅＮｉ合金等が使用できる。この半導体装置は、基板として金属リードフレーム９を用い、第２の半導体チップ１ｂがインナーリード部９ｂにワイヤー６を介して電気的に接続されている。その点以外は実施の形態２の半導体装置と同様な構成であるため、実施の形態２における半導体装置に対応する部分は、同一の符号を付してその説明を省略する。本実施の形態における半導体装置は、その外部に電極として露出したリードの形態により、ＱＦＮ（Quad・Flat・Non-leaded・Package）や、ＳＯＮ（Small・Outline・Non-leaded・Package）、ＬＧＡ（Land・Grid・Array）、ＢＧＡ（Ball・Grid・Array）等のタイプに分けられる。
【００７４】
本実施の形態における半導体装置は、図５に示すように、積層体の最上段に配置された第１の半導体チップ１ａの裏面と側面の一部が封止樹脂７によって被われず、封止樹脂７から外に露出している。
【００７５】
以下、本実施の形態における半導体装置の製造方法について、図６を参照しながら、説明する。
【００７６】
先ず、図６（ａ）の工程において、金属リードフレーム９のダイパッド部９ａに、ダイボンド剤５を介して第２の半導体チップ１ｂを配置し、インライン又はオーブンによるバッチ処理によりダイボンド剤５を熱硬化させて固定する。ここで、ダイパッド９ａの背面とランド部９ｃに封止フィルム１０を貼り付けておく。封止フィルム１０には、ポリイミド系樹脂が使用できる（ダイボンド工程）。
【００７７】
次に、図６（ｂ）の工程において、実施の形態２と同様にして、第１の半導体チップ１ａの電極パッド（図示せず）と、第２の半導体チップ１ｂの電極パッド（図示せず）を、バンプ２を介して電気的に接続する。その後、必要な場合は、所定時間放置して接着剤８を硬化させる（フリップチップボンド工程）。
【００７８】
次いで、図６（ｃ）の工程において、基板３と第２の半導体チップ１ｂを加熱し、加圧と超音波振動を併用することにより、第２の半導体チップ１ｂの電極パッドをワイヤー６を介してインナーリード部９ｂに電気的に接続する（ワイヤーボンド工程）。
【００７９】
続いて、図６（ｄ）の工程において、ワイヤーボンド工程迄に組み立てた積層体を、１６５〜１８５℃の成形温度に加熱した、金型上部２０ａと金型下部２０ｂから構成される金型２０のキャビティ内に収納する。ここでは、金型上部２０ａに形成された凹部の表面の形状に沿って離型フィルム２１を貼り付け、第１の半導体チップ１ａの側面が、離型フィルム２１を介して金型上部２０ａの凹部により押圧されるようにする。これにより、第１の半導体チップ１ａの裏面への封止樹脂７の進入が阻止されると共に、成形後、第１の半導体チップ１ａの側面の一部が封止樹脂７から外に露出するようになる。一方、金型下部２１ａに形成された凹部に、封止フィルム１０を介して金属リードフレーム９を載置する。封止フィルム１０により、封止工程における樹脂漏れが防止されると共に、成形後、ランド９ｃが封止樹脂７から突出した部分（スタンドオフ）が確保され、半導体装置を外部ボードの端子にフリップチップボンドする際のショートの発生が防止される。以下、実施の形態２と同様な操作を経て、封止樹脂７を硬化させて成形が完了する（封止工程）。
【００８０】
以上の工程を経て、成形品を金型２０から取り出し、封止フィルム１０を積層体から剥離して、図６（ｅ）に示す半導体装置を得る。この際、離型フィルム２１は、金型上部２０ａの凹部に付着した状態となるので、積層体から自然に剥がれる。なお、封止樹脂７の硬化を完全にするため、アフターキュア工程を追加することが好ましい。また、アフターキュア工程の後、封止フィルム１０を剥がすのが好ましい。これにより、ランド部９ｂの汚染が防止される。
【００８１】
本実施の形態によれば、実施の形態２と同様な効果が得られる上、金属リードフレーム９のダイパッド部９ａが封止樹脂７から外に露出しているため、実施の形態２の半導体装置と比較して、さらに放熱性に優れたものとなる。また、金属リードフレーム９は、ポリイミドやセラミックス等が使用された基板３よりも格段に安価なため、製造コスト的に有利となる。
【００８２】
なお、本実施の形態において、図６（ａ）〜図６（ｃ）の工程については、上記した手順以外で行っても良い。即ち、例えば、ウエハー状態の第２の半導体チップ１ｂ上に第１の半導体チップ１ａをフリップチップボンドにより配置し、金属リードフレーム９上に第２の半導体チップ１ｂをダイボンド剤５を介して配置しても良い。また、第２の半導体チップ１ｂの電極パッドをワイヤー６を介して金属リードフレーム９に電気的に接続した後、第２の半導体チップ１ｂ上に第１の半導体チップ１ａをフリップチップボンドにより配置しても良い。
【００８３】
また、本実施の形態においては、ワイヤーボンド工程におけるワイヤー６による半導体チップ同士の接続性や封止樹脂７と積層体の密着性を向上させるため、ダイボンド工程又はワイヤーボンド工程の後にプラズマクリーニングを施しても良い。
【００８４】
（実施の形態４）
図７に、本実施の形態における半導体装置の断面図を示す。本実施の形態における半導体装置は、いずれも実施の形態２における半導体装置の最上段に配置された第１の半導体チップ１ａの露出面に、半導体装置の放熱性を高める放熱装置１１が着接されて構成されている。
【００８５】
ここで、図７（ａ）に示すものでは、半導体装置の基板３上の露出面を含む領域をスパッタ等により金属膜で被覆し、これを放熱装置１１としている。また、図７（ｂ）に示すものでは、ヒートシンクやヒートスプレッダを第１の半導体チップ１ａの裏面に接着剤を用いて取り付け、これを放熱装置１１としている。ここで、接着剤としては、熱伝導性の高いものが良く、例えば、半田や金属を混入した熱硬化性エポキシ樹脂系接着剤を用いることが好ましい。また、これら放熱装置１１の材料としては、放熱性が高められることから、Ａｌ、Ｃｕ、Ｔｉ等の金属材料を用いることが好ましい。
【００８６】
なお、放熱装置１１が、ヒートシンクやヒートスプレッダの半導体装置の場合は、金属膜により被覆した方と比べ、格段に安価に製造できる。また、放熱装置１１は、図７（ｂ）に示すように、フィン形状を有すると、放熱性がさらに高められ、好ましい。
【００８７】
本実施の形態によれば、積層体の最上段に配置された第１の半導体チップ１ａの露出面に放熱性を高める放熱装置１１が着接されていることから、従来技術による半導体装置と比べ、さらに放熱性に優れたものとなる。
【００８８】
（実施の形態５）
図８に、本実施の形態における半導体装置の断面図を示す。本実施の形態における半導体装置は、実施の形態１〜４の半導体装置と比べ、基板上にさらに多くの半導体チップが搭載されて構成されている。
【００８９】
本実施の形態における半導体装置は、図８に示すように、積層体の最上段に配置された１又は２の半導体チップの裏面と側面の一部が封止樹脂７によって被われず、封止樹脂７から外に露出している。
【００９０】
ここで、図８（ａ）に示すものでは、第３の半導体チップ１ｃが基板３上にダイボンドにより搭載され、第２の半導体チップ１ｂが第３の半導体チップ１ｃ上にダイボンドにより搭載され、第１の半導体チップ１ａが第２の半導体チップ１ｂ上にフリップチップボンドにより搭載されている。さらに、第２の半導体チップ１ｂと第３の半導体チップ１ｃがそれぞれ基板３にワイヤー６を介して電気的に接続され構成されている。
【００９１】
また、図８（ｂ）に示すものでは、第３の半導体チップ１ｃが基板３上にフリップチップボンドにより搭載され、第２の半導体チップ１ｂが第３の半導体チップ１ｃ上にダイボンドにより搭載され、第１の半導体チップ１ａが第２の半導体チップ１ｂ上にフリップチップボンドにより搭載されている。さらに、第２の半導体チップ１ｂと第３の半導体チップ１ｃがそれぞれ基板３にワイヤー６を介して電気的に接続され構成されている。
【００９２】
また、図８（ｃ）に示すものでは、第２の半導体チップ１ｃが基板３上にダイボンドにより搭載され、第１の半導体チップ１ａと第３の半導体チップ１ｃが第２の半導体チップ１ｂ上にフリップチップボンドにより搭載されている。さらに、第３の半導体チップ１ｃが基板３にワイヤー６を介して電気的に接続され構成されている。この構成によれば、基板３上にＤＲＡＭとフラッシュＥＥＰＲＯＭといった機能の異なる半導体チップをフリップチップボンドにより搭載することができる。
【００９３】
なお、本実施の形態の半導体装置において、上記した点以外は、実施の形態２の半導体装置と同様な構成であり、実施の形態２における半導体装置に対応する部分は、同一の符号を付してその説明を省略する。
【００９４】
本実施の形態によれば、実施の形態２と同様な効果が得られる上、さらに多くの半導体チップをチップオンチップ法により基板上に搭載することができ、携帯電話等の電子機器において、回路部品への高密度実装対応化に貢献する。
【００９５】
【発明の効果】
本発明によれば、積層体の最上段に配置された半導体チップの裏面と側面の一部が封止樹脂から外に露出していることから、従来技術のチップオンチップ法による半導体装置と比べ、さらに放熱性に優れたものとなる。また、封止工程において、第１の半導体チップ１ａの裏面と側面の一部を露出させるため、封止工程の後に、第１の半導体チップ１ａの裏面を露出させる工程が不要となり、チップオンチップ法による半導体装置の製造方法が簡易かつ生産性の高いものとなる。
【００９６】
また、本発明により得られる半導体装置は、小型軽量化・多機能化が要求される携帯電話等の電子機器に用いて、高い信頼性を確保できる。
【図面の簡単な説明】
【図１】 実施の形態１における半導体装置を示す断面図
【図２】 実施の形態１における半導体装置の製造方法を示す工程図
【図３】 実施の形態２における半導体装置を示す断面図
【図４】 実施の形態２における半導体装置の製造方法を示す工程図
【図５】 実施の形態３における半導体装置を示す断面図
【図６】 実施の形態３における半導体装置の製造方法を示す工程図
【図７】 実施の形態４における半導体装置を示す断面図
【図８】 実施の形態５における半導体装置を示す断面図
【図９】 従来の半導体装置を示す断面図
【図１０】 従来の半導体装置の製造方法を示す工程図
【図１１】 従来の半導体装置の別の一例を示す断面図
【符号の説明】
１ａ、１０１ａ 第１の半導体チップ
１ｂ、１０１ｂ 第２の半導体チップ
１ｃ、１０１ｃ 第３の半導体チップ
２、１０２ バンプ
３、１０３ 基板
３ａ、１０３ａ ランド
４、１０４ アンダーフィル剤
５、１０５ ダイボンド剤
６、１０６ ワイヤー
７、１０７ 封止樹脂
８ 接着剤
９ 金属リードフレーム
９ａ ダイパッド部
９ｂ インナーリード部
９ｃ ランド部
１０ 封止フィルム
１１ 放熱装置
２０、１１０ 金型
２０ａ、１１０ａ 金型上部
２０ｂ、１１０ｂ 金型下部
２１ 離型フィルム

Claims (3)

  1. 基板上に複数の半導体チップを配置して積層体を形成し、次に、前記積層体を金型内に収納し、前記金型に封止樹脂を注入して前記積層体を封止樹脂により封止し、その後、前記封止樹脂を硬化させる半導体装置の製造方法において、
    前記積層体を金型内に収納し、前記金型に封止樹脂を注入して前記積層体を封止樹脂により封止するにあたり、
    前記積層体の最上段に配置された第１の半導体チップの裏面と側面の一部とを、前記金型内に形成された凹部に貼付した離型フィルムを介して押圧し、前記第１の半導体チップの裏面と側面の一部とへの前記封止樹脂の進入を阻止することにより、前記第１の半導体チップの裏面と側面の一部とを、硬化後の封止樹脂から外に露出させることを特徴とする半導体装置の製造方法。
  2. 基板上に第２の半導体チップを配置し、前記第２の半導体チップ上に付着させた接着剤により、前記第１の半導体チップを第２の半導体チップ上にバンプを介して固定して配置することにより前記積層体を形成した後、
    前記積層体を前記封止樹脂により封止する請求項１に記載の半導体装置の製造方法。
  3. 前記積層体を封止樹脂により封止するにあたり、
    前記第１の半導体チップと前記第２の半導体チップの間に形成された空隙に、前記封止樹脂を充填する請求項２に記載の半導体装置の製造方法。
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Families Citing this family (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100401020B1 (ko) 2001-03-09 2003-10-08 앰코 테크놀로지 코리아 주식회사 반도체칩의 스택킹 구조 및 이를 이용한 반도체패키지
KR100524948B1 (ko) * 2003-02-22 2005-11-01 삼성전자주식회사 칩 크랙이 개선된 멀티 칩 패키지 및 그 제조방법
US7230331B2 (en) * 2003-04-22 2007-06-12 Industrial Technology Research Institute Chip package structure and process for fabricating the same
US7294533B2 (en) * 2003-06-30 2007-11-13 Intel Corporation Mold compound cap in a flip chip multi-matrix array package and process of making same
JP3949665B2 (ja) * 2004-02-24 2007-07-25 株式会社東芝 半導体装置の製造方法
KR100570514B1 (ko) * 2004-06-18 2006-04-13 삼성전자주식회사 웨이퍼 레벨 칩 스택 패키지 제조 방법
US7261793B2 (en) * 2004-08-13 2007-08-28 Hewlett-Packard Development Company, L.P. System and method for low temperature plasma-enhanced bonding
TWI259566B (en) * 2004-08-31 2006-08-01 Via Tech Inc Exposed heatsink type semiconductor package and manufacture process thereof
CN101057326A (zh) * 2004-11-17 2007-10-17 富士通株式会社 半导体器件
JP2006198916A (ja) * 2005-01-21 2006-08-03 Matsushita Electric Ind Co Ltd 熱伝導性基板の製造方法
WO2006101270A1 (en) * 2005-03-25 2006-09-28 Fujifilm Corporation Solid state imaging device and manufacturing method thereof
US7355283B2 (en) * 2005-04-14 2008-04-08 Sandisk Corporation Rigid wave pattern design on chip carrier substrate and printed circuit board for semiconductor and electronic sub-system packaging
US20060281303A1 (en) * 2005-06-14 2006-12-14 John Trezza Tack & fuse chip bonding
US7786592B2 (en) * 2005-06-14 2010-08-31 John Trezza Chip capacitive coupling
US7521806B2 (en) * 2005-06-14 2009-04-21 John Trezza Chip spanning connection
US7838997B2 (en) * 2005-06-14 2010-11-23 John Trezza Remote chip attachment
US7767493B2 (en) * 2005-06-14 2010-08-03 John Trezza Post & penetration interconnection
US7781886B2 (en) 2005-06-14 2010-08-24 John Trezza Electronic chip contact structure
US7946331B2 (en) 2005-06-14 2011-05-24 Cufer Asset Ltd. L.L.C. Pin-type chip tooling
US7560813B2 (en) 2005-06-14 2009-07-14 John Trezza Chip-based thermo-stack
US7687400B2 (en) * 2005-06-14 2010-03-30 John Trezza Side stacking apparatus and method
US7851348B2 (en) * 2005-06-14 2010-12-14 Abhay Misra Routingless chip architecture
US7534722B2 (en) 2005-06-14 2009-05-19 John Trezza Back-to-front via process
US8456015B2 (en) 2005-06-14 2013-06-04 Cufer Asset Ltd. L.L.C. Triaxial through-chip connection
JP4983049B2 (ja) * 2005-06-24 2012-07-25 セイコーエプソン株式会社 半導体装置および電子機器
US7385282B2 (en) * 2005-10-19 2008-06-10 Chipmos Technologies Inc. Stacked-type chip package structure
US7675180B1 (en) 2006-02-17 2010-03-09 Amkor Technology, Inc. Stacked electronic component package having film-on-wire spacer
US7633144B1 (en) 2006-05-24 2009-12-15 Amkor Technology, Inc. Semiconductor package
US7687397B2 (en) * 2006-06-06 2010-03-30 John Trezza Front-end processed wafer having through-chip connections
US20070281460A1 (en) * 2006-06-06 2007-12-06 Cubic Wafer, Inc. Front-end processed wafer having through-chip connections
KR100809702B1 (ko) * 2006-09-21 2008-03-06 삼성전자주식회사 반도체 패키지
EP2074647B1 (en) * 2006-10-17 2012-10-10 Cufer Asset Ltd. L.L.C. Wafer via formation
US7494843B1 (en) * 2006-12-26 2009-02-24 Bridge Semiconductor Corporation Method of making a semiconductor chip assembly with thermal conductor and encapsulant grinding
JP4926692B2 (ja) * 2006-12-27 2012-05-09 新光電気工業株式会社 配線基板及びその製造方法と半導体装置
US20080191367A1 (en) * 2007-02-08 2008-08-14 Stats Chippac, Ltd. Semiconductor package wire bonding
US7670874B2 (en) * 2007-02-16 2010-03-02 John Trezza Plated pillar package formation
US7850060B2 (en) * 2007-04-05 2010-12-14 John Trezza Heat cycle-able connection
US7748116B2 (en) * 2007-04-05 2010-07-06 John Trezza Mobile binding in an electronic connection
US7960210B2 (en) 2007-04-23 2011-06-14 Cufer Asset Ltd. L.L.C. Ultra-thin chip packaging
US20080261392A1 (en) * 2007-04-23 2008-10-23 John Trezza Conductive via formation
US7872356B2 (en) 2007-05-16 2011-01-18 Qualcomm Incorporated Die stacking system and method
US7851908B2 (en) * 2007-06-27 2010-12-14 Infineon Technologies Ag Semiconductor device
US7985628B2 (en) * 2007-12-12 2011-07-26 Stats Chippac Ltd. Integrated circuit package system with interconnect lock
US8536692B2 (en) * 2007-12-12 2013-09-17 Stats Chippac Ltd. Mountable integrated circuit package system with mountable integrated circuit die
US8084849B2 (en) * 2007-12-12 2011-12-27 Stats Chippac Ltd. Integrated circuit package system with offset stacking
US7781261B2 (en) * 2007-12-12 2010-08-24 Stats Chippac Ltd. Integrated circuit package system with offset stacking and anti-flash structure
JP2009224707A (ja) * 2008-03-18 2009-10-01 Hitachi Ltd 発熱部品の放熱構造及び電動パワーステアリング装置のコントロールユニット並びに発熱部品集合体の製造方法
US20090243069A1 (en) * 2008-03-26 2009-10-01 Zigmund Ramirez Camacho Integrated circuit package system with redistribution
JP2009239106A (ja) * 2008-03-27 2009-10-15 Sony Corp 半導体装置及び同半導体装置の製造方法
US9293385B2 (en) * 2008-07-30 2016-03-22 Stats Chippac Ltd. RDL patterning with package on package system
US20110068478A1 (en) * 2009-03-26 2011-03-24 Reza Argenty Pagaila Integrated circuit packaging system with package stacking and method of manufacture thereof
US7847382B2 (en) * 2009-03-26 2010-12-07 Stats Chippac Ltd. Integrated circuit packaging system with package stacking and method of manufacture thereof
US8035235B2 (en) * 2009-09-15 2011-10-11 Stats Chippac Ltd. Integrated circuit packaging system with package-on-package and method of manufacture thereof
JP5401292B2 (ja) * 2009-12-15 2014-01-29 ルネサスエレクトロニクス株式会社 半導体装置及び通信方法
US8541886B2 (en) * 2010-03-09 2013-09-24 Stats Chippac Ltd. Integrated circuit packaging system with via and method of manufacture thereof
CN102779919B (zh) * 2011-05-12 2015-07-08 展晶科技(深圳)有限公司 半导体封装结构
KR101218989B1 (ko) * 2011-07-15 2013-01-21 삼성전기주식회사 반도체 패키지 및 그 제조방법
US8524538B2 (en) * 2011-12-15 2013-09-03 Stats Chippac Ltd. Integrated circuit packaging system with film assistance mold and method of manufacture thereof
US9349663B2 (en) 2012-06-29 2016-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Package-on-package structure having polymer-based material for warpage control
KR101640076B1 (ko) * 2014-11-05 2016-07-15 앰코 테크놀로지 코리아 주식회사 웨이퍼 레벨의 칩 적층형 패키지 및 이의 제조 방법
KR101744536B1 (ko) * 2015-02-09 2017-06-08 엘지전자 주식회사 방열유닛 및 이를 포함하는 공기조화기의 실외기
KR20170082358A (ko) * 2016-01-06 2017-07-14 하나 마이크론(주) 스마트 기기의 트랙패드 반도체 패키지 및 그 제조 방법
JP2017188545A (ja) * 2016-04-05 2017-10-12 太陽誘電株式会社 インターポーザ付き電子部品
CN116325129A (zh) * 2020-10-16 2023-06-23 罗姆股份有限公司 半导体装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5701233A (en) * 1995-01-23 1997-12-23 Irvine Sensors Corporation Stackable modules and multimodular assemblies
US5847929A (en) * 1996-06-28 1998-12-08 International Business Machines Corporation Attaching heat sinks directly to flip chips and ceramic chip carriers
US6133637A (en) * 1997-01-24 2000-10-17 Rohm Co., Ltd. Semiconductor device having a plurality of semiconductor chips
US5900669A (en) * 1997-06-30 1999-05-04 Motorola, Inc. Semiconductor component
US6143981A (en) * 1998-06-24 2000-11-07 Amkor Technology, Inc. Plastic integrated circuit package and method and leadframe for making the package
JP3339838B2 (ja) 1999-06-07 2002-10-28 ローム株式会社 半導体装置およびその製造方法
JP3815933B2 (ja) 1999-12-10 2006-08-30 ローム株式会社 半導体装置及びその製造方法
JP3673442B2 (ja) 2000-03-16 2005-07-20 ローム株式会社 半導体装置の製造方法
JP3997685B2 (ja) 2000-04-12 2007-10-24 松下電器産業株式会社 半導体装置およびその製造方法ならびに半導体装置の実装方法
JP2001308258A (ja) 2000-04-26 2001-11-02 Sony Corp 半導体パッケージ及びその製造方法
US6707140B1 (en) * 2000-05-09 2004-03-16 National Semiconductor Corporation Arrayable, scaleable, and stackable molded package configuration
US6340846B1 (en) * 2000-12-06 2002-01-22 Amkor Technology, Inc. Making semiconductor packages with stacked dies and reinforced wire bonds
SG106054A1 (en) * 2001-04-17 2004-09-30 Micron Technology Inc Method and apparatus for package reduction in stacked chip and board assemblies
US6610560B2 (en) * 2001-05-11 2003-08-26 Siliconware Precision Industries Co., Ltd. Chip-on-chip based multi-chip module with molded underfill and method of fabricating the same
JP3628991B2 (ja) 2001-09-07 2005-03-16 松下電器産業株式会社 半導体装置及びその製造方法

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