JP3673442B2 - 半導体装置の製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
この発明は、薄型化された半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体装置の典型的な組立工程は、半導体ウエハをダイシングして個別半導体チップを作成する工程と、半導体チップをリードフレームにダイボンディングする工程と、半導体チップのパッドとリードフレームとをワイヤボンディングする工程と、リードを外部に引き出した状態で樹脂モールドする工程とを含む。
半導体装置全体の薄型化のためには半導体チップ自体の薄型化が必要である。そこで、半導体ウエハのダイシングに先立ち、ウエハの非活性表面（裏面）をグラインダーで研削する研削工程が行われる。こうして一定の厚さまで薄くしたウエハをダイシングして個別半導体チップが切り出される。
【０００３】
ところが、薄い半導体ウエハをダイシングソーで分割すると、ウエハの割れやチップの欠けが生じる。そのため、ダンシング前のウエハの薄型化には限界がある。
そこで、最近では、先にダイシングを行い、その後に、ウエハの裏面研削を行うことが提案されている。すなわち、図９(a)に示されているように、ウエハ１００の活性表面１０１を露出させた状態で、非活性表面１０２側がダイシングテープ１０５に接着させられる。この状態で、ダイシングソー１０７によって、活性表面１０１側から、約５０μｍの深さまでウエハ１００に切り溝１０３を付けるハーフカット工程が行われる。このハーフカット工程に引き続いて、図９(b)に示すように、非活性表面１０２側のダイシングテープ１０５を剥がし、活性表面１０１側にダイシングテープ１０６を貼着する。この状態で、グラインダー１０９を用いて、非活性表面１０２側の研削、すなわち裏面研削が行われる。この裏面研削は、切り溝１０３に到達するまで行われる。裏面研削によって切り溝１０３が現れたときには、厚さが約５０μｍの半導体チップ個片１１０が得られることになる。
【０００４】
このようにして、ダイシング時における割れや欠けの問題を生じさせることなく、薄型化された半導体チップ１１０を作成できる。
こうして作成された半導体チップは、その後、実装基板に搭載され、外部端子の接続および樹脂モールドなどの工程を経て、半導体装置（集積回路素子）として完成されることになる。
【０００５】
【発明が解決しようとする課題】
ところが、薄型化された半導体チップ１１０は、ハンドリング時に割れや欠けが生じるおそれがある。すなわち、たとえば、実装基板への搭載は、ロボットによって自動で行われることになるが、ロボットのハンドで保持される際などに加わる外力により、薄い半導体チップ１１０は、割れてしまったり、また、角部が容易に欠けてしまったりする。
【０００６】
したがって、上述の従来技術は、ダイシング時におけるチップの割れおよび欠けを防ぐことができても、ハンドリング時における割れや欠けといった新たな問題を招来することとなっていた。
この問題を解決するために、本願発明者は、先に提出した特願平１１−２４５８５４号において、基板に半導体チップを接合し、この半導体チップを保護樹脂で封止した後、保護樹脂と半導体チップとを同時に研削して薄型化し、さらに、基板および保護樹脂を切断して半導体装置の個片を得る製造方法を提案した。
【０００７】
これにより、上記の従来技術の問題は解決されるが、薄型化された半導体装置は、反りが生じやすく、また、半導体チップの放熱が必ずしも十分では無かった。
そこで、この発明の目的は、上述の技術的課題を解決し、反りおよび放熱対策の施された薄型の半導体装置の製造方法を提供することである。
【０００８】
【課題を解決するための手段および発明の効果】
この発明によって製造される半導体装置は、半導体チップと、この半導体チップの側壁を覆い、上記半導体チップの活性表面とは反対側の表面である非活性表面と面一に形成された表面を有する保護樹脂と、上記半導体チップの非活性表面およびこれと面一の上記保護樹脂の表面上に設けられた金属膜とを含む。
【０００９】
上記の構成によれば、半導体チップの側壁は、保護樹脂で覆われていて、この保護樹脂は、半導体チップの非活性表面と面一に形成された表面を有している。そして、半導体チップの非活性表面とこれに面一の上記保護樹脂の表面とを覆う金属膜が設けられている。この金属膜によって、半導体装置全体が補強されるため反りを防止できるとともに、半導体チップからの発熱を効果的に放熱できる。
このような半導体チップは、請求項１に記載されているように、半導体チップを、この半導体チップの少なくとも側壁を覆う保護樹脂で封止する樹脂封止工程と、上記半導体チップの活性表面とは反対側の表面である非活性表面側と、この半導体チップの側壁を覆っている上記保護樹脂とを同時に研削または研磨する研削工程と、上記半導体チップの非活性表面および上記研削工程によって半導体チップの非活性表面と面一となった上記保護樹脂の表面上に金属膜を被着させる工程とを含む製造方法により製造することができる。
【００１０】
上記金属膜は、半導体チップおよび保護樹脂に貼り付けられる金属板であってもよいし、半導体チップおよび保護樹脂の表面にスパッタ法などで形成された膜であってもよい。いずれの場合にも、金属膜は、半導体チップおよび保護樹脂の表面に密接して設けられることが好ましい。また、金属膜は、たとえば、アルミニウム、銅またはチタンなどの材料からなっていることが好ましく、その膜厚は０．１mm〜１mm程度とされることが好ましい。
【００１１】
なお、上記半導体装置は、上記半導体チップの活性表面に電気接続され、上記保護樹脂外に露出する露出部を有する外部接続端子をさらに含むことが好ましい。
この場合に、外部接続端子は、配線基板に接合された半田ボールなどのボール状端子であってもよいし、半導体チップにボンディングワイヤを介して電気接続されたリードフレームであってもよい。
【００１２】
上記半導体装置は、上記半導体チップが接合されている基板をさらに含んでいてもよい。
この場合、上記樹脂封止工程の前に、上記半導体チップを基板に接合するチップ接合工程をさらに含むこととすればよい（請求項２）。
この場合に、上記半導体チップは、活性表面が上記基板に対向した状態で、当該基板に接合されていてもよい。この場合、上記チップ接合工程では、上記半導体チップは、その活性表面を上記基板に対向させた状態で当該基板に接合されることになる（請求項３）。この構成の場合には、半導体チップは、いわゆるフェースダウンで基板に接合される。したがって、半導体チップの活性表面は、基板によって保護される。
【００１３】
また、上記基板は、リードフレームであってもよい。この場合には、上記チップ接合工程では、上記半導体チップは、非活性表面を上記リードフレームに対向させた状態で当該リードフレームに接合され、上記樹脂封止工程の前に、上記リードフレームの所定箇所と上記半導体チップの活性表面の所定箇所とをボンディングワイヤで接続する接続工程をさらに含み、上記樹脂封止工程では、上記半導体チップの活性表面および上記ボンディングワイヤが併せて樹脂封止され、上記研削工程では、上記リードフレームの上記非活性表面側に位置する部分が上記半導体チップの非活性表面側の研削に先だって研削されることが好ましい（請求項４）。この場合、半導体チップの活性表面は、保護樹脂によって保護されることになる。
【００１４】
上記金属膜は、上記保護樹脂の表面の外縁からのはみ出し部がないように設けられていることが好ましい。この構成であれば、半導体装置を実装基板に取り付ける際に、金属膜側から見た半導体装置の外形に基づいて、実装基板に対する半導体装置の位置合わせを良好に行うことができる。半導体チップが基板に接合される場合には、金属膜は、基板の外縁からのはみ出し部もないように設けられていることが好ましい。これにより、半導体装置を実装基板に取り付ける際に、その外形を基準に位置合わせを行える。
【００１５】
放熱性の観点からは、金属膜は可能な限り大きな面積を有していることが好ましいから、金属膜は、保護樹脂の表面の外縁と同形同大の平面形状に形成されていて、保護樹脂の表面の外縁と整合するように設けられていることが好ましい。このような構成は、たとえば、保護樹脂の表面に金属膜を被着させた後に、保護樹脂の表面と交差する切断面に沿って、保護樹脂と金属膜とを同時に切断する切断工程を行うことによって作製することができる。半導体チップが基板に接合される場合には、金属膜、保護樹脂および基板を一括して切断すれば、これらの平面視における外縁を一致させることができる。
【００１６】
たとえば、チップ接合工程では、比較的厚い半導体ウエハ（たとえば、３００〜７００μｍ厚）をダイシングして得られた半導体チップ個片が、基板に接合される。このような厚い半導体ウエハからの半導体チップ個片の切り出しは、容易であり、半導体チップに割れや欠けが生じることがない。そして、このような厚い半導体ウエハから取り出された厚い半導体チップは、ロボットなどによるハンドリングの際に、割れや欠けが生じることがない。
【００１７】
そして、半導体チップを保護樹脂で封止し、さらにこの保護樹脂と半導体チップの非活性表面側とを同時に研削することにより、半導体基板の非活性表面と保護樹脂の表面とを面一にできる。この研削の際、半導体チップは、保護樹脂により周囲が保護された状態で研削されていくので、欠けが生じたりするおそれはない。このようにして、半導体チップの厚みを薄くできる。
こうして得られた半導体装置は、半導体チップの側壁が保護樹脂により覆われていて、半導体チップのいずれの角部も保護樹脂により保護されている。したがって、たとえ研削によって半導体チップを非常に薄くした場合（たとえば、１００〜２００μｍ）であっても、半導体チップが損傷を受けるおそれはない。
【００１８】
すなわち、半導体装置をロボットを用いてプリント配線基板などに実装する場合であっても、半導体チップに割れや欠けが生じるおそれがない。
しかも、半導体チップの非活性表面およびこれと面一の保護樹脂の表面を覆う金属膜の働きにより、薄型化された半導体装置の反りを防止できる。
また、上記チップ接合工程では、上記基板に複数個の半導体チップが接合されてもよい。この場合、上記樹脂封止工程では、上記基板上の複数個の半導体チップが樹脂封止され、上記研削工程は、上記複数の半導体チップに関して並行して行われ、上記研削工程の後に、所定個数の半導体チップを含む半導体装置個片に切り出す切り出し工程がさらに行われることが好ましい。
【００１９】
これにより、複数個の半導体装置を一括して製造することができる。
この場合に、複数個の半導体チップの樹脂封止は、個別に行われてもよく、また、一括して行われてもよい。一括して複数個の半導体チップを樹脂封止する場合には、上記切り出し工程は、上記保護樹脂と上記基板とを同時に切断する工程を含むこととすればよい。
なお、上記基板は、配線パターンが形成された配線基板であってもよいし、また、上記基板は、別の半導体チップであって、全体としてチップ・オン・チップ構造の半導体装置が構成されてもよい。
【００２０】
チップ・オン・チップ構造を採用する場合に、土台となる親チップ上に複数個の子チップをフェースダウンで接合し、この複数個の子チップについて、保護樹脂および非活性表面側の研削を同時に行えば、子チップの表面の高さを均一にすることができるという利点がある。
なお、基板に対する半導体チップの接合は、たとえば、金バンプなどのバンプを介して行われてもよい。
【００２１】
なお、上記半導体チップは、非活性表面に対する研磨または研削処理によって、薄型化（好ましくは、１００μｍないし２００μｍの厚さに薄型化）されていることが好ましい。
なお、上記チップ接合工程では、上記基板に複数個の半導体チップが接合され、上記研削工程は、上記複数の半導体チップに関して並行して行われてもよい。この場合には、上記研削工程の後に、上記基板を切断することにより、所定個数の半導体チップを含む半導体装置個片を切り出す切り出し工程をさらに含むことが好ましい。
【００２２】
これにより、複数個の半導体装置を一括して製造することができる。
基板からの半導体装置個片の切り出しの前に、半導体チップの非活性面および保護樹脂の表面を覆う金属膜を設け、その後に、保護樹脂および金属膜を同時に切断すれば、金属膜の外縁と保護樹脂の表面の外縁とを一致させることができ、保護樹脂の表面の外縁と同形同大の平面形状を有する金属膜を保護樹脂の表面の外縁と整合させて設けることができる。
【００２３】
【発明の実施の形態】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の第１の実施形態に係る半導体装置の構成を説明するための断面図である。この半導体装置は、ポリイミド基板などの基板１と、この基板１に活性表面１１を対向させたフェースダウン姿勢で接合された半導体チップＣと、この半導体チップＣの側壁に密接して全周にわたって設けられた保護樹脂５と、半導体チップＣの非活性表面１３および保護樹脂５の表面５ａを覆うように密接して貼り付けられた金属板１８とを有している。非活性表面１３と、保護樹脂５との表面５ａとは面一になっている。そして、半導体チップＣは、後述するとおりの裏面研削処理によって、薄型化されており、全体として極めて薄いチップサイズパッケージ型の半導体装置が構成されている。
【００２４】
金属板１８は、このような薄い半導体装置に反りが生じることを防止するとともに、半導体チップＣが動作時に発生する熱を効果的に放熱する放熱板としての役割をも果たす。
図２は、上記の半導体装置の組立工程を工程順に示す断面図である。図２(a)は、半導体チップ接合工程を示す。ポリイミド基板などの基板１には、予め配線パターンが、たとえば銅箔のエッチングなどによって形成されている。この基板１には、複数の半導体チップＣがフェースダウンで接合される。すなわち、半導体チップＣは、トランジスタや抵抗などの素子が形成された活性表層領域側の表面である活性表面１１を基板１に対向させた状態で、バンプ２を介して、基板１に接合されており、この基板１に形成された配線パターンに電気的に接続されている。
【００２５】
基板１に接合される半導体チップＣは、比較的大きな厚み、たとえば、３００〜７００μｍ程度の厚みを有している。このような半導体チップＣは、３００〜７００μｍの厚い半導体ウエハ（図示せず）をダイシングソーで分割することによって得られる。このように十分に厚いウエハは、ダイシング工程において割れや欠けが生じることがなく、かつ、このダイシング工程を経て得られる厚い半導体チップＣは、その後に基板１に接合するためのハンドリング時においても割れや欠けが生じるおそれがない。
【００２６】
半導体チップＣが基板１に接合された後には、必要に応じて、活性表面１１と基板１との間の空隙に液状樹脂３（アンダーフィル）が注入される。
図２(b)は、半導体チップ接合工程に続いて行われる樹脂封止工程を示す。この樹脂封止工程では、基板１に接合された複数個の半導体チップＣを一括して収容するキャビティが形成された金型（図示せず）が用いられ、基板１上の複数個の半導体チップＣが樹脂５によって一括して封止される。これにより、各半導体チップＣの側壁１２と、活性表面１１とは反対側の非活性表面１３とが樹脂５で覆われる。また、活性表面１１と基板１との間の空隙の側方が、樹脂５で封止され、こうして活性表面１１が保護される。
【００２７】
図２(c)は、樹脂封止工程に続いて、樹脂５の硬化後に行われる研削工程（裏面研削工程）を示す。研削工程では、図２(b)において二点鎖線で示す研削目標厚Ｔまで、グラインダーを用いて研削が行われる。すなわち、樹脂５が研削され、半導体チップＣの非活性表面１３が露出させられる。その後は、樹脂５および半導体チップＣの非活性表面１３側の研削が同時に進行し、研削目標厚Ｔまで研削される。この研削目標厚Ｔは、たとえば、研削後の半導体チップＣの厚みｔが、１００〜２００μｍ程度となるように設定される。
【００２８】
続いて、たとえば、ダイシングソーを用いて、半導体チップＣ同士の間に設定された切断ラインＤに沿って、樹脂５および基板１が切断され、図２(d)に示すように、半導体装置の個片が切り出される。この切り出し工程によって切り出された半導体装置は、半導体チップＣの側壁が全周にわたって樹脂５で覆われている。そして、この樹脂５の上面５ａと研削後の非活性表面１３とは、上記研削工程を経たことにより面一になっており、半導体チップＣの角部は樹脂５により覆われていて、いずれの位置においても保護されている。
【００２９】
この後に、図２(e)に示すように、半導体チップＣの非活性表面１３およびこれと面一の樹脂５の表面５ａを覆う金属板１８が、接着剤を用いて貼着される。金属板１８は、たとえば、アルミニウム、銅またはチタンからなる厚さ０．１mm〜１mm程度のものである。
切り出し工程の後には、金属板１８を貼着する前またはその後に、必要に応じて、図２(f)に示すように、半田ボール７などの外部端子が設けられる。
【００３０】
図２(c)の切り出し工程に先だって、複数の半導体チップＣの非活性面１３およびそれらの間の保護樹脂５の表面を覆う大きな金属板１８を貼着するようにしてもよい。したがって、切り出し工程においては、この大きな金属板１８と保護樹脂５とを一括して切断する。これにより、個片に切り出された半導体装置においては、金属板１８は、保護樹脂５の表面の外縁と同形同大の平面形状を有することになり、保護樹脂５の表面からのはみ出し部を有することがなくなる。これにより、当該半導体装置を実装基板に実装するときには、金属板１８の平面視における外形に基づいて、実装基板に対する当該半導体装置の位置合わせを良好に行うことができる。
【００３１】
図３は、半田ボール７の近傍の構成を拡大して示す断面図である。基板１の半導体チップＣ側の表面には、バンプ２の接合位置に、予め導体パターン１５が形成されている。基板１には、所定の位置において、導体パターン１５を反対側の面において露出させるための孔１６が形成されている。この孔１６の内壁と、導体パターン１５とは反対側の表面における孔１６の縁部付近には、導体パターン１７が形成されている。導体パターン１５および１７の形成は、たとえば、銅の電解めっきにより行うことができる。
【００３２】
このような基板１の裏面側には、印刷により半田ボール７が孔１６の位置に転写される。そして、必要に応じてリフローを施すことにより、半田ボール７を構成する半田の一部が孔１６に入り込み、導体パターン１５および１７と接合されることになる。このようにして、図２(f)に示すボールグリッドアレイ（ＢＧＡ）型の半導体装置が得られる。なお、孔１６の内壁から基板１の裏面にかけて形成された導体パターン１７は省略することができ、この導体パターン１７が無くても、導体パターン１５に接合された良好な半田ボール７の形成が可能である。
【００３３】
むろん、図２(e)に示すように、外部端子のないランドグリッドアレイ（ＬＧＡ）型の半導体装置を完成品としてもよい。
以上のようにこの実施形態によれば、半導体チップＣのダイシングは厚いウエハから行い、その後、厚い半導体チップＣを基板１に実装し、さらに樹脂封止した後に、研削を行って半導体チップＣを薄型化している。したがって、ダイシング時における割れや欠け、またはハンドリング時における割れや欠けが生じるおそれがない。そして、半導体装置個片への切り出しは、樹脂５によって薄い半導体チップＣが保護されている状態で行われるので、この切り出し工程において半導体チップＣが損傷を受けることもない。
【００３４】
さらに、最終的に得られる半導体装置は、半導体チップＣの側壁の全周が樹脂５で覆われており、さらに、半導体チップＣの非活性表面１３と樹脂５とが面一になっていて、半導体チップＣの角部が露出することがない。そのため、その後のハンドリング時においても、樹脂５によって半導体チップＣを保護することができる。このようにして、半導体チップＣに割れや欠けを生じさせることなく、極めて薄型の半導体装置を作成することができる。
【００３５】
そして、半導体チップＣの非活性表面１３および樹脂５の表面５ａには、金属板１８が貼着されており、これにより、薄型の半導体装置に反りが生じることがなく、かつ、半導体チップＣの放熱も良好に行える。
図４は、この発明の第２の実施形態に係る半導体装置の組立工程を工程順に示す断面図である。この図４において上述の図２に示された各部に対応する各部には図１の場合と同一の参照符号を付して示す。
【００３６】
上述の第１の実施形態においては、複数の半導体チップＣを一括して樹脂モールドするようにしているが（図２(a)参照）、この実施形態においては、個々の半導体チップＣに対応した複数のキャビティ２１が形成された金型２０を用いて、各半導体チップＣの樹脂モールドを個別に行うようにしている（図４(a)(b)）。この場合、切断ラインＤは、個別樹脂モールドの間の位置に設定される。したがって、モールド樹脂５は、切断されず、基板１のみが切断されることになる。
【００３７】
樹脂封止工程の後には、樹脂５の硬化後、基板１の切断に先だって、研削工程が行われる（図４(c)）。すなわち、グラインダーなどを用いて、研磨目標厚Ｔ（図４(b)参照）まで、樹脂および半導体チップＣの非活性表面１３側が研削される。
切り出し工程で個片に切り出された半導体装置には、非活性表面１３および樹脂５の表面５ａを覆う金属板１８が貼着される（図４(d)）。さらに、必要に応じて、金属板１８を貼着する前または貼着した後に、外部端子形成工程（図４(e)）が施され、たとえば、半田ボール７からなる外部端子が設けられる。
【００３８】
図５は、この発明の第３の実施形態に係る半導体装置の組み立て工程を工程順に示す断面図である。この図５において上述の図２に示された各部に対応する各部には図２の場合と同一の参照符号を付して示す。
この実施形態においても、図４に示された第２の実施形態の場合と同じく、個々の半導体チップＣが、個別に樹脂封止される。ただし、この実施形態においては、比較的粘度の高い液状樹脂５を各半導体チップＣの位置に滴下して硬化させることにより樹脂封止を行うようにしており、金型を用いることなく樹脂封止工程が達成される（図５(a)）。
【００３９】
樹脂封止後は、樹脂５の硬化後に、図５(b)に示すように、樹脂５および半導体チップＣが、グラインダーなどを用いて研削目標厚Ｔ（図５(a)参照）まで同時に研削される。
この後の工程は、図４(d)(e)の工程と同様である。
図６は、この発明の第４の実施形態に係る半導体装置の組立工程を工程順に示す断面図である。この図６において上述の図５に示された各部に対応する各部には図５の場合と同一の参照符号を付して示す。
【００４０】
この実施形態では、樹脂封止工程（図６(a)）において、液状樹脂５が、半導体チップＣの側壁１２の部分のみに被着させられて硬化させられる。これにより、その後の研削工程（図６(b)）においては、樹脂５および半導体チップＣの非活性表面１３側を同時に研削する際に、樹脂５の研削量が少なくなるので、研削工程に要する時間を短縮できる。
第１ないし第４の実施形態は、半導体チップＣの少なくとも側壁部は全周にわたって樹脂５で封止され、この樹脂５と半導体チップＣの非活性表面側が同時に研削される点において共通しており、これにより、半導体チップＣの非活性表面１３と、この半導体チップＣの側壁１２を全周にわたって覆う樹脂５の表面５ａとが面一の状態となった装置が得られる。そして、この面一となった半導体チップＣの非活性表面１３と樹脂５の表面５ａとを覆うように金属板１８が貼着されている。
【００４１】
図７は、この発明の第５の実施形態に係る半導体装置の組立工程を工程順に示す断面図である。この図７において、上述の図２に示された各部に対応する部分には同一の参照符号を付して示すこととし、説明の重複を省く。
この実施形態では、いわゆるチップ・オン・チップ構造の半導体装置が組み立てられる。すなわち、ポリイミドなどからなる基板１には、土台となる親半導体チップＣｍがダイボンディングされている。すなわち、親半導体チップＣｍは、非活性表面３２を基板１に対向させて接合されている。この親半導体チップＣｍの活性表面３１には、所定個数（１個でもよいし複数個でもよい。）の子半導体チップＣｄがフェースダウンで接合されている。すなわち、子半導体チップＣｄは、活性表面１１を親半導体チップＣｍの活性表面３１に対向させた状態で、この親半導体チップＣｍに接合されている。
【００４２】
より具体的には、親半導体チップＣｍおよび子半導体チップＣｄはそれぞれチップ間接続用のパッド（図示せず）を有しており、このチップ間接続用のパッドの間が、金などの耐酸化性金属からなるバンプ２で相互接続されている。このようなバンプ２は、親半導体チップＣｍおよび子半導体チップＣｄの少なくとも一方に設けられれば、両チップＣｍ，Ｃｄの接合を行える。
親半導体チップＣｍの活性表面３１にはさらに、外部接続用のパッドＰeが、縁部に近い位置に設けられている。このパッドＰeは、基板１上に形成された配線パターン３３に、ボンディングワイヤ３５によって接続されるようになっている。
【００４３】
このようにして、基板１に接合された親半導体チップＣｍ上に子半導体チップＣｄが接合され、さらに、親半導体チップＣｍと基板１とがワイヤボンディングで接続された状態で、このチップ・オン・チップ構造の半導体装置が、封止樹脂５によって封止される。この樹脂封止された状態が、図７(a)に示されている。この樹脂封止工程の後は、樹脂５の硬化後、グラインダーなどによって樹脂５が研削され、子半導体チップＣｄの非活性表面１３が露出させられ、その後、さらに、樹脂５および子半導体チップＣｄの非活性表面１３側が同時に研削される。こうして、ボンディングワイヤ３５にまで到達しないように設定された研削目標厚Ｔまで、樹脂５および子半導体チップＣｄの研削が行われる（図７(b)）。
【００４４】
続いて、たとえばダイシングソーを用いることにより、切断ラインＤに沿って、チップ・オン・チップ構造の半導体装置の個片が切り出され、非活性表面１３およびこれと面一の樹脂５の表面を覆うように金属板１８が貼着される（図７(c)）。その後は、必要に応じて、基板１の下面（親半導体チップＣｍの接合面とは反対側の面）に、半田ボール７などの外部端子を接続する外部端子形成工程が行われる。この半田ボール７の近傍の構成は、図３に示された構造とほぼ同様である。
【００４５】
切り出し工程に先だって、複数の子半導体チップＣｄの非活性面１３およびそれらの間の保護樹脂５の表面を覆う大きな金属板１８を貼着するようにしてもよい。したがって、切り出し工程においては、この大きな金属板１８と保護樹脂５とを一括して切断する。これにより、個片に切り出された半導体装置においては、金属板１８は、保護樹脂５の表面の外縁と同形同大の平面形状を有することになり、保護樹脂５の表面からのはみ出し部を有することがなくなる。
【００４６】
このようにこの実施形態においては、子半導体チップＣｄを樹脂封止し、その後、封止樹脂５と子半導体チップＣｄの非活性表面１３側を同時に研削することにより、子半導体チップＣｄの非活性表面１３と面一の表面５ａを有する封止樹脂５によって子半導体チップＣｄの側壁１２が全周にわたって覆われた状態の半導体装置を得ることができる。また、この実施形態においては、親半導体チップＣｍ上に実装された複数個の子半導体チップＣｄが共通に研削されるので、これらの複数個の子半導体チップＣｄの高さを等しくすることができるという利点がある。
【００４７】
なお、この実施形態のチップ・オン・チップ構造の半導体装置の組立においても、上述の図４、図５または図６に示された樹脂封止方法を適用することができる。
図８は、この発明の第６の実施形態に係る半導体装置の組立工程を工程順に示す断面図である。この図８において、上述の図２に示された各部に対応する部分には、図１の場合と同じ参照符号を付して示す。
【００４８】
この実施形態では、基板の一形態であるリードフレーム５０が用いられる。リードフレーム５０は、半導体チップＣをマウントするためのアイランド部５１と、外部接続のためのリード部５２（外部接続端子）とを有している。そして、図８(a)に示すチップ接合工程では、アイランド部５１に、半導体チップＣがダイボンドされる。この際、半導体チップＣの非活性表面１３が、アイランド部５１に対向させられる。この後、半導体チップＣの活性表面１１に設けられたパッド（図示せず）と、リード部５２との間が、ボンディングワイヤ５５によって接続される。
【００４９】
この状態で、図８(b)に示すように（図１の場合とは天地を反転して図示してある。）、封止樹脂５により、半導体チップＣが封止される。この際、封止樹脂５は、半導体チップＣの側壁１２、活性表面１１およびボンディングワイヤ５５を併せて封止し、リードフレーム５０のリード部５２の一部が外部に露出するようにされる。
続いて、図８(c)に示す研削工程が行われる。すなわち、グラインダーを用いることにより、図８(b)に示す研削目標厚Ｔまで研削される。この研削工程の初期には、樹脂５のみが研削され、次いで、樹脂５およびリードフレーム５０のアイランド部５１（半導体チップＣの非活性表面１３側に対向している部分）が同時に研削され、引き続いて、樹脂５、リードフレーム５０および半導体チップＣの非活性表面側１３が同時研削される。このようにして、樹脂５は、半導体チップＣの側壁１２を覆い、かつ、この半導体チップＣの非活性表面１３と面一の表面５ａを有することになる。
【００５０】
この後は、たとえばダイシングソーを用いることにより、図８(c)の切断ラインＤに沿って、樹脂５およびリードフレーム５０を切断するための切り出し工程が行われ、図８(d)に示す半導体装置の個片が得られる。この半導体装置の個片には、非活性表面１３およびこれと面一の樹脂５の表面５ａを覆う金属板１８が貼着される。
切り出し工程に先だって、複数の半導体チップＣの非活性面１３およびそれらの間の保護樹脂５の表面を覆う大きな金属板１８を貼着するようにしてもよい。したがって、切り出し工程においては、この大きな金属板１８と保護樹脂５とを一括して切断する。これにより、個片に切り出された半導体装置においては、金属板１８は、保護樹脂５の表面の外縁と同形同大の平面形状を有することになり、保護樹脂５の表面からのはみ出し部を有することがなくなる。
【００５１】
このようにして、この実施形態によれば、リードフレームを外部接続端子として有する薄型の半導体装置を、半導体チップに割れや欠けを生じさせることなく作成することができる。そして、金属板１８によって、反りを防止でき、かつ半導体チップから発生する熱を効果的に放出できる。
以上、この発明の６つの実施形態について説明したが、この発明は、他の形態でも実施することができる。たとえば、上述の各実施形態では、半導体チップＣの非活性表面１３および樹脂５の表面５ａを覆う金属板１８を貼着する構成となっているが、金属膜をスパッタ法などで半導体チップＣの非活性表面１３および樹脂５の表面に形成することとしてもよい。このような金属膜の形成は、半導体チップＣの非活性表面１３側の研削処理の後であって、半導体装置の個片への切り出し工程よりも前に行われることが好ましい。
【００５２】
また、上述の第２、第３または第４の実施形態においては、個々の半導体チップＣを個別に樹脂モールドすることとしているが、２〜３個ずつ（すなわち、所定の複数個）の半導体チップＣにグループ分けして、各グループの複数個の半導体チップを一括して樹脂モールドするようにしてもよい。
また、上述の第２、第３または第４の実施形態の工程では、図４(d)において参照符号６０で示すように、封止樹脂５から基板１がはみ出ることになる。これでも大きな問題はないが、この基板１のはみ出しが問題となるのであれば、樹脂５を通るように切断ラインＤ１（図４(c)参照）を設定し、この切断ラインＤ１に沿って樹脂５および基板１を切断すればよい。
【００５３】
さらに、上述の各実施形態では、研削工程では、グラインダーによる機械的研削が行われることとしたが、この研削工程は、エッチング液を用いた化学的研削工程であってもよく、また、ＣＭＰ（化学的機械的研磨）法のような化学的機械的研磨工程であってもよい。ただし、半導体チップの非活性表面側の研削または研磨は、研削精度よりも研削速度の方が重視されるから、上述の３つの方法のなかでは、グラインダーによる機械的研削方法が、生産効率の向上の観点からは、もっとも好ましい。
【００５４】
グラインダーによる機械的研削が行われた樹脂および半導体チップの非活性表面は、連続した削り跡を有することになろうが、この削り跡は、必要に応じて、エッチングなどの化学的方法によって消すことができる。
また、上述の実施形態では、半導体装置の個片を切り出すための切り出し工程に、ダイシングソーを用いることとしたが、たとえば、レーザビームによる切断などの他の切断手法が採用されてもよい。
【００５５】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【図１】この発明の第１の実施形態に係る半導体装置の構成を示す断面図である。
【図２】上記第１の実施形態に係る半導体装置の組立工程を工程順に示す断面図である。
【図３】半田ボールの近傍の構成を拡大して示す断面図である。
【図４】この発明の第２の実施形態に係る半導体装置の組立工程を工程順に示す断面図である。
【図５】この発明の第３の実施形態に係る半導体装置の組み立て工程を工程順に示す断面図である。
【図６】この発明の第４の実施形態に係る半導体装置の組立工程を工程順に示す断面図である。
【図７】この発明の第５の実施形態に係る半導体装置の組立工程を工程順に示す断面図である。
【図８】この発明の第６の実施形態に係る半導体装置の組立工程を工程順に示す断面図である。
【図９】先行技術による薄型半導体装置の製造工程を説明するための断面図である。
【符号の説明】
１ 基板
２ バンプ
５ 樹脂
５ａ 表面
１１ 活性表面
１２ 側壁
１３ 非活性表面
１８ 金属板
Ｃｄ 子半導体チップ
Ｃｍ 親半導体チップ
Ｄ 切断ライン
Ｄ１ 切断ライン
Ｔ 研磨目標厚
５０ リードフレーム

Claims (4)

  1. 半導体チップを、この半導体チップの少なくとも側壁を覆う保護樹脂で封止する樹脂封止工程と、
    上記半導体チップの活性表面とは反対側の表面である非活性表面側と、この半導体チップの側壁を覆っている上記保護樹脂とを同時に研削または研磨する研削工程と、
    上記半導体チップの非活性表面および上記研削工程によって半導体チップの非活性表面と面一となった上記保護樹脂の表面上に金属膜を被着させる工程とを含むことを特徴とする半導体装置の製造方法。
  2. 上記樹脂封止工程の前に、上記半導体チップを基板に接合するチップ接合工程をさらに含むことを特徴とする請求項１記載の半導体装置の製造方法。
  3. 上記チップ接合工程では、上記半導体チップは、その活性表面を上記基板に対向させた状態で当該基板に接合されることを特徴とする請求項２記載の半導体装置の製造方法。
  4. 上記基板は、リードフレームであり、
    上記チップ接合工程では、上記半導体チップは、非活性表面を上記リードフレームに対向させた状態で当該リードフレームに接合され、
    上記樹脂封止工程の前に、上記リードフレームの所定箇所と上記半導体チップの活性表面の所定箇所とをボンディングワイヤで接続する接続工程をさらに含み、
    上記樹脂封止工程では、上記半導体チップの活性表面および上記ボンディングワイヤが併せて樹脂封止され、
    上記研削工程では、上記リードフレームの上記非活性表面側に位置する部分が上記半導体チップの非活性表面側の研削に先だって研削されることを特徴とする請求項２記載の半導体装置の製造方法。
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JP2003060117A (ja) * 2001-08-10 2003-02-28 Texas Instr Japan Ltd 半導体装置の製造方法
JP3679786B2 (ja) 2002-06-25 2005-08-03 松下電器産業株式会社 半導体装置の製造方法
JP4553765B2 (ja) * 2005-03-25 2010-09-29 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
JP4553813B2 (ja) * 2005-08-29 2010-09-29 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
JP4344752B2 (ja) * 2007-01-25 2009-10-14 ソニー株式会社 半導体装置の製造方法
JP2011100932A (ja) * 2009-11-09 2011-05-19 Toshiba Corp 半導体パッケージ及びｄｃ−ｄｃコンバータ
KR101719636B1 (ko) * 2011-01-28 2017-04-05 삼성전자 주식회사 반도체 장치 및 그 제조 방법
JP2012248583A (ja) * 2011-05-25 2012-12-13 Jjtech Co Ltd 半導体装置の製造方法及び半導体装置、並びに中間板の製造方法
JP5895643B2 (ja) * 2012-03-22 2016-03-30 株式会社村田製作所 弾性波素子の製造方法及び弾性波素子
JP2014011289A (ja) * 2012-06-29 2014-01-20 Ibiden Co Ltd 電子部品及び電子部品の製造方法

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