JP2014011289A - 電子部品及び電子部品の製造方法 - Google Patents

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Abstract

【課題】 信頼性を確保することが容易な電子部品及びその製造方法を提供する。
【解決手段】 封止樹脂96の側壁に、側方へ突き出る突出部96Dが設けられている。このため、例えばマザーボード等の外部基板に電子部品を実装し、その双方間にアンダーフィル材98を充填する際には、そのアンダーフィル材が突出部により遮られ、電子部品の上面への這い上がりが抑制される。その結果、アンダーフィル材と電子部品との熱膨張係数の違いから、アンダーフィル材の上面端部が剥がれるといったことがなく、電子部品の信頼性を確保することが容易となる。
【選択図】 図8

Description

本発明は、樹脂絶縁層と導体パターンと積層したコア基板を備えない配線層上に半導体素子を実装し、モールド樹脂で封止した電子部品及びその製造方法に関するものである。
特許文献1には、コアレスの配線板と、配線板の上面に実装される半導体素子と、該配線板と半導体素子との間に充填されるアンダーフィル樹脂と、半導体素子を封止する封止樹脂とを有する電子部品が開示されている。
特開2006−294692号公報
図11(A)は、プリント配線板700に半田バンプ677を介して実装された電子部品600を示している。電子部品の接続信頼性を高めるため、図11(B)に示すようにプリント配線板と電子部品との間には、アンダーフィル698が充填される。しかしながら、高集積化を図るため、電子部品の半田バンプ677の大きさは小さくなり、プリント配線板と電子部品との間のクリアランスは狭くなっている。このため、低粘度のアンダーフィル液を用いるため、図11(C)に示すように、アンダーフィル698が電子部品の上面の一部を覆いやすくなる。仮に、電子部品の上面の一部がアンダーフィルに被覆されてしまうと、アンダーフィルと電子部品との熱膨張係数の違いから、アンダーフィルの上面端部が剥がれ易く、剥がれた部位から水分が浸入し、電子部品の信頼性が低下する。
本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、信頼性を確保することが容易な電子部品及びその製造方法を提供することにある。
請求項1の電子部品は、第1面と該第1面とは反対側の第2面とを備え、複数の層間樹脂絶縁層と、該層間樹脂絶縁層上に形成されている導体パターンと、第2面側最外層の層間樹脂絶縁層上の導体パターン上に形成された外部基板接続用のバンプとを有する平板状の配線板からなる電子部品であって:
側面に切欠きが形成され、第1面側端部が第2面側端部よりも外側に延在していることを技術的特徴とする。
請求項1の電子部品では、封止樹脂の側壁に、側方へ突き出る突出部が設けられている。このため、例えばマザーボード等の外部基板に電子部品を実装し、その双方間にアンダーフィル材を充填する際には、そのアンダーフィル材が突出部により遮られ、電子部品の上面への這い上がりが抑制される。その結果、アンダーフィル材と電子部品との熱膨張係数の違いから、アンダーフィル材の上面端部が剥がれるといったことがなく、電子部品の信頼性を確保することが容易となる。
本願発明の第1実施形態の電子部品の製造工程図である。 第1実施形態の電子部品の製造工程図である。 第1実施形態の電子部品の製造工程図である。 第1実施形態の電子部品の製造工程図である。 第1実施形態の電子部品の製造工程図である。 第1実施形態の電子部品の断面図である。 第1実施形態の電子部品の断面図である。 第1実施形態の電子部品の断面図である。 第1実施形態の改変例に係る電子部品の断面図である。 第2実施形態の電子部品の断面図である。 電子部品へのアンダーフィル材の充填の説明図である。
[第1実施形態]
図6は、第1実施形態の電子部品100の断面図である。
電子部品100は、導体パターンと樹脂絶縁層とが積層されてなる配線板50Aと、配線板50A上に実装されてなる半導体素子90とからなる。配線板50Aは、第1面Fとその第1面とは反対側の第2面Sとを有し、第1樹脂絶縁層50と、第1樹脂絶縁層50上に形成されている第1導体パターン58と、第1樹脂絶縁層50及び第1導体パターン58上に形成されている第2樹脂絶縁層150と、第2樹脂絶縁層150上に形成されている第2導体パターン158とを有している。第2樹脂絶縁層150上にソルダーレジスト層70が形成されている。
パッド60Pと第1導体パターン58とは第1樹脂絶縁層50に形成された第1ビア導体60を介して接続されている。第1導体パターン58と第2導体パターン158とは第2樹脂絶縁層150に形成された第2ビア導体160を介して接続されている。第2導体パターン158上にソルダーレジスト層70の開口71を介して半田バンプ76が形成されている。該半田バンプ76により半導体素子90のパッド92が接続されている。第1ビア導体60の底部のパッド60Pに半田バンプ77が形成されている。
第1樹脂絶縁層50、第2樹脂絶縁層150は、熱硬化性樹脂、感光性樹脂、熱硬化性樹脂の一部に感光性基が付与された樹脂、熱可塑性樹脂、又は、これらの樹脂を含む樹脂複合体等からなる層である。アンダーフィル材94は、最大径30μm未満、平均粒子径5μmのシリカ、アルミナ等の無機フィラーを含むエポキシ系樹脂からなる。モールド樹脂96は、平均粒子径4μmのシリカ、アルミナ等の無機フィラーを含むエポキシ系樹脂からなり、熱膨張係数はアンダーフィル材より低いように調整されている。
電子部品の側面には逆L字状の切欠き96Lが形成され、電子部品の上面Faの周縁にフランジ状に突出部96Dが設けられている。下面Sa側に対して、該突出部96Dは、外側にd1(5〜50μm)分突出している。
図8は、プリント配線板200上に電子部品100が実装された状態を示す。
プリント配線板200は、スルーホール導体236を備えるコア基板230と、コア基板上に形成されたビア導体260及び導体パターン258を備える層間樹脂絶縁層250と、該層間樹脂絶縁層250上に形成されたビア導体360及び導体パターン358を備える層間樹脂絶縁層350とを備える。層間樹脂絶縁層250の上層にはソルダーレジスト層270が設けられ、ソルダーレジスト層の開口271を介してパッド358Pが露出されている。下面側のパッド358Pには外部基板接続用の半田バンプ272が形成されている。上面側のパッド358Pには、半田バンプ77を介して電子部品100が実装されている。
電子部品100と、プリント配線板200との間、及び、電子部品の側部の下側にはアンダーフィル材98が充填されている。ここで、第1実施形態の電子部品では、側面に逆L字状の切欠き96Lが形成され、上面側のフランジ状突出部96Dが下面の端部よりも外側に延在しているため、電子部品と該電子部品が実装されている基板との間にアンダーフィル材を充填する際に、そのアンダーフィル材98が突出部96Dにより遮られ、電子部品の上面への這い上がりが抑制される。その結果、アンダーフィル材と電子部品との熱膨張係数の違いから、アンダーフィル材の上面端部が剥がれるといったことがなく、電子部品の信頼性を確保することが容易となる。
第1実施形態の電子部品では、配線板50Aの厚みが100μm以下の80μmであるので、配線長さが短く、半導体素子の高速動作が可能になる。
アンダーフィル材と封止樹脂とは同一のエポキシ樹脂から成るため、無機フィラーの量を調整することで、熱膨張係数を調整させ易い。
封止樹脂96と半導体素子90との熱膨張係数の差は30ppm以下であることが望ましい。熱膨張係数の差が小さいので、熱膨張差に起因する反り、撓みの量が小さくなり、封止樹脂にクラックが入り難い。
第1実施形態の電子部品の製造方法が図1〜図6に示される。
(1)まず、厚さ約1.1mmのガラス板30が用意される(図1(A))。
ガラス板は、実装するシリコン製ICチップとの熱膨張係数差が小さくなるように、CTEが約3.3(ppm)以下で、且つ、後述する剥離工程において使用する308nmのレーザ光に対して透過率が9割以上であることが望ましい。
(2)ガラス板30の上に、主として熱可塑性ポリイミド樹脂からなる剥離層32が設けられる(図1(B))。
(3)剥離層32の上に第1絶縁層50が形成される(図1(C))。
(4)CO2ガスレーザにて、第1絶縁層50を貫通し、剥離層32に至る電極体用開口51が設けられる(図1(D)参照)。
(5)スパッタリングにより、第1絶縁層50上にTiN、Ti及びCuからなる導体層52が形成される(図2(A))。
(6)導体層52上に、市販の感光性ドライフィルムが貼り付けられ、フォトマスクフィルムが載置され露光された後、炭酸ナトリウムで現像処理され、厚さ約15μmのめっきレジスト54が設けられる(図2(B))。
(7)導体層52を給電層として用い、電解めっきが施され電解めっき膜56が形成される(図2(C))。
(8)めっきレジスト54が剥離除去される。そして、剥離しためっきレジスト下の導体層52が除去され、導体層52及び電解めっき膜56からなる第1導体パターン58及び第1ビア導体60が形成される(図2(D))。
(9)上記(3)〜(8)と同様にして、第1樹脂絶縁層50及び第1導体パターン58上に第2樹脂絶縁層150及び第1導体パターン158、第2ビア導体160が形成される(図3(A)、図3(B)、図3(C))。
(10)開口71を備えるソルダーレジスト層70が形成される(図3(D))。
(11)ソルダーレジスト層70の開口71に半田バンプ76が形成されることで、中間体100αが製造される(図3(E))。この中間体100αは、ガラス板30と、ガラス板30上に形成されている配線板50Aとから形成されている。
(12)中間体100α上に半田バンプ76を介して半導体素子90が実装される(図4(A))。このとき、ガラス板30が半導体素子90と熱膨張率が近いので、配線板50Aに加わる応力が低減される。
(13)半導体素子90と配線板50Aとの間にアンダーフィル材94が充填される(図4(B))。
(14)モールド型内で、半導体素子90がシリカフィラーを含むエポキシ系樹脂からなる封止樹脂96で封止される(図4(C))。
(15)308nmのレーザ光がガラス板30を透過させて剥離層32に照射され、剥離層32が軟化される。そして、配線板50Aに対してガラス板30がスライドされ、ガラス板30が剥離される(図5(A))。
(16)アッシングにより剥離層32が除去され、ビア導体60の底部により構成されるパッド60Pが露出される(図5(B))。
(17)ブレードにより個片の電子部品に切り分けられ、この際に側部に切欠き96Lが形成される(図5(C))。図中では1個分の電子部品のみを示しているが、大判で多数個が同時に形成され、この切り分けの際に、内側にブレードで切欠き形成用の切れ目が入れられた後、切欠き形成用の切れ目の外側でブレードにより切り分けられ、切欠き形成用の切れ目で96Lが形成される。
(18)パッド60P上に半田バンプ77が形成され、電子部品100が完成される(図6)。
(19)プリント配線板200にリフローにより半田バンプ77を介して電子部品100が実装される(図7)。
(20)プリント配線板200と電子部品との間にアンダーフィル材98が充填される(図8)。この際、電子部品の側面に逆L字状の切欠き96Lが設けられ、上面側のフランジ状突出部96Dが下面の端部よりも外側に延在しているため、電子部品と該電子部品が実装されている基板との間にアンダーフィル材を充填する際に、延在している上面の突出部96Dを越えてアンダーフィル材98が電子部品100の上面に乗りにくい。
[第1実施形態の改変例]
図9は第1実施形態の改変例に係る電子部品100を示している。
第1実施形態の改変例では、アンダーフィル材98が研磨され、半導体素子90の上面が露出され、露出した半導体素子上にヒートシンク(放熱板)99が取り付けられている。第1実施形態の改変例は放熱性が高い。
[第2実施形態]
図10は第2実施形態に係る電子部品100の断面を示している。
第2実施形態では、切欠き96Sが直線上に形成され、電子部品の中央の上部から徐々に径が小さくなるテーパーが設けられている。第2実施形態の構成は、アンダーフィル材が上面に乗り難い切欠きの形成が容易であり、テーパーが形成されているのでアンダーフィル材の充填が容易である利点がある。
10 電子部品
30 配線板
50 第1絶縁層
58 第1配線パターン
60 第1ビア導体
90 半導体素子
96 封止樹脂
96L 切欠き
96D 突出部
98 アンダーフィル材
200 プリント配線板

Claims (9)

  1. 第1面と該第1面とは反対側の第2面とを備え、複数の層間樹脂絶縁層と、該層間樹脂絶縁層上に形成されている導体パターンと、前記第1面側における最外層の導体パターン上に形成された第1バンプと、前記バンプを介して前記配線板上に実装される半導体素子と、該半導体素子を封止する封止樹脂と、を備える電子部品であって:
    前記封止樹脂の側壁には、側方へ突き出る突出部が設けられている。
  2. 請求項1の電子部品であって:
    前記突出部は、前記封止樹脂の側壁の一部を切り欠くことで形成されている。
  3. 請求項1の電子部品であって:
    さらに、前記第2面側における最外層の導体パターン上に形成された第2バンプと、前記第2バンプを介して前記配線板を実装する外部基板と、前記配線板と前記外部基板との間に充填されるアンダーフィル材と、を有し、
    該アンダーフィル材は、前記突出部の下面に接している。
  4. 請求項3の電子部品であって:
    前記アンダーフィル材は、前記突出部よりも上方に存在しない。
  5. 請求項1の電子部品であって:
    前記封止樹脂の上面と、前記半導体素子の上面とは略同一平面上に位置する。
  6. 請求項5の電子部品であって:
    前記突出部の上面と、前記半導体素子の上面とは略同一平面上に位置する。
  7. 請求項5の電子部品であって:
    前記半導体素子の上面には、放熱板が設けられている。
  8. 第1面と該第1面とは反対側の第2面とを備え、複数の層間樹脂絶縁層と、該層間樹脂絶縁層上に形成されている導体パターンと、前記第1面側における最外層の導体パターン上に形成された第1バンプと、前記バンプを介して前記配線板上に実装される半導体素子と、該半導体素子を封止する封止樹脂と、を備える電子部品の製造方法であって:
    前記封止樹脂の側壁に、側方へ突き出る突出部を設ける。
  9. 請求項8の電子部品の製造方法であって:
    前記突出部は、電子部品のダイシング工程の際に設けられる。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190003680A (ko) 2016-06-02 2019-01-09 후지필름 가부시키가이샤 패턴 제조 방법, 반도체 장치의 제조 방법 및 적층체
JP2020194816A (ja) * 2019-05-24 2020-12-03 凸版印刷株式会社 配線基板の製造方法
US11610828B2 (en) 2020-09-07 2023-03-21 Samsung Electronics Co., Ltd. Semiconductor package and method of manufacture

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1154666A (ja) * 1997-08-08 1999-02-26 Matsushita Electric Ind Co Ltd 半導体素子
JP2000216193A (ja) * 1999-01-27 2000-08-04 Sharp Corp フリップチップ接続構造および接続方法
JP2001267470A (ja) * 2000-03-16 2001-09-28 Rohm Co Ltd 半導体装置およびその製造方法
JP2007335424A (ja) * 2006-06-12 2007-12-27 Matsushita Electric Ind Co Ltd 半導体装置および半導体装置の実装体および半導体装置の製造方法
JP2008198805A (ja) * 2007-02-13 2008-08-28 Sony Corp 半導体装置の製造方法
JP2009182155A (ja) * 2008-01-30 2009-08-13 Nec Corp Lsiパッケージ及びlsiパッケージ搭載型の電子部品

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1154666A (ja) * 1997-08-08 1999-02-26 Matsushita Electric Ind Co Ltd 半導体素子
JP2000216193A (ja) * 1999-01-27 2000-08-04 Sharp Corp フリップチップ接続構造および接続方法
JP2001267470A (ja) * 2000-03-16 2001-09-28 Rohm Co Ltd 半導体装置およびその製造方法
JP2007335424A (ja) * 2006-06-12 2007-12-27 Matsushita Electric Ind Co Ltd 半導体装置および半導体装置の実装体および半導体装置の製造方法
JP2008198805A (ja) * 2007-02-13 2008-08-28 Sony Corp 半導体装置の製造方法
JP2009182155A (ja) * 2008-01-30 2009-08-13 Nec Corp Lsiパッケージ及びlsiパッケージ搭載型の電子部品

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190003680A (ko) 2016-06-02 2019-01-09 후지필름 가부시키가이샤 패턴 제조 방법, 반도체 장치의 제조 방법 및 적층체
JP2020194816A (ja) * 2019-05-24 2020-12-03 凸版印刷株式会社 配線基板の製造方法
JP7423907B2 (ja) 2019-05-24 2024-01-30 Toppanホールディングス株式会社 配線基板の製造方法
US11610828B2 (en) 2020-09-07 2023-03-21 Samsung Electronics Co., Ltd. Semiconductor package and method of manufacture
US12002726B2 (en) 2020-09-07 2024-06-04 Samsung Electronics Co., Ltd. Semiconductor package and method of manufacture

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