JP3825370B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP3825370B2
JP3825370B2 JP2002151050A JP2002151050A JP3825370B2 JP 3825370 B2 JP3825370 B2 JP 3825370B2 JP 2002151050 A JP2002151050 A JP 2002151050A JP 2002151050 A JP2002151050 A JP 2002151050A JP 3825370 B2 JP3825370 B2 JP 3825370B2
Authority
JP
Japan
Prior art keywords
semiconductor device
resin layer
silicon substrate
wiring board
peeling
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2002151050A
Other languages
English (en)
Other versions
JP2003347470A (ja
Inventor
信勝 斎藤
正栄 南澤
義之 米田
敦和 清水
和之 今村
敦 菊池
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2002151050A priority Critical patent/JP3825370B2/ja
Priority to US10/331,560 priority patent/US6794273B2/en
Priority to TW092100357A priority patent/TW594958B/zh
Priority to KR1020030004889A priority patent/KR100810673B1/ko
Priority to CNB200610089954XA priority patent/CN100524669C/zh
Priority to CNB031204309A priority patent/CN1264207C/zh
Publication of JP2003347470A publication Critical patent/JP2003347470A/ja
Priority to US10/878,206 priority patent/US20040232549A1/en
Application granted granted Critical
Publication of JP3825370B2 publication Critical patent/JP3825370B2/ja
Priority to US12/081,723 priority patent/US7754534B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01011—Sodium [Na]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01072—Hafnium [Hf]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01084—Polonium [Po]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置に係り、特に微細構造のインターポーザを用いてパッケージされた半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体チップの構造の微細化、薄型化が進んでいるが、これにともない、半導体チップが搭載されるインターポーザ（配線基板）も微細化され薄型化されている。インターポーザは通常、絶縁層及び配線となる導電層を積層して形成される。
【０００３】
近年、半導体チップ製造装置に使用されるフォトリソグラフィ技術の微細加工技術を用いてインターポーザを製造することが提案されている。そのようなフォトリソグラフィ技術を用いたインターポーザの製造工程では、一般的にシリコン基板の片面側に配線パターンと絶縁層を積層して形成し、シリコン基板の反対面側に外部接続用実装端子のランドを形成する。シリコン基板の反対側に位置するランドと配線パターンとは、シリコン基板を貫通して形成したビアにより電気的に接続される。
【０００４】
シリコン基板を用いた場合、半導体チップの製造方法と同様な処理によりインターポーザの配線パターンや絶縁層を形成することができ、微細且つ多層構造のインターポーザを形成することができるという利点がある。
【０００５】
【発明が解決しようとする課題】
上述のシリコン基板を用いたインターポーザの製造工程では、インターポーザの表裏をつなぐビア用の貫通孔をシリコン基板に形成し、貫通孔の内面にＳｉＯ２膜を形成する絶縁処理を施した後、貫通孔内にメッキ層を充填する処理を施すといった工程が必要である。シリコン基板は、インターポーザの製造工程において強度を維持するために、ある程度の厚みを有している。このようなシリコン基板に対して貫通孔を形成して内面に絶縁処理やメッキ処理を施すことは、高価な装置を使用し、加工時間が増すため、インターポーザの製造コストを増大させる一因となっていた。
【０００６】
また、シリコン基板自体は、強度を維持するためのものであり、インターポーザの機能としては不要なものであるが、シリコン基板自体の厚みは配線パターンや絶縁層の厚みに比較して大きなものであり、インターポーザ全体の厚みを増大させる一因となっていた。
【０００７】
本発明は上記の点に鑑みてなされたものであり、製造中に強度を維持するための基板が除去されたインターポーザを用いた半導体装置の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記の課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。
【０００９】
請求項１記載の発明は、配線基板を用いた半導体装置の製造方法であって、シリコン基板から容易に剥離可能な低密着性を有する剥離用樹脂層をシリコン基板上に形成し、該剥離用樹脂層上に配線基板を形成し、該配線基板上に複数の半導体素子を実装し、該複数の半導体素子を封止樹脂により封止して半導体装置を形成し、前記半導体装置を前記シリコン基板を残して該封止樹脂側からダイシングして個片化し、該個片化した半導体装置を個別に前記シリコン基板と前記剥離用樹脂層との間で剥離し、前記剥離用樹脂層に開口を形成し、又は前記剥離層を除去して前記配線基板上の端子を露出させることを特徴とするものである。
【００１０】
請求項１記載の発明によれば、剥離用樹脂層を設けることによりシリコン基板を半導体装置から容易に剥離することができ、シリコン基板に加工を施して配線基板の端子を露出させる工程が不要になる。また、剥離するシリコン基板の厚み分半導体装置を薄くすることができる。
【００１１】
請求項２記載の発明は、請求項１記載の半導体装置の製造方法であって、前記剥離用樹脂層を前記シリコン基板上に形成する前に、前記シリコン基板に対して前記剥離用樹脂層より高い密着性を有する密着確保用樹脂層を、前記シリコン基板上の所定の領域に形成することを特徴とするものである。
【００１２】
請求項２記載の発明によれば、密着確保用樹脂層を設けることにより剥離用樹脂層を部分的にシリコン基板に強く密着することができ、製造工程中に剥離用樹脂層が剥離してしまうことを防止できる。
【００１３】
請求項３記載の発明は、請求項２記載の製造方法であって、前記所定の領域は、ダイシングラインに沿った領域であり、ダイシングにより前記密着確保用樹脂層の少なくとも一部を除去することを特徴とするものである。
【００１４】
請求項３記載の発明によれば、ダイシングにより除去される部分に密着確保用樹脂層が形成されるため、密着確保用樹脂層が除去された後も半導体装置が弱い力で基板に着いており、除去工程により容易に分離することができる。
【００１５】
請求項４記載の発明は、配線基板を用いた半導体装置の製造方法であって、配線基板から容易に剥離可能な低密着性を有する剥離用樹脂層をシリコン基板上に形成し、該剥離用樹脂層上に配線基板を形成し、該配線基板上に複数の半導体素子を実装し、該複数の半導体素子を封止樹脂により封止して半導体装置を形成し、前記半導体装置を前記シリコン基板を残して該封止樹脂側からダイシングして個片化し、該個片化した半導体装置を個別に前記配線基板と前記剥離用樹脂層との間で剥離することを特徴とするものである。 請求項４記載の発明によれば、剥離用樹脂層を設けることによりシリコン基板と剥離用樹脂層とを半導体装置から容易に剥離することができ、シリコン基板に加工を施して配線基板の端子を露出させる工程が不要になる。また、剥離するシリコン基板の厚み分半導体装置を薄くすることができる。また、この剥離用樹脂層を除去してもよい。
【００１６】
請求項５記載の発明は、配線基板を用いた半導体装置の製造方法であって、シリコン基板から容易に剥離可能な低密着性を有する剥離用樹脂層をシリコン基板上に形成し、該剥離用樹脂層上に配線基板を形成し、該配線基板上に複数の半導体素子を実装し、該複数の半導体素子を封止樹脂により封止して半導体装置を形成し、前記シリコン基板を研削して薄くし、薄くされた前記シリコン基板に前記剥離用樹脂層が密着した状態で、前記半導体装置を前記剥離用樹脂層と前記シリコン基板との間で剥離し、前記半導体装置をダイシングして個片化し、前記剥離用樹脂層に開口を形成し、又は前記剥離用樹脂層を除去して前記配線基板上の端子を露出させることを特徴とするものである。
【００１７】
請求項５記載の発明によれば、シリコン基板を薄くすることによりシリコン基板が柔軟になり、剥離用樹脂層の低密着性との相乗効果により半導体装置からシリコン基板を容易に剥離することができ、シリコン基板に加工を施して配線基板の端子を露出させる工程が不要になる。また、剥離するシリコン基板の厚み分半導体装置を薄くすることができる。
【００１８】
請求項６記載の発明は、配線基板を用いた半導体装置の製造方法であって、配線基板から容易に剥離可能な低密着性を有する剥離用樹脂層をシリコン基板上に形成し、該剥離用樹脂層上に配線基板を形成し、該配線基板上に複数の半導体素子を実装し、該複数の半導体素子を封止樹脂により封止して半導体装置を形成し、前記シリコン基板を研削して薄くし、薄くされた前記シリコン基板に前記剥離用樹脂層が密着した状態で、前記半導体装置を前記剥離用樹脂層と前記配線基板との間で剥離し、前記半導体装置をダイシングして個片化することを特徴とするものである。
【００１９】
請求項６記載の発明によれば、シリコン基板を薄くすることによりシリコン基板が柔軟になり、剥離用樹脂層の低密着性との相乗効果により半導体装置から剥離用樹脂層とシリコン基板とを容易に剥離することができ、シリコン基板に加工を施して配線基板の端子を露出させる工程が不要になる。また、剥離するシリコン基板の厚み分半導体装置を薄くすることができる。
【００２０】
請求項７記載の発明は、請求項１乃至６のうちいずれか一項記載の半導体装置の製造方法であって、該複数の半導体素子を封止樹脂により封止する工程は、金型を用いて該複数の半導体素子を一括して封止する工程であり、該半導体素子の背面側の金型に弾性シートを配置して樹脂封止することにより、前記配線基板から封止樹脂表面までの距離を、前記配線基板から前記半導体素子の背面までの距離より低くすることを特徴とするものである。
【００２１】
請求項７記載の発明によれば、封止樹脂の厚みが減少し、その分封止樹脂の硬化時の伸び縮み起因する半導体装置の変形を防止することができる。
【００２２】
請求項８記載の発明は、配線基板を用いた半導体装置の製造方法であって、シリコン基板から容易に剥離可能な低密着性を有する剥離用樹脂層をシリコン基板上に形成し、該剥離用樹脂層上に配線基板を形成し、該配線基板上に複数の半導体素子を実装し、前記半導体素子と前記配線基板との間に絶縁性樹脂を充填して半導体装置を形成し、前記半導体素子の各々の周囲に、前記配線基板より剛性の高い材料よりなる枠状部材を接着し、前記半導体装置を前記シリコン基板を残して該枠状部材側からダイシングして個片化し、該個片化した半導体装置を個別に前記シリコン基板と前記剥離用樹脂層との間で剥離し、前記剥離用樹脂層に開口を形成して前記配線基板上の端子を露出させることを特徴とするものである。
【００２３】
請求項８記載の発明によれば、半導体装置を枠状部材の剛性により略平坦に維持することができ、半導体素子の変形を防止することができる。
【００２４】
請求項９記載の発明は、配線基板を用いた半導体装置の製造方法であって、配線基板から容易に剥離可能な低密着性を有する剥離用樹脂層をシリコン基板上に形成し、該剥離用樹脂層上に配線基板を形成し、該配線基板上に複数の半導体素子を実装し、前記半導体素子と前記配線基板との間に絶縁性樹脂を充填して半導体装置を形成し、前記半導体素子の各々の周囲に、前記配線基板より剛性の高い材料よりなる枠状部材を接着し、前記シリコン基板を研削して薄くし、薄くされた前記シリコン基板に前記剥離用樹脂層が密着した状態で、前記半導体装置を前記剥離用樹脂層と前記配線基板との間で剥離し、前記半導体装置をダイシングして個片化することを特徴とするものである。
【００２５】
請求項９記載の発明によれば、半導体装置を枠状部材の剛性により略平坦に維持することができ、半導体素子の変形を防止することができる。
【００２６】
請求項１０記載の発明は、請求項８又は９記載の半導体装置の製造方法であって、前記枠状部材を接着した後に、前記枠状部材と前記半導体素子との間に樹脂を充填することを特徴とするものである。
【００２７】
請求項１０記載の発明によれば、枠状部材と半導体素子と配線基板とを樹脂により一体化させることができ、半導体装置の剛性を高めることができる。
【発明の実施の形態】
次に、本発明の実施の形態について図面と共に説明する。
【００２８】
本発明は、インターポーザの製造工程において、強度を維持するための基板上に配線層と絶縁層との積層構造を形成し、その後基板を積層構造から剥離して除去することにより、インターポーザの構造を簡素化し、薄型化するものである。まず、本発明の第１実施例によるインターポーザの製造方法について説明する。図１及び図２は本発明の第１実施例によるインターポーザの製造工程の一部を説明するための図である。図１及び図２に示す製造工程を合わせることにより、インターポーザの一連の製造工程となる。
【００２９】
まず、基板としてシリコンウェハ１を準備し、図１（ａ）に示すように、シリコンウェハ１の表面１ａ上に密着確保用樹脂層２を形成する。密着確保用樹脂層２はシリコンウェハ１の表面１ａ全体に形成するのではなく、図３に示すように格子状に形成する。格子状の密着確保用樹脂層は、例えばシリコンウェハ１の表面１ａ全体に樹脂をスピンコート等で塗布し、その後パターン化することにより形成することができる。密着確保用樹脂層２の格子形状は、後工程であるダイシングの際のダイシングラインに沿った形状である。
【００３０】
シリコンウェハは例えば５００μｍ〜７００μｍ程度の厚みを有しており、製造工程においてインターポーザ自体の強度を維持する部材として機能する。従来の製品においては、貫通孔を形成する前に１００μｍ〜２００μｍ程度の厚みまで研削される。密着確保用樹脂層２は、例えば半導体素子の製造で通常用いられるようなポリイミド樹脂よりなり、シリコンウェハ１に対して良好な密着性（接着性）を有する。
【００３１】
次に、図１（ｂ）に示すように、シリコンウェハ１の表面１ａ全体を覆うように低密着性の剥離用樹脂層３を形成する。低密着性の剥離用樹脂層３は、例えばポリイミド樹脂よりなるが、上述の密着確保用樹脂層２のポリイミド樹脂よりシリコンウェハ１に対する密着性は悪く、シリコンウェハから容易に剥離可能な種類のポリイミド樹脂が選定される。低密着性の樹脂層３は、密着確保用樹脂層２より厚く、密着確保用樹脂層２を覆うように形成される。
【００３２】
続いて、図１（ｃ）に示すように、樹脂層３の上にＣｕメッキ等によりランド４を形成する。そして、図１（ｄ）に示すように、ランド４を絶縁層５で覆い、隣接したランド４を利用してキャパシタを構成する。すなわち、一対のランド４の一方に電極となる第１の導電層パターン６を形成し、その上に所定の間隔をおいて第２の導電層パターン７を形成する。第２の導電層パターン７は一対のランド４の他方に接続される。第１の導電層パターン６と第２の導電層パターン７との間には高誘電率の材料が充填され、第１の導電層パターン６と第２の導電層パターン７との間にキャパシタ８が形成される。一対のランド４はキャパシタ８の端子となる。
【００３３】
次に、図１（ｅ）に示すように、キャパシタ８を絶縁層９の中に埋め込む。そして、図１（ｆ）に示すように、絶縁層９の上に更に絶縁層１０を形成し、これを所定のパターンで除去し、除去した部分にＣｕメッキ等によりランド１１を形成する。
【００３４】
続いて、図２（ａ）に示すように、内部にキャパシタ８を含む積層構造（インターポーザ）をダイシングブレード１２により個片化する。すなわち、シリコンウェハの背面１ｂをダイシングテープ１３に貼り付け、ダイシングブレード１２をダイシングラインに沿って移動して積層構造を切断する。この際、ダイシングブレード１２の切り込み深さは、密着確保用樹脂層２を切断するがダイシングブレード１２の先端（外周）が基板であるシリコンウェハ１に僅かにかかる程度とされる。したがって、ダイシングにより密着確保用樹脂層２の大部分は切削されて除去された状態となる。
【００３５】
ここで、密着確保用樹脂層２はシリコンウェハ１に対する密着性が高く、且つ同じポリイミド樹脂よりなる樹脂層３に対しても密着性がよい。したがって、シリコンウェハ１に対して密着性が悪い樹脂層３であっても、樹脂層２を介してシリコンウェハ１に対してある程度の密着性を確保することができる。これにより、インターポーザの製造工程（図１（ａ）〜図１（ｆ）に示す工程）においては、シリコンウェハ１を強度維持部材として、積層構造をシリコンウェハ１上に形成することができる。
【００３６】
図２（ａ）に示すように、ダイシングブレード１２により個片化した後は、密着確保用樹脂層２の大部分は除去されてしまう。これにより、積層構造とシリコンウェハ１との密着性は低くなり、図２（ｂ）に示すように、個片化された積層構造（インターポーザに相当）をシリコンウェハ１から容易に剥離することができる。
【００３７】
シリコンウェハ１から剥離された各積層構造は、図２（ｃ）に示すように樹脂層３のランド４に相当する位置に開口３ａが形成され、開口３ａ内にランド４が露出する。開口３ａは、例えばレーザ加工により形成することができる。
【００３８】
以上の工程で、内部にキャパシタが８埋め込まれたインターポーザが完成する。以上のように、本実施例では、基板としてのシリコンウェハ１上に低密着性のポリイミド樹脂層３を介してインターポーザの積層構造を形成した後、シリコンウェハ１を剥離して除去することにより、薄型化されたインターポーザを形成する。密着確保用樹脂層２は、製造工程の間だけ、低密着性のポリイミド樹脂層３をシリコンウェハ１に固定しておくために用いられる。
【００３９】
上述の実施例では、インターポーザ内にキャパシタ８を形成しているが、キャパシタの形成は必須ではなく、単に再配線用のインターポーザであってもよい。また、基板としてシリコンウェハを用い且つ低密着性の樹脂層３をポリイミド樹脂としているが、これに限定されるものではなく、他の材料の基板や樹脂を用いることもできる。
【００４０】
次に、上述のインターポーザの製造工程と、半導体素子をインターポーザに搭載する工程とを組合わせて一連の工程とした例について説明する。
【００４１】
図４は上述の工程の一部を示す図である。図１（ａ）〜図１（ｆ）までの工程により、積層構造をシリコンウェハ１上に形成した後、図４（ａ）に示す工程に移る。
【００４２】
図４（ａ）に示す工程では、ハンダバンプ等の外部接続電極が設けられたＬＳＩチップ１４をインターポーザに搭載する。すなわち、ＬＳＩチップ１４のハンダバンプ１４ａを露出したランド１１に接合する。そして、ＬＳＩチップ１４と絶縁層１０との間にアンダーフィル材１５を充填する。
【００４３】
その後、図４（ｂ）に示すようにＬＳＩチップ１４を封止樹脂１６により封止する。これにより、シリコンウェハ１上に複数の半導体装置１７が形成される。そして、図４（ｃ）に示すように、半導体装置１７をダイシングすることにより個片化する。このダイシング工程では、図２（ａ）に示すダイシング工程と同様に、密着確保用樹脂層２の大部分を除去し、且つシリコンウェハ１に僅かに切り込みが入る程度に切断される。
【００４４】
その後、図４（ｄ）に示すように、個片化された半導体装置１７をシリコンウェハ１から剥離する。そして、図４（ｅ）に示すように、樹脂層３に開口３ａを形成して、ランド４を露出させる。露出したランド４は、半導体装置１７の外部接続端子として機能する。
【００４５】
以上は、単一のＬＳＩチップを搭載した半導体装置の例であるが、例えば複数の異なる種類のＬＳＩチップをインターポーザに搭載することもできる。例えば、図５に示すように、高速Ｉ／Ｏ用のインターフェースチップ２０と、ロジック用ＬＳＩ２１と、ＲＡＭチップ２２とを上述の工程で製造したインターポーザ２３で接続して、これを更にＬＳＩパッケージ２４上に配置して、一つの半導体装置とするような応用例も考えられる。
【００４６】
次に、本発明の第２実施例によるインターポーザを用いた半導体装置の製造方法について説明する。図６は本発明の第２実施例によるインターポーザを用いた半導体装置の製造方法を説明するための図である。
【００４７】
本実施例によるインターポーザ３０は上述の第１の実施例によるインターポーザと同様に、シリコンウェハ１に対する密着性の悪い剥離用樹脂層３を形成し、その上に配線層と絶縁層を積層して形成する。本実施例では、シリコンウェハ１の上に樹脂層３を介してインターポーザ３０を形成したら、続いて図６に示すように、半導体素子３１をインターポーザ３０上に搭載する。この際、インターポーザ３０は複数個繋がったままシリコンウェハ１に密着しているため、全体としてある程度の密着強度を維持しており、シリコンウェハ１から剥離することはない。すなわち、そのような密着性を有する樹脂が樹脂層３の材料として選定される。
【００４８】
半導体素子３１をインターポーザ３０に実装した後、図６（ｂ）に示すように半導体素子３１は封止樹脂３２により封止される。これにより、シリコンウェハ１上に複数の半導体装置３３が形成される。その後、図６（ｃ）に示すように、シリコンウェハ１の背面をＵＶテープ３４に貼り付けた状態でダイシングブレード１２により、半導体装置３３を個片化する。この際、ダイシングブレード１２の切り込みは、シリコンウェハ１に僅かに入る程度とし、シリコンウェハは１切断しないで残される。
【００４９】
次に、図６（ｄ）に示すように、個片化した半導体装置３３を真空ピクアップ等により保持してシリコンウェハ１から剥離する。個片化される前は、複数の半導体装置３３が一体的に樹脂層３によりシリコンウェハ１に密着していたが、個片化された後は樹脂層３も個片化されるため、個片化されずに残っているシリコンウェハ１から容易に剥離することができる。
【００５０】
最後に、図６（ｅ）に示すように、樹脂層３にレーザ加工等により開口３ａを形成し、樹脂層３内に埋め込まれていたランド４を露出させる。ランド４は半導体装置３２の外部接続端子として機能する。図６（ｅ）に示す工程では、開口３ａを形成してランド４を露出させているが、樹脂層３を溶剤で溶かしてしまうなどして、樹脂層３を除去することによりランド４を露出させることとしてもよい。
【００５１】
以上のように、シリコンウェハ１上に形成されたインターポーザ３０を用いて形成された半導体装置３３は、個片化されるまでは樹脂層３によりシリコンウェハ１に適度に密着しているが、個片化された後は容易にシリコンウェハ１から剥離することができる。
【００５２】
なお、上述の実施例において、樹脂層３の樹脂を、シリコンウェハ１に対して密着性の悪い樹脂とするのではなく、樹脂層３の上に形成されるインターポーザ３０（ランド４及び絶縁層）に対して密着性の悪い樹脂とすることもできる。これにより、図７に示すように、樹脂層３をシリコンウェハ１に密着させたまま、インターポーザ３０を含む半導体装置３３だけを分離することができる。この場合、剥離と同時にランド４を露出させることができ、図６（ｅ）に示すように樹脂層３に開口３ａを設けてランド４を露出させる工程が不要となる。
【００５３】
また、上述の実施例では、半導体素子３１をインターポーザ３０上で封止樹脂により封止しているが、樹脂封止する代わりに、図８に示すように半導体素子３１とインターポーザ３０との間にアンダーフィル材３５を充填して半導体装置３３を形成することとしてもよい。
【００５４】
ここで、図６に示すように半導体素子３１を封止樹脂３２により封止した場合について更に説明する。図９は封止樹脂の好適な例を示す図である。隣接する半導体素子３１の間に充填される封止樹脂３２の高さは、図９に示すように半導体素子３１の背面より低いことが望ましい。これは以下のような理由によるものである。
【００５５】
すなわち、上述の実施例のようなインターポーザは非常に薄く、また、搭載する半導体素子も非常に薄いため、半導体装置自体も薄くて剛性に乏しく、容易に変形しやすい。したがって、封止樹脂３２が硬化する際の収縮により、インターポーザ３０が変形してしまう。すなわち、封止樹脂３２を内側としてインターポーザ３０にそりが発生してしまう。
【００５６】
上述のような変形は、半導体素子３１の周囲の封止樹脂３２の量をなるべく少なくすることにより防止することができる。すなわち、封止樹脂３２の高さを低くすることにより半導体装置３３の変形を少なくすることができる。
【００５７】
図１０乃至図１３は、図９に示すように封止樹脂３２の高さが低くなるように樹脂モールドをする工程を示す図である。封止樹脂３２は一般的にトランスファモールドにより、半導体素子３１の間に充填される。
【００５８】
まず、図１０に示すように、トランスファモールド用の下型４０Ａに柔軟性フィルム４１を敷き、シリコンウェハ１上に搭載された半導体素子３１を配置する。そして、上型４０Ｂに柔軟性フィルム４２を貼り付け、下型４０Ａと上型４０Ｂとの間に封止樹脂のタブレット４３を配置する。ここで、上形４０Ｂに貼り付ける柔軟性フィルム４２は、比較的大きな厚みの弾性を有するフィルムとする。
【００５９】
図１１に示すように、温度をかけながら下型４０Ａと上型４０Ｂとを閉めると、樹脂タブレット４３は軟化して半導体措置３１の間に充填されていく。このとき、上型４０Ｂの柔軟性フィルム４２が半導体素子３１の背面に接触する。
【００６０】
そして、下型４０Ａと上型４０Ｂとをさらに閉めると、図１２に示すように、柔軟性フィルム４２の半導体素子３１に接触した部分は圧縮変形し、半導体素子３１の間の部分は、図中Ａで示すように凸状となる。したがって、半導体素子３１の間の部分の封止樹脂３２の高さは、半導体素子の高さより低くなる。
【００６１】
下型４０Ａと上型４０Ｂとを完全に閉めて温度を下げることにより封止樹脂３２を硬化させ、図９に示すように封止樹脂３２の高さが半導体素子３１の高さより低い半導体装置が形成される。
【００６２】
上述のようにシリコンウェハ１上に形成された半導体装置は、図６あるいは図７に示される剥離方法によりシリコンウェハ１から剥離される。このようにして形成された半導体装置は、半導体素子３１の周囲の封止樹脂が薄くなっているため、封止樹脂の収縮による変形（そり）が生じにくい。
【００６３】
次に、本発明の第３実施例によるインターポーザを用いた半導体装置の製造工程について説明する。図１４は本発明の第３実施例によるインターポーザを用いた半導体装置の製造方法を説明するための図である。
【００６４】
図１４（ａ）及び（ｂ）に示す工程は、図６（ａ）及び（ｂ）に示す工程と同様である。本実施例では、シリコンウェハ１上で封止樹脂３２で半導体素子３１を封止した後、図１４（ｃ）に示すようにシリコンウェハ１の背面を研削することにより、例えば２００μｍの厚さのシリコンウェハを２５μｍ〜５０μｍの厚さにする。
【００６５】
その後、図１４（ｄ）に示すように、薄くなったシリコンウェハ１を半導体装置から剥離する。シリコンウェハ１を研削して薄くすることにより、シリコンウェハ１が柔軟な箔状になり、容易にシリコンウェハ１を剥離することができる。そして、図１４（ｅ）に示すように、露出した樹脂層３に開口３ａを形成してランド４を露出させる。
【００６６】
次に、図１４（ｆ）に示すように、半導体素子３１側にＵＶテープ３４を貼り付けて半導体装置３３を個片化し、ＵＶテープ３４から剥がすことにより、図１４（ｇ）に示すように、半導体装置３３が完成する。
【００６７】
なお、本実施例においても、樹脂層３の材料をシリコンウェハ１よりインターポーザ３０との密着性のほうが強いものとしておくことにより、シリコンウェハ１を剥離する際に、図１５（ａ）に示すように、樹脂層３も一緒に剥離することができる。これにより、樹脂層３に開口を形成してランド４を露出させる工程は不要となり、個片化するだけで図１５（ｂ）に示す半導体装置３３が完成する。
【００６８】
次に、本発明の第４実施例によるインターポーザを用いた半導体装置の製造工程について説明する。図１６は本発明の第４実施例によるインターポーザを用いた半導体装置の製造方法を説明するための図である。
【００６９】
まず、図１６（ａ）に示すように、半導体素子３１をインターポーザ３０に対してフリップチップ実装し、半導体素子３１とインターポーザ３０との間にアンダーフィル材３５を充填する。そして、図１６（ｂ）に示すように、半導体素子３１の周囲に金属製又は樹脂製の枠体３６を配置して接着剤により固定する。これにより、半導体素子３１及びその接合部分を保護する。
【００７０】
次に、シリコンウェハ１にＵＶテープ３４を貼り付けて、ダイシングを行ない、半導体装置３３を個片化する。そして、半導体装置３３を樹脂層３及びシリコンウェハ１から剥離し、図１６（ｄ）に示すように半導体装置３３が完成する。
【００７１】
本実施例では、予め形成された剛性を有する枠体３６を接着剤によりインターポーザ３０に接着するので、封止樹脂の収縮により半導体装置（インターポーザ）が変形するといった問題を防止することができる。
【００７２】
なお、図１６（ｂ）に示すように枠体３６を設けた後に、図１７に示すように枠体３６と半導体素子３１との間に樹脂３７を充填することとしてもよい。
【００７３】
図１８は本発明によるインターポーザに複数の半導体素子と受動素子とを搭載して形成した半導体装置を示す図である。インターポーザ３０上に異なる種類の半導体素子５０及び５１を搭載し、受動素子５２としてキャパシタを搭載する。図１８に示す半導体装置のランド４にはハンダボール５３が設けられ、図１９に示すように、有機基板やセラミックス等の無機基板よりなるパッケージ基板５３に対して搭載される。インターポーザ３０の微細なピッチの外部接続端子は、パッケージ基板５４により拡大される。また、図２０に示すように、チップ５０の露出する背面に、熱伝導性の良好な接着剤５５を介して金属板等のヒートスプレッダ５６を設けてもよい。
【発明の効果】
上述の如く本発明によれば、次に述べる種々の効果を実現することができる。請求項１記載の発明によれば、剥離用樹脂層を設けることによりシリコン基板を半導体装置から容易に剥離することができ、シリコン基板に加工を施して配線基板の端子を露出させる工程が不要になる。また、剥離するシリコン基板の厚み分半導体装置を薄くすることができる。
【００７４】
請求項２記載の発明によれば、密着確保用樹脂層を設けることにより剥離用樹脂層を部分的にシリコン基板に強く密着することができ、製造工程中に剥離用樹脂層が剥離してしまうことを防止できる。
【００７５】
請求項３記載の発明によれば、ダイシングにより除去される部分に密着確保用樹脂層が形成されるため、密着確保用樹脂層が除去された後に半導体装置を容易にシリコン基板から剥離することができる。
【００７６】
請求項４記載の発明によれば、剥離用樹脂層を設けることによりシリコン基板と剥離用樹脂層とを半導体装置から容易に剥離することができ、シリコン基板に加工を施して配線基板の端子を露出させる工程が不要になる。また、剥離するシリコン基板の厚み分半導体装置を薄くすることができる。
【００７７】
請求項５記載の発明によれば、シリコン基板を薄くすることによりシリコン基板が柔軟になり、剥離用樹脂層の低密着性との相乗効果により半導体装置からシリコン基板を容易に剥離することができ、シリコン基板に加工を施して配線基板の端子を露出させる工程が不要になる。また、剥離するシリコン基板の厚み分半導体装置を薄くすることができる。
【００７８】
請求項６記載の発明によれば、シリコン基板を薄くすることによりシリコン基板が柔軟になり、剥離用樹脂層の低密着性との相乗効果により半導体装置から剥離用樹脂層とシリコン基板とを容易に剥離することができ、シリコン基板に加工を施して配線基板の端子を露出させる工程が不要になる。また、剥離するシリコン基板の厚み分半導体装置を薄くすることができる。
【００７９】
請求項７記載の発明によれば、封止樹脂の厚みが減少し、その分封止樹脂の硬化時の収縮に起因する半導体装置の変形を防止することができる。
【００８０】
請求項８記載の発明によれば、半導体装置を枠状部材の剛性により略平坦に維持することができ、半導体素子の変形を防止することができる。
【００８１】
請求項９記載の発明によれば、半導体装置を枠状部材の剛性により略平坦に維持することができ、半導体素子の変形を防止することができる。
【００８２】
請求項１０記載の発明によれば、枠状部材と半導体素子と配線基板とを樹脂により一体化させることができ、半導体装置の剛性を高めることができる。
【図面の簡単な説明】
【図１】本発明の第１実施例によるインターポーザの製造工程の一部を説明するための図である。
【図２】本発明の第１実施例によるインターポーザの製造工程の一部を説明するための図である。
【図３】図１に示す密着保護用樹脂層が形成されたシリコンウェハの平面図である。
【図４】本発明の第１実施例によるインターポーザを用いて半導体装置を製造する工程を説明するための図である。
【図５】本発明の第１実施例によるインターポーザに複数のＬＳＩチップを搭載した例を示す図である。
【図６】本発明の第２実施例によるインターポーザを用いた半導体装置の製造工程を説明するための図である。
【図７】樹脂層をシリコンウェハに密着させたまま半導体装置を分離する工程を示す図である。
【図８】半導体素子とインターポーザとの間にアンダーフィル材を充填する例を示す図である。
【図９】封止樹脂の好適な例を示す図である。
【図１０】図９に示すように封止樹脂の高さが低くなるように樹脂モールドをする工程を示す図である。
【図１１】図９に示すように封止樹脂の高さが低くなるように樹脂モールドをする工程を示す図である。
【図１２】図９に示すように封止樹脂の高さが低くなるように樹脂モールドをする工程を示す図である。
【図１３】図９に示すように封止樹脂の高さが低くなるように樹脂モールドをする工程を示す図である。
【図１４】本発明の第３実施例によるインターポーザを用いた半導体装置の製造方法を説明するための図である。
【図１５】シリコンウェハと共に樹脂層を剥離する工程を示す図である。
【図１６】本発明の第４実施例によるインターポーザを用いた半導体装置の製造方法を説明するための図である。
【図１７】枠体と半導体素子との間に樹脂を充填する例を示す図である。
【図１８】本発明によるインターポーザに複数の半導体素子と受動素子とを搭載して形成した半導体装置を示す図である。
【図１９】本発明によるインターポーザを用いた半導体装置をパッケージ基板に対して搭載した例を示す図である。
【図２０】図１９に示す半導体装置にヒートスプレッダを設けた例を示す図である。
【符号の説明】
１ シリコンウェハ
２ 密着確保用樹脂層
３ 樹脂層
４，１１ ランド
５，９，１０ 絶縁層
６ 第１の導電層パターン
７ 第２の導電層パターン
８ キャパシタ
１２ ダイシングブレード
１３ ダイシングテープ
１４ ＬＳＩチップ
１４ａ ハンダバンプ
１５ アンダーフィル材
１６，３２ 封止樹脂
１７，３３ 半導体装置
２０ インターフェースチップ
２１ ロジック用ＬＳＩ
２２ ＲＡＭチップ
２３，３０ インターポーザ
２４ ＬＳＩパッケージ
３１，５０，５１ 半導体素子
３４ ＵＶテープ
３５ アンダーフィル材
３６ 枠体
３７ 樹脂
４０Ａ 下型
４０Ｂ 上型
４１，４２ 柔軟性フィルム
４３ 樹脂タブレット
５２ 受動素子
５３ ハンダボール
５４ パッケージ基板
５５ 接着剤
５６ ヒートスプレッダ

Claims (10)

  1. 配線基板を用いた半導体装置の製造方法であって、
    シリコン基板から容易に剥離可能な低密着性を有する剥離用樹脂層をシリコン基板上に形成し、
    該剥離用樹脂層上に配線基板を形成し、
    該配線基板上に複数の半導体素子を実装し、
    該複数の半導体素子を封止樹脂により封止して半導体装置を形成し、
    前記半導体装置を前記シリコン基板を残して該封止樹脂側からダイシングして個片化し、
    該個片化した半導体装置を個別に前記シリコン基板と前記剥離用樹脂層との間で剥離し、
    前記剥離用樹脂層に開口を形成し、又は剥離用樹脂層を除去して前記配線基板上の端子を露出させる
    ことを特徴とする半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法であって、
    前記剥離用樹脂層を前記シリコン基板上に形成する前に、前記シリコン基板に対して前記剥離用樹脂層より高い密着性を有する密着確保用樹脂層を、前記シリコン基板上の所定の領域に形成することを特徴とする半導体装置の製造方法。
  3. 請求項２記載の製造方法であって、
    前記所定の領域は、ダイシングラインに沿った領域であり、ダイシングにより前記密着確保用樹脂層の少なくとも一部を除去することを特徴とする製造方法。
  4. 配線基板を用いた半導体装置の製造方法であって、
    配線基板から容易に剥離可能な低密着性を有する剥離用樹脂層をシリコン基板上に形成し、
    該剥離用樹脂層上に配線基板を形成し、
    該配線基板上に複数の半導体素子を実装し、
    該複数の半導体素子を封止樹脂により封止して半導体装置を形成し、
    前記半導体装置を前記シリコン基板を残して該封止樹脂側からダイシングして個片化し、
    該個片化した半導体装置を個別に前記配線基板と前記剥離用樹脂層との間で剥離する
    ことを特徴とする半導体装置の製造方法。
  5. 配線基板を用いた半導体装置の製造方法であって、
    シリコン基板から容易に剥離可能な低密着性を有する剥離用樹脂層をシリコン基板上に形成し、
    該剥離用樹脂層上に配線基板を形成し、
    該配線基板上に複数の半導体素子を実装し、
    該複数の半導体素子を封止樹脂により封止して半導体装置を形成し、
    前記シリコン基板を研削して薄くし、
    薄くされた前記シリコン基板に前記剥離用樹脂層が密着した状態で、前記半導体装置を前記剥離用樹脂層と前記シリコン基板との間で剥離し、
    前記半導体装置をダイシングして個片化し、
    前記剥離用樹脂層に開口を形成し、又は剥離用樹脂層を除去して前記配線基板上の端子を露出させる
    ことを特徴とする半導体装置の製造方法。
  6. 配線基板を用いた半導体装置の製造方法であって、
    配線基板から容易に剥離可能な低密着性を有する剥離用樹脂層をシリコン基板上に形成し、
    該剥離用樹脂層上に配線基板を形成し、
    該配線基板上に複数の半導体素子を実装し、
    該複数の半導体素子を封止樹脂により封止して半導体装置を形成し、
    前記シリコン基板を研削して薄くし、
    薄くされた前記シリコン基板に前記剥離用樹脂層が密着した状態で、前記半導体装置を前記剥離用樹脂層と前記配線基板との間で剥離し、
    前記半導体装置をダイシングして個片化する
    ことを特徴とする半導体装置の製造方法。
  7. 請求項１乃至６のうちいずれか一項記載の半導体装置の製造方法であって、
    該複数の半導体素子を封止樹脂により封止する工程は、金型を用いて該複数の半導体素子を一括して封止する工程であり、該半導体素子の背面側の金型に弾性シートを配置して樹脂封止することにより、前記配線基板から封止樹脂表面までの距離を、前記配線基板から前記半導体素子の背面までの距離より低くすることを特徴とする半導体装置の製造方法。
  8. 配線基板を用いた半導体装置の製造方法であって、
    シリコン基板から容易に剥離可能な低密着性を有する剥離用樹脂層をシリコン基板上に形成し、
    該剥離用樹脂層上に配線基板を形成し、
    該配線基板上に複数の半導体素子を実装し、
    前記半導体素子と前記配線基板との間に絶縁性樹脂を充填して半導体装置を形成し、
    前記半導体素子の各々の周囲に、前記配線基板より剛性の高い材料よりなる枠状部材を接着し、
    前記半導体装置を前記シリコン基板を残して該枠状部材側からダイシングして個片化し、
    該個片化した半導体装置を個別に前記シリコン基板と前記剥離用樹脂層との間で剥離し、
    前記剥離用樹脂層に開口を形成して前記配線基板上の端子を露出させる
    ことを特徴とする半導体装置の製造方法。
  9. 配線基板を用いた半導体装置の製造方法であって、
    配線基板から容易に剥離可能な低密着性を有する剥離用樹脂層をシリコン基板上に形成し、
    該剥離用樹脂層上に配線基板を形成し、
    該配線基板上に複数の半導体素子を実装し、
    前記半導体素子と前記配線基板との間に絶縁性樹脂を充填して半導体装置を形成し、
    前記半導体素子の各々の周囲に、前記配線基板より剛性の高い材料よりなる枠状部材を接着し、
    前記シリコン基板を研削して薄くし、
    薄くされた前記シリコン基板に前記剥離用樹脂層が密着した状態で、前記半導体装置を前記剥離用樹脂層と前記配線基板との間で剥離し、
    前記半導体装置をダイシングして個片化する
    ことを特徴とする半導体装置の製造方法。
  10. 請求項８又は９記載の半導体装置の製造方法であって、
    前記枠状部材を接着した後に、前記枠状部材と前記半導体素子との間に樹脂を充填することを特徴とする半導体装置の製造方法。
JP2002151050A 2002-05-24 2002-05-24 半導体装置の製造方法 Expired - Fee Related JP3825370B2 (ja)

Priority Applications (8)

Application Number Priority Date Filing Date Title
JP2002151050A JP3825370B2 (ja) 2002-05-24 2002-05-24 半導体装置の製造方法
US10/331,560 US6794273B2 (en) 2002-05-24 2002-12-31 Semiconductor device and manufacturing method thereof
TW092100357A TW594958B (en) 2002-05-24 2003-01-08 Semiconductor device and manufacturing method thereof
KR1020030004889A KR100810673B1 (ko) 2002-05-24 2003-01-24 반도체 장치 및 그 제조 방법
CNB200610089954XA CN100524669C (zh) 2002-05-24 2003-03-14 半导体器件及其制造方法
CNB031204309A CN1264207C (zh) 2002-05-24 2003-03-14 半导体器件及其制造方法
US10/878,206 US20040232549A1 (en) 2002-05-24 2004-06-29 Semiconductor device and manufacturing method thereof
US12/081,723 US7754534B2 (en) 2002-05-24 2008-04-21 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002151050A JP3825370B2 (ja) 2002-05-24 2002-05-24 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2003347470A JP2003347470A (ja) 2003-12-05
JP3825370B2 true JP3825370B2 (ja) 2006-09-27

Family

ID=29768746

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002151050A Expired - Fee Related JP3825370B2 (ja) 2002-05-24 2002-05-24 半導体装置の製造方法

Country Status (2)

Country Link
JP (1) JP3825370B2 (ja)
CN (1) CN100524669C (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5232185B2 (ja) * 2010-03-05 2013-07-10 株式会社東芝 半導体装置の製造方法
KR101383002B1 (ko) * 2012-05-25 2014-04-08 엘지이노텍 주식회사 반도체 패키지 기판, 이를 이용한 패키지 시스템 및 이의 제조 방법
US10474600B2 (en) 2017-09-14 2019-11-12 Samsung Electronics Co., Ltd. Heterogeneous accelerator for highly efficient learning systems

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62136865A (ja) * 1985-12-11 1987-06-19 Hitachi Ltd モジユ−ル実装構造
JP3661444B2 (ja) * 1998-10-28 2005-06-15 株式会社ルネサステクノロジ 半導体装置、半導体ウエハ、半導体モジュールおよび半導体装置の製造方法
JP2000243876A (ja) * 1999-02-23 2000-09-08 Fujitsu Ltd 半導体装置とその製造方法
JP2001226650A (ja) * 2000-02-16 2001-08-21 Nitto Denko Corp 放射線硬化型熱剥離性粘着シート、及びこれを用いた切断片の製造方法

Also Published As

Publication number Publication date
JP2003347470A (ja) 2003-12-05
CN100524669C (zh) 2009-08-05
CN1855401A (zh) 2006-11-01

Similar Documents

Publication Publication Date Title
KR101890535B1 (ko) 반도체 장치 및 제조 방법
KR100810673B1 (ko) 반도체 장치 및 그 제조 방법
KR101822236B1 (ko) 반도체 디바이스 및 제조 방법
TWI352412B (en) Multi-chip package structure and method of fabrica
US8796561B1 (en) Fan out build up substrate stackable package and method
JP3842548B2 (ja) 半導体装置の製造方法及び半導体装置
JP5942823B2 (ja) 電子部品装置の製造方法、電子部品装置及び電子装置
JP3892774B2 (ja) 半導体装置の製造方法
CN109786274B (zh) 半导体器件及其制造方法
JP2004165311A (ja) 半導体装置とその製造方法
TWI715970B (zh) 低翹曲扇出型封裝結構
US7745260B2 (en) Method of forming semiconductor package
JP3673442B2 (ja) 半導体装置の製造方法
JP2005005632A (ja) チップ状電子部品及びその製造方法、並びにその実装構造
US11784148B2 (en) Semiconductor package
JP3825370B2 (ja) 半導体装置の製造方法
JP2008147367A (ja) 半導体装置及びその製造方法
WO2022052072A1 (zh) 一种扇出型封装结构及其制备方法
US20240047408A1 (en) Semiconductor package with a stacked film structure to reduce cracking and delamination and methods of making the same
JP4946693B2 (ja) 半導体装置
JP2011243800A (ja) 半導体装置の製造方法
JP3544655B2 (ja) 半導体装置
JP2003017655A (ja) 半導体実装体およびそれを用いた半導体装置
JP2005011856A (ja) チップ状電子部品及びその製造方法、並びにその実装構造
JP2008218949A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050315

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060620

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060627

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060629

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090707

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100707

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100707

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110707

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110707

Year of fee payment: 5

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110707

Year of fee payment: 5

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110707

Year of fee payment: 5

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120707

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120707

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130707

Year of fee payment: 7

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees