KR101822236B1 - 반도체 디바이스 및 제조 방법 - Google Patents

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Abstract

통합형 팬 아웃 패키지 온 패키지(InFO-POP) 아키텍처가 InFO-POP 아키텍처를 통해 연장되는 기준 전압을 제공하기 위해서 기준 비아와 함께 이용된다. 요구되는 경우, 기준 비아는 노출되고, 그런 다음, InFO-POP 아키텍처를 차폐시키는데 이용될 수 있는 차폐 코팅에 연결될 수 있다. 기준 비아는 하나 이상의 싱귤레이션 공정들을 이용하여 기준 비아의 상부 표면 또는 측벽 중 어느 하나를 노출시킴으로써 노출될 수 있다.

Description

반도체 디바이스 및 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURES}
본 발명은 반도체 디바이스에 관한 것이다.
반도체 산업은 다양한 전자 컴포넌트들(예컨대, 트랜지스터, 다이오드, 저항, 커패시터 등)의 집적 밀도의 계속되는 향상으로 인해 급속한 성장을 이루었다. 대부분의 경우, 집적 밀도의 이러한 향상은 더욱 많은 컴포넌트들이 주어진 영역 내에 집적될 수 있도록 하는 최소 피처 크기의 반복된 축소(예컨대, 서브 20 nm 노드를 향한 반도체 공정 노드의 축소)에 기인하다. 소형화에 대한 요구로서, 더욱 높은 속도 및 더욱 큰 대역폭 뿐만 아니라, 더욱 낮은 소비 전력과 레이턴시(latency)가 최근 성장하여, 반도체 다이의 더욱 작고 더욱 창조적인 패키징 기술에 대한 필요성이 성장하고 있다.
반도체 기술이 더욱 진전함에 따라, 적층되고 본딩된 반도체 디바이스들이 반도체 디바이스의 물리적인 크기를 더욱 줄이기 위한 효과적인 대안으로 등장하였다. 적층된 반도체 디바이스에서, 로직, 메모리, 프로세서 회로 등과 같은 능동 회로가 분리된 기판 상에 적어도 부분적으로 제조되고, 그런 다음, 기능 디바이스를 형성하기 위해서 물리적 및 전기적으로 함께 본딩된다. 이와 같은 본딩 공정은 복잡한 기술을 이용하여, 개선이 요구된다.
실시예에 따라, 봉합재에 감싸진 반도체 다이를 포함하는 반도체 디바이스가 제공된다. 제 1 비아가 봉합재를 관통해 연장되고, 봉합재에 의해 반도체 다이로부터 분리된다. 적어도 하나의 기준 비아가 봉합재를 관통해 연장되고, 스크라이브 영역은 반도체 다이, 제 1 비아, 및 적어도 하나의 기준 비아를 둘러싸며, 반도체 다이는 스크라이브 영역 내의 유일한 반도체 다이이다. 제 2 반도체 디바이스가 제 1 비아에 전기적으로 연결되지만, 적어도 하나의 기준 비아에는 전기적으로 연결되지 않는다.
다른 실시예에 따라, 반도체 다이, 및 봉합재에 의해 반도체 다이로부터 분리된 제 1 세트의 관통 비아를 포함하는 반도체 디바이스가 제공된다. 기준 비아가 봉합재에 의해 제 1 세트의 관통 비아 및 반도체 다이로부터 분리되고, 차폐 코팅이 기준 비아의 제 1 표면과 물리적으로 접촉한다.
또 다른 실시예에 따라, 반도체 디바이스를 제조하는 방법으로서, 반도체 다이, 제 1 세트의 관통 비아, 및 기준 비아를 봉합재로 캡슐화하는 단계를 포함하는 방법이 제공된다. 제 1 세트의 관통 비아 및 기준 비아는 반도체 다이의 제 1 측에 대한 평탄화 공정으로 노출된다. 제 1 측에 반대인 반도체 다이의 제 2 측 상의 제 1 세트의 관통 비아는 제 2 반도체 다이에 연결되고, 제 1 세트의 관통 비아를 연결시킨 이후에, 기준 비아의 제 1 표면이 싱귤레이션 공정으로 노출된다.
본 발명개시의 양태들은 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 도시되지 않았음을 유념한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 일부 실시예들에 따라, 관통 비아와 함께 기준 비아의 형성을 나타낸다.
도 2는 일부 실시예들에 따라, 반도체 다이를 나타낸다.
도 3은 일부 실시예들에 따라, 관통 비아들 사이에 반도체 다이의 배치를 나타낸다.
도 4는 일부 실시예들에 따라, 기준 비아, 관통 비아, 및 반도체 다이의 캡슐화를 나타낸다.
도 5는 일부 실시예들에 따라, 재배선층의 형성을 나타낸다.
도 6a 및 도 6b는 일부 실시예들에 따라, 캐리어의 제거를 나타낸다.
도 7은 일부 실시예들에 따라, 폴리머층의 패턴화를 나타낸다.
도 8은 일부 실시예들에 따라, 외부 커넥션들의 배치를 나타낸다.
도 9는 일부 실시예들에 따라, 보호층의 배치를 나타낸다.
도 10은 일부 실시예에 따라, 제 1 패키지 및 제 2 패키지의 본딩을 나타낸다.
도 11a 및 도 11b는 일부 실시예들에 따라, 기준 비아의 노출을 나타낸다.
도 12a 및 도 12b는 일부 실시예들에 따라, 차폐 코팅의 형성을 나타낸다.
도 13은 일부 실시예들에 따라, 차폐 코팅의 싱귤레이션(singulation)을 나타낸다.
도 14a 및 도 14b는 일부 실시예들에 따라, 기준 비아의 측벽의 노출을 나타낸다.
도 15a 및 도 15b는 실시예에 따라, 기준 비아의 측벽과 관련되는 차폐 코팅의 형성을 나타낸다.
도 16은 일부 실시예들에 따라, 차폐 코팅의 싱귤레이션을 나타낸다.
도 17a 및 도 17b는 일부 실시예들에 따라, 기준 비아의 측벽 및 상부 표면 양자 모두의 노출을 나타낸다.
도 18a 및 도 18b는 일부 실시예들에 따라, 기준 비아의 측벽 및 상부 표면과 관련되는 차폐 코팅의 형성을 나타낸다.
도 19는 일부 실시예들에 따라, 차폐 코팅의 싱귤레이션을 나타낸다.
도 20은 일부 실시예들에 따라, 기준 비아를 위해 이용될 수 있는 상이한 모양들을 나타낸다.
도 21a 및 도 21b는 일부 실시예들에 따라, 핀 모양 기준 비아를 나타낸다.
도 22a 및 도 22b는 일부 실시예들에 따라, 기준 비아에 대한 다른 모양을 나타낸다.
다음의 발명개시는 본 발명의 상이한 피처들을 구현하는 다수의 상이한 실시예들, 또는 예들을 제공한다. 컴포넌트 및 배치의 특정한 예들은 본 발명개시를 단순화하기 위해 이하에 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은, 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 부가적인 피처들이 형성될 수 있는 실시예들을 또한 포함할 수 있다. 게다가, 본 발명개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략함과 명료함을 위한 것으로, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하지 않는다.
더욱이, "아래", "밑", "하위", "위", "상위" 등과 같은 공간적 관계 용어들이 도면들에 나타난 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는데 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적 관계 용어들은 도면에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향들을 포함하기 위한 것이다. 장치는 다른 식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 이용되는 공간적 관계 설명이 또한 이해된다.
이제 도 1을 참조하면, 제 1 캐리어 기판(101)이 도시되고, 제 1 캐리어 기판(101) 위에 접착층(103), 폴리머층(105), 및 제 1 시드층(107)을 갖는다. 제 1 캐리어 기판(101)은, 예를 들어, 유리 또는 실리콘 산화물과 같은 실리콘 기반 물질, 또는 알루미늄 산화물과 같은 다른 물질, 이러한 물질들의 임의의 조합 등을 포함한다. 제 1 캐리어 기판(101)은 제 1 반도체 디바이스(201) 및 제 2 반도체 디바이스(301)와 같은 반도체 디바이스들(도 1에 예시되지 않지만, 도 2 및 도 3에 대하여 아래에 예시되고 기술됨)의 부착을 수용하기 위해서 평면이다.
접착층(103)은 위에 있는 구조물들[예컨대, 폴리머층(105)]의 접착을 돕기 위해서 제 1 캐리어 기판(101) 상에 배치된다. 실시예에서, 접착층(103)은 자외선 글루를 포함할 수 있고, 이는 자외선 광에 노출될 때 그 접착성을 잃는다. 그러나, 감압 접착제, 방사선 경화성 접착제, 에폭시, 광열 변환(light to heat conversion; LTHC) 물질, 이들의 조합 등과 같은 다른 유형의 접착제들이 또한 이용될 수 있다. 접착층(103)은 압력 하에서 용이하게 변형 가능한 반액체 형태 또는 젤 형태로 제 1 캐리어 기판(101) 상에 배치될 수 있다.
폴리머층(105)은 접착층(103) 위에 배치되고, 예컨대, 일단 제 1 반도체 디바이스(201) 및 제 2 반도체 디바이스(301)가 부착되고 나면, 제 1 반도체 디바이스(201) 및 제 2 반도체 디바이스(301)에 보호를 제공하기 위해서 이용된다. 실시예에서, 폴리머층(105)은 폴리벤족사졸(polybenzoxazole; PBO)일 수 있지만, 폴리이미드 또는 변성 폴리이미드와 같은 임의의 적합한 물질이 대안적으로 이용될 수 있다. 폴리머층(105)은 대략 5 ㎛와 같은, 대략 0.5 ㎛ 내지 대략 10 ㎛ 사이의 두께로, 예컨대, 스핀 코팅 공정을 이용하여 배치될 수 있지만, 임의의 적합한 방법 및 두께가 대안적으로 이용될 수 있다.
제 1 시드층(107)은 폴리머층(105) 위에 형성된다. 실시예에서, 제 1 시드층(107)은 후속 처리 단계들 동안 두꺼운 층의 형성을 돕는 얇은 전도성 물질층이다. 제 1 시드층(107)은 대략 1,000 Å 두께의 티타늄층에 이어 대략 5,000 Å 두께의 구리층을 포함할 수 있다. 제 1 시드층(107)은 원하는 물질에 따라, 물리적 기상 증착 공정, 증발 공정, 또는 PECVD 공정, 또는 금속박 라이네이팅 공정 등과 같은 공정들을 이용하여 생성될 수 있다. 제 1 시드층(107)은 대략 0.5 ㎛와 같은, 대략 0.3 ㎛ 내지 대략 1 ㎛ 사이의 두께를 갖도록 형성될 수 있다.
도 1은 또한 제 1 시드층(107) 위에 포토레지스트(109)의 배치 및 패턴화를 나타낸다. 실시예에서, 포토레지스트(109)는, 대략 120 ㎛와 같은, 대략 50 ㎛ 내지 대략 250 ㎛ 사이의 높이로, 예컨대, 스핀 코팅 기술을 이용하여, 제 1 시드층(107) 상에 배치될 수 있다. 일단 배치되면, 포토레지스트(109)는 화학 반응을 유도하기 위해서 패턴화된 에너지 소스(예컨대, 패턴화된 광원)에 포토레지스트(109)를 노출시킴으로써 패턴화되어, 이에 의해 패턴화된 광원에 노출된 포토레지스트(109)의 부분에 물리적 변화를 유도할 수 있다. 그런 다음, 현상액이 물리적 변화를 이용하고, 원하는 패턴에 따라, 포토레지스트(109)의 비노출된 부분 또는 포토레지스트(109)의 노출된 부분 중 어느 하나를 선택적으로 제거하기 위해서 노출된 포토레지스트(109)에 도포된다.
실시예에서, 포토레지스트(109)에 형성된 패턴은 비아(111) 및 기준 비아(113)를 위한 패턴이다. 비아(111)는 제 1 반도체 디바이스(201) 및 제 2 반도체 디바이스(301)와 같은 후속적으로 부착된 디바이스들의 상이한 측면들 상에 위치되도록 하는 배치로 형성된다. 그러나, 제 1 반도체 디바이스(201) 및 제 2 반도체 디바이스가 비아(111)의 반대 측면 상에 배치되도록 위치되는 것과 같이, 비아(111)의 패턴화를 위한 임의의 적합한 배치가 대안적으로 이용될 수 있다.
기준 비아(113)는 패키지를 통하지만 위에 있는 반도체 디바이스[예컨대, 제 1 반도체 디바이스(201) 및 제 2 반도체 디바이스(301)]까지는 아닌 기준 전압(예컨대, 접지 기준)을 제공하기 위해서 배치될 수 있다. 다른 실시예에서, 기준 비아(113)는 차폐 코팅(1201)에 기준 전위를 제공하기 위해서 배치될 수 있다(도 1에 예시되지 않지만 도 12에 대하여 아래에 추가로 예시되고 기술됨). 그러나, 임의의 적합한 배치가 대안적으로 이용될 수 있다.
실시예에서, 기준 비아(113)는 대략 190 ㎛와 같은, 대략 70 ㎛ 내지 대략 400 ㎛ 사이의 제 1 지름(D1)을 갖는 원통형 모양으로 형성될 수 있다. 그러나, 임의의 적합한 모양(도 21a 내지 도 22b에 대하여 아래에 추가로 기술되는 것 중 일부)이 또한 이용될 수 있다. 부가적으로, 다른 적합한 지름이 또한 이용될 수 있다. 이러한 모든 모양들 및 치수들은 완전히 실시예들의 범위 내에 포함되도록 의도된다.
실시예에서, 비아(111) 및 기준 비아(113)는 포토레지스트(109) 내에 형성된다. 실시예에서, 비아(111) 및 기준 비아(113)는 구리, 텅스텐, 다른 전도성 금속 등과 같은 하나 이상의 전도성 물질들을 포함하고, 예를 들어, 전기 도금, 무전해 도금 등에 의해 형성될 수 있다. 실시예에서, 전기 도금 공정이 이용되면, 제 1 시드층(107) 및 포토레지스트(109)는 전기 도금 용액에 침수되거나 잠긴다. 제 1 시드층(107)이 전기 도금 공정에서 캐소드의 역할을 하도록 제 1 시드층(107)의 표면은 외부 DC 전원 공급기의 음의 측에 전기적으로 연결된다. 구리 애노드와 같은 고체 전도성 애노드가 또한 용액에 잠기고, 전원 공급기의 양의 측에 부착된다. 애노드로부터의 원자는 용액에 용해되고, 이 용액에서, 캐소드, 예컨대, 제 1 시드층(107)은 용해된 원자를 획득하여, 이에 의해, 포토레지스트(109)의 개구부 내에서 제 1 시드층(107)의 노출된 전도성 영역을 도금할 수 있다.
일단 비아(111) 및 기준 비아(113)가 포토레지스트(109) 및 제 1 시드층(107)을 이용하여 형성되면, 포토레지스트(109)는 적합한 제거 공정(도 1에 예시되지 않지만, 아래에 도 3에 도시됨)을 이용하여 제거될 수 있다. 실시예에서, 플라즈마 애싱 공정이 포토레지스트(109)를 제거하는데 이용될 수 있고, 이에 의해 포토레지스트(109)의 온도는 포토레지스트(109)가 열분해를 경험할 때까지 증가되어 제거될 수 있다. 그러나, 습식 스트립과 같은 임의의 다른 적합한 공정이 대안적으로 이용될 수 있다. 포토레지스트(109)의 제거는 밑에 있는 제 1 시드층(107)의 부분들을 노출할 수 있다.
일단 노출되면, 제 1 시드층(107)의 노출된 부분의 제거가 수행될 수 있다(도 1에 예시되지 않지만, 아래에 도 3에 도시됨). 실시예에서, 제 1 시드층(107)의 노출된 부분[예컨대, 비아(111) 및 기준 비아(113)에 의해 커버되지 않은 부분]은, 예를 들어, 습식 또는 건식 에칭 공정에 의해 제거될 수 있다. 예를 들어, 건식 에칭 공정에서, 반응 물질이 마스크로서 비아(111) 및 기준 비아(113)를 이용하여, 제 1 시드층(107) 쪽으로 향할 수 있다. 다른 실시예에서, 에천트가 제 1 시드층(107)의 노출된 부분을 제거하기 위해서, 분사되거나 다른 식으로 제 1 시드층(107)과 접촉될 수 있다. 제 1 시드층(107)의 노출된 부분이 에칭되어 제거된 이후에, 폴리머층(105)의 일부가 비아(111)와 기준 비아(113) 사이에 노출된다.
도 2는 비아(111) 사이의 폴리머층(105)(도 2에 예시되지 않지만, 도 3에 대하여 이하여 예시되고 기술됨)에 부착될 제 1 반도체 디바이스(201)를 나타낸다. 실시예에서, 제 1 반도체 디바이스(201)는 제 1 기판(203), 제 1 활성 디바이스(개별적으로 예시되지 않음), 제 1 금속화층(205), 제 1 콘택 패드(207), 제 1 패시베이션층(211), 및 제 1 외부 커넥터(209)를 포함한다. 제 1 기판(203)은 도핑 또는 비도핑된 벌크 실리콘, 또는 실리콘 온 인슐레이터(silicon-on-insulator; SOI) 기판의 활성층을 포함할 수 있다. 일반적으로, SOI 기판은 실리콘, 게르마늄, 실리콘 게르마늄, SOI, 실리콘 게르마늄 온 인슐레이터(silicon germanium on insulator; SGOI), 또는 이들의 조합과 같은 반도체 물질층을 포함한다. 이용될 수 있는 다른 기판들은 다중층 기판, 경사 기판, 또는 하이브리드 배향 기판을 포함한다.
제 1 활성 디바이스는, 제 1 반도체 디바이스(201)를 위한 설계의 원하는 구조적 및 기능적 피처들을 생성하는데 이용될 수 있는 커패시터, 저항, 인덕터 등과 같은 매우 다양한 수동 디바이스들 및 능동 디바이스들을 포함한다. 제 1 활성 디바이스는 제 1 기판(203) 내에 그렇지 않으면 제 1 기판(109) 상에 임의의 적합한 방법을 이용하여 형성될 수 있다.
제 1 금속화층(205)은 제 1 기판(203) 및 제 1 활성 디바이스 위에 형성되고, 이것은 기능 회로를 형성하기 위해 다양한 능동 디바이스들을 연결시키도록 설계된다. 실시예에서, 제 1 금속화층(205)은 유전체층과 전도성 물질층을 교번하여 형성될 수 있고, 임의의 적합한 공정(예컨대, 퇴적, 다마신, 듀얼 다마신 등)을 통해 형성될 수 있다. 실시예에서, 적어도 하나의 층간 유전체층(interlayer dielectric layer; ILD)에 의해 제 1 기판(203)으로부터 분리되는 네 개의 금속화층들이 있지만, 더욱 정밀한 수의 제 1 금속화층(205)들이 제 1 반도체 디바이스(201)의 설계에 의존한다.
제 1 콘택 패드(207)는 제 1 금속화층(205) 위에 형성되어 전기 접촉할 수 있다. 제 1 콘택 패드(207)는 알루미늄을 포함할 수 있지만, 구리와 같은 다른 물질들이 대안적으로 이용될 수 있다. 제 1 콘택 패드(207)는 물질층(도시되지 않음)을 형성하기 위해 스퍼터링과 같은 퇴적 공정을 이용하여 형성될 수 있고, 그런 다음 물질층의 일부분은 제 1 콘택 패드(207)를 형성하기 위해 적합한 공정(예컨대, 포토리소그래픽 마스킹 및 에칭)을 통해 제거될 수 있다. 그러나, 임의의 다른 적합한 공정이 제 1 콘택 패드(207)를 형성하기 위해 이용될 수 있다. 제 1 콘택 패드는 대략 1.45 ㎛와 같은, 대략 0.5 ㎛ 내지 대략 4 ㎛ 사이의 두께를 갖도록 형성될 수 있다.
제 1 패시베이션층(211)은 제 1 금속화층(205) 및 제 1 콘택 패드(207) 위의 제 1 기판(203) 상에 형성될 수 있다. 제 1 패시베이션층(211)은 실리콘 산화물, 실리콘 질화물, 로우-k(low-k) 유전체(예를 들어, 탄소 도핑된 산화물), 익스트림 로우-k(extremely low-k) 유전체(예를 들어, 다공질 탄소 도핑된 실리콘 이산화물), 이들의 조합 등과 같은 하나 이상의 적합한 유전체 물질들로 만들어질 수 있다. 제 1 패시베이션층(211)은 화학적 기상 증착(chemical vapor deposition; CVD)과 같은 공정을 통해 형성될 수 있지만, 임의의 적합한 공정이 이용될 수 있고, 대략 9.25 KÅ과 같은 0.5 ㎛ 내지 5 ㎛ 사이의 두께를 가질 수 있다.
제 1 외부 커넥터(209)는 제 1 콘택 패드(207)와, 예컨대, 재배선층(redistribution layer; RDL)(501) 간의 접촉을 위해 전도성 영역을 제공하도록 형성될 수 있다(도 2에 예시되지 않지만, 도 5에 대하여 아래에 예시되고 기술됨). 실시예에서, 제 1 외부 커넥터(209)는 전도성 필러일 수 있고, 대략 10 ㎛와 같은, 대략 5 ㎛ 내지 대략 20 ㎛ 사이의 두께로 제 1 패시베이션층(211) 위에 포토레지스트(도시되지 않음)를 초기에 형성함으로써 형성될 수 있다. 포토레지스트는 제 1 패시베이션층(211)의 일부분을 노출시키기 위해서 패턴화될 수 있고, 이 부분을 통해 전도성 필러가 연장될 것이다. 일단 패턴화되면, 포토레지스트는 제 1 패시베이션층(211)의 원하는 부분을 제거하기 위해 마스크로서 이용될 수 있어, 이에 의해 밑에 있는 제 1 콘택 패드(207)의 부분을 노출하여, 이 부분에 제 1 외부 커넥터(209)가 접촉할 것이다.
제 1 외부 커넥터(209)는 제 1 패시베이션층(211) 및 포토레지스트 양자 모두의 개구부 내에 형성될 수 있다. 제 1 외부 커넥터(209)는 구리와 같은 전도성 물질로 형성될 수 있지만, 니켈, 금, 솔더, 금속 합금, 이들의 조합 등과 같은 다른 전도성 물질들이 또한 이용될 수 있다. 부가적으로, 제 1 외부 커넥터(209)는 전기 도금과 같은 공정을 이용하여 형성될 수 있고, 전기 도금에 의해 전류가 제 1 콘택 패드(207)의 전도성 부분을 통해, 제 1 외부 커넥터(209)가 형성되도록 요구되고, 제 1 콘택 패드(207)가 용액에 담긴 곳으로 움직인다. 용액 및 전류는 포토레지스트 및 제 1 패시베이션층(211)의 개구부를 충전 및/또는 과충전하기 위해서 개구부 내에, 예컨대, 구리를 퇴적하여, 이에 의해, 제 1 외부 커넥터(209)를 형성한다. 그런 다음, 제 1 패시베이션층(211)의 개구부 밖의 과도한 전도성 물질 및 포토레지스트는, 예를 들어, 애싱 공정, 화학적 기계적 연마(chemical mechanical polish; CMP) 공정, 이들의 조합 등을 이용하여 제거될 수 있다.
그러나, 당업자가 인식할 수 있는 바와 같이, 제 1 외부 커넥터(209)를 형성하기 위해 앞서 기술된 공정은 단지 하나의 설명이고, 이러한 정확한 공정으로 실시예들을 제한하도록 의도되지 않는다. 오히려, 기술된 공정은 단지 예시적인 것으로 의도되고, 제 1 외부 커넥터(209)를 형성하기 위한 임의의 적합한 공정이 대안적으로 이용될 수 있다. 모든 적합한 공정들은 완전히 본 실시예들의 범위 내에 포함되도록 의도된다.
제 1 다이 어태치 필름(217)이 폴리머층(105)에 제 1 반도체 디바이스(201)의 부착을 돕기 위해서 제 1 기판(203)의 반대 측면 상에 배치될 수 있다. 실시예에서, 제 1 다이 어태치 필름(217)은 에폭시 수지, 페놀 수지, 아크릴 고무, 실리카 필러, 또는 이들의 조합이고, 라미네이션 기술을 이용하여 도포된다. 그러나, 임의의 다른 적합한 대안적인 물질 및 형성 방법이 대안적으로 이용될 수 있다.
도 3은 제 2 반도체 디바이스(301)의 배치와 함께 폴리머층(105) 상에 제 1 반도체 디바이스(201)의 배치를 나타낸다. 실시예에서, 제 2 반도체 디바이스(301)는 제 2 기판(303), 제 2 활성 디바이스(개별적으로 예시되지 않음), 제 2 금속화층(305), 제 2 콘택 패드(307), 제 2 패시베이션층(311), 제 2 외부 커넥터(309), 및 제 2 다이 어태치 필름(317)을 포함할 수 있다. 실시예에서, 제 2 기판(303), 제 2 활성 디바이스, 제 2 금속화층(305), 제 2 콘택 패드(307), 제 2 패시베이션층(311), 제 2 외부 커넥터(309) 및 제 다이 어태치 필름(317)은 도 2에 대하여 앞서 기술된 바와 같은, 제 1 기판(203), 제 1 활성 디바이스, 제 1 금속화층(205), 제 1 콘택 패드(207), 제 1 패시베이션층(211), 및 제 1 외부 커넥터(209) 및 제 1 다이 어태치 필름(217)과 유사할 수 있지만, 이들은 또한 상이할 수도 있다.
실시예에서, 제 1 반도체 디바이스(201) 및 제 2 반도체 디바이스(301)는 비아(111) 또는 기준 비아(113) 중 상이한 것들 사이의 폴리머층(105) 상에 배치될 수 있다. 실시예에서, 제 1 반도체 디바이스(201) 및 제 2 반도체 디바이스(301)는 예컨대, 픽 앤 플레이스 공정(pick and place process)을 이용하여 배치될 수 있다. 그러나, 폴리머층(105) 상에 제 1 반도체 디바이스(201) 및 제 2 반도체 디바이스(301)를 배치하는 임의의 다른 방법이 또한 이용될 수 있다.
도 4는 비아(111), 기준 비아(113), 제 1 반도체 디바이스(201), 및 제 2 반도체 디바이스(301)의 캡슐화를 나타낸다. 캡슐화는 몰딩 디바이스(도 4에 개별적으로 예시되지 않음)에서 수행될 수 있고, 몰딩 디바이스는 상부 몰딩 부분 및 상부 몰딩 부분으로부터 분리 가능한 하부 몰딩 부분을 포함할 수 있다. 상부 몰딩 부분이 하부 몰딩 부분에 인접하게 낮아지는 경우, 몰딩 캐비티가 제 1 캐리어 기판(101), 비아(111), 기준 비아(113), 제 1 반도체 디바이스(201), 및 제 2 반도체 디바이스(301)를 위해 형성될 수 있다.
캡슐화 공정 동안, 상부 몰딩 부분은 하부 몰딩 부분에 인접하게 배치될 수 있고, 이에 의해, 몰딩 캐비티 내의 제 1 캐리어 기판(101), 비아(111), 기준 비아(113), 제 1 반도체 디바이스(201), 및 제 2 반도체 디바이스(301)를 둘러싼다. 일단 둘러싸지면, 상부 몰딩 부분 및 하부 몰딩 부분은 몰딩 캐비티로부터 가스의 유입 및 유출을 제어하기 위해서 밀폐된 밀봉을 형성할 수 있다. 일단 밀봉되면, 봉합재(401)가 몰딩 캐비티 내에 배치될 수 있다. 봉합재(401)는 폴리이미드, PPS, PEEK, PES, 내열 크리스탈 수지, 이들의 조합 등과 같은 몰딩 컴파운드 수지일 수 있다. 봉합재(401)는 상부 몰딩 부분 및 하부 몰딩 부분의 정렬 전에, 몰딩 캐비티 내에 배치될 수 있거나, 또는 주입 포트를 통해 몰딩 캐비티에 주입될 수 있다.
봉합재(401)가 제 1 캐리어 기판(101), 비아(111), 기준 비아(113), 제 1 반도체 디바이스(201), 및 제 2 반도체 디바이스(301)를 캡슐화하도록 일단 봉합재(401)가 몰딩 캐비티에 배치되면, 봉합재(401)는 최적의 보호를 위해 봉합재(401)를 굳히기 위해서 경화될 수 있다. 정확한 경화 공정은 봉합재(401)를 위해 선택된 특정 물질에 적어도 일부 의존하지만, 몰딩 컴파운드가 봉합재(401)로서 선택된 실시예에서, 경화는 대략 600 초와 같은, 대략 60 초 내지 대략 3600 초 동안, 대략 125 ℃와 같은 대략 100 ℃ 내지 대략 130 ℃ 사이로, 봉합재(401)를 가열하는 것과 같은 공정을 통해 발생할 수 있다. 부가적으로, 반응 개시제 및/또는 촉매제가 경화 공정을 더욱 양호하게 제어하기 위해서 봉합재(401) 내에 포함될 수 있다.
그러나, 당업자라면 앞서 기술된 경화 공정이 오직 예시적인 공정으로, 현재 실시예들을 제한하도록 의도된 것이 아님을 인식할 것이다. 방사선 조사 또는 심지어 봉합재(401)가 주위 온도에서 굳어지도록 허용하는 다른 경화 공정들이 대안적으로 이용될 수 있다. 임의의 적합한 경화 공정이 이용될 수 있고, 이와 같은 모든 공정들은 완전히 본 명세서에 논의되는 실시예들의 범위 내에 포함되도록 의도된다.
도 4는 또한 추가의 처리를 위해 비아(111), 기준 비아(113), 제 1 반도체 디바이스(201), 및 제 2 반도체 디바이스(301)를 노출시키기 위해서, 봉합재(401)의 시닝을 나타낸다. 시닝은, 예컨대, 기계적 그라인딩 또는 화학적 기계적 연마(CMP) 공정을 이용하여 수행될 수 있고, 여기서 화학적 에천트 및 연마재가 이용되어, 제 1 비아(111), 기준 비아(113), 제 1 외부 커넥터(209)[제 1 반도체 디바이스(201) 상에 있음], 및 제 2 외부 커넥터(309)[제 2 반도체 디바이스(301) 상에 있음]가 노출될 때까지, 봉합재(401), 제 1 반도체 디바이스(201), 및 제 2 반도체 디바이스(301)와 반응하여 이들을 그라인딩 시킨다. 따라서, 제 1 반도체 디바이스(201), 제 2 반도체 디바이스(301), 비아(111) 및 기준 비아(113)는 평면 표면을 가질 수 있고, 이는 또한 봉합재(401)의 평면이다.
그러나, 앞서 기술된 CMP 공정은 하나의 예시적인 실시예로서 제시되었지만, 이것은 실시예들을 제한하도록 의도되지 않는다. 임의의 다른 적합한 제거 공정이 이용되어, 봉합재(401), 제 1 반도체 디바이스(201), 및 제 2 반도체 디바이스(301)를 시닝하고, 비아(111)를 노출시킨다. 예를 들어, 일련의 화학적 에칭이 이용될 수 있다. 이러한 공정 및 임의의 다른 적합한 공정이 봉합재(401), 제 1 반도체 디바이스(201), 및 제 2 반도체 디바이스(301)를 시닝하기 위해 이용될 수 있고, 이와 같은 모든 공정들은 완전히 실시예들의 범위 내에 포함되도록 의도된다.
도 5는 제 1 반도체 디바이스(201), 제 2 반도체 디바이스(301), 비아(111), 기준 비아(113), 및 제 3 외부 커넥터(505)를 상호 접속하기 위해서, RDL(501)의 형성을 나타낸다. 제 1 반도체 디바이스(201) 및 제 2 반도체 디바이스(301)를 상호 접속하기 위해 RDL(501)을 이용함으로써, 제 1 반도체 디바이스(201) 및 제 2 반도체 디바이스(301)는 10000 개보다 많은 핀 카운트를 가질 수 있다.
이 실시예에서, RDL(501)은 CVD 또는 스퍼터링과 같은 적절한 형성 공정을 통해 티타늄 구리 합금의 시드층(도시되지 않음)을 초기에 형성함으로써 형성될 수 있다. 그런 다음, 이 시드층을 커버하기 위해 포토레지스트(도시되지 않음)가 형성될 수 있고, 그런 다음, 포토레지스트는 패턴화되어 RDL(501)이 위치되도록 요구되는 곳에 위치되어 있는 시드층의 부분들을 노출시킬 수 있다.
일단 포토레지스트가 형성되고 패턴화되면, 구리와 같은 전도성 물질이 도금과 같은 퇴적 공정을 통해 시드층 상에 형성될 수 있다. 전도성 물질은 대략 5 ㎛와 같은, 대략 1 ㎛ 내지 대략 10 ㎛ 사이의 두께를 갖도록 형성될 수 있다. 하지만, 논의된 방법들 및 물질들은 전도성 물질을 형성하는데 적합하지만, 이러한 물질들은 단지 예시적이다. AlCu 또는 Au와 같은 임의의 다른 적합한 물질들과, CVD 또는 PVD와 같은 임의의 다른 적합한 형성 공정들이 RDL(501)을 형성하는데 이용될 수 있다.
일단 전도성 물질이 형성되면, 포토레지스트는 애싱과 같은 적합한 제거 공정을 통해 제거될 수 있다. 부가적으로, 포토레지스트의 제거 이후, 포토레지스트에 의해 커버되었던 시드층의 부분들은, 예를 들어, 전도성 물질을 마스크로서 이용하는 적합한 에칭 공정을 통해 제거될 수 있다.
도 5는 또한 RDL(501) 및 다른 밑에 있는 구조물에 보호 및 분리를 제공하기 위해서, RDL(501) 위에 제 3 패시베이션층(503)의 형성을 나타낸다. 실시예에서, 제 3 패시베이션층(503)은 폴리벤족사졸(PBO)일 수 있지만, 폴리이미드 또는 변성 폴리이미드와 같은 임의의 적합한 물질이 이용될 수 있다. 제 3 패시베이션층(503)은 대략 7 ㎛와 같은, 대략 5 ㎛ 내지 대략 25 ㎛ 사이의 두께로, 예컨대, 스핀 코팅 공정을 이용하여 배치될 수 있지만, 임의의 적합한 방법 및 두께가 대안적으로 이용될 수 있다.
실시예에서, 제 3 패시베이션층(503)에서부터 폴리머층(105)까지의 구조물의 두께는 대략 200 ㎛보다 작거나 같을 수 있다. 이 두께를 가능한 얇게 만듦으로써, 전체 구조물은 휴대폰 등과 같은 다양한 작은 크기의 애플리케이션에 이용되면서, 원하는 기능은 계속 유지할 수 있다. 그러나, 당업자가 인식할 수 있는 바와 같이, 구조물의 정확한 두께는 유닛에 대한 전체 설계에 적어도 일부 의존할 수 있으므로, 임의의 적합한 두께가 대안적으로 이용될 수 있다.
부가적으로, RDL(501)은 제 3 외부 커넥터들(505) 중 하나와 기준 비아(113)를 상호 접속하기 위해 형성된다[기준 비아(113) 중 오직 단 하나만이 실제로 연결되는 것으로서 예시됨]. 실시예에서, 기준 비아(113)에 연결되는 제 3 외부 커넥터들(505) 중 하나가 (예컨대, 예시되지 않은 인쇄 회로 기판을 통해) 기준 전압에 연결될 수 있지만, 임의의 적합한 기준 바이어스가 이용될 수 있다.
또한, 오직 단일 RDL(501)이 도 5에 예시되었지만, 이것은 명료함을 위한 것으로 본 실시예들을 제한하기 위한 것이 아니다. 오히려, 3개의 RDL(501) 층과 같은, 임의의 적합한 수의 전도성층 및 패시베이션층이 RDL(501)을 형성하기 위해 앞서 기술된 공정을 반복함으로써 형성될 수 있다. 임의의 적합한 수의 층들이 이용될 수 있다.
도 5는 RDL(501)과 전기 접촉하기 위해 제 3 외부 커넥터(505)의 형성을 더욱 나타낸다. 실시예에서, 제 3 패시베이션층(503)이 형성된 이후에, 밑에 있는 RDL(501)의 적어도 일부분을 노출시키기 위해서 제 3 패시베이션층(503)의 일부분을 제거함으로써, 제 3 패시베이션층(503)을 통해 개구부가 만들어질 수 있다. 개구부는 RDL(501)과 제 3 외부 커넥터(505) 간의 접촉을 허용한다. 개구부는 적합한 포토리소그래픽 마스크 및 에칭 공정을 이용하여 형성될 수 있지만, RDL(501)의 일부를 노출시키기 위해 임의의 적합한 공정이 이용될 수 있다.
실시예에서, 제 3 외부 커넥터(505)는 제 3 패시베이션층(503)을 통해 RDL(501) 상에 배치될 수 있고, 솔더와 같은 공융 물질을 포함하는 볼 그리드 어레이(ball grid array; BGA)일 수 있지만, 임의의 적합한 물질이 대안적으로 이용될 수 있다. 선택적으로, 언더 범프 금속화가 제 3 외부 커넥터(505)와 RDL(501) 사이에 이용될 수 있다. 제 3 외부 커넥터(505)가 솔더 범프인 실시예에서, 제 3 외부 커넥터(505)는 직접 볼 드랍 공정과 같은 볼 드랍 방법을 이용하여 형성될 수 있다. 대안적으로, 솔더 범프는 증발, 전기 도금, 인쇄, 솔더 전달과 같은 임의의 적합한 방법을 통해 주석층을 초기에 형성하고, 그런 다음 원하는 범프 모양으로 물질을 형상화하기 위해서 리플로우를 수행함으로써 형성될 수 있다. 일단 제 3 외부 커넥터(505)가 형성되면, 그 구조물이 추가의 처리에 적합하다는 것을 보장하기 위해서 테스트가 수행될 수 있다.
도 6a는 제 1 반도체 디바이스(201) 및 제 2 반도체 디바이스(301)로부터 제 1 캐리어 기판(101)의 디본딩(debonding)을 나타낸다. 실시예에서, 제 3 외부 커넥터(505), 이에 따라, 제 1 반도체 디바이스(201) 및 제 2 반도체 디바이스(301)를 포함하는 구조물이 링 구조물(601)에 부착될 수 있다. 링 구조물(601)은 디본딩 공정 동안 그리고 디본딩 공정 이후에 구조물에 지지 및 안정성을 제공하도록 의도되는 금속 링일 수 있다. 실시예에서, 제 3 외부 커넥터(505), 제 1 반도체 디바이스(201), 및 제 2 반도체 디바이스(301)는, 예컨대, 자외선 테이프(603)를 이용하여 링 구조물에 접착되지만, 임의의 다른 적합한 접착제 또는 부착물이 대안적으로 이용될 수 있다.
일단 제 3 외부 커넥터(505), 이에 따라, 제 1 반도체 디바이스(201) 및 제 2 반도체 디바이스(301)를 포함하는 구조물이 링 구조물(601)에 부착되면, 제 1 캐리어 기판(101)은, 예컨대, 접착층(103)의 접착성을 바꾸기 위해 열공정을 이용하여 제 1 반도체 디바이스(201) 및 제 2 반도체 디바이스(301)를 포함하는 구조물로부터 디본딩될 수 있다. 특정 실시예에서, 자외선 (UV) 레이저, 이산화탄소 (CO2) 레이저, 또는 적외선 (IR) 레이저와 같은 에너지 소스가 이용되어, 접착층(103)이 그 접착성의 적어도 일부를 잃을 때까지 접착층(103)을 방사능 처리하고 가열한다. 일단 수행되면, 제 1 캐리어 기판(101) 및 접착층(103)은 제 3 외부 커넥터(505), 제 1 반도체 디바이스(201), 및 제 2 반도체 디바이스(301)를 포함하는 구조물로부터 물리적으로 분리 또는 제거될 수 있다.
도 6b는 제 1 반도체 디바이스(201) 및 제 2 반도체 디바이스(301)로부터 제 1 캐리어 기판(101)를 디본딩하기 위한 다른 실시예를 나타낸다. 이 실시예에서, 제 3 외부 커넥터(505)는, 예컨대, 제 1 글루(607)를 이용하여, 제 2 캐리어 기판(605)에 부착될 수 있다. 실시예에서, 제 2 캐리어 기판(605)은 제 1 캐리어 기판(101)과 유사하지만, 그것은 또한 상이할 수도 있다. 일단 부착되면, 접착층(103)은 방사능처리 될 수 있고, 접착층(103) 및 제 1 캐리어 기판(101)은 물리적으로 제거될 수 있다.
링 구조물(601)이 이용되는 실시예로 돌아가면, 도 7은 (연관된 제 1 시드층(107)과 함께) 비아(111)를 노출시키고 제 1 개구부(703)를 형성하기 위해서 폴리머층(105)의 패턴화를 나타낸다. 실시예에서, 폴리머층(105)은, 예컨대, 레이저 드릴링 방법을 이용하여 패턴화될 수 있고, 이에 의해, 레이저가 밑에 있는 비아(111)를 노출시키기 위해서 제거되도록 요구되는 폴리머층(105)의 부분들 쪽으로 향한다. 레이저 드릴링 공정 동안에, 드릴 에너지는 0.1 mJ 내지 대략 60 mJ의 범위에 있고, 드릴 각은 폴리머층(105)의 법선에 대해 대략 0 도[폴리머층(105)에 직교함] 내지 대략 85 도이다. 실시예에서, 패턴화는, 대략 200 ㎛와 같은, 대략 70 ㎛ 내지 대략 300 ㎛ 사이의 폭을 갖기 위해 비아(111) 위에 개구부(703)를 형성하도록 형성될 수 있다.
다른 실시예에서, 폴리머층(105)은 포토레지스트(도 7에 개별적으로 도시되지 않음)를 폴리머층(105)에 초기에 도포하고, 그런 다음, 화학적 반응을 유도하기 위해서 패턴화된 에너지 소스(예컨대, 패턴화된 광원)에 포토레지스트를 노출함으로써 패턴화될 수 있어, 이에 의해 패턴화된 광원에 노출된 포토레지스트의 부분들에 물리적 변화를 유도한다. 그런 다음, 현상액이 물리적 변화를 이용하고, 원하는 패턴에 따라, 포토레지스트의 비노출된 부분 또는 포토레지스트의 노출된 부분 중 어느 하나를 선택적으로 제거하기 위해서 노출된 포토레지스트에 도포되고, 밑에 있는 폴리머층(105)의 노출된 부분은, 예컨대, 건식 에칭 공정으로 제거된다. 그러나, 플라즈마 에칭(PLDC)와 같은, 폴리머층(105)을 패턴화하기 위한 임의의 다른 적합한 방법이 이용될 수 있다.
도 8은 새로 노출된 비아(111)를 보호하기 위해서 제 1 개구부(703) 내에 후면 볼 패드(801)의 배치를 나타낸다. 실시예에서, 후면 볼 패드(801)는 산소 솔더 보호제(oxygen solder protection; OSP) 또는 솔더 온 페이스트와 같은 전도성 물질을 포함할 수 있지만, 임의의 적합한 물질이 대안적으로 이용될 수 있다. 실시예에서, 후면 볼 패드(801)는 스텐실을 이용하여 도포될 수 있지만, 임의의 적합한 도포 방법이 대안적으로 이용될 수 있고, 그런 다음, 범프 모양을 형성하기 위해서 리플로우될 수 있다.
도 8은 후면 볼 패드(801) 상에 수행될 수 있는 선택적 레벨링 또는 코이닝 공정을 추가로 나타낸다. 실시예에서, 후면 볼 패드(801)는, 예컨대, 후면 볼 패드(801) 각각의 주변에 배치된 스텐실, 및 후면 볼 패드(801)의 일부분을 물리적으로 변형하고 후면 볼 패드(801)의 상부 표면을 평평하게 하기 위해서 압력을 인가하는 프레스를 이용하여 물리적으로 형상화될 수 있다.
도 9는 수분의 침입으로부터 비아(111)와 후면 볼 패드(801) 사이의 연결부(joint)를 효과적으로 밀봉하는, 후면 볼 패드(801) 위의 선택적인 후면 보호층(901)의 배치 및 패턴화를 나타낸다. 실시예에서, 후면 보호층(901)은 PBO, 솔더 저항(Solder Resistance; SR), 라미네이션 컴파운드(Lamination Compound; LC) 테이프, 아지노모토 빌드업 필름(Ajinomoto build-up film; ABF), 비전도성 페이스트(non-conductive paste; NCP), 비전도성 필름(non-conductive film; NCF), 패턴화된 언더필(patterned underfill; PUF), 뒤틀림 개선 접착제(warpage improvement adhesive; WIA), 액상 몰딩 컴파운드 V9, 이들의 조합 등과 같은 보호 물질일 수 있다. 그러나, 임의의 적합한 물질이 또한 이용될 수 있다. 후면 보호층(901)은 대략 1 ㎛ 내지 대략 100 ㎛ 사이의 두께로, 스크린 인쇄, 라미네이션, 스핀 코팅 등과 같은 공정을 이용하여 도포될 수 있다.
도 9는 일단 후면 보호층(901)이 배치되면, 후면 보호층(901)은 후면 볼 패드(801)를 노출시키기 위하여 패턴화될 수 있다는 것을 또한 나타낸다. 실시예에서, 패턴화는 후면 볼 패드(801) 위에 제 2 개구부(905)를 형성하도록 형성될 수 있고, 제 2 개구부(905)는 대략 150 ㎛와 같은, 대략 30 ㎛ 내지 대략 300 ㎛ 사이의 직경을 갖도록 형성될 수 있다. 실시예에서, 후면 보호층(901)은 포토레지스트(도 9에 개별적으로 도시되지 않음)를 후면 보호층(901)에 초기에 도포하고, 그런 다음, 화학적 반응을 유도하기 위해서 패턴화된 에너지 소스(예컨대, 패턴화된 광원)에 포토레지스트를 노출시킴으로써 패턴화될 수 있어, 이에 의해 패턴화된 광원에 노출된 포토레지스트의 부분들에 물리적 변화를 유도한다. 그런 다음, 현상액이 물리적 변화를 이용하고, 원하는 패턴에 따라, 포토레지스트의 비노출된 부분 또는 포토레지스트의 노출된 부분 중 어느 하나를 선택적으로 제거하기 위해서 노출된 포토레지스트에 도포되고, 밑에 있는 후면 보호층(901)의 노출된 부분은, 예컨대, 건식 에칭 공정으로 제거된다. 그러나, 후면 보호층(901)을 패턴화하기 위한 임의의 다른 적합한 방법이 이용될 수 있다.
도 9는 또한 패턴화된 후면 보호층(901)의 개구부 내에 제 4 외부 커넥션(903)의 배치를 나타낸다. 실시예에서, 제 4 외부 커넥션(903)은 후면 볼 패드(801)와, 예컨대, 제 1 패키지(1000) 및 제 2 패키지(1019)(도 9에 예시되지 않지만, 도 10에 대하여 아래에 예시되고 기술됨) 간의 외부 연결을 제공하기 위해 형성될 수 있다. 제 4 외부 커넥션(903)은 마이크로범프, 또는 붕괴 제어형 칩 접속(controlled collapse chip connection; C4) 범프와 같은 콘택 범프일 수 있고, 주석과 같은 물질, 또는 솔더 온 페이스트, 은, 또는 구리와 같은 다른 적합한 물질을 포함할 수 있다. 제 4 외부 커넥션(903)이 주석 솔더 범프인 실시예에서, 제 4 외부 커넥션(903)은 증발, 전기 도금, 인쇄, 솔더 전달, 볼 배치 등과 같은 임의의 적합한 방법을 통해 주석층을, 예컨대, 대략 100 ㎛의 두께로 초기에 형성함으로써 형성될 수 있다. 일단 주석층이 구조물 상에 형성되면, 리플로우가 원하는 범프 모양으로 물질을 형상화하기 위해서 수행된다.
도 10은 제 1 패키지(1000)에 후면 볼 패드(801)의 본딩을 나타낸다. 실시예에서, 제 1 패키지(1000)는 제 3 기판(1003), 제 3 반도체 디바이스(1005), 제 4 반도체 디바이스(1007)[제 3 반도체 디바이스(1005)에 본딩됨], 제 3 콘택 패드(1009)[제 4 외부 커넥션(903)으로의 전기적 연결을 위해], 및 제 2 봉합재(1011)를 포함할 수 있다. 실시예에서, 제 3 기판(1003)은, 예컨대, 후면 볼 패드(801)에 제 3 반도체 디바이스(1005) 및 제 4 반도체 디바이스(1007)을 연결시키기 위해 내부 상호 접속부[예컨대, 기판 관통 비아(1015)]를 포함하는 패키징 기판일 수 있다.
대안적으로, 제 3 기판(1003)은 후면 볼 패드(801)에 제 3 반도체 디바이스(1005) 및 제 4 반도체 디바이스(1007)을 연결시키기 위해 중간 기판으로서 이용되는 인터포저일 수 있다. 이 실시예에서, 제 3 기판(1003)은, 예컨대, 도핑 또는 비도핑된 실리콘 기판, 또는 실리콘 온 인슐레이터(SOI) 기판의 활성층일 수 있다. 그러나, 제 3 기판(1003)은 대안적으로 유리 기판, 세라믹 기판, 폴리머 기판, 또는 적합한 보호 및/또는 상호 접속 기능을 제공할 수 있는 임의의 다른 기판일 수 있다. 이러한 물질들 및 임의의 다른 적합한 물질들이 제 3 기판(1003)을 위해 대안적으로 이용될 수 있다.
제 3 반도체 디바이스(1005)는 로직 다이, 중앙 처리 장치(CPU) 다이, 메모리 다이(예컨대, DRAM 다이), 이들의 조합 등과 같은 의도된 목적을 위해 설계된 반도체 디바이스일 수 있다. 실시예에서, 제 3 반도체 디바이스(1005)는 특정 기능을 위해 요구되는 바와 같이, 트랜지스터, 커패시터, 인덕터, 저항, 제 1 금속화층(도시되지 않음) 등과 같은 집적 회로 디바이스들을 그 안에 포함한다. 실시예에서, 제 3 반도체 디바이스(1005)는 제 1 반도체 디바이스(201)와 함께 또는 동시에 작동하도록 설계 및 제조된다.
제 4 반도체 디바이스(1007)는 제 3 반도체 디바이스(1005)와 유사할 수 있다. 예를 들어, 제 4 반도체 디바이스(1007)는 원하는 기능을 위한 집적 회로 디바이스를 포함하고 의도된 목적을 위해 설계된 반도체 디바이스(예컨대, DRAM 다이)일 수 있다. 실시예에서, 제 4 반도체 디바이스(1007)는 제 1 반도체 디바이스(201) 및/또는 제 3 반도체 디바이스(1005)와 함께 또는 동시에 작동하도록 설계된다.
제 4 반도체 디바이스(1007)는 제 3 반도체 디바이스(1005)에 본딩될 수 있다. 실시예에서, 제 4 반도체 디바이스(1007)는, 예컨대, 접착제를 이용함으로써, 제 3 반도체 디바이스(1005)와 물리적으로만 본딩된다. 이 실시예에서, 제 4 반도체 디바이스(1007) 및 제 3 반도체 디바이스(1005)는, 예컨대, 와이어 본드(1017)를 이용하여 제 3 기판(1003)에 전기적으로 연결될 수 있지만, 임의의 적합한 전기적 본딩이 이용될 수 있다.
대안적으로, 제 4 반도체 디바이스(1007)는 물리적으로 및 전기적으로 모두 제 3 반도체 디바이스(1005)에 본딩될 수 있다. 이 실시예에서, 제 4 반도체 디바이스(1007)는 제 3 반도체 디바이스(1005)와 제 4 반도체 디바이스(1007)를 상호 접속하기 위해서, 제 3 반도체 디바이스(1005) 상의 제 5 외부 커넥션(도 10에 별도로 도시되지 않음)과 연결하는 제 4 외부 커넥션(또한 도 10에 별도로 도시되지 않음)을 포함할 수 있다.
제 3 콘택 패드(1009)는 제 3 반도체 디바이스(1005)와, 예컨대, 제 4 외부 커넥션(903) 사이에 전기적 연결을 형성하기 위해 제 3 기판(1003) 상에 형성될 수 있다. 실시예에서, 제 3 콘택 패드(1009)는 제 3 기판(1003) 내의 전기적 라우팅[예컨대, 기판 관통 비아(1015)] 위에 형성되고 이 전기적 라우팅과 전기 접촉할 수 있다. 제 3 콘택 패드(1009)는 알루미늄을 포함할 수 있지만, 구리와 같은 다른 물질들이 대안적으로 이용될 수 있다. 제 3 콘택 패드(1009)는 물질층(도시되지 않음)을 형성하기 위해 스퍼터링과 같은 퇴적 공정을 이용하여 형성될 수 있고, 그런 다음, 물질층의 일부분이 제 3 콘택 패드(1009)를 형성하기 위해 적합한 공정(예컨대, 포토리소그래픽 마스킹 및 에칭)을 통해 제거될 수 있다. 그러나, 임의의 다른 적합한 공정이 제 3 콘택 패드(1009)를 형성하기 위해 이용될 수 있다. 제 3 콘택 패드(1009)는 대략 1.45 ㎛와 같은, 대략 0.5 ㎛ 내지 대략 4 ㎛ 사이의 두께를 갖도록 형성될 수 있다.
제 2 봉합재(1011)는 제 3 반도체 디바이스(1005), 제 4 반도체 디바이스(1007), 및 제 3 기판(1003)을 캡슐화하고 보호하는데 이용될 수 있다. 실시예에서, 제 2 봉합재(1011)는 몰딩 컴파운드일 수 있고, 몰딩 디바이스(도 10에 예시되지 않음)를 이용하여 배치될 수 있다. 예를 들어, 제 3 기판(1003), 제 3 반도체 디바이스(1005), 및 제 4 반도체 디바이스(1007)는 몰딩 디바이스의 캐비티 내에 배치될 수 있고, 캐비티는 허메티컬리(hermetically) 밀봉된다. 캐비티가 허메티컬리 밀봉되기 전에, 제 2 봉합재(1011)는 캐비티 내에 배치되거나, 또는 주입 포트를 통해 캐비티에 주입될 수 있다. 실시예에서, 제 2 봉합재(1011)는 폴리이미드, PPS, PEEK, PES, 내열 크리스탈 수지, 이들의 조합 등과 같은 몰딩 컴파운드 수지일 수 있다.
제 2 봉합재(1011)가 제 3 기판(1003), 제 3 반도체 디바이스(1005), 및 제 4 반도체 디바이스(1007) 주변의 영역을 캡슐화하도록 일단 제 2 봉합재(1011)가 캐비티에 배치되면, 제 2 봉합재(1011)는 최적의 보호를 위해 제 2 봉합재(1011)를 굳히기 위해서 경화될 수 있다. 정확한 경화 공정은 제 2 봉합재(1011)를 위해 선택된 특정 물질에 적어도 일부 의존하지만, 몰딩 컴파운드가 제 2 봉합재(1011)로서 선택된 실시예에서, 경화는 대략 600 초와 같은 대략 60 초 내지 대략 3000 초 동안, 대략 125 ℃와 같은 대략 100 ℃ 내지 대략 130 ℃ 사이로, 제 2 봉합재(1011)를 가열하는 것과 같은 공정을 통해 발생할 수 있다. 부가적으로, 반응 개시제 및/또는 촉매제가 경화 공정을 더욱 양호하게 제어하기 위해서 제 2 봉합재(1011) 내에 포함될 수 있다.
그러나, 당업자라면 앞서 기술된 경화 공정이 오직 예시적인 공정으로, 현재 실시예들을 제한하도록 의도된 것이 아님을 인식할 것이다. 방사선 조사 또는 심지어 제 2 봉합재(1011)가 주위 온도에서 굳어지도록 허용하는 다른 경화 공정들이 이용될 수 있다. 임의의 적합한 경화 공정이 이용될 수 있고, 이와 같은 모든 공정들은 완전히 본 명세서에 논의되는 실시예들의 범위 내에 포함되도록 의도된다.
일단 제 4 외부 커넥션(903)이 형성되면, 제 4 외부 커넥션(903)은 후면 볼 패드(801)와 정렬되고 이와 물리적으로 접촉하게 배치되어, 본딩이 수행된다. 예를 들어, 제 4 외부 커넥션(903)이 솔더 범프인 실시예에서, 본딩 공정은 리플로우 공정을 포함할 수 있고, 여기서, 제 4 외부 커넥션(903)의 온도는 제 4 외부 커넥션(903)이 액화되어 흐르는 점까지 상승되어, 이에 의해, 일단 제 4 외부 커넥션(903)이 다시 굳어지면 후면 볼 패드(801)에 제 1 패키지(1000)를 본딩한다.
제 1 반도체 디바이스(301) 위에 제 1 패키지(1000)(예컨대, DRAM 패키지일 수 있음)를 배치시킴으로써, 제 1 패키지(1000)는 제 1 패키지(1000)를 수용하기 위해 설계된 제 1 수용 영역(1002) 위에 배치된다. 실시예에서, 제 1 수용 영역(1002)은 제 1 수용 영역(1002) 상에 배치되는 제 1 패키지(1000)의 원하는 크기에 의해 결정된 크기 및 모양을 갖는다. 그러나, 제 1 패키지(1000)가 기준 비아(113) 바로 위에 있지 않도록 기준 비아(113)는 봉합재(401)의 주표면과 평행한 방향으로 제 1 수용 영역(1002) 밖에 위치된다.
도 10은 부가적으로 후면 볼 패드(801)에 제 2 패키지(1019)의 본딩을 나타낸다. 실시예에서, 제 2 패키지(1019)는 제 1 패키지(1000)와 유사할 수 있고, 유사한 공정을 이용하여 후면 볼 패드(801)에 본딩될 수 있다. 그러나, 제 2 패키지(1019)는 제 1 패키지(1000)와 상이할 수도 있다.
도 10은 또한 제 1 패키지(1000), 제 2 패키지(1019), 및 후면 보호층(901) 사이에 언더필 물질(1021)의 배치를 나타낸다. 실시예에서, 언더필 물질(1021)은 동작 동안 열 발생에 의해 야기되는 응력과 같은, 동작 및 환경 열화로부터 제 1 패키지(1000), 제 2 패키지(1019), 및 후면 보호층(901)을 보호하고 지지하기 위해 이용되는 보호 물질이다. 언더필 물질(1021)은 제 1 패키지(1000), 제 2 패키지(1019), 및 후면 보호층(901) 사이의 공간에 주입되거나 다른 식으로 형성될 수 있고, 예를 들어, 제 1 패키지(1000), 제 2 패키지(1019), 및 후면 보호층(901) 사이에 분배된 다음 굳히기 위해서 경화되는 액상 에폭시를 포함할 수 있다.
도 11a 및 도 11b는 제 1 통합형 팬 아웃 패키지 온 패키지(integrated fan out package-on-package; InFO-POP) 구조물(1103) 및 제 2 통합형 팬 아웃 패키지 온 패키지(InFO-POP) 구조물(1105)를 싱귤레이션하고 형성하기 시작하기 위해 이용되는 제 1 싱귤레이션 공정[도 11a에서 점선 박스(1101)로 나타남]을 나타낸다[도 11b는 도 11a에서 1103으로 표시된 점선 박스의 확대도를 나타냄]. 실시예에서, 제 1 싱귤레이션 공정(1101)은 제 1 InFO-POP 구조물(1103) 및 제 2 InFO-POP 구조물(1105)을 둘러싸는 스크라이브 영역 내에 있고 비아(111) 사이에 있는 언더필 물질(1021), 후면 보호층(901), 및 폴리머층(105)을 관통해 자르기 위해, 또한 기준 비아(113)의 상위 표면을 노출시키기 위해 톱날(별도로 예시되지 않음)을 이용함으로써 수행될 수 있다. 그러나, 당업자가 인식하는 바와 같이, 제 1 싱귤레이션 공정(1101)을 위해 톱날을 이용하는 것은, 단지 하나의 예시적인 실시예로서, 제한하기 위한 것이 아니다. 하나 이상의 에칭들을 이용하는 것과 같은, 제 1 싱귤레이션 공정(1101)을 수행하기 위한 임의의 방법이 이용될 수 있다. 이러한 방법들 및 임의의 다른 적합한 방법들이 제 1 InFO-POP 구조물(1103)을 싱귤레이트하기 위해 이용될 수 있다.
부가적으로, 도 11a는 기준 비아들(113) 중 다수의 것들을 노출시키기 위해 단일 컷팅을 이용하는 것으로 예시되었지만, 이것은 예시적인 것으로 의도되고 실시예를 제한하기 위한 것이 아니다. 오히려, 기준 비아(113) 각각을 노출시키기 위한 하나의 컷팅, 또는 기준 비아들(113) 중 다수의 것들을 노출시키는 컷팅들의 조합, 또는 임의의 다른 조합과 같은, 임의의 적합한 수의 컷팅들이 이용될 수 있다. 컷팅, 에칭, 또는 다른 싱귤레이션 공정들의 모든 적합한 조합들은 완전히 본 실시예들의 범위 내에 포함되도록 의도된다.
도 11b를 더욱 자세히 보면, 제 1 시드층(107) 및 비아(111)는 봉합재(401)에 의해 절연된 상태로 남아 있다. 그러나, 기준 비아(113)의 상부 표면을 노출시키기 위해 제 1 싱귤레이션 공정(1101)을 이용함으로써, 제 1 싱귤레이션 공정(1101)은, 일부 실시예들에서, 기준 비아(113)의 일부분을 제거할 수 있고, 이는 제 1 싱귤레이션 공정(1101)에 의해 영향을 받지 않은 봉합재(401)의 일부분과 기준 비아(113) (그리고 제 1 싱귤레이션 공정(1101)에 의해 영향을 받은 봉합재(401)의 일부분) 사이의 높이 차이를 야기하는 것뿐만 아니라, 비아(111)와는 상이한 높이를 형성할 수 있다. 예를 들어, 제 1 싱귤레이션 공정(1101)이 수행된 이후에, 기준 비아(113)는 대략 120 ㎛와 같은, 대략 80 ㎛ 내지 대략 250 ㎛ 사이의 제 1 높이(H1)를 가질 수 있고, 봉합재(401)는 대략 150 ㎛와 같은, 대략 100 ㎛ 내지 대략 300 ㎛ 사이인 것과 같은, 제 1 높이(H1)보다 큰 제 2 높이(H2)를 가질 수 있다. 부가적으로, 비아(111)가 동일한 제 2 높이(H2)를 가질 수 있기 때문에(도 4 참조), 기준 비아(113)의 제 1 높이(H1)도 역시 비아(111)의 제 2 높이(H2)보다 작을 수 있다.
도 12a 및 도 12b는, 일단 기준 비아(113)의 상위 표면이 노출된 이후에, 차폐 코팅(1201)이 제 1 InFO-POP 구조물(1103) 및 제 2 InFO-POP 구조물(1105) 위에 형성될 수 있고, 기준 비아(113)의 노출된 상부 표면과 물리적으로 전기적으로 연결될 수 있다[도 12b는 도 12a의 점선 박스(1204)의 확대도를 나타냄]. 실시예에서, 차폐 코팅(1201)은 다수의 컨포멀 물질층들을 포함할 수 있고, 제 1 InFO-POP 구조물(1103) 및 제 2 InFO-POP 구조물(1105)를 차폐하기 위해서, 각 층의 두께는 각 층이 형성되는 밑에 있는 구조물의 윤곽을 따르기 때문에 비교적 일정하게 유지되지만, 원하는 물질의 단일층이 이용될 수 있다.
실시예에서, 차폐 코팅(1201)은 접착층(1203), 고전도성 금속(1205), 및 산화 방지 물질(1207)을 갖는 이중층 구조물 또는 삼중층 구조물과 같은, 다층 구조물이다. 접착층(1203)은 밑에 있는 제 1 InFO-POP 구조물(1103) 및 제 2 InFO-POP 구조물(1105)에 고전도성 금속(1205)을 접착시키는 것을 돕기 위해 이용된다. 실시예에서, 접착층(1203)은 티타늄과 같은 전도성 금속일 수 있지만, 고전도성 금속을 접착시키는 것을 도울 수 있는 임의의 적합한 전도성 물질이 대안적으로 이용될 수 있다. 접착층(1203)은, 대략 0.1 ㎛과 같은, 대략 0.05 ㎛ 내지 대략 5 ㎛ 사이의 두께로, 예컨대, 물리적 기상 증착(physical vapor deposition; PVD), 화학적 기상 증착(CVD), 원자층 증착(atomic layer deposition; ALD), 스프레이 코팅, 무전해 도금 등과 같은, 퇴적 공정을 이용하여 형성될 수 있다.
접착층(1203)이 형성된 이후에, 고전도성 금속(1205)은 제 1 InFO-POP 구조물(1103) 및 제 2 InFO-POP 구조물(1105)에 원하는 차폐를 제공하기 위해서 형성될 수 있다. 실시예에서, 고전도성 금속(1205)은 구리, 은, 팔라듐/구리 합금 등과 같은 물질일 수 있고, 대략 6 ㎛와 같은, 대략 2 ㎛ 내지 대략 10 ㎛ 사이의 두께로 형성될 수 있다. 고전도성 금속(1205)은 ALD, CVD, PVD, 도금, 또는 스프레잉과 같은 공정을 이용하여 형성될 수 있다.
선택적으로, 요구되는 경우, 일단 고전도성 금속(1205)이 형성되면, 고전도성 금속(1205)은 산화 방지 물질(1207)을 도포함으로써 산화로부터 보호될 수 있다. 실시예에서, 산화 방지 물질(1207)은 니켈과 같은 보호제일 수 있지만, 니켈 또는 SUS와 같은, 임의의 다른 적합한 물질이 이용될 수 있다. 산화 방지 물질(1207)은 대략 0.3 ㎛와 같은, 대략 0.1 ㎛ 내지 대략 15 ㎛ 사이의 두께로, PVD, CVD, ALD, 도금 등과 같은 공정에 의해 퇴적될 수 있다.
차폐 코팅(1201)의 형성 동안에, 차폐 코팅(1201)은 기준 비아(113) 중 하나 이상의 노출된 상부 표면과 물리적으로 전기적으로 연결되고, 봉합재(401) 및 언더필 물질(1021)과 물리적으로 접촉하여 형성될 것이다. 기준 비아(113)와 전기적으로 연결된 차폐 코팅(1201)을 형성함으로써, 차폐 코팅(1201)은 제 3 외부 커넥터(505)를 통해 기준 전압(예컨대, 접지 전압)에 전기적으로 연결될 수 있다. 따라서, 기준 전압(예컨대, 접지)은 차폐 코팅(1201)에 인가될 수 있고, 제 1 InFO-POP 구조물(1103) 및 제 2 InFO-POP 구조물(1105)을 차폐하는 것을 도울 수 있다.
도 13은 제 1 InFO-POP 구조물(1103) 및 제 2 InFO-POP 구조물(1105)을 분리시키는데 이용될 수 있는 제 2 싱귤레이션 공정[도 13에서 1301로 표시된 점선 박스로 표현됨]을 나타낸다[제 1 패키지(1000)는 통합형 팬 아웃 패키지(InFO 패키지)(1303)에 부착됨]. 부가적으로, 명료함을 위해, 도 13의 차폐 코팅(1201)은 도 12a 및 도 12b에 예시된 삼중층 구조물이 아닌 단일층으로서 예시된다. 실시예에서, 제 2 싱귤레이션 공정(1301)은 기준 비아(113) 사이의 차폐 코팅(1201) 및 봉합재(401)을 관통해 자르기 위해 톱날(도시되지 않음)을 이용함으로써 수행될 수 있어, 이에 의해, 다른 섹션으로부터 하나의 섹션을 분리시켜 제 1 InFO-POP 구조물(1103) 및 제 2 InFO-POP 구조물(1105)을 형성할 수 있다. 그러나, 당업자라면 인식하는 바와 같이, 제 1 InFO-POP 구조물(1103) 및 제 2 InFO-POP 구조물(1105)을 싱귤레이트하기 위해 톱날을 이용하는 것은 단지 하나의 예시적인 실시예로서, 제한하기 위한 것이 아니다. 제 1 InFO-POP 구조물(1103) 및 제 2 InFO-POP 구조물(1105)를 분리시키기 위해 하나 이상의 에칭을 이용하는 것과 같은, 제 1 InFO-POP 구조물(1103) 및 제 2 InFO-POP 구조물(1105)을 싱귤레이트하기 위한 대안적인 방법들이, 별도로 또는 조합하여, 이용될 수 있다. 이러한 방법들 및 임의의 다른 적합한 방법들이 제 1 InFO-POP 구조물(1103) 및 제 2 InFO-POP 구조물(1105)을 싱귤레이트하기 위해 대안적으로 이용될 수 있다.
기준 전위에 차폐 코팅(1201)을 연결시키기 위해서 기준 비아(113)를 이용함으로써, InFO-PoP를 위한 컨포멀 차폐 구조물이 비아(111)의 형성에서 추가의 접지 패드 형성을 부가하여 InFO 다이 크기를 확대시키지 않고, InFO 다이 에지에서 또 다른 볼(예컨대, InFO 다이 에지에서 DRAM 볼) 없이 달성될 수 있다. 부가적으로, 접지 패드의 포함이 없어서, 형성 동안 접지 패드를 그라인딩하기 위한 어떠한 추가 공정도 없으므로, 추가의 비용 절감이 달성될 수 있다. 마지막으로, 컨포멀 차폐 코팅(1201)만을 위해 전면 재배선층 또는 후면 재배선층에서 그라운딩을 가질 필요가 없고, 이는 차폐 코팅(1201)의 종횡비에 대한 우려를 감소시킨다.
도 14a 및 도 14b는 기준 비아(113)을 노출시킨 다음 제 1 InFO-POP 구조물(1103) 및 제 2 InFO-POP 구조물(1105)을 분리시키기 위해 제 1 싱귤레이션 공정(1101) 및 제 2 싱귤레이션 공정(1301) 양자 모두를 이용하는 대신에, 단일의 조합된 제 3 싱귤레이션 공정(도 14a에서 점선 1401로 표현됨)이 기준 비아(113)의 측벽을 노출시키는 것은 물론 제 1 InFO-POP 구조물(1103) 및 제 2 InFO-POP 구조물(1105)을 분리시키는 것 모두를 위해 이용되는 다른 실시예를 나타낸다(도 14b는 1403으로 표시된 도 14a의 점선 박스의 확대도를 나타냄). 이 실시예에서, 제 3 싱귤레이션 공정(1401)은 톱 컷팅 공정인 것과 같은, 제 1 싱귤레이션 공정(1101)과 유사할 수 있다.
그러나, 도 11a 및 도 11b에 대하여 앞서 기술된 바와 같은 기준 비아(113)의 상부 표면을 노출시키는 대신에, 제 3 싱귤레이션 공정(1401)은 기준 비아(113)에 인접한 봉합재(401)을 관통해 컷팅하거나 또는 실질적으로 기준 비아(113) 그 자체를 관통해 컷팅함으로써, 기준 비아(113)의 측벽을 노출시킨다. 기준 비아(113)의 상부 표면을 노출시키지 않고[폴리머층(105)에 의해 커버된 상태로 유지됨], 기준 비아(113)의 측벽을 노출시키기 위해 제 3 싱귤레이션 공정(1401)을 이용하는 임의의 적합한 방법이 이용될 수 있다.
도 15a 및 도 15b는 기준 비아(113)의 측벽이 노출된 이후에 제 1 InFO-POP 구조물(1103) 및 제 2 InFO-POP 구조물(1105) 위에 차폐 코팅(1201)의 형성을 나타낸다(도 15b는 1504로 표시된 도 15a의 점선 박스의 확대도를 나타냄). 이 실시예에서, 제 1 InFO-POP 구조물(1103) 및 제 2 InFO-POP 구조물(1105)이 이미 완전히 분리되어 있기 때문에, 제 1 InFO-POP 구조물(1103) 및 제 2 InFO-POP 구조물(1105)은 제 1 지지 구조물(1501)로 이동된다. 부가적으로, 제 3 외부 커넥터(505)는 차폐 코팅(1201)과 제 3 외부 커넥터(505) 간의 접촉을 방지하기 위해서 커버된다.
실시예에서, 제 1 InFO-POP 구조물(1103) 및 제 2 InFO-POP 구조물(1105)은 링 구조물(601)에서부터, 예를 들어, 글루 테이프일 수 있는 제 1 지지 구조물(1501)로 이동될 수 있지만, 임의의 대안적인 지지 구조물이 이용될 수 있다. 실시예에서, 제 1 InFO-POP 구조물(1103) 및 제 2 InFO-POP 구조물(1105)은 픽 액 플레이스 공정(pick and place process)을 이용하여 이동될 수 있지만, 제 1 InFO-POP 구조물(1103) 및 제 2 InFO-POP 구조물(1105)를 이동시키는 임의의 적합한 방법이 이용될 수 있다.
실시예에서, 제 1 지지 구조물(1501)은 제 3 외부 커넥터(505)를 부착하는데 이용될 수 있는 글루층(1503)을 더 포함할 수 있다. 부가적으로, 글루층(1503)은 또한 차폐 코팅(1201)의 퇴적이 제 3 외부 커넥터(505)에 대한 회로를 단락시키지 않도록 제 3 외부 커넥터(505)를 커버하는데 이용될 수도 있다. 예를 들어, 글루층(1503)은 아크릴 기반 접착제, 실리콘 접착제, 또는 PSA와 같은 임의의 적합한 접착제일 수 있지만, 임의의 다른 적합한 접착제 또는 커버 물질이 이용될 수 있다.
도 15a 및 도 15b는 제 1 InFO-POP 구조물(1103) 및 제 2 InFO-POP 구조물(1105)이 제 1 지지 구조물(1501) 상에 배치되고 제 3 외부 커넥터(505)가 커버된 이후의 차폐 코팅(1201)의 형성을 부가적으로 나타낸다. 실시예에서, 차폐 코팅(1201)은 도 12a 및 도 12b에 대하여 앞서 기술된 바와 같은 유사한 물질 및 유사한 공정으로 형성될 수 있다. 예를 들어, 차폐 코팅(1201)은 CVD 또는 PVD 공정을 이용하여 형성되는, 접착층(1203) 및 고전도성 금속(1205)을 포함하는 이중층 구조물일 수 있건, 또는 접착층(1203), 고전도성 금속(1205), 및 산화 방지 물질(1207)을 포함하는 삼중층 구조물일 수 있으며, 임의의 적합한 방법 또는 물질이 대안적으로 이용될 수 있다.
도 15b를 더욱 자세히 보면, 기준 비아(113)는 제 3 싱귤레이션 공정(1401)에 의해 노출된 측벽을 갖기 때문에, 차폐 코팅(1201)이 형성될 때, 차폐 코팅(1201)은 기준 비아(113)의 노출된 측벽과 물리적으로 전기적으로 연결될 것이고, 봉합재(401)(기준 비아(113) 둘레에 있으며 도 15b의 특별한 횡단면도에 구체적으로 도시되지 않음) 및 언더필 물질(1021)과 물리적으로 연결될 것이다. 따라서, 기준 비아(113)에 인가된 기준 전압[예컨대, 제 3 외부 커넥터(505)를 통함]은 제 1 InFO-POP 구조물(1103) 및 제 2 InFO-POP 구조물(1105)을 이제 커버하는 차폐 코팅(1201)(측벽을 통함)에 또한 인가될 것이다. 따라서, 기준 전압(예컨대, 접지)은 제 1 InFO-POP 구조물(1103) 및 제 2 InFO-POP 구조물(1105)을 차폐하는 것을 돕는데 이용될 수 있다.
도 16은 차폐 코팅(1201)이 도포된 이후의 제 1 InFO-POP 구조물(1103) 및 제 2 InFO-POP 구조물(1105)를 분리시키는데 이용될 수 있는 제 4 싱귤레이션 공정(도 16에서 1601로 표시된 점선 박스로 표현됨)을 나타낸다. 실시예에서, 제 4 싱귤레이션 공정(1601)은 도 13에 대하여 앞서 기술된 제 2 싱귤레이션 공정(1301)과 유사할 수 있다. 예를 들어, 제 4 싱귤레이션 공정(1601)은 차폐 코팅(1201)을 관통해 컷팅하고, 제 1 InFO-POP 구조물(1103) 및 제 2 InFO-POP 구조물(1105)을 분리시키는데 이용되는 톱일 수 있다. 그러나, 임의의 적합한 싱귤레이션 공정이 대안적으로 이용될 수 있다.
도 17a 및 도 17b는 기준 비아(113)의 상부 표면 또는 측벽 중 어느 하나만을 노출시키기 보다는, 기준 비아(113)의 상부 표면 및 측벽 양자 모두가 노출되는 또 다른 실시예를 나타낸다(도 17b는 1703으로 표시된 도 17a의 점선 박스의 확대도를 나타냄). 이 실시예에서, 제 1 싱귤레이션 공정(1101)(도 11a 및 도 11b에 대하여 앞서 기술된 바와 같음)은 먼저 기준 비아(113)의 상부 표면을 노출시키는 것은 물론 기준 비아(113)가 주변 봉합재(401)의 제 2 높이(H2)보다 낮은 제 1 높이(H1)를 갖도록 야기하기 위해 이용될 수 있다. 일단 상부 표면이 노출되면, 제 3 싱귤레이션 공정(1401)(도 14a 및 도 14b에 대하여 앞서 기술된 바와 같음)이 제 1 InFO-POP 구조물(1103) 및 제 2 InFO-POP 구조물(1105)을 싱귤레이트하고 또한 기준 비아(113)의 적어도 하나의 측벽을 노출시키는 양자 모두를 위해 이용될 수 있다.
도 17b는 상부 표면 및 측벽이 노출된 이후의 기준 비아(113)의 근접도를 나타낸다. 볼 수 있는 바와 같이, 폴리머층(105)은 제 1 싱귤레이션 공정(1101)에 의해 기준 비아(113)의 상부 표면으로부터 제거되었고, 몰딩 컴파운드(113)는 제 3 싱귤레이션 공정(1401)에 의해 기준 비아(113)의 측벽으로부터 제거되었다. 따라서, 기준 비아(113)의 상부 표면 및 측벽 양자 모두가 다음 공정에 이용 가능하다.
그러나, 앞서 기술된 공정은 제 1 싱귤레이션 공정(1101)을 먼저 이용하고, 그런 다음, 제 3 싱귤레이션 공정(1401)을 두 번째로 이용하였지만, 이것은 예시적인 것으로 의도되고, 실시예들을 제한하기 위한 것이 아니다. 오히려, 임의의 적합한 순서로 수행된 임의의 적합한 공정이 대안적으로 이용될 수 있다. 기준 비아(113)의 상부 표면 및 측벽 양자 모두를 노출시키는데 이용될 수 있는 이러한 모든 공정들은 완전히 실시예들의 범위 내에 포함되도록 의도된다.
도 18a 및 도 18b는 링 구조물(601)로부터 제 1 InFO-POP 구조물(1103) 및 제 2 InFO-POP 구조물(1105)의 제거, 및 제 1 지지 구조물(1501) 상으로 제 1 InFO-POP 구조물(1103) 및 제 2 InFO-POP 구조물(1105)의 배치를 나타낸다(도 18b는 1803으로 표시된 도 18a의 점선 박스의 확대도를 나타냄). 실시예에서, 제 1 InFO-POP 구조물(1103) 및 제 2 InFO-POP 구조물(1105)은 도 15에 대하여 앞서 기술된 바와 같이 이동될 수 있지만(예컨대, 픽 앤 플레이스 공정), 제 1 InFO-POP 구조물(1103) 및 제 2 InFO-POP 구조물(1105)를 이동시키기 위한 임의의 적합한 공정이 대안적으로 이용될 수 있다.
일단 제 1 InFO-POP 구조물(1103) 및 제 2 InFO-POP 구조물(1105)이 이동되면 [그리고 제 3 외부 커넥터(505)가 예컨대 글루층(1503)에 의해 커버되면], 차폐 코팅(1201)이 도포될 수 있다. 실시예에서, 차폐 코팅(1201)은 도 12a 및 도 12b에 대하여 앞서 기술된 바와 같은 유사한 물질 및 유사한 공정으로 형성될 수 있다. 예를 들어, 차폐 코팅(1201)은 CVD 또는 PVD 공정을 이용하여 형성되는, 접착층(1203) 및 고전도성 금속(1205)을 포함하는 이중층 구조물, 또는 접착층(1203), 고전도성 금속(1205), 및 산화 방지 물질(1207)을 포함하는 삼중층 구조물일 수 있으며, 임의의 적합한 방법 또는 물질이 대안적으로 이용될 수 있다. 이 실시예에서, 차폐 코팅(1201)은 봉합재(401), 언더필 물질(1021), 기준 비아(113)의 상부 표면, 및 기준 비아(113)의 측벽과 물리적 접촉할 것이다.
도 18b를 더욱 자세히 보면, 기준 비아(113)가 노출된 상부 표면 및 측벽 양자 모두를 갖기 때문에, 차폐 코팅(1201)이 형성될 때, 차페 코팅(1201)은 기준 비아(113)의 노출된 측면은 물론 상부 표면 양자 모두와 물리적으로 전기적으로 연결될 것이다. 따라서, 기준 비아(113)에 인가된 기준 전압[예컨대, 제 3 외부 커넥터(505)를 통함]은 이제 제 1 InFO-POP 구조물(1103) 및 제 2 InFO-POP 구조물(1105)을 커버하는 차폐 코팅(1201)에 또한 인가될 것이다. 따라서, 기준 전압(예컨대, 접지)은 제 1 InFO-POP 구조물(1103) 및 제 2 InFO-POP 구조물(1105)을 차폐하는 것을 돕는데 이용될 수 있다.
도 19는 이 실시예에서 차폐 코팅(1201)이 도포된 이후에 제 4 싱귤레이션 공정(1601)이 제 1 InFO-POP 구조물(1103) 및 제 2 InFO-POP 구조물(1105)을 분리시키는데 이용될 수 있다는 것을 나타낸다. 실시예에서, 제 4 싱귤레이션 공정(1601)은 도 13에 대하여 앞서 기술된 제 2 싱귤레이션 공정(1301)과 유사할 수 있다. 예를 들어, 제 4 싱귤레이선 공정(1601)은 차폐 코팅(1201)을 관통해 컷팅하고 제 1 InFO-POP 구조물(1103) 및 제 2 InFO-POP 구조물(1105)을 분리시키는데 이용되는 톱일 수 있다. 그러나, 임의의 적합한 싱귤레이션 공정이 대안적으로 이용될 수 있다.
이전에 언급한 바와 같이, 기준 전위에 차폐 코팅(1201)을 연결시키기 위해서 기준 비아(113)를 이용함으로써, InFO-PoP를 위한 컨포멀 차폐 구조물이 비아(111)의 형성에서 추가의 접지 패드 형성을 부가하여 InFO 다이 크기를 확대시키지 않고, InFO 다이 에지에서 또 다른 볼(예컨대, InFO 다이 에지에서 DRAM 볼) 없이 달성될 수 있다. 부가적으로, 접지 패드의 포함이 없어서, 형성 동안 접지 패드를 그라인딩하기 위한 어떠한 추가 공정도 없으므로, 추가의 비용 절감이 달성될 수 있다. 마지막으로, 컨포멀 차폐 코팅(1201)만을 위해 전면 재배선층 또는 후면 재배선층에서 그라운딩을 가질 필요가 없고, 이는 차폐 코팅(1201)의 종횡비에 대한 우려를 감소시킨다.
도 20은 비아(111)와 함께 기준 비아(113)가 복수의 패키지(2001)를 갖는 반도체 웨이퍼에 형성됨에 따라, 비아(111)와 함께 기준 비아(113)의 하향식 도면을 나타내고, 복수의 패키지(2001) 중 네 개가 도 20의 중간 부분에 있다. 이 실시예에서, 기준 비아(113)는 원통형 모양(원형의 하향식 도면으로 보여질 수 있음)으로 형성된다. 볼 수 있는 바와 같이, 기준 비아(113)는 복수의 패키지(2001)의 분리된 것들 각각의 코너에 형성된다. 그러나, 기준 비아(113)의 원통형 모양은 제한하기 위한 것이 아니고, 임의의 다른 적합한 모양이 대안적으로 이용될 수 있다.
도 21a 및 도 21b는 기준 비아(113)를 위해 이용될 수 있는 모양의 다른 예를 나타낸다. 이 실시예에서, 기준 비아(113)는 제 1 연장부(2103)를 갖는 제 1 핀(2101)으로서 형상화될 수 있다. 실시예에서, 제 1 핀(2101)은, 예를 들어, 대략 190 ㎛와 같은, 대략 70 ㎛ 내지 대략 400 ㎛ 사이의 제 2 지름(D2)을 갖는 원형 부분(2105)을 포함할 수 있다. 부가적으로, 제 1 핀(2101)은 대략 140 ㎛와 같은, 대략 50 ㎛ 내지 대략 200 ㎛ 사이의 제 1 폭(W1)을 갖는 제 1 연장부(2103)를 가질 수 있다. 실시예에서, 제 1 연장부(2103)는 대략 200 ㎛와 같은, 대략 100 ㎛ 내지 대략 350 ㎛ 사이의 제 1 길이(L1)를 갖고, (노출되기 전에) 반도체 디바이스의 에지로 연장될 수 있다.
도 21b는 반도체 디바이스의 인접한 것들에 통합되는 제 1 핀(2102)의 하향식 도면을 나타낸다. 볼 수 있는 바와 같이, 제 1 핀(2101)의 다수의 것들이 디바이스가 싱귤레이트되기 전에 서로를 향해 연장되는 제 1 연장부(2103)를 가질 수 있다. 제 1 핀(2101)이 노출될 때(예컨대, 제 1 싱귤레이션 공정(1101), 제 3 싱귤레이션 공정(1401), 또는 이들의 조합을 이용함), 원형 부분(2105) 또는 제 1 연장부(2103) 중 어느 하나, 또는 이들 양자 모두는 후속적으로 퇴적된 차폐 코팅(1201)과의 연결을 위해 노출될 수 있다.
도 22a 및 도 22b는 기준 비아(113)를 형성하는데 이용될 수 있는 다른 모양을 나타낸다. 도 22a는 제 2 핀(2201)이 원형 부분(2105)을 갖고 또한 제 1 연장부(2103)를 갖는다는 점에서 제 1 핀(2101)과 유사한 제 2 핀(2201)을 나타낸다. 부가적으로, 그러나, 도 22a에 예시된 바와 같이, 제 2 핀(2201)은 제 1 연장부(2103)로부터 직각으로 연장되는 두 개의 추가 연장부(2203)를 갖는다. 실시예에서, 두 개의 추가 연장부(2203)는 제 1 폭(W1)을 가질 수 있고, 대략 100 ㎛와 같은, 대략 30 ㎛ 내지 대략 200 ㎛ 사이의 제 2 길이(L2)로 제 1 연장부(2103)로부터 연장될 수 있다.
도 22b는 제 1 핀(2101) 또는 제 2 핀(2201) 대신에 이용될 수 있는 직각 모양(2205)을 나타낸다. 이 실시예에서, 모양은 대략 250 ㎛와 같은, 대략 100 ㎛ 내지 대략 600 ㎛ 사이의 전체 제 2 폭(W2)을 갖고, 대략 250 ㎛와 같은, 대략 100 ㎛ 내지 대략 600 ㎛ 사이의 전체 제 3 길이(L3)를 가질 수 있다. 부가적으로, 이 실시예에서, 직각의 모양(2205)은 대략 190 ㎛와 같은, 대략 70 ㎛ 내지 대략 400 ㎛ 사이의 제 3 폭(W3)을 갖도록 형성된다. 그러나, 임의의 적합한 모양이 대안적으로 이용될 수 있다.
부가적으로, 네 개의 모양이 상기 설명에서 상세하게 기술되었지만, 이러한 설명은 예시적인 것으로 의도되고, 실시예들을 제한하기 위한 것이 아니다. 오히려, 임의의 적합한 치수를 갖는 임의의 적합한 모양이 대안적으로 이용될 수 있다. 이러한 모든 모양들 및 치수들은 완전히 실시예들의 범위 내에 포함되도록 의도된다.
실시예에 따라, 봉합재에 감싸진 반도체 다이를 포함하는 반도체 디바이스가 제공된다. 제 1 비아가 봉합재를 관통해 연장되고, 봉합재에 의해 반도체 다이로부터 분리된다. 적어도 하나의 기준 비아가 봉합재를 관통해 연장되고, 스크라이브 영역은 반도체 다이, 제 1 비아, 및 적어도 하나의 기준 비아를 둘러싸며, 반도체 다이는 스크라이브 영역 내의 유일한 반도체 다이이다. 제 2 반도체 디바이스가 제 1 비아에 전기적으로 연결되지만, 적어도 하나의 기준 비아에는 전기적으로 연결되지 않는다.
다른 실시예에 따라, 반도체 다이, 및 봉합재에 의해 반도체 다이로부터 분리된 제 1 세트의 관통 비아를 포함하는 반도체 디바이스가 제공된다. 기준 비아가 봉합재에 의해 제 1 세트의 관통 비아 및 반도체 다이로부터 분리되고, 차폐 코팅이 기준 비아의 제 1 표면과 물리적으로 접촉한다.
또 다른 실시예에 따라, 반도체 디바이스를 제조하는 방법으로서, 반도체 다이, 제 1 세트의 관통 비아, 및 기준 비아를 봉합재로 캡슐화하는 단계를 포함하는 방법이 제공된다. 제 1 세트의 관통 비아 및 기준 비아는 반도체 다이의 제 1 측에 대한 평탄화 공정으로 노출된다. 제 1 측에 반대인 반도체 다이의 제 2 측 상의 제 1 세트의 관통 비아는 제 2 반도체 다이에 연결되고, 제 1 세트의 관통 비아를 연결시킨 이후에, 기준 비아의 제 1 표면이 싱귤레이션 공정으로 노출된다.
당업자가 본 발명개시의 양태들을 더욱 잘 이해할 수 있도록 앞서 말한 것은 여러 실시예들의 특징들을 설명하였다. 당업자는 본 명세서에 도입된 실시예들의 동일한 이점들을 달성 및/또는 동일한 목적을 수행하는 구조 및 다른 공정을 설계 또는 수정하기 위한 기본으로서 본 발명개시를 용이하게 이용할 수 있음을 이해해야 한다. 당업자는 또한, 등가 구조물이 본 발명개시의 사상과 범위로부터 벗어나지 않도록 실현해야 하며, 본 발명개시의 사상과 범위로부터 벗어나지 않고 여기에서 다양한 변경, 대체 및 변화를 행할 수 있다.

Claims (10)

  1. 반도체 디바이스에 있어서,
    봉합재에 감싸진 반도체 다이;
    상기 봉합재를 관통해 연장되고 상기 봉합재에 의해 상기 반도체 다이로부터 분리되는 제 1 비아;
    상기 봉합재를 관통해 연장되는 적어도 하나의 기준 비아로서, 상기 반도체 다이, 상기 제 1 비아, 및 상기 적어도 하나의 기준 비아는 제 1 통합형 팬 아웃 패키지(integrated fan out package)의 일부인 것인, 상기 적어도 하나의 기준 비아;
    상기 제 1 비아에 전기적으로 연결된 제 2 반도체 디바이스; 및
    상기 제 2 반도체 디바이스 위의 차폐 코팅
    을 포함하고,
    상기 적어도 하나의 기준 비아는 상기 차폐 코팅과 물리적으로 접촉하지만 상기 제 2 반도체 디바이스와 전기적 또는 물리적 접촉을 갖지 않고,
    상기 적어도 하나의 기준 비아는 제 1 연장부를 갖는 핀 모양 또는 안쪽에 직각을 갖는 벽 모양을 구비하는 것인, 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 차폐 코팅은 상기 적어도 하나의 기준 비아의 상부 표면과 측벽 중 적어도 하나와 물리적으로 접촉하는 것인, 반도체 디바이스.
  3. 제 1 항에 있어서, 상기 적어도 하나의 기준 비아는 접지 비아인 것인, 반도체 디바이스.
  4. 반도체 디바이스에 있어서,
    봉합재에 감싸진 반도체 다이;
    상기 봉합재를 관통해 연장되고 상기 봉합재에 의해 상기 반도체 다이로부터 분리되는 제 1 비아;
    상기 봉합재를 관통해 연장되는 적어도 하나의 기준 비아로서, 상기 반도체 다이, 상기 제 1 비아, 및 상기 적어도 하나의 기준 비아는 제 1 통합형 팬 아웃 패키지(integrated fan out package)의 일부인 것인, 상기 적어도 하나의 기준 비아; 및
    상기 제 1 비아에 전기적으로 연결되지만 상기 적어도 하나의 기준 비아에는 전기적으로 연결되지 않는 제 2 반도체 디바이스
    를 포함하고,
    상기 제 2 반도체 디바이스는 상기 제 1 통합형 팬 아웃 패키지의 DRAM 영역 위에 위치된 DRAM 패키지이고, 상기 기준 비아는 상기 제 1 통합형 팬 아웃 패키지의 주표면과 평행한 방향으로 상기 DRAM 영역 밖에 위치되는 것인, 반도체 디바이스.
  5. 반도체 디바이스에 있어서,
    반도체 다이;
    봉합재에 의해 상기 반도체 다이로부터 분리된 제 1 세트의 관통 비아;
    상기 봉합재에 의해 상기 제 1 세트의 관통 비아 및 상기 반도체 다이로부터 분리된 기준 비아; 및
    상기 기준 비아의 상부 표면과 물리적으로 접촉하는 차폐 코팅
    을 포함하고,
    상기 기준 비아는 제 1 연장부를 갖는 핀 모양 또는 안쪽에 직각을 갖는 벽 모양을 구비하는 것인, 반도체 디바이스.
  6. 제 5 항에 있어서, 상기 봉합재는 제 1 두께를 갖고, 상기 기준 비아는 상기 제 1 두께보다 작은 제 2 두께를 갖는 것인, 반도체 디바이스.
  7. 제 5 항에 있어서, 상기 차폐 코팅은 상기 기준 비아의 측벽과 물리적으로 접촉하는 것인, 반도체 디바이스.
  8. 삭제
  9. 반도체 디바이스를 제조하는 방법에 있어서,
    반도체 다이, 제 1 세트의 관통 비아, 및 기준 비아를 봉합재로 캡슐화하는 단계;
    상기 반도체 다이의 제 1 측에 대한 평탄화 공정으로 상기 제 1 세트의 관통 비아 및 상기 기준 비아를 노출시키는 단계;
    상기 제 1 측에 대향하는 상기 반도체 다이의 제 2 측 상의 상기 제 1 세트의 관통 비아를 제 2 반도체 다이에 연결시키는 단계; 및
    상기 제 1 세트의 관통 비아를 연결시킨 이후에, 싱귤레이션 공정으로 상기 기준 비아의 제 1 표면을 노출시키는 단계
    를 포함하는, 반도체 디바이스를 제조하는 방법.
  10. 제 9 항에 있어서,
    싱귤레이션 공정으로 상기 기준 비아의 제 2 표면을 노출시키는 단계를 더 포함하고, 상기 제 1 표면은 상기 기준 비아의 상부 표면이고, 상기 제 2 표면은 상기 기준 비아의 측벽 표면인 것인, 반도체 디바이스를 제조하는 방법.
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