TW201703219A - 半導體裝置及其製造方法 - Google Patents

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余振華
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Abstract

本揭露提供一種半導體裝置及其製造方法，應用積體扇出層疊封裝結構與參考通孔，以提供延伸通過該InFO-POP結構之參考電壓。因應需要，而可暴露該參考通孔，並將該參考通孔與可用於屏蔽該InFO-POP結構之屏蔽塗層連接。該參考通孔的暴露，可藉由利用一或多種單片化製程，暴露出參考通孔之頂部表面或側壁。

Description

半導體裝置及其製造方法
本發明係關於半導體裝置及其製造方法。
由於各種電子元件(例如電晶體、二極體、電阻器、電容器等)之集積密度的持續改進，半導體產業獲得快速成長。在多數情況下，此一集積密度之改進係源自最小特徵尺寸(例如，將半導體製程節點收縮至次20奈米節點)的反覆縮減，其允許將更多元件納入指定範圍內。近來對小型化、更高速、更大頻帶寬、以及更低的功率消耗與延滯之需求日漸成長，而更小且更創新的半導體晶粒之封裝技術的需求亦成長。
當半導體技術更進一步地發展，堆疊並接合的半導體裝置成為更為縮減半導體裝置之物理大小的有效替代方案。在堆疊半導體裝置中，將有源電路例如邏輯、記憶體、處理器電路與類似物至少部分組裝於分離基板，而後將其等彼此實體接合且電性接合以形成功能性裝置。此一接合製程係應用頂尖技術，且期待改進此一方法。
本揭露之一實施例，提供一種半導體裝置，包括：一半導體晶粒，封裝於一封裝材料內；一第一通孔，延伸穿過該封裝材料，並藉由該封裝材料而與該半導體晶粒分隔；至少一參考通孔，延伸穿過該封裝材料，其中該半導體晶粒、該第一通孔、與該至少一參 考通孔係第一積體扇出封裝之一部分；以及一第二半導體裝置，與該第一通孔電性連接但並未與該至少一參考通孔電性連接。
本揭露之另一實施例，提供一種半導體裝置，包括：一半導體晶粒；一第一組貫穿通孔，藉由一封裝材料而與該半導體晶粒分隔；一參考通孔，藉由該封裝材料而與該半導體晶粒及該第一組貫穿通孔分隔；以及一屏蔽塗層，與該參考通孔之一第一表面實體接觸。
本揭露之更另一實施例，提供一種半導體裝置之製造方法，包括如下步驟：以一封裝材料將一半導體晶粒、一第一組貫穿通孔、及一參考通孔封裝；藉由對該半導體晶粒之一第一側進行的平坦化製程，而暴露出該第一組貫穿通孔與該參考通孔；將位於該半導體晶粒之與該第一側相反的一第二側之該第一組貫穿通孔，與第二半導體晶粒連接；以及在連接該第一組貫穿通孔後，藉由單片化製程暴露出該參考通孔之一第一表面。
101‧‧‧第一載體基板
103‧‧‧黏著層
105‧‧‧聚合物層
107‧‧‧第一晶種層
109‧‧‧光阻
111‧‧‧通孔
113‧‧‧參考通孔
D1‧‧‧第一直徑
201‧‧‧第一半導體裝置
203‧‧‧第一基板
205‧‧‧第一金屬層
207‧‧‧第一接觸墊
209‧‧‧第一外部連接件
211‧‧‧第一鈍化層
217‧‧‧第一晶粒附接膜
301‧‧‧第二半導體裝置
303‧‧‧第二基板
305‧‧‧第二金屬層
307‧‧‧第二接觸墊
309‧‧‧第二外部連接件
311‧‧‧第二鈍化層
317‧‧‧第二晶粒附接膜
401‧‧‧封裝材料
501‧‧‧重佈層
503‧‧‧第三鈍化層
505‧‧‧第三外部連接件
601‧‧‧環構造
603‧‧‧紫外線膠帶
605‧‧‧第二載體基板
607‧‧‧第一膠
703‧‧‧第一開口
801‧‧‧背面焊球墊
901‧‧‧背面保護層
903‧‧‧第四外部連接件
1000‧‧‧第一封裝
1002‧‧‧第一盛放區
1003‧‧‧第三基板
1005‧‧‧第三半導體裝置
1007‧‧‧第四半導體裝置
1009‧‧‧第三接觸墊
1011‧‧‧第二封裝材料
1015‧‧‧貫穿基板通孔
1017‧‧‧焊線
1019‧‧‧第二封裝
1021‧‧‧底膠填充材料
1101‧‧‧第一單片化製程
1103‧‧‧第一InFO-POP結構
1105‧‧‧第二InFO-POP結構
H1‧‧‧第一高度
H2‧‧‧第二高度
1201‧‧‧屏蔽塗層
1203‧‧‧附著層
1205‧‧‧高導電性金屬
1204‧‧‧防氧化材料
1207‧‧‧防氧化材料
1301‧‧‧第二單片化製程
1303‧‧‧積體扇出封裝
1401‧‧‧第三單片化製程
1403‧‧‧虛線框
1501‧‧‧第一支持結構
1503‧‧‧黏膠層
1504‧‧‧虛線框
1601‧‧‧第四單片化製程
1703‧‧‧虛線框
1803‧‧‧虛線框
2001‧‧‧複數封裝
2101‧‧‧第一鰭部
2103‧‧‧第一延伸部
2105‧‧‧圓形部分
W1‧‧‧第一寬度
L1‧‧‧第一長度
D2‧‧‧第二直徑
2201‧‧‧第二鰭部
2203‧‧‧兩個額外延伸部
2205‧‧‧直角形狀
W2‧‧‧第二寬度
W3‧‧‧第三寬度
L3‧‧‧第三長度
自後述詳細說明與附隨圖示，得以最佳了解本申請案揭示內容之各方面。須注意，根據產業之標準實施方式，各種特徵並非依比例繪示。實際上，為了清楚討論，可任意增大或縮小各種特徵的尺寸。
圖1係根據一些實施例說明參考通孔與貫穿通孔的形成。
圖2係根據一些實施例說明半導體晶粒。
圖3根據一些實施例說明貫穿通孔間之半導體晶粒的設置。
圖4係根據一些實施例說明參考通孔、貫穿通孔、以及半導體晶粒的封裝。
圖5係根據一些實施例說明重佈層的形成。
圖6A-6B係根據一些實施例說明載體的去除。
圖7係根據一些實施例說明聚合物層的圖案化。
圖8係根據一些實施例說明外部連接件的配置。
圖9係根據一些實施例說明保護層的配置。
圖10係根據一些實施例說明第一封裝與第二封裝的接合。
圖11A-11B係根據一些實施例說明參考通孔的暴露。
圖12A-12B係根據一些實施例說明屏蔽塗層的形成。
圖13係根據一些實施例說明屏蔽塗層的單片化。
圖14A-14B係根據一些實施例說明參考通孔之側壁的暴露。
圖15A-15B係根據一實施例說明與參考通孔之側壁連接的屏蔽塗層之形成。
圖16係根據一些實施例說明屏蔽塗層的單片化。
圖17A-17B係根據一些實施例說明參考通孔之頂部表面與側壁的暴露。
圖18A-18B係根據一些實施例說與參考通孔之頂部表面及側壁皆連接的屏蔽塗層之形成。
圖19係根據一些實施例說明屏蔽塗層的單片化。
圖20係根據一些實施例說明參考通孔可使用的不同形狀。
圖21A-21B係根據一些實施例說明鰭形狀的參考通孔。
圖22A-22B係根據一些實施例說明參考通孔的其他形狀。
以下揭示之內容提供許多不同的實施例或範例，用於實施本申請案之不同特徵。元件與配置的特定範例之描述如下，以簡化本申請案之揭示內容。自然，此等僅為範例，並非用於限制本申請案。例如，以下在第二特徵上面或上方形成第一特徵的敘述，可包含形成直接接觸之第一與第二特徵的實施例，亦可包含在該第一與第二特徵之間形成其他特徵，因而該第一與第二特徵並未直接接觸的實施例。此外，本申請案可在不同範例中重複元件符號與/或字母。此一重複之目的係為了簡化與清晰化，而非支配所討論的各實施例及/或架構之間的關係。
再者，本申請案可使用空間對應語詞，例如「之下」、「低於」、「較低」、「高於」、「較高」等類似語詞之簡單說明，以描述圖式中一元件或特徵與另一元件或特徵的關係。空間對應詞語係用以包括除了圖式中描述的位向之外，裝置於使用或操作中之不同位向。裝置可被定位(旋轉90度或是其他位向)，並可相應解釋本申請案使用的空間對應描述。
首先參考圖1，圖中顯示第一載體基板101，於第一載體基板101上方具有黏著層103、聚合物層105、以及第一晶種層107。第一載體基板101，包括例如：以矽為基底的材料，如玻璃或氧化矽；其他材料，如氧化鋁、此等之任意組合；抑或類似物。第一載體基板101呈平面，以便接納如第一半導體裝置201與第二半導體裝置301(未於圖1說明，但在之後對圖2-3說明並討論)之半導體裝置的附接件。
將黏著層103配置於第一載體基板101上以協助黏附上覆結構(例如聚合物層105)。在一實施例中，黏著層103可包括紫外線膠，其在暴露於紫外線光時喪失黏著性。然而，亦可使用如感壓黏著 劑、輻射硬化型黏著劑、環氧化合物、光熱轉換(LTHC)材料、其等之組合物等其他黏著劑類型。可將黏著層103，以能夠在壓力下輕易地變形的半流質或凝膠型態，設置於第一載體基板101上方。
於黏著層103上方設置聚合物層105，其係用於例如在貼附第一半導體裝置201與第二半導體裝置301時，提供對第一半導體裝置201與第二半導體裝置301的保護。在一實施例中，聚合物層105可為聚苯并噁唑(PBO)，但亦可使用任意適宜材料替換，如聚亞醯胺或聚亞醯胺衍生物。可利用例如旋轉塗布製程，將聚合物層105設置為約0.5μm至約10μm的厚度，例如為約5μm，但亦可利用任意適宜方法與厚度替換。
於聚合物層105上方形成第一晶種層107。在一實施例中，第一晶種層107係薄層的導電材料，在後續製程步驟中輔助形成更厚的層。第一晶種層107可包括厚約1,000Å的鈦層，接著為厚約5,000Å的銅層。第一晶種層107的形成，可依所需材料而利用例如物理氣相沉積、蒸鍍、電漿輔助化學氣相沉積(PECVD)法、或金屬箔積層法等製程。第一晶種層107可形成為具有約0.3μm至1μm的厚度，例如約0.5μm。
圖1亦說明第一晶種層107上方之光阻109的配置與圖案化。在一實施例中，可利用例如旋轉塗布技術，將第一晶種層107於光阻109上方設置約50μm至約250μm的高度，例如為約120μm。一旦設置，則可將光阻109暴露於圖案化的能量源(例如圖案化的光源)藉以將光阻109圖案化，從而誘發化學反應，藉此誘發暴露於圖案化的光源之光阻109的此等部分之物理變化。依照期望的圖案，接著對暴露的光阻109使用顯影劑以利用物理變化並選擇性地去除光阻109之暴露部分或光阻109之未暴露部分任一方。
在一實施例中，形成於光阻109的圖案係通孔111與參 考通孔113的圖案。將通孔111形成為此等配置，使其位於後續貼附之裝置例如第一半導體裝置201與第二半導體裝置301的不同側。然而，亦可於通孔111的圖案應用任意適宜配置，例如配置為將第一半導體裝置201與第二半導體裝置置於通孔111的相反側。
可定位參考通孔113以提供參考電壓(如接地參考電壓)通過封裝，但並未對上覆半導體裝置(如第一半導體裝置201或第二半導體裝置301)提供。於另一實施例中，可定位參考通孔113以對屏蔽塗層1201提供參考電位(未於圖1說明，但在之後對圖12說明並討論)。然而，亦可使用任意適宜定位替換。
在一實施例中，可將參考通孔113形成為具有約70μm至約400μm，例如為約190μm的第一直徑D1之圓柱形狀。然而，可使用任意適宜形狀替換(部分形狀將於更之後的圖21A-22B說明)。此外，亦可應用任意適宜尺寸替換。此等全部形狀與尺寸皆包含在實施例之範圍內。
在一實施例中，將通孔111與參考通孔113形成在光阻109內。在一實施例中，通孔111與參考通孔113包括例如銅、鎢、其他導電性金屬等一或多種導電材料，可藉由例如電鍍、無電式電鍍等類似方法形成。在一實施例中使用電鍍製程，將第一晶種層107與光阻109浸沒或浸漬於電鍍液。第一晶種層107表面與外部DC電源的負側電性連接，藉以使第一晶種層107在電鍍製程中使作為陰極作用。將固態導電陽極，例如銅陽極，亦浸漬於溶液並貼附至該電源的正側。來自陽極的原子溶入溶液，而陰極例如第一晶種層107，從中獲取溶入的原子，藉以鍍覆光阻109之開口內暴露的第一晶種層107之導電區域。
先利用光阻109與第一晶種層107形成通孔111與參考通孔113，而後可利用適宜移除製程將光阻109去除(未於圖1中說明但 於之後的圖3顯示)。在一實施例中，可利用電漿灰化製程去除光阻109，可增加光阻109的溫度至光阻109達到熱分解而將其去除。然而，亦可應用其他任意適宜製程替換，例如濕式剝除。光阻109的去除可暴露出第一晶種層107的下方部分。
一旦暴露，則可施行第一晶種層107之暴露部分的去除(未於圖1中說明但於之後的圖3顯示)。在一實施例中，可藉由例如濕蝕刻或乾蝕刻製程，將第一晶種層107之暴露部分(例如未被通孔111與參考通孔113覆蓋的部分)去除。例如，在乾蝕刻製程，可使用通孔111與參考通孔113作為遮罩，將反應物導向第一晶種層107。於另一實施例中，可噴灑蝕刻劑或以其他方式將其投入接觸第一晶種層107，以去除第一晶種層107之暴露部分。在蝕刻去除第一晶種層107的暴露部分後，聚合物層105之一部分暴露於通孔111與參考通孔113之間。
圖2說明貼附至通孔111內之聚合物層105(未於圖2說明，但在之後對圖3說明並討論)的第一半導體裝置201。在一實施例中，第一半導體裝置201，包括第一基板203、第一主動裝置(未單獨說明)、第一金屬層205、第一接觸墊207、第一鈍化層211、及第一外部連接件209。第一基板203可包括摻雜或未摻雜之矽塊材、或絕緣層上覆矽(SOI)基板的主動層。一般而言，SOI基板，包括一層半導體材料，例如矽、鍺、矽鍺、SOI、絕緣層上覆矽鍺(SGOI)、或其等之組合。其他可使用的基板包括多層基板、梯度基板、或混合定向基板。
第一主動裝置，包括各式各樣的與主動裝置與被動裝置，例如電容器、電阻器、電感器等，可用以使第一半導體裝置201的設計產生期望的結構與功能特徵。可使用任意適宜方法將第一主動裝置形成在第一基板203內或其上。
於第一基板203與第一主動裝置上方形成第一金屬層 205，且被設計為連接各種主動裝置以形成功能電路。在一實施例中，以介電質與導電材料之交替層形成第一金屬層205，可藉由任意適宜製程形成(例如沉積、鑲嵌、雙鑲嵌等)。在一實施例中，可藉由至少一層間介電層(ILD)將4層金屬層與第一基板203分隔，但第一金屬層205之確切數目係取決於第一半導體裝置201的設計。
第一接觸墊207可形成於第一金屬層205上方並與其電性接觸。第一接觸墊207可包括鋁，但亦可使用其他材料替換，例如銅。第一接觸墊207，可藉由沉積製程形成，例如濺鍍，其係形成材料層(未繪示)，而後可藉由適宜製程(例如光刻遮罩與蝕刻與蝕刻)將此材料層之部分去除以形成第一接觸墊207。然而，亦可應用其他任意適宜製程形成第一接觸墊207。第一接觸墊可形成為具有約0.5μm至約4μm的厚度，例如為約1.45μm。
可於第一基板203上形成第一鈍化層211，位於第一金屬層205與第一接觸墊207上方。第一鈍化層211，可由例如氧化矽、氮化矽、低介電常數材料如摻碳氧化物，超低介電常數材料如摻雜多孔碳之二氧化矽、其等之組合物等，一或多種適宜介電材料形成。第一鈍化層211可藉由例如化學氣相沉積(CVD)製程形成，但亦可應用任意適宜製程，其可具有約0.5μm至約5μm的厚度，例如為約9.25KÅ。
可形成第一外部連接件209，以提供接觸第一接觸墊207與例如重佈層(RDL)501之間的導電區域(未於圖2說明，但在之後對圖5說明並討論)。在一實施例中，第一外部連接件209可為傳導柱，其係於第一鈍化層211上方初步形成約5μm至約20μm的厚度之光阻(未繪示)，例如為約10μm。可將光阻圖案化以暴露出第一鈍化層211之部分，傳導柱將通過此等部分而延伸。一旦圖案化，則可使用該光阻作為遮罩以去除第一鈍化層211之期望部分，藉此暴露出下層 第一接觸墊207之此等部分，而第一外部連接件209與其進行接觸。
可在第一鈍化層211與該光阻之開口內，形成第一外部連接件209。第一外部連接件209可藉由導電材料形成，例如銅，但亦可使用例如鎳、金、焊料、金屬合金、其等之組合物等其他導電材料。此外，第一外部連接件209，可藉由利用例如電鍍製程而形成，其係藉由使電流通過第一接觸墊207之導電部分而至期望形成第一外部連接件209處，並將第一接觸墊207浸漬於溶液。此溶液與電流，於開口內沉積例如銅，充填及/或過充填光阻與第一鈍化層211之開口，藉此形成第一外部連接件209。第一鈍化層211之開口外的多餘導電材料與光阻，之後可藉由使用例如灰化製程、化學機械拋光(CMP)製程、其等之組合方法等而去除。
然而，若為所屬技術領域中具有通常知識者，則可得知上述形成第一外部連接件209之製程僅為一描述，並非用於將實施例限制為此特定製程。另外，上述製程僅為說明，亦可應用任意適宜製程形成第一外部連接件209。所有適宜製程皆包含於本實施例之範圍內。
可於第一基板203之相反側設置第一晶粒附接膜217以協助將第一半導體裝置201貼附至聚合物層105。在一實施例中，第一晶粒附接膜217為環氧樹脂、酚醛樹脂、壓克力橡膠、二氧化矽填料、或其組合物，利用積層法實行。然而，亦可應用任意適宜替代形成材料與方法。
圖3說明聚合物層105上方之第一半導體裝置201與第二半導體裝置301的配置。在一實施例中，第二半導體裝置301可包括第二基板303、第二主動裝置(未單獨說明)、第二金屬層305、第二接觸墊307、第二鈍化層311、第二外部連接件309、及第二晶粒附接膜317。在一實施例中，第二基板303、第二主動裝置、第二金屬層 305、第二接觸墊307、第二鈍化層311、第二外部連接件309、及第二晶粒附接膜317，可與參考上述圖2所描述之第一基板203、第一主動裝置、第一金屬層205、第一接觸墊207、第一鈍化層211、第一外部連接件209、及第一晶粒附接膜217相似，但其等亦可不同。
在一實施例中，可將第一半導體裝置201與第二半導體裝置301，配置於不同通孔111或參考通孔113之間的聚合物層105上方。在一實施例中，可使用例如取放製程，配置第一半導體裝置201與第二半導體裝置301。然而，亦可應用將第一半導體裝置201與第二半導體裝置301配置於聚合物層105上的其他任意方法。
圖4說明通孔111、參考通孔113、第一半導體裝置201、以及第二半導體裝置301的封裝。可於成型裝置(未於圖4單獨說明)施行封裝，其可包括頂部模部分、及能夠與該頂部模部分分離之底部模部分。當將頂部模部分降低至與底部模部分相鄰，則可形成第一載體基板101、通孔111、參考通孔113、第一半導體裝置201、與第二半導體裝置301之成型腔。
在封裝製程中此頂部模部分可設置為與底部模部分相鄰，藉此將第一載體基板101、通孔111、參考通孔113、第一半導體裝置201、與第二半導體裝置301封入成型腔內。一旦將其等封入，頂部模部分與底部模部分可形成氣密封閉以控制氣體自成型腔的入流量與出流量。一旦密封，則可將封裝材料401置於成型腔內。封裝材料401可為例如聚亞醯胺、PPS、PEEK、PES、耐熱性水晶樹脂、其等之組合物等模塑料樹脂。封裝材料401可在頂部模部分與底部模部分的對準之前配置於成型腔內，抑或可通過注入口注入至成型腔。
一旦將封裝材料401置入成型腔，將第一載體基板101、通孔111、參考通孔113、第一半導體裝置201、與第二半導體裝置301封裝於封裝材料401，則可使封裝材料401硬化，使封裝材料401 堅硬以作為最佳保護。然而精確的硬化製程其至少一部分係取決於選擇作為封裝材料401的特定材料，在一實施例中，選擇模塑料被選作封裝材料401，可透過製程例如將封裝材料401加熱約60秒至約3600秒，例如加熱約600秒，而成為約100℃至約130℃，例如約125℃，以使該硬化發生。此外，可使封裝材料401中含有起始劑及/或催化劑俾以更良好地控制硬化製程。
然而，若為所屬技術領域中具有通常知識者，則可得知上述硬化製程僅為一例示製程，其並非用以限制本實施例。亦可使用其他硬化製程，例如輻射照射，或甚至使封裝材料401於室溫硬化。可使用任意適宜硬化製程，而此等所有製程皆包含在本文所討論的實施例之範圍內。
圖4亦說明為了後續製程，將封裝材料401薄化，以暴露出通孔111、參考通孔113、第一半導體裝置201、與第二半導體裝置301。此一薄化之施行，可使用例如機械研磨、或化學機械拋光(CMP)製程，其係應用化學蝕刻劑與研磨劑以使封裝材料401、第一半導體裝置201與第二半導體裝置301產生反應並將其磨去，直至通孔111、參考通孔113、第一外部連接件209(位於第一半導體裝置201上方)、及第二外部連接件309(位於第二半導體裝置301上方)暴露。因此，第一半導體裝置201、第二半導體裝置301、通孔111、及參考通孔113亦可具有與封裝材料401共平面的平坦表面。
然而，上述CMP製程僅係一說明實施例，其並非用於限制該實施例。可使用其他任意適宜移除製程將封裝材料401、第一半導體裝置201、與第二半導體裝置301薄化並暴露出通孔111。例如，可應用一系列的化學蝕刻。可利用此一製程及其他任意適宜製程使封裝材料401、第一半導體裝置201、與第二半導體裝置301薄化，而此等所有製程皆包含在實施例之範圍內。
圖5說明形成RDL 501以將第一半導體裝置201、第二半導體裝置301、通孔111、參考通孔113、與第三外部連接件505互相連接。藉由使用RDL 501將第一半導體裝置201與第二半導體裝置301互相連接，第一半導體裝置201與第二半導體裝置301可具有大於1000的接腳數。
在一實施例中，RDL 501的形成，可藉由適宜形成製程，例如CVD或濺鍍，將鈦銅合金的晶種層(未繪示)初步形成。而後形成覆蓋晶種層之光阻(亦未繪示)，接著可將該光阻圖案化，以暴露出位於期望設置RDL 501位置的晶種層之此等部分。
一旦形成該光阻並將其圖案化，則可藉由沉積製程，例如鍍覆，而於晶種層上形成導電材料，例如銅。導電材料可形成為具有約1μm至約10μm的厚度，例如為約5μm。然而，所討論之材料與方法雖適合形成導電材料，但此等材料僅為例示。可使用如AlCu或Au之其他任意適宜材料，與如CVD或PVD之其他任意適宜形成製程，將RDL 501形成。
一旦形成導電材料，則可藉由適宜移除製程，例如灰化，將該光阻去除。此外，在去除光阻後，可藉由例如使用導電材料作為遮罩之適宜蝕刻製程，將該光阻所覆蓋之晶種層的此等部分去除。
圖5亦說明於RDL 501上方形成第三鈍化層503，以對RDL 501與其他下層結構提供保護與隔離。在一實施例中，第三鈍化層503可為聚苯并噁唑(PBO)，但可使用任意適宜材料替換，例如聚亞醯胺或聚亞醯胺衍生物。可利用例如旋轉塗布製程，將第三鈍化層503設置為約5μm至約25μm的厚度，例如為約7μm，但亦可使用任意適宜方法與厚度替換。
在一實施例中，從第三鈍化層503至聚合物層105之結 構厚度可小於或等於約200μm。藉由將此厚度盡可能薄化，而可將全體結構使用在各種小尺寸的應用，例如手機等，同時仍維持期望的功能。然而，若為所屬技術領域中具有通常知識者，則可得知，構造的確切厚度至少一部分係取決於單元的整體設計，因此，亦可應用任意適宜厚度替換。
此外，形成RDL 501，以將參考通孔113與第三外部連接件505中之一個互相連接(僅將參考通孔113中之一個在實際說明中連接)。在一實施例中，可將與參考通孔113相連之第三外部連接件505中的一個(藉由例如未說明的印刷電路板)，連接至參考電壓，例如參考電壓，但亦可使用任意適宜參考偏壓。
另，僅於圖5中說明一條RDL 501，其係為了使實施例清楚化而非意在限制實施例。此外，可藉由重複形成RDL 501之上述製程，形成導電與鈍化層之任意適宜數量，例如三層RDL 501層。可使用任意適宜層數。
圖5進一步說明形成第三外部連接件505，以製造與RDL 501的電性接觸。在一實施例中，於形成第三鈍化層503後，藉由去除第三鈍化層503的部分而可形成穿過第三鈍化層503的開口，暴露出下層RDL 501之至少一部分。該開口允許RDL 501與第三外部連接件505之間的接觸。可使用適宜光刻遮罩與蝕刻製程而形成該開口，但亦可使用任意適宜製程，暴露出RDL 501之部分。
在一實施例中，可透過第三鈍化層503而於RDL 501上方配置第三外部連接件505，其可為球柵陣列，包括如焊料之共晶材料，但亦可使用任意適宜材料。亦可選擇性地於第三外部連接件505與RDL 501之間使用凸塊下金屬層。在一實施例中，第三外部連接件505為焊料凸塊，可使用如直接落球製程之落球法，形成第三外部連接件505。此外，該焊料凸塊的形成，亦可藉由如蒸鍍、電鍍、 印刷、焊料轉印之任意適宜方法初步形成錫層，接著施行回焊以將材料塑形為期望的凸塊形狀。一旦形成第三外部連接件505，則施行測試以確保構造適合進行後續製程。
圖6A說明將第一載體基板101自第一半導體裝置201與第二半導體裝置301剝離。在一實施例中，可將第三外部連接件505，及包括第一半導體裝置201與第二半導體裝置301之構造，貼附於環構造601。環構造601可為金屬環，在剝離製程中與製程後為該構造提供支持與穩定性。在一實施例中，使用例如紫外線膠帶603，將第三外部連接件505、第一半導體裝置201、與第二半導體裝置301貼附於該環構造，但亦可使用其他任意適宜黏著劑或貼附件。
一旦將第三外部連接件505、及包括第一半導體裝置201與第二半導體裝置301之該構造貼附至環構造601，則可使用例如熱製程改變黏著層103的黏著性，將第一載體基板101從包括第一半導體裝置201與第二半導體裝置301之該構造剝離。在一特定實施例中，利用能量源，例如紫外線(UV)雷射、二氧化碳(CO2)雷射、或紅外線(IR)雷射，將黏著層103輻射並加熱直至黏著層103喪失其至少部分黏著性。一旦施行此一處理，則可將第一載體基板101與黏著層103實體上分離，並將其等自包括第三外部連接件505、第一半導體裝置201、與第二半導體裝置301之該構造去除。
圖6B說明從第一半導體裝置201與第二半導體裝置301剝離第一載體基板101之另一實施例。在此實施例中，可使用例如第一膠607，將第三外部連接件505貼附於第二載體基板605。在一實施例中，第二載體基板605與第一載體基板101相似，但亦可不同。一旦貼附，則可輻射黏著層103，並可將黏著層103與第一載體基板101實體上去除。
返回使用環構造601之實施例，圖7說明將聚合物層 105圖案化以形成第一開口703，並暴露出通孔111(連同對應的第一晶種層107)。在一實施例中，可使用例如雷射鑽孔法將聚合物層105圖案化，該方法中將雷射導向期望去除的聚合物層105之此等部分，以暴露出下方通孔111。在該雷射鑽孔製程中可使鑽孔能量位於0.1mJ至約60mJ的範圍，並使對聚合物層105之法線的鑽孔角度為約0度(與聚合物層105垂直)至約85度。在一實施例中，可形成圖案，以於通孔111上方形成具有約70μm至約300μm，例如約200μm的寬度之開口。
於另一實施例中，聚合物層105的圖案化係先對聚合物層105施用光阻劑(未於圖7單獨說明)，而後將光阻暴露於能量源(例如圖案化的光源)從而誘發化學反應，藉此誘發被暴露於圖案化的光源之光阻的此等部分之物理變化。依照期望的圖案，對暴露的光阻使用顯影劑以利用物理變化並選擇性地去除光阻之暴露部分或光阻之未暴露部分任一方，並以例如乾蝕刻製程，去除下方聚合物層105的暴露部分。然而，可使用其他任意適宜方法例如電漿蝕刻(PLDC)，將聚合物層105圖案化。
圖8說明於第一開口703內配置背面焊球墊801以保護此時暴露的通孔111。在一實施例中，背面焊球墊801可包括導電材料，例如焊料上覆焊膏(solder on paste)或有機保焊膜(OSP)，但亦可應用任意適宜材料替換。在一實施例中，可使用模板設置背面焊球墊801，但亦可應用任意應用方法替換，而後回焊以形成凸塊形狀。
圖8另行說明可對背面焊球墊801施行之可額外選擇的整平或壓印製程。在一實施例中，可將背面焊球墊801物理性塑形，其係使用例如配置於每個背面焊球墊801周圍的模板，以及施壓以使背面焊球墊801之部分物理性變形的推壓件，使背面焊球墊801之頂部表面平坦化。
圖9說明背面焊球墊801上方之可額外選擇的背面保護 層901的配置與圖案化，其有效地密封背面焊球墊801與通孔111之間的接縫以防止濕氣入侵。在一實施例中，背面保護層901，可為例如PBO、阻焊劑(SR)、疊層複合(LC)帶、味之素組成薄膜(Ajinomoto Build-up.Film,ABF)、非導電性絕緣膠(NCP)、非導電性絕緣膜(NCF)、圖案化的底膠填充料(PUF)、翹曲改善黏著劑(WIA)、液態模塑料V9、或其等之組合物等防護性材料。然而，亦可使用任意適宜材料。可利用例如網版印刷、積層、旋轉塗布等製程，將背面保護層901，設置為約1μm至約100μm的厚度。
圖9亦說明一旦設置背面保護層901，則可將背面保護層901圖案化以暴露出背面焊球墊801。在一實施例中，可形成此等圖案以於背面焊球墊801上方形成第二開口905，並可將第二開口905形成為具有約30μm至約300μm的直徑，例如為約150μm。在一實施例中，背面保護層901的圖案化，可藉由先對背面保護層901施用光阻劑(未於圖9單獨說明)而後將光阻暴露於圖案化的能量源(例如圖案化的光源)從而誘發化學反應，藉此誘發暴露於圖案化的光源之光阻的此等部分之物理變化。依照期望的圖案，對暴露的光阻使用顯影劑以利用物理變化並選擇性地去除光阻之暴露部分或光阻之未暴露部分任一方，並以例如乾蝕刻製程，去除下方背面保護層901的暴露部分。然而，可應用其他任意適宜方法將背面保護層901圖案化。
圖9亦說明圖案化的背面保護層901之該開口中的第四外部連接件903之配置。在一實施例中，可形成第四外部連接件903，以提供背面焊球墊801，與例如第一封裝1000及第二封裝1019之間的外部連接(未於圖9說明，但在之後對圖10說明並討論)。第四外部連接件903可為接點凸塊，例如微凸塊或控制塌陷高度晶片連接(Controlled Collapse Chip Connection,C4)凸塊，且可包括例如錫之材料，或如焊料上覆焊膏、銀、或銅之其他適宜材料。在一實施例中， 其中第四外部連接件903為焊錫凸塊，第四外部連接件903的形成，可藉由例如蒸鍍、電鍍、印刷、焊料轉印、植球等任意適宜方法，初步形成厚度為例如約100μm的錫層。一旦於該構造上形成錫層，則施行回焊以將材料塑型為期望的凸塊形狀。
圖10說明背面焊球墊801與第一封裝1000的接合。在一實施例中，第一封裝1000可包括第三基板1003、第三半導體裝置1005、第四半導體裝置1007(與第三半導體裝置1005接合)、第三接觸墊1009(供與第四外部連接件903電性連接)、以及第二封裝材料1011。在一實施例中，第三基板1003例如可為封裝基板，其包括內部互連件(例如貫穿基板通孔1015)，將第三半導體裝置1005及第四半導體裝置1007與背面焊球墊801連接。
此外，第三基板1003可為中介層，作為用於將第三半導體裝置1005及第四半導體裝置1007與背面焊球墊801連接的中間基板。在此實施例中，第三基板1003可為例如摻雜或未摻雜之矽基板、或絕緣層上覆矽(SOI)基板之主動層。然而，第三基板1003亦可為能夠提供適宜保護及/或互連功能之玻璃基板、陶瓷基板、聚合物基板、或其他任意基板。而第三基板1003可使用其等材料或其他任意適宜材料替換。
第三半導體裝置1005可為為了期望目的而設計之半導體裝置，例如為邏輯晶粒、中央處理單元(CPU)晶粒、記憶體晶粒(例如DRAM晶粒)、其等之組合物等。在一實施例中，第三半導體裝置1005，包括例如電晶體、電容器、電感器、電阻、第一金屬層(未繪示)等積體電路裝置，其中，特定功能係依據需求。在一實施例中，設計並製造第三半導體裝置1005，使其與第一半導體裝置201連動或並行運作。
第四半導體裝置1007可與第三半導體裝置1005相似。 例如，第四半導體裝置1007可為為了期望目的(例如DRAM晶粒)設計之半導體裝置，且其包括期望功能性之積體電路裝置。在一實施例中，設計第四半導體裝置1007，使其與第一半導體裝置201及/或第三半導體裝置1005連動或並行運作。
可將第四半導體裝置1007與第三半導體裝置1005接合。在一實施例中，第四半導體裝置1007，例如藉由使用黏著劑，而與第三半導體裝置1005僅實體接合。在此實施例中，第四半導體裝置1007與第三半導體裝置1005，可使用例如焊線1017而與第三基板1003電性連接，但亦可使用任意適宜電性接合方式。
此外，亦可將第四半導體裝置1007及第三半導體裝置1005實體接合與電性接合。在此實施例中，第四半導體裝置1007可包括與第三半導體裝置1005上方之第五外部連接件(亦未於圖10單獨說明)連接的第四外部連接件(未於圖10單獨說明)，以將第四半導體裝置1007與第三半導體裝置1005互相連接。
可於第三基板1003上形成第三接觸墊1009，以將第三半導體裝置1005與例如第四外部連接件903之間電性連接。在一實施例中，第三接觸墊1009可形成於第三基板1003內的電性佈線(例如貫穿基板通孔1015)上方並與之電性接觸。第三接觸墊1009可包括鋁，但亦可使用其他材料替換，例如銅。第三接觸墊1009的形成可使用沉積製程，例如濺鍍，以形成材料層(未繪示)，而後將該材料層之部分藉由適宜製程(例如光刻遮罩與蝕刻)去除，而形成第三接觸墊1009。然而，可應用其他任意適宜製程形成第三接觸墊1009。第三接觸墊1009可形成為具有約0.5μm至約4μm的厚度，例如為約1.45μm。
可使用第二封裝材料1011封裝並保護第三半導體裝置1005、第四半導體裝置1007、與第三基板1003。在一實施例中，第二封裝材料1011可為模塑料，使用成型裝置(未於圖10顯示)配置。例 如，可將第三基板1003、第三半導體裝置1005、與第四半導體裝置1007配置於成型裝置之成型腔，該成型腔可氣密性封閉。第二封裝材料1011可在將成型腔氣密性封閉之前配置於成型腔內，抑或可通過注入口注入至成型腔內。在一實施例中，第二封裝材料1011，可為例如聚亞醯胺、PPS、PEEK、PES、耐熱性水晶樹脂、其等之組合物等模塑料樹脂。
一旦將第二封裝材料1011置入成型腔，則第二封裝材料1011封裝圍繞第三基板1003、第三半導體裝置1005、與第四半導體裝置1007之區域，可使第二封裝材料1011硬化，使第二封裝材料1011堅硬以作為最佳保護。然而經確的硬化製程其至少一部分係取決於選擇作為第二封裝材料1011的特定材料，在一實施例中，選擇模塑料作為第二封裝材料1011，可透過製程例如將第二封裝材料1011加熱約60秒至約3000秒，例如約600秒，而成為約100℃至約130℃，例如約125℃，以使該硬化發生。此外，可使第二封裝材料1011中含有起始劑及/或催化劑俾以更良好地控制硬化製程。
然而，若為所屬技術領域中具有通常知識者，則可得知上述硬化製程僅為一例示製程，其並非用以限制本實施例。亦可使用其他硬化製程，例如輻射照射，或甚至使第二封裝材料1011於室溫硬化。可使用任意適宜硬化製程，而此等所有製程皆包含在本文所討論的實施例之範圍內。
一旦形成第四外部連接件903，則將第四外部連接件903對準並置入為與背面焊球墊801實體接觸，並進行接合。例如，在一實施例中，第四外部連接件903為焊料凸塊，該接合製程可包括回焊製程，其係將第四外部連接件903的溫度上升至使第四外部連接件903液化並流動的點，藉此一旦第四外部連接件903再固化，則將第一封裝1000與背面焊球墊801接合。
藉由在第一半導體裝置301上方配置第一封裝1000(可為例如DRAM封裝)，而將第一封裝1000配置於設計作為承裝第一封裝1000的第一盛放區1002上方。在一實施例中，第一盛放區1002，具有依放置於第一盛放區1002上方之第一封裝1000的期望尺寸而決定的尺寸與形狀。然而，參考通孔113在與封裝材料401的主要表面平行之方向中係位於第一盛放區1002的外部，因而第一封裝1000並非位於參考通孔113的正上方。
圖10進一步說明第二封裝1019與背面焊球墊801的接合。在一實施例中，第二封裝1019可與第一封裝1000相似，並可利用相似製程與背面焊球墊801接合。然而，第二封裝1019亦可與第一封裝1000不同。
圖10亦說明第一封裝1000、第二封裝1019、以及背面保護層901間之底膠填充材料1021的配置。在一實施例中，底膠填充材料1021係用於緩衝與支持第一封裝1000、第二封裝1019、與背面保護層901之防護性材料，使其等免於操作與環境退化，例如在操作時因熱的產生所導致之壓力。可將底膠填充材料1021注入或以其他方式形成在第一封裝1000、第二封裝1019、與背面保護層901之間的空間，例如可包括液態環氧樹脂，將其施用於第一封裝1000、第二封裝1019、與背面保護層901之間，而後使其硬化至堅硬。
圖11A-11B說明一第一單片化製程(於圖11A中以虛線框1101顯示)，其係用於開始單片化並形成第一積體扇出層疊封裝(InFO-POP)結構1103與第二積體扇出層疊封裝(InFO-POP)結構1105(以圖11B說明在圖11A中標示為1103之虛線框的放大圖)。在一實施例中，第一單片化製程1101的施行，可使用切割刀(未單獨說明)，將包圍第一InFO-POP結構1103與第二InFO-POP結構1105的劃線區中，通孔111之間的底膠填充材料1021、背面保護層901與聚合物層 105切穿，亦暴露出參考通孔113的上表面。然而，若為所屬技術領域中具有通常知識者則可得知，利用切割刀之第一單片化製程1101僅為一說明實施例而並非用於限制。可應用任意方法施行第一單片化製程1101，例如利用一種或多種蝕刻。可應用此等方法與其他任意適宜方法將第一InFO-POP結構1103單片化。
此外，圖11A說明利用切一次的方式暴露多條參考通孔113，此係用於說明而非用於限制實施例。此外，可使用切任意適宜次數的方法，例如切一次以暴露出每一條參考通孔113之方法、結合切割組合以暴露出多條參考通孔113之方法、抑或其他任意組合方法。所有適宜切割、蝕刻、或其他單片化製程，皆包含在實施例之範圍內。
拉近觀查圖11B，第一晶種層107與通孔111以封裝材料401保持分隔。然而，藉由利用第一單片化製程1101暴露參考通孔113之頂部表面，第一單片化製程1101，在一些實施例中，可去除參考通孔113之一部分，而自通孔111起形成不同高度，並造成參考通孔113(及受到第一單片化製程1101影響的封裝材料401之部分)、與未受到第一單片化製程1101影響的封裝材料401之部分間的高度差異。例如，在施行第一單片化製程1101後，參考通孔113可具有約80至約250μm的第一高度H1，例如為約120μm，而封裝材料401可具有較第一高度H1更大的第二高度H2，其例如為約100μm至約300μm，如為約150μm。此外，由於通孔111可具有相同的第二高度H2(見圖4)，故該參考通孔111之第一高度H1可較通孔111之第二高度H2更小。
圖12A-12B說明，一旦參考通孔113的上表面暴露，則可於第一InFO-POP結構1103與第二InFO-POP結構1105上方形成屏蔽塗層1201，並與參考通孔113之暴露的頂部表面(以圖12B說明圖12A之虛線框1204的放大圖)實體並電性連接。在一實施例中，屏蔽塗 層1201可包括多層共形之材料層，其中每一層係跟隨所形成之下層結構的外型而維持每一層的厚度相對不變，以屏蔽第一InFO-POP結構1103與第二InFO-POP結構1105，但因應需要亦可使用單一材料層。
在一實施例中，屏蔽塗層1201係複數層結構，例如為雙層結構，或具有附著層1203、高導電性金屬1205、及防氧化材料1207之三層結構。使用附著層1203協助將高導電性金屬1205附著於下方的第一InFO-POP結構1103與第二InFO-POP結構1105。在一實施例中，附著層1203可為導電性金屬例如鈦，但亦可使用可助於附著高導電性金屬之任意適宜導電材料。可利用例如物理氣相沉積(PVD)、化學氣相沉積(CVD)、原子層沉積(ALD)、噴霧塗布、無電式電鍍等沉積製程，將附著層1203形成為約0.05μm至約5μm，例如為約0.1μm。
於形成附著層1203之後，可形成高導電性金屬1205以對第一InFO-POP結構1103與第二InFO-POP結構1105提供期望的屏蔽。在一實施例中，高導電性金屬1205可為例如銅、銀、鈀/銅合金等材料，且形成為約2μm至約10μm的厚度，例如為約6μm。高導電性金屬1205的形成，可利用例如PVD、CVD、ALD、鍍覆、或噴鍍之製程。
亦可選擇性地因應需要，於形成高導電性金屬1205後，藉由設置防氧化材料1207而保護高導電性金屬1205使其免於氧化。在一實施例中，防氧化材料1207可為防護性材料，例如鎳，但亦可使用其他任意適宜材料，例如鎳或SUS。可藉由例如PVD、CVD、ALD、鍍覆等製程，將防氧化材料1207沉積為約0.1μm至約15μm的厚度，例如為約0.3μm。
在屏蔽塗層1201的形成中，將屏蔽塗層1201形成為與一或多條參考通孔113之暴露的頂部表面實體並電性連接，且與封裝材料401及底膠填充材料1021實體接觸。藉由形成與參考通孔113電性 連接的屏蔽塗層1201，屏蔽塗層1201可透過第三外部連接件505而與參考電壓(例如接地電壓)電性連接。因此，可對屏蔽塗層1201施加參考電壓(例如接地電壓)並協助屏蔽第一InFO-POP結構1103與第二InFO-POP結構1105。
圖13說明一第二單片化製程(於圖13以標示為1301的虛線框顯示)，其可用於分離第一InFO-POP結構1103與第二InFO-POP結構1105(於其中將第一封裝1000貼附於積體扇出封裝(InFO封裝)1303)。此外，為使屏蔽塗層1201清楚化，圖13顯示單層，而非如圖12A-12B所說明之三層結構。在一實施例中，第二單片化製程1301的施行，可使用切割刀(未繪示)切穿參考通孔113間之屏蔽塗層1201與封裝材料401，藉此將其一部分與另一部分分離俾以形成第一InFO-POP結構1103與第二InFO-POP結構1105。然而，若為所屬技術領域中具有通常知識者，則可得知利用切割刀將第一InFO-POP結構1103與第二InFO-POP結構1105單片化僅為一說明實施例，並非用於限制本發明。亦可應用替代方法將第一InFO-POP結構1103與第二InFO-POP結構1105單片化，例如利用一或多種蝕刻將第一InFO-POP結構1103與第二InFO-POP結構1105分離，此等方法可單獨應用或組合應用。可應用此等方法與任意適宜方法，將第一InFO-POP結構1103與第二InFO-POP結構1105單片化。
藉由利用參考通孔113將屏蔽塗層1201與參考電位連接，可實現InFO-PoP之共形的屏蔽結構，而不需要藉由在通孔111之形成中增加形成額外的接地墊而使InFO晶片尺寸亦增大，且於InFO晶片邊緣不需要其他焊球(例如InFO晶片邊緣之DRAM焊球)。此外，不需具有接地墊，因而在形成時亦不需要研磨接地墊之額外製程，故實現節省其他成本。最後，不需僅為了共形的屏蔽塗層1201而於前側重佈層或後側重佈層具備接地件，因而減少任何對屏蔽塗層1201之寬 高比的疑慮。
圖14A-14B說明另一實施例，其中取代使用將參考通孔113暴露而後分離第一InFO-POP結構1103與第二InFO-POP結構1105之第一單片化製程1101與第二單片化製程1301，而利用單一、複合型的一第三單片化製程(於圖14A以虛線1401顯示)，分離第一InFO-POP結構1103與第二InFO-POP結構1105並暴露參考通孔113之側壁(以圖14B說明在圖14A中標示為1403之虛線框的放大圖)。在此實施例中，第三單片化製程1401可與第一單片化製程1101相似，例如可為切割製程。
然而，第三單片化製程1401可取代如同參考圖11A-11B所示地暴露參考通孔113的頂部表面，而藉由切穿與封裝材料401相鄰的參考通孔113或切穿參考通孔113本身，暴露出參考通孔113之側壁。可使用任意利用第三單片化製程1401之適宜方法，暴露參考通孔113之側壁但未暴露參考通孔113之頂部表面(維持覆蓋聚合物層105)。
圖15A-15B說明在暴露出參考通孔113之側壁後，於第一InFO-POP結構1103與第二InFO-POP結構1105上方形成屏蔽塗層1201(以圖15B說明在圖15A中標示為1504之虛線框的放大圖)，在此實施例中，第一InFO-POP結構1103與第二InFO-POP結構1105已完全分離，因而將第一InFO-POP結構1103與第二InFO-POP結構1105移動至第一支持結構1501。此外，覆蓋第三外部連接件505以防止屏蔽塗層1201與第三外部連接件505間的接觸。
在一實施例中，可將第一InFO-POP結構1103與第二InFO-POP結構1105，自環構造601移動至例如第一支持結構1501，其可為例如膠帶，但可使用任意替代支持結構。在一實施例中，可使用取放製程移動第一InFO-POP結構1103與第二InFO-POP結構1105，但 亦可使用任意移動第一InFO-POP結構1103與第二InFO-POP結構1105之適宜方法。
在一實施例中，第一支持結構1501可更包括用於黏著覆蓋第三外部連接件505之黏膠層1503。此外，黏膠層1503可用於覆蓋第三外部連接件505因而使屏蔽塗層1201的沉積不造成第三外部連接件505短路。例如，黏膠層1503可為任意適宜黏著劑，例如丙烯酸基底的黏著劑、矽酮黏著劑、或PSA，但亦可使用其他任意適宜黏著劑或覆蓋材料。
圖15A-15B另行說明在將第一InFO-POP結構1103與第二InFO-POP結構1105配置於第一支持結構1501上方後形成屏蔽塗層1201，並將第三外部連接件505覆蓋。在一實施例中，屏蔽塗層1201可由相似材料形成，並使用與如上述圖12A-12B所示之相似製程。例如，屏蔽塗層1201可為包括附著層1203、高導電性金屬1205、及防氧化材料1207之三層結構，或可為包括附著層1203及高導電性金屬1205之雙層結構，其係使用PVD或CVD製程形成，但亦可使用任意適宜方法與材料。
仔細觀察圖15B，由於參考通孔113具有透過第三單片化製程1401而暴露之側壁，故在形成有屏蔽塗層1201時，屏蔽塗層1201將與參考通孔113之暴露的側壁實體並電性連接，並與封裝材料401(圍繞參考通孔113且未於圖15B之特定剖面具體繪示)及底膠填充材料1021實體連接。因此，對參考通孔113(透過例如第三外部連接件505)施加的參考電壓，亦施加至此時覆蓋第一InFO-POP結構1103與第二InFO-POP結構1105之屏蔽塗層1201(透過其側壁)。因此，可使用參考電壓(例如接地電壓)協助屏蔽第一InFO-POP結構1103與第二InFO-POP結構1105。
圖16說明一第四單片化製程(以標示為1601的虛線框 於圖16顯示)，可用於在施用屏蔽塗層1201後，將第一InFO-POP結構1103與第二InFO-POP結構1105分離。在一實施例中，第四單片化製程1601可與如上述圖13所述之第二單片化製程1301相似。例如，第四單片化製程1601可為使用鋸子切穿屏蔽塗層1201，將第一InFO-POP結構1103與第二InFO-POP結構1105分離。然而，亦可應用任意適宜單片化製程替換。
圖17A-17B說明更另一實施例，其中暴露參考通孔113之頂部表面與側壁，而非僅暴露參考通孔113之頂部表面或側壁(以圖17B說明在圖17A中標示為1703之虛線框的放大圖)。在此實施例中，可先應用第一單片化製程1101(如上述圖11A-11B所示之內容)暴露出參考通孔113之頂部表面，並使參考通孔113具有小於周圍之封裝材料401的第二高度H2之第一高度H1。一旦頂部表面暴露，則可應用第三單片化製程1401(如上述圖14A-14B所示之內容)將第一InFO-POP結構1103與第二InFO-POP結構1105單片化，並暴露參考通孔113之至少一側壁。
圖17B說明在暴露頂部表面與側壁後之參考通孔113的放大圖。如觀察所見，藉由第一單片化製程1101將聚合物層105自參考通孔113之頂部表面去除，並藉由第三單片化製程1401將模塑料113自參考通孔113之側壁去除。因此，參考通孔113之頂部表面與側壁皆可供後續製程使用。
然而，雖上述製程先使用第一單片化製程1101，而後使用第三單片化製程1401，但此一部分係意在說明而非用於限制實施例。另，亦可應用以任意適宜順序施行之任意適宜製程替換。所有可用於暴露參考通孔113之頂部表面與側壁的此等製程，皆包含在實施例之範圍內。
圖18A-18B說明自環構造601移除第一InFO-POP結構 1103與第二InFO-POP結構1105，並將第一InFO-POP結構1103與第二InFO-POP結構1105配置於第一支持結構1501上方(以圖18B說明在圖18A中標示為1803之虛線框的放大圖)。在一實施例中，可如同上述圖15所示之方法(例如取放製程)地移動第一InFO-POP結構1103與第二InFO-POP結構1105，但亦可使用任意適宜製程移動第一InFO-POP結構1103與第二InFO-POP結構1105。
一旦移動第一InFO-POP結構1103與第二InFO-POP結構1105(及以例如黏膠層1503覆蓋之第三外部連接件505)，則可施用屏蔽塗層1201。在一實施例中，屏蔽塗層1201可由相似材料形成，並使用與如上述圖12A-12B所示之相似製程。例如，屏蔽塗層1201可為包括附著層1203、高導電性金屬1205、及防氧化材料1207之三層結構，或可為包括附著層1203及高導電性金屬1205之雙層塗層，其係使用PVD或CVD製程形成，但亦可使用任意適宜方法與材料替換。屏蔽塗層1201在此實施例中，將與封裝材料401、底膠填充材料1021、參考通孔113之頂部、以及參考通孔113之側壁實體接觸。
仔細觀察圖18B，由於參考通孔113其頂部表面與側壁皆暴露，故在形成有屏蔽塗層1201時，屏蔽塗層1201將與參考通孔113之暴露的頂部表面及側壁實體並電性連接。因此，對參考通孔113(透過例如第三外部連接件505)施加的參考電壓，亦施加至此時覆蓋第一InFO-POP結構1103與第二InFO-POP結構1105之屏蔽塗層1201。因此，可使用參考電壓(例如接地電壓)協助屏蔽第一InFO-POP結構1103與第二InFO-POP結構1105。
圖19說明在此實施例中，於施用屏蔽塗層1201後，可利用第四單片化製程1601將第一InFO-POP結構1103與第二InFO-POP結構1105分離。在一實施例中，第四單片化製程1601可與以上述圖13所示之第二單片化製程1301相似。例如，第四單片化製程1601可為使 用鋸子切穿屏蔽塗層1201，將第一InFO-POP結構1103與第二InFO-POP結構1105分離。然而，亦可應用任意適宜單片化製程替換。
如同上述方法，藉由利用參考通孔113將屏蔽塗層1201與參考電位連接，可實現InFO-PoP之共形的屏蔽結構，而不需要藉由在通孔111之形成中增加形成額外的接地墊而使InFO晶片尺寸亦增大，且於InFO晶片邊緣不需要其他焊球(例如InFO晶片邊緣之DRAM焊球)。此外，不需具有接地墊，因而在形成時亦不需要研磨接地墊之額外製程，故實現節省其他成本。最後，不需僅為了共形的屏蔽塗層1201而於前側重佈層或後側重佈層具備接地件，因而減少任何對屏蔽塗層1201之寬高比的疑慮。
圖20說明形成在具有複數封裝2001的半導體晶圓中之參考通孔113與通孔111的俯視圖，複數封裝2001中之四個在圖20的中間部分接合。在此實施例中，將參考通孔113形成為圓柱形狀(如同自圓形俯視圖可見)。如同觀察，參考通孔113係在形成複數封裝2001中每一個獨立封裝的角部。然而，參考通孔113之圓柱形狀並非用於限制此實施例，亦可應用其他任意適宜形狀替換。
圖21A-21B說明可應用於參考通孔113之其他形狀的範例。在此實施例中，參考通孔113可塑形為具有第一延伸部2103之第一鰭部2101。在一實施例中，第一鰭部2101可包括圓形部分2105，其具有例如約70μm至約400μm的第二直徑D2，例如為約190μm。第一鰭部2101可進一步具備第一延伸部2103，其具有約50μm至約200μm的第一寬度W1，例如為約140μm。在一實施例中，第一延伸部1203可延伸(在暴露之前)至半導體裝置的一邊，其具有約100μm至約350μm的第一長度L1，例如為約200μm。
圖21B說明併入至相鄰之半導體裝置的第一鰭部2101之俯視圖。如同觀察，多個第一鰭部2101可具有第一延伸部2103，其 在將裝置單片化之前係往額外延伸部延伸。當第一鰭部2101被暴露(使用例如第一單片化製程1101、第三單片化製程1401、或結合兩者)，可將圓形部分2105或第一延伸部2103暴露，抑或將兩者皆暴露，以與後續沉積的屏蔽塗層1201連接。
圖22A-22B說明可應用在形成參考通孔113的其他形狀。圖22A說明與第一鰭部2101相似之第二鰭部2201，其中第二鰭部2201具有圓形部分2105以及第一延伸部2103。然而此外，第二鰭部2201如同圖22A所說明地具有兩個額外延伸部2203，自第一延伸部2103起呈直角地延伸。在一實施例中，兩個額外延伸部2203可具有第一寬度W1、以及可從第一延伸部2103延伸出之約30μm至約200μm的第二長度L2，例如為約100μm。
圖22B說明除了第一鰭部2101或第二鰭部2201以外，可使用之直角形狀2205。在此實施例中，該形狀可具有總長為約100μm至約600μm的第二寬度W2，例如為約250μm；以及總長為約100μm至約600μm的第三長度L3，例如為約250μm。此外，在此實施例中，該直角形狀2205可以約70μm至約400μm的第三寬度W3形成，例如為約190μm。然而，亦可應用任意適宜形狀替換。
此外，雖於上述內容詳細描述四個形狀，但此等敘述係為了說明而非意在限制本實施例。另，亦可應用具有任意適宜尺寸之任意適宜形狀。此等全部形狀與尺寸皆包含在實施例之範圍內。
根據一實施例，提供一種半導體裝置，包括：一半導體晶粒，封裝於一封裝材料內；一第一通孔，延伸穿過該封裝材料，並藉由該封裝材料而與該半導體晶粒分隔；至少一參考通孔，延伸穿過該封裝材料，其中一劃線區包圍該半導體晶粒、該第一通孔、及該至少一參考通孔，而該半導體晶粒為該劃線區內之唯一半導體晶粒；以及一第二半導體裝置，與該第一通孔電性連接但並未與該至少一參 考通孔電性連接。
根據另一實施例，提供一種半導體裝置，包括：一半導體晶粒；一第一組貫穿通孔，藉由封裝材料而與該半導體晶粒分隔；一參考通孔，藉由該封裝材料而與該半導體晶粒及該第一組貫穿通孔分隔；以及一屏蔽塗層，與該參考通孔之一第一表面實體接觸。
根據再另一實施例，提供一種半導體裝置之製造方法，包括如下步驟：以一封裝材料將一半導體晶粒、一第一組貫穿通孔、及一參考通孔封裝；藉由對該半導體晶粒之一第一側進行的平坦化製程，而暴露出該第一組貫穿通孔與該參考通孔；將位於該半導體晶粒之與該第一側相反的一第二側之該第一組貫穿通孔，與第二半導體晶粒連接；以及在連接該第一組貫穿通孔後，藉由單片化製程暴露出該參考通孔之一第一表面。
前述內容概述數個實施例的特徵，因而所屬技術領域中具有通常知識者可更為理解本申請案揭示內容之各方面。所屬技術領域中具有通常知識者應理解可輕易使用本申請案揭示內容作為基礎，用於設計或改善其他製程與結構而實現與本申請案所述之實施例具有相同目的及/或達到相同優點。所屬技術領域中具有通常知識者亦應理解此均等架構並未脫離本申請案揭示內容的精神與範圍，以及所屬技術領域中具有通常知識者可進行各種變化、取代、與替換，而不脫離本申請案揭示內容之精神與範圍。
1201‧‧‧屏蔽塗層
1204‧‧‧虛線框
901‧‧‧背面保護層
903‧‧‧第四外部連接件
801‧‧‧背面焊球墊
1203‧‧‧附著層
1205‧‧‧高導電性金屬
1207‧‧‧防氧化材料
107‧‧‧及第一晶種層
111‧‧‧通孔
113‧‧‧參考通孔
401‧‧‧封裝材料
501‧‧‧重佈層
503‧‧‧第三鈍化層
505‧‧‧第三外部連接件

Claims (10)

  1. 一種半導體裝置，包括：一半導體晶粒，封裝於一封裝材料內；一第一通孔，延伸穿過該封裝材料，並藉由該封裝材料而與該半導體晶粒分隔；至少一參考通孔，延伸穿過該封裝材料，其中該半導體晶粒、該第一通孔、與該至少一參考通孔係第一積體扇出封裝之一部分；以及一第二半導體裝置，與該第一通孔電性連接但並未與該至少一參考通孔電性連接。
  2. 如申請專利範圍第1項之半導體裝置，更包括一屏蔽塗層，位於該第二半導體裝置上方，其中該屏蔽塗層與該至少一參考通孔實體接觸。
  3. 如申請專利範圍第2項之半導體裝置，其中該屏蔽塗層與該至少一參考通孔之側壁及該至少一參考通孔之頂部表面之一者實體接觸。
  4. 如申請專利範圍第2項之半導體裝置，其中該屏蔽塗層與該至少一參考通孔之一頂部表面及一側壁皆實體接觸。
  5. 一種半導體裝置，包括：一半導體晶粒；一第一組貫穿通孔，藉由一封裝材料而與該半導體晶粒分隔；一參考通孔，藉由該封裝材料而與該半導體晶粒及該第一組貫穿通孔分隔；以及一屏蔽塗層，與該參考通孔之一第一表面實體接觸。
  6. 如申請專利範圍第5項之半導體裝置，其中該屏蔽塗層延伸至第二 半導體晶粒上，該第二半導體晶粒與該第一組貫穿通孔電性連接但未與該參考通孔電性連接。
  7. 如申請專利範圍第5項之半導體裝置，其中該屏蔽塗層，與不同於該參考通孔之該第一表面的該參考通孔之一第二表面實體接觸。
  8. 一種半導體裝置之製造方法，包括如下步驟：以一封裝材料將一半導體晶粒、一第一組貫穿通孔、及一參考通孔封裝；藉由對該半導體晶粒之一第一側進行的平坦化製程，而暴露出該第一組貫穿通孔與該參考通孔；將位於該半導體晶粒之與該第一側相反的一第二側之該第一組貫穿通孔，與第二半導體晶粒連接；以及在連接該第一組貫穿通孔後，藉由單片化製程暴露出該參考通孔之一第一表面。
  9. 如申請專利範圍第8項的半導體裝置之製造方法，更包括：藉由一單片化製程暴露出該參考通孔之第二表面暴露，其中該第一表面係該參考通孔之頂部表面，該第二表面係該參考通孔之側壁表面。
  10. 如申請專利範圍第8項的半導體裝置之製造方法，更包括：將該第一表面接觸一屏蔽塗層。
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