KR101798571B1 - 반도체 패키지 - Google Patents

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Abstract

반도체 패키지가 제공된다. 이 반도체 패키지는 적어도 하나의 하부 반도체 칩 및 하부 반도체 칩이 실장되는 하부 배선 기판을 포함하는 하부 패키지, 하부 패키지 상에 적층되되, 적어도 하나의 상부 반도체 칩 및 상부 반도체 칩이 실장되는 상부 배선 기판을 포함하는 상부 패키지, 하부 배선 기판 및 상부 배선 기판 각각의 내부에 포함된 신호 배선에 연결되어 하부 패키지와 상부 패키지를 전기적으로 연결하는 적어도 하나의 접속 단자, 하부 배선 기판 및 상부 배선 기판 각각의 내부에 포함된 접지 배선에 연결되되, 하부 배선 기판 및 상부 배선 기판 사이의 가장자리로 노출된 측면을 갖는 접지 단자, 및 적층된 하부 및 상부 패키지들의 상부 및 측면들을 덮되, 접지 단자와 직접 접촉하는 차폐 부재를 포함한다.

Description

반도체 패키지{Semiconductor Packages}
본 발명은 반도체 패키지에 관한 것으로, 더 구체적으로 패키지 온 패키지 형태의 반도체 패키지에 관한 것이다.
오늘날 전자산업의 추세는 경량화, 소형화, 고속화, 다기능화, 및 고성능화된 제품을 저렴한 가격으로 제조하는 것이다. 이러한 목표를 달성하기 위하여 멀티 칩 적층 패키지(multi-chip stacked package) 기술 또는 시스템 인 패키지(system in package) 기술이 사용된다.
멀티 칩 적층 패키지 또는 시스템 인 패키지는 복수의 단위 반도체 장치들의 기능을 하나의 반도체 패키지에서 수행할 수 있다. 멀티 칩 적층 패키지 또는 시스템 인 패키지는 통상적인 단일 칩 패키지에 비하여 다소 두꺼울 수 있지만, 평면적으로는 단일 칩 패키지와 크기가 거의 유사하므로, 휴대전화기, 노트북 컴퓨터, 메모리 카드, 휴대용 캠코더 등과 같은 고기능이면서 동시에 소형 내지 이동성이 요구되는 제품들에 주로 사용된다.
전자기 간섭(ElectroMagnetic Interference : EMI)은 전자 소자로부터 불필요하게 방사(Radiated Emission : RE) 또는 전도(Conducted Emission : CE)되는 전자기 신호에 의하여 발생한다. 전자기 간섭은 인접한 다른 전자 소자의 동작을 방해하여 전자 기기의 전체적인 성능을 저하하고, 오작동을 야기한다.
본 발명이 해결하고자 하는 과제는 동작 신뢰성이 향상된 반도체 패키지를 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기한 과제를 달성하기 위하여, 본 발명은 반도체 패키지를 제공한다. 이 반도체 패키지는 적어도 하나의 제 1 반도체 칩 및 제 1 반도체 칩이 실장되는 제 1 배선 기판을 포함하는 제 1 패키지, 제 1 패키지 상에 적층되되, 적어도 하나의 제 2 반도체 칩 및 제 2 반도체 칩이 실장되는 제 2 배선 기판을 포함하는 제 2 패키지, 제 1 배선 기판 및 제 2 배선 기판 각각의 내부에 포함된 신호 배선에 연결되어 제 1 패키지와 제 2 패키지를 전기적으로 연결하는 적어도 하나의 접속 단자, 제 1 배선 기판 및 제 2 배선 기판 각각의 내부에 포함된 접지 배선에 연결되되, 제 1 배선 기판 및 제 2 배선 기판 사이의 가장자리로 노출된 측면을 갖는 접지 단자, 및 적층된 제 1 및 제 2 패키지들의 상부 및 측면들을 덮되, 접지 단자와 직접 접촉하는 차폐 부재를 포함할 수 있다.
제 1 패키지 및 제 2 패키지는 동일한 평면적을 가질 수 있다.
접지 배선은 제 1 배선 기판 및 제 2 배선 기판 각각의 측면으로 노출되되, 접지 배선은 차폐 부재와 직접적으로 접촉할 수 있다.
차폐 부재는 금속층일 수 있다.
차폐 부재는 연자성 물질을 포함할 수 있다. 차폐 부재는 접착층, 연자성 물질층 및 금속층을 포함할 수 있다. 접착층은 도전성 물질을 포함할 수 있다. 연자성 물질은 산화철과 니켈, 아연, 망간, 코발트, 마그네슘, 알루미늄, 바륨, 구리, 철 및 이들의 조합 중 하나를 포함할 수 있다.
접속 단자는 솔더 볼 형태이고, 그리고 접지 단자는 솔더 볼이 제 1 배선 기판의 표면에 수직인 방향으로 절단된 형태일 수 있다.
제 1 반도체 칩이 실장된 제 1 배선 기판의 상부면을 덮는 제 1 몰딩층을 더 포함하고, 접속 단자는 제 1 몰딩층을 관통하는 기둥 형태이고, 그리고 접지 단자는 제 1 몰딩층을 관통하되, 제 1 배선 기판 및 제 2 배선 기판 사이의 가장자리로 노출된 기둥 형태일 수 있다. 제 1 패키지 및 제 2 패키지 사이에 개재된 접착층을 포함할 수 있다.
제 2 반도체 칩이 실장된 제 2 배선 기판의 상부면을 덮는 제 2 몰딩층을 더 포함할 수 있다.
제 1 배선 기판의 하부면에 제공된 적어도 하나의 솔더 볼을 포함할 수 있다.
차폐 부재 상의 방열 부재를 더 포함할 수 있다.
또한, 본 발명은 다른 반도체 패키지를 제공한다. 이 반도체 패키지는 적어도 하나의 제 1 반도체 칩 및 제 1 반도체 칩이 실장되는 제 1 배선 기판을 포함하는 제 1 패키지, 제 1 패키지 상에 적층되되, 적어도 하나의 제 2 반도체 칩 및 제 2 반도체 칩이 실장되는 제 2 배선 기판을 포함하는 제 2 패키지, 제 1 배선 기판 및 제 2 배선 기판 각각의 내부에 포함된 접지 배선에 연결되되, 제 1 배선 기판 및 제 2 배선 기판 사이의 가장자리로 노출된 절단면을 갖는 접지 단자, 및 적층된 제 1 및 제 2 패키지들의 상부 및 측면들을 덮되, 접지 단자와 직접 접촉하는 차폐 부재를 포함할 수 있다.
접지 배선은 제 1 배선 기판 및 제 2 배선 기판 각각의 측면으로 노출되되, 접지 배선은 차폐 부재와 직접적으로 접촉할 수 있다.
상술한 바와 같이, 본 발명의 과제 해결 수단에 따르면 반도체 패키지가 외부를 둘러싸는 차폐 부재를 포함함으로써, 반도체 패키지의 내부 또는/및 외부에서 발생하는 모든 전자기 간섭이 감소할 수 있다. 이에 따라, 동작 신뢰성이 향상된 반도체 패키지가 제공될 수 있다.
또한, 본 발명의 과제 해결 수단에 따르면 반도체 패키지가 연자성 물질을 포함하는 차폐 부재 및 차폐 부재 상의 방열 부재를 포함함으로써, 반도체 패키지의 신호 무결성(Signal Integrity : SI) 및 전원 무결성(Power Integrity : PI)이 확보되는 동시에 열이 용이하게 방출될 수 있다. 이에 따라, 오작동이 방지될 수 있는 반도체 패키지가 제공될 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 3은 본 발명의 실시예들에 따른 패키지 모듈을 보여주는 평면도이다.
도 4는 본 발명의 실시예들에 따른 메모리 카드를 보여주는 블록도이다.
도 5는 본 발명의 실시예들에 따른 전자 시스템을 보여주는 블록도이다.
도 6은 본 발명의 실시예들에 따른 전자 장치의 사시도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되는 것이 아니라 서로 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 바람직한 실시예에 따른 것이기 때문에, 설명의 순서에 따라 제시되는 참조 부호는 그 순서에 반드시 한정되지는 않는다. 이에 더하여, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체 패키지(100)는 적어도 하나의 하부 반도체 칩(130) 및 하부 반도체 칩(130)이 실장되는 하부 배선 기판(110)을 포함하는 하부 패키지, 적어도 하나의 상부 반도체 칩(140a 또는 140b) 및 상부 반도체 칩(140a 또는 140b)이 실장되는 상부 배선 기판(120)을 포함하는 상부 패키지, 하부 배선 기판(110) 및 상부 배선 기판(120) 각각의 내부에 포함된 신호 배선(112s, 122s)에 연결된 적어도 하나의 접속 단자(150s), 하부 배선 기판(110) 및 상부 배선 기판(120) 각각의 내부에 포함된 접지 배선(112g, 122g)에 연결되되, 하부 배선 기판(110) 및 상부 배선 기판(120) 사이의 가장자리로 노출된 측면을 갖는 적어도 하나의 접지 단자(150g), 및 접지 단자(150g)와 직접 접촉하는 차폐 부재(160)를 포함할 수 있다.
접속 단자(150s)는 솔더 볼(solder ball) 형태이고, 그리고 접지 단자(150g)는 솔더 볼이 하부 배선 기판(110)의 표면에 수직인 방향으로 절단된 형태일 수 있다. 즉, 접지 단자(150g)는 하부 배선 기판(110) 및 상부 배선 기판(120) 사이의 가장자리로 노출된 절단면을 가질 수 있다. 이러한 절단면은 서로 연결된 반도체 패키지들을 형성한 후, 이들을 각각의 반도체 패키지(100)로 분리하는 과정에서 하부 배선 기판(110) 및 상부 배선 기판(120) 각각의 접지 배선(112g, 122g)에 연결된 온전한 형태의 솔더 볼이 절단되면서 형성되는 것일 수 있다.
본 발명의 실시예에 따른 반도체 패키지(100)는 하부 패키지 상에 상부 패키지가 적층된 패키지 온 패키지(Package on Package : PoP) 형태일 수 있다. 하부 패키지 및 상부 패키지는 동일한 평면적을 가질 수 있다. 이에 따라, 차폐 부재(160)는 적층된 하부 패키지 및 상부 패키지의 상부 및 측면들을 모두 덮으면서, 하부 배선 기판(110) 및 상부 배선 기판(120) 사이의 가장자리로 노출된 측면을 갖는 접지 단자(150g)와 직접 접촉할 수 있다. 본 발명의 실시예에 따른 반도체 패키지(100)는 상부 배선 기판(120) 상에 차폐 부재(160)에 의해 한정된 공간을 밀봉하는 상부 몰딩층(155)을 더 포함할 수 있다. 상부 몰딩층(155)은 에폭시 몰딩 컴파운드(Epoxy Molding Compound : EMC)를 포함할 수 있다.
하부 배선 기판(110) 및 상부 배선 기판(120) 각각은 복수의 배선들(112g, 112s, 122g, 112s)을 포함할 수 있다. 하부 배선 기판(110) 및 상부 배선 기판(120)은 인쇄 회로 기판(Printed Circuit Board : PCB)일 수 있다. 하부 배선 기판(110) 및 상부 배선 기판(120)은 반도체 기판으로, 실리콘(silicon) 기판, 실리콘-게르마늄(Si-Ge) 기판 또는 SOI(Silicon-On-Insulator) 기판일 수 있다. 복수의 배선들은 도전성 물질을 포함할 수 있다. 신호 배선(112s, 122s)은 전원 전압을 인가받고, 그리고 접지 배선(112g, 122g)은 접지 전압을 인가받을 수 있다.
하부 패키지 및 상부 패키지가 동일한 평면적을 갖는다는 것은 하부 배선 기판(110) 및 상부 배선 기판(120)이 동일한 평면적을 갖는 것일 수 있다. 하부 배선 기판(110) 및 상부 배선 기판(120) 각각의 접지 배선(112g, 122g)은 이들의 측면으로 노출될 수 있다. 이에 따라, 하부 배선 기판(110) 및 상부 배선 기판(120) 각각의 접지 배선(112g, 122g)은 차폐 부재(160)와 직접적으로 모두 접촉하거나, 또는 각각 따로 접촉할 수 있다.
하부 반도체 칩(130) 및 상부 반도체 칩(140a 또는 140b)은 각각 하부 배선 기판(110) 및 상부 배선 기판(120)에 플립 칩(Flip Chip : F/C) 방식 또는/및 와이어 본딩(wire bonding) 방식에 의해 실장되어 이들에 전기적으로 연결될 수 있다. 하부 반도체 칩(130)은 하부 배선 기판(110)에 반도체 칩 실장용 솔더 볼들(132) 및 언더필(underfill, 135)을 이용하여 플립 칩 방식으로 실장되어 하부 배선 기판(110)과 전기적으로 연결되고, 그리고 상부 반도체 칩들(140a, 140b)은 상부 배선 기판(120)에 반도체 칩 실장용 접착층들(142a, 142b) 및 접속용 본딩 와이어들(142sw)을 이용하여 와이어 본딩 방식으로 실장되어 전기적으로 연결되는 것이 도시되어 있지만, 본 발명의 실시예는 이에 한정되는 것은 아니다. 하부 반도체 칩(130) 및 상부 반도체 칩(140a 또는 140b)은 디램(DRAM), 에스램(SRAM) 등과 같은 휘발성 메모리 소자, 플래시(flash) 등과 같은 비휘발성 메모리 소자, 광전자 소자, 로직(logic) 소자, 통신 소자, 디지털 신호 프로세서(Digital Signal Processor : DSP) 또는 시스템-온-칩(System-On-Chip : SOC) 등일 수 있다.
하부 반도체 칩(130)은 반도체 칩 실장용 솔더 볼(132) 및 하부 배선 기판(110)의 접지 배선(112g)을 이용하여 접지 단자(150g)에 전기적으로 연결될 수 있다. 상부 반도체 칩(140a 또는 140b)은 접지용 본딩 와이어(142gw) 및 상부 배선 기판(120)의 접지 배선(122g)을 이용하여 접지 단자(150g)에 전기적으로 연결될 수 있다. 이에 따라, 반도체 패키지(100)의 내부에서 발생하는 전자기 간섭이 감소할 수 있다. 다시 말하자면, 반도체 패키지(100) 내부의 하부 및 상부 반도체 칩들(130, 140a, 140b)에서 발생하는 전자기 간섭이 이들에 전기적으로 연결된 접지 배선(112g), 접지 단자(150g) 및 차폐 부재(160)에 의해 감소할 수 있다. 또한, 접지 배선(112g) 또는/및 접지 단자(150g)와 직접 접촉하는 차폐 부재(160)에 의해 외부에서 발생한 전자기 간섭이 차단될 수 있다.
차폐 부재(160)는 금속층 또는 연자성 물질을 포함하는 캔(can)일 수 있다. 차폐 부재(160)가 금속층일 경우, 차폐 부재(160)는 도금 방식으로 형성될 수 있다. 즉, 차폐 부재(160)는 도금 방식으로 형성된 금속층에 의해 접지 단자(150g)와 직접 접촉할 수 있다. 이와는 달리, 차폐 부재(160)가 연자성 물질을 포함하는 캔일 경우, 차폐 부재(160)는 접착층(162), 연자성 물질층(164) 및 금속층(166)을 포함하고, 접착층(162)은 도전성 물질을 포함할 수 있다. 즉, 차폐 부재(160)가 연자성 물질을 포함하는 캔일 경우, 차폐 부재(160)는 도전성 물질을 포함하는 접착층(162)에 의해 접지 단자(150g)와 직접 접촉할 수 있다.
연자성 물질은 연자성 금속 분말 또는 연자성 합금 분말일 수 있다. 연자성 물질은 페라이트(ferrite) 물질을 포함할 수 있다. 페라이트 물질은 높은 저항률을 가지며, 낮은 포화 자화를 가질 수 있다. 페라이트 물질은 산화철(FeO, Fe2O3, Fe2O4, Fe3O4 등) 및 적어도 하나의 금속으로 이루어진다. 산화철과 조합되어 페라이트 물질에 포함되는 금속은 니켈(Ni), 아연(Zn), 망간(Mn), 코발트(Co), 마그네슘(Mg), 알루미늄(Al), 바륨(Ba), 구리(Cu), 철(Fe) 및 이들의 조합 중 하나를 포함할 수 있다.
반도체 패키지(100)는 하부 배선 기판(110)의 하부면에 제공된 적어도 하나의 패키지 실장용 솔더 볼(118)을 포함할 수 있다. 패키지 실장용 솔더 볼(118)은 반도체 패키지(100)를 모 기판(mother board)에 실장하고 이와 전기적으로 연결하기 위한 것일 수 있다.
반도체 패키지(100)는 차폐 부재(160) 상의 방열 부재(170)를 더 포함할 수 있다. 방열 부재(170)는 방열판(heat slug)일 수 있다. 방열 부재(170)는 차폐 부재(160) 상에 제공되어 반도체 패키지(100)에서 발생하는 열을 방출할 수 있다. 방열 부재(170)는 도시된 것과 같이 차폐 부재(160)와 직접적으로 접촉할 수 있다. 이와는 달리, 방열 부재(170)는 차폐 부재(160)와 일정한 거리를 갖도록 이격되도록 제공될 수 있다.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 2를 참조하면, 반도체 패키지(200)는 적어도 하나의 하부 반도체 칩(130) 및 하부 반도체 칩(130)이 실장되는 하부 배선 기판(110)을 포함하는 하부 패키지, 적어도 하나의 상부 반도체 칩(140a 또는 140b) 및 상부 반도체 칩(140a 또는 140b)이 실장되는 상부 배선 기판(120)을 포함하는 상부 패키지, 하부 배선 기판(110) 및 상부 배선 기판(120) 각각의 내부에 포함된 신호 배선(112s, 122s)에 연결된 적어도 하나의 접속 단자(150s), 하부 배선 기판(110) 및 상부 배선 기판(120) 각각의 내부에 포함된 접지 배선(112g, 122g)에 연결되되, 하부 배선 기판(110) 및 상부 배선 기판(120) 사이의 가장자리로 노출된 측면을 갖는 적어도 하나의 접지 단자(150g), 및 접지 단자(150g)와 직접 접촉하는 차폐 부재(160)를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 패키지(200)는 하부 패키지 상에 상부 패키지가 적층된 패키지 온 패키지 형태일 수 있다. 하부 패키지 및 상부 패키지는 동일한 평면적을 가질 수 있다. 이에 따라, 차폐 부재(160)는 적층된 하부 패키지 및 상부 패키지의 상부 및 측면들을 모두 덮으면서, 하부 배선 기판(110) 및 상부 배선 기판(120) 사이의 가장자리로 노출된 측면을 갖는 접지 단자(150g)와 직접 접촉할 수 있다. 본 발명의 실시예에 따른 반도체 패키지(200)는 하부 반도체 칩(130)이 실장된 하부 배선 기판(110)의 상부를 덮는 하부 몰딩층(145) 및 상부 배선 기판(120) 상에 차폐 부재(160)에 의해 한정된 공간을 밀봉하는 상부 몰딩층(155)을 더 포함할 수 있다. 하부 몰딩층(145) 및 상부 몰딩층(155)은 에폭시 몰딩 컴파운드를 포함할 수 있다. 이때, 반도체 패키지(200)는 하부 패키지 및 상부 패키지 사이에 개재된 접착층(147)을 포함할 수 있다. 접착층(147)은 절연성 접착 물질을 포함할 수 있으며, 접속 단자(150s) 및 접지 단자(150g)에 의해 관통될 수 있는 물질일 수 있다.
접속 단자(150s)는 하부 몰딩층(145)을 관통하는 기둥 형태이고, 그리고 접지 단자(150g)는 하부 몰딩층(145)을 관통하되, 하부 배선 기판(110) 및 상부 배선 기판(120) 사이의 가장자리로 노출된 절단면을 가질 수 있다. 접속 단자(150s) 및 접지 단자(150g)는 레이저 드릴링(laser drilling) 방식으로 하부 몰딩층(145)을 관통하는 홀(hole)들을 형성한 후, 홀들을 도전성 물질로 채우는 것으로 형성될 수 있다. 접지 단자(150s)의 노출된 절단면은 서로 연결된 반도체 패키지들을 형성한 후, 이들을 각각의 반도체 패키지(200)로 분리하는 과정에서 하부 배선 기판(110) 및 상부 배선 기판(120) 각각의 접지 배선(112g, 122g)에 연결된 온전한 형태의 기둥이 절단되면서 형성되는 것일 수 있다.
하부 배선 기판(110) 및 상부 배선 기판(120) 각각은 복수의 배선들(112g, 112s, 122g, 112s)을 포함할 수 있다. 하부 배선 기판(110) 및 상부 배선 기판(120)은 인쇄 회로 기판일 수 있다. 하부 배선 기판(110) 및 상부 배선 기판(120)은 반도체 기판으로, 실리콘 기판, 실리콘-게르마늄 기판 또는 SOI 기판일 수 있다. 복수의 배선들은 도전성 물질을 포함할 수 있다. 신호 배선(112s, 122s)은 전원 전압을 인가받고, 그리고 접지 배선(112g, 122g)은 접지 전압을 인가받을 수 있다.
하부 패키지 및 상부 패키지가 동일한 평면적을 갖는다는 것은 하부 배선 기판(110) 및 상부 배선 기판(120)이 동일한 평면적을 갖는 것일 수 있다. 하부 배선 기판(110) 및 상부 배선 기판(120) 각각의 접지 배선(112g, 122g)은 이들의 측면으로 노출될 수 있다. 이에 따라, 하부 배선 기판(110) 및 상부 배선 기판(120) 각각의 접지 배선(112g, 122g)은 차폐 부재(160)와 직접적으로 모두 접촉하거나, 또는 각각 따로 접촉할 수 있다.
하부 반도체 칩(130) 및 상부 반도체 칩(140a 또는 140b)은 각각 하부 배선 기판(110) 및 상부 배선 기판(120)에 플립 칩 방식 또는/및 와이어 본딩 방식에 의해 실장되어 이들에 전기적으로 연결될 수 있다. 하부 반도체 칩(130)은 하부 배선 기판(110)에 반도체 칩 실장용 솔더 볼들(132)을 이용하여 플립 칩 방식으로 실장되어 하부 배선 기판(110)과 전기적으로 연결되고, 그리고 상부 반도체 칩들(140a, 140b)은 상부 배선 기판(120)에 반도체 칩 실장용 접착층들(142a, 142b) 및 접속용 본딩 와이어들(142sw)을 이용하여 와이어 본딩 방식으로 실장되어 전기적으로 연결되는 것이 도시되어 있지만, 본 발명의 실시예는 이에 한정되는 것은 아니다. 하부 반도체 칩(130) 및 상부 반도체 칩(140a 또는 140b)은 디램, 에스램 등과 같은 휘발성 메모리 소자, 플래시 등과 같은 비휘발성 메모리 소자, 광전자 소자, 로직 소자, 통신 소자, 디지털 신호 프로세서 또는 시스템-온-칩 등일 수 있다.
하부 반도체 칩(130)은 반도체 칩 실장용 솔더 볼(132) 및 하부 배선 기판(110)의 접지 배선(112g)을 이용하여 접지 단자(150g)에 전기적으로 연결될 수 있다. 상부 반도체 칩(140a 또는 140b)은 접지용 본딩 와이어(142gw) 및 상부 배선 기판(120)의 접지 배선(122g)을 이용하여 접지 단자(150g)에 전기적으로 연결될 수 있다. 이에 따라, 반도체 패키지(200)의 내부에서 발생하는 전자기 간섭이 감소할 수 있다. 다시 말하자면, 반도체 패키지(200) 내부의 하부 및 상부 반도체 칩들(130, 140a, 140b)에서 발생하는 전자기 간섭이 이들에 전기적으로 연결된 접지 배선(112g), 접지 단자(150g) 및 차폐 부재(160)에 의해 감소할 수 있다. 또한, 접지 배선(112g) 또는/및 접지 단자(150g)와 직접 접촉하는 차폐 부재(160)에 의해 외부에서 발생한 전자기 간섭이 차단될 수 있다.
차폐 부재(160)는 금속층 또는 연자성 물질을 포함하는 캔일 수 있다. 차폐 부재(160)가 금속층일 경우, 차폐 부재(160)는 도금 방식으로 형성될 수 있다. 즉, 차폐 부재(160)는 도금 방식으로 형성된 금속층에 의해 접지 단자(150g)와 직접 접촉할 수 있다. 이와는 달리, 차폐 부재(160)가 연자성 물질을 포함하는 캔일 경우, 차폐 부재(160)는 접착층(162), 연자성 물질층(164) 및 금속층(166)을 포함하고, 접착층(162)은 도전성 물질을 포함할 수 있다. 즉, 차폐 부재(160)가 연자성 물질을 포함하는 캔일 경우, 차폐 부재(160)는 도전성 물질을 포함하는 접착층(162)에 의해 접지 단자(150g)와 직접 접촉할 수 있다.
연자성 물질은 연자성 금속 분말 또는 연자성 합금 분말일 수 있다. 연자성 물질은 페라이트 물질을 포함할 수 있다. 페라이트 물질은 높은 저항률을 가지며, 낮은 포화 자화를 가질 수 있다. 페라이트 물질은 산화철 및 적어도 하나의 금속으로 이루어진다. 산화철과 조합되어 페라이트 물질에 포함되는 금속은 니켈, 아연, 망간, 코발트, 마그네슘, 알루미늄, 바륨, 구리, 철 및 이들의 조합 중 하나를 포함할 수 있다.
반도체 패키지(200)는 하부 배선 기판(110)의 하부면에 제공된 적어도 하나의 패키지 실장용 솔더 볼(118)을 포함할 수 있다. 패키지 실장용 솔더 볼(118)은 반도체 패키지(200)를 모 기판에 실장하고 이와 전기적으로 연결하기 위한 것일 수 있다.
반도체 패키지(200)는 차폐 부재(160) 상의 방열 부재(170)를 더 포함할 수 있다. 방열 부재(170)는 방열판일 수 있다. 방열 부재(170)는 차폐 부재(160) 상에 제공되어 반도체 패키지(200)에서 발생하는 열을 방출할 수 있다. 방열 부재(170)는 도시된 것과 같이 차폐 부재(160)와 직접적으로 접촉할 수 있다. 이와는 달리, 방열 부재(170)는 차폐 부재(160)와 일정한 거리를 갖도록 이격되도록 제공될 수 있다.
본 발명의 실시예들에 따른 반도체 패키지는 외부를 둘러싸는 차폐 부재를 포함함으로써, 반도체 패키지의 내부 또는/및 외부에서 발생하는 모든 전자기 간섭이 감소할 수 있다. 이에 따라, 동작 신뢰성이 향상된 반도체 패키지가 제공될 수 있다.
또한, 본 발명의 실시예들에 따른 반도체 패키지는 연자성 물질을 포함하는 차폐 부재 및 차폐 부재 상의 방열 부재를 포함함으로써, 반도체 패키지의 신호 및 전원 무결성이 확보되는 동시에 열이 용이하게 방출될 수 있다. 이에 따라, 오작동이 방지될 수 있는 반도체 패키지가 제공될 수 있다.
도 3은 본 발명의 실시예들에 따른 패키지 모듈을 보여주는 평면도이다.
도 3을 참조하면, 패키지 모듈(700)은 외부 연결 단자(708)가 구비된 모듈 기판(702)과, 모듈 기판(702)에 실장된 반도체 칩(704) 및 QFP(Quad Flat Package)된 반도체 패키지(706)를 포함할 수 있다. 반도체 패키지(706)는 본 발명의 실시예에 따른 반도체 패키지들을 포함할 수 있다. 패키지 모듈(700)은 외부 연결 단자(708)를 통해 외부 전자 장치와 연결될 수 있다.
도 4는 본 발명의 실시예들에 따른 메모리 카드를 보여주는 블록도이다.
도 4를 참조하면, 메모리 카드(800)는 하우징(housing, 810) 내에 제어기(820)와 메모리(830)를 포함할 수 있다. 제어기(820)와 메모리(830)는 전기적인 신호를 교환할 수 있다. 예를 들어, 제어기(820)의 명령에 따라서, 메모리(830)와 제어기(820)는 데이터를 주고받을 수 있다. 이에 따라, 메모리 카드(800)는 메모리(830)에 데이터를 저장하거나 또는 메모리(830)로부터 데이터를 외부로 출력할 수 있다.
제어기(820) 및/또는 메모리(830)는 본 발명의 실시예들에 따른 반도체 패키지들 중 적어도 하나를 포함할 수 있다. 예를 들어, 제어기(820)는 시스템 인 패키지를 포함하고, 메모리(830)는 멀티 칩 패키지(multi-chip package)를 포함할 수 있다. 또는 제어기(820) 및/또는 메모리(830)가 적층형 패키지(도 1 또는 도 2 참조)로 제공될 수 있다. 이러한 메모리 카드(800)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들어, 카드(800)는 멀티미디어 카드(Multi Media Card : MMC) 또는 보안 디지털(Secure Digital : SD) 카드를 포함할 수 있다.
도 5는 본 발명의 실시예들에 따른 전자 시스템을 보여주는 블록도이다.
도 5를 참조하면, 전자 시스템(900)은 본 발명의 실시예들에 따른 반도체 패키지를 적어도 하나 포함할 수 있다. 전자 시스템(900)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 예를 들어, 전자 시스템(900)은 메모리 시스템(912), 프로세서(processor, 914), 램(RAM, 916), 및 사용자 인터페이스(user interface, 918)를 포함할 수 고, 이들은 버스(bus, 920)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(914)는 프로그램을 실행하고 전자 시스템(900)을 제어하는 역할을 할 수 있다. 램(916)은 프로세서(914)의 동작 메모리로서 사용될 수 있다. 예를 들어, 프로세서(914) 및 램(916)은 각각 본 발명의 실시예들에 따른 반도체 패키지를 포함할 수 있다. 또는 프로세서(914)와 램(916)이 하나의 패키지에 포함될 수 있다. 유저 인터페이스(918)는 전자 시스템(900)에 데이터를 입력 또는 출력하는데 이용될 수 있다. 메모리 시스템(912)은 프로세서(914)의 동작을 위한 코드, 프로세서(914)에 의해 처리된 데이터 또는 외부에서 입력된 데이터를 저장할 수 있다. 메모리 시스템(912)은 제어기 및 메모리를 포함할 수 있으며, 도 4의 메모리 카드(800)와 실질적으로 동일하게 구성될 수 있다.
전자 시스템(도 5의 900 참조)은 다양한 전자기기들의 전자 제어 장치에 적용될 수 있다. 도 29는 전자 시스템(도 5의 900 참조)이 모바일 폰(1000)에 적용되는 예를 도시한다. 그 밖에, 전자 시스템(도 5의 900 참조)은 휴대용 노트북, MP3 플레이어, 네비게이션(navigation), 고상 디스크(Solid State Disk : SSD), 자동차 또는 가전제품(household appliances)에 적용될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100, 200, 706 : 반도체 패키지
110, 120 : 배선 기판
112g, 122g : 접지 배선
112s, 122s : 신호 배선
116 : 접속 패드
118 : 패키지 실장용 솔더 볼
130, 140a, 140b : 반도체 칩
132 : 반도체 칩 실장용 솔더 볼
135 : 언더필
142a, 142b : 반도체 칩 실장용 접착층
142gw : 접지용 본딩 와이어
142sw : 접속용 본딩 와이어
145, 155 : 몰딩층
147 : 배선 기판 적층용 접착층
150g : 접지 단자
150s : 접속 단자
160 : 차폐 부재
162 : 접착층
164 : 연자성 물질층
166 : 금속층
170 : 방열 부재
700 : 패키지 모듈
702 : 모듈 기판
704 : 반도체 칩
708 : 외부 연결 단자
800 : 메모리 카드
810 : 하우징
820 : 제어기
830 : 메모리
900 : 전자 시스템
912 : 메모리 시스템
914 : 프로세서
916 : 램
918 : 유저 인터페이스
920 : 버스
1000 : 모바일 폰

Claims (10)

  1. 적어도 하나의 제 1 반도체 칩 및 상기 제 1 반도체 칩이 실장되는 제 1 배선 기판을 포함하는 제 1 패키지;
    상기 제 1 패키지 상에 적층되되, 적어도 하나의 제 2 반도체 칩 및 상기 제 2 반도체 칩이 실장되는 제 2 배선 기판을 포함하는 제 2 패키지;
    상기 제 1 배선 기판 및 상기 제 2 배선 기판 각각의 내부에 포함된 신호 배선에 연결되어 상기 제 1 패키지와 상기 제 2 패키지를 전기적으로 연결하는 적어도 하나의 접속 단자;
    적층된 상기 제 1 및 제 2 패키지들의 상부 및 측면들을 덮는 차폐 부재; 및
    상기 제 1 배선 기판 및 상기 제 2 배선 기판 사이에 배치되고, 상기 제 1 배선 기판 및 상기 제 2 배선 기판 사이의 가장자리로 노출되어 상기 차폐 부재와 직접 접촉하는 측면을 갖는 접지 단자를 포함하되,
    상기 접지 단자는 상기 제 1 배선 기판 및 상기 제 2 배선 기판 각각의 내부에 포함된 접지 배선에 연결되고,
    상기 제1 배선기판의 측면, 상기 제2 배선기판의 측면 및 상기 접지 단자의 상기 측면은 서로 정렬되는 반도체 패키지.
  2. 제 1항에 있어서,
    상기 제 1 패키지 및 상기 제 2 패키지는 동일한 평면적을 갖는 반도체 패키지.
  3. 제 1항에 있어서,
    상기 접지 배선은 상기 제 1 배선 기판 및 상기 제 2 배선 기판 각각의 측면으로 노출되되, 상기 접지 배선은 상기 차폐 부재와 직접적으로 접촉하는 반도체 패키지.
  4. 제 1항에 있어서,
    상기 차폐 부재는 연자성 물질을 포함하는 반도체 패키지.
  5. 제 4항에 있어서,
    상기 차폐 부재는 접착층, 연자성 물질층 및 금속층을 포함하되, 상기 접착층은 도전성 물질을 포함하는 반도체 패키지.
  6. 제 4항에 있어서,
    상기 연자성 물질은 산화철과 니켈, 아연, 망간, 코발트, 마그네슘, 알루미늄, 바륨, 구리, 철 및 이들의 조합 중 하나를 포함하는 반도체 패키지.
  7. 제 1항에 있어서,
    상기 접속 단자는 솔더 볼 형태이고, 그리고
    상기 접지 단자는 상기 솔더 볼이 상기 제 1 배선 기판의 표면에 수직인 방향으로 절단된 형태인 반도체 패키지.
  8. 제 1항에 있어서,
    상기 제 1 반도체 칩이 실장된 상기 제 1 배선 기판의 상부면을 덮는 제 1 몰딩층을 더 포함하고,
    상기 접속 단자는 상기 제 1 몰딩층을 관통하는 기둥 형태이고, 그리고
    상기 접지 단자는 상기 제 1 몰딩층을 관통하되, 상기 제 1 배선 기판 및 상기 제 2 배선 기판 사이의 가장자리로 노출된 기둥 형태인 반도체 패키지.
  9. 제 1항에 있어서,
    상기 제 2 반도체 칩이 실장된 상기 제 2 배선 기판의 상부면을 덮는 제 2 몰딩층을 더 포함하는 반도체 패키지.
  10. 적어도 하나의 제 1 반도체 칩 및 상기 제 1 반도체 칩이 실장되는 제 1 배선 기판을 포함하는 제 1 패키지;
    상기 제 1 패키지 상에 적층되되, 적어도 하나의 제 2 반도체 칩 및 상기 제 2 반도체 칩이 실장되는 제 2 배선 기판을 포함하는 제 2 패키지;
    적층된 상기 제 1 및 제 2 패키지들의 상부 및 측면들을 덮는 차폐 부재; 및
    상기 제 1 배선 기판 및 상기 제 2 배선 기판 사이에 배치되고, 상기 제 1 배선 기판 및 상기 제 2 배선 기판 사이의 가장자리로 노출되어 상기 차폐 부재와 직접 접촉하는 절단면을 갖는 접지 단자를 포함하되,
    상기 접지 단자는 상기 제 1 배선 기판 및 상기 제 2 배선 기판 각각의 내부에 포함된 접지 배선에 연결되고,
    상기 제1 배선기판의 측면, 상기 제2 배선기판의 측면 및 상기 접지 단자의 상기 절단면은 서로 정렬되는 반도체 패키지.
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