KR102108087B1 - 반도체 패키지 - Google Patents

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Abstract

반도체 패키지가 제공된다. 이 반도체 패키지는 상부면 및 상부면에 대향하는 하부면을 갖는 제 1 배선 기판, 제 1 배선 기판의 상부면 상에 플립 칩 방식으로 실장된 제 1 반도체 칩, 제 1 반도체 칩 상에 배치되되, 반도체 칩의 평면적보다 큰 평면적을 갖는 금속판, 금속판 상에 배치된 제 2 반도체 칩, 및 금속판과 제 1 배선 기판의 접지용 배선을 전기적으로 연결하는 제 1 본딩 와이어, 및 제 2 반도체 칩과 제 1 배선 기판의 접지용 배선과 전기적으로 분리된 다른 접지용 배선을 전기적으로 연결하는 제 2 본딩 와이어를 포함한다.

Description

반도체 패키지{Semiconductor Packages}
본 발명은 반도체 패키지에 관한 것으로, 더 구체적으로 멀티 칩 패키지 및 이를 포함하는 패키지 온 패키지에 관한 것이다.
오늘날 전자 산업의 추세는 더욱 경향화, 소형화, 고속화, 다기능화, 고성능화되고, 높은 신뢰성을 갖는 제품을 저렴하게 제조하는 것이다. 이와 같은 제품 설계의 목표 설정을 가능하게 하는 중요한 기술 중의 하나가 패키지(package) 기술이다. 이에 따라, 근래에 개발된 패키지 중의 하나가 칩 스케일 패키지(Chip Scale Package : CSP)라 할 수 있다. 칩 스케일 패키지는 반도체 칩 크기 수준의 소형화된 반도체 패키지를 제공한다.
반도체 패키지의 소형화와 더불어 대용량화도 요구되고 있다. 하지만 반도체 칩의 용량을 증대시키기 위해서는 한정된 반도체 칩의 공간 안에 보다 많은 수의 셀(cell)을 제조해 넣을 수 있는 기술이 요구된다. 이와 같은 기술은 정밀한 미세 선폭을 요구하는 등 고난도의 기술과 많은 개발 시간을 필요로 한다. 따라서, 최근에 개발된 반도체 칩 또는 반도체 패키지를 이용하여 고집적화를 구현할 수 있는 방법, 예컨대, 반도체 칩을 3차원으로 적층한 멀티 칩 적층 패키지(multi-chip stacked package)나 반도체 패키지를 3차원으로 적층한 적층형 반도체 패키지(stack type semiconductor package)에 대한 연구가 활발히 진행되고 있다.
본 발명이 해결하고자 하는 과제는 단순한 공정으로 두께를 줄일 수 있는 동시에 신뢰성을 높일 수 있는 반도체 패키지를 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기한 과제를 달성하기 위하여, 본 발명은 반도체 패키지를 제공한다. 이 반도체 패키지는 상부면 및 상부면에 대향하는 하부면을 갖는 제 1 배선 기판, 제 1 배선 기판의 상부면 상에 플립 칩 방식으로 실장된 제 1 반도체 칩, 제 1 반도체 칩 상에 배치되되, 반도체 칩의 평면적보다 큰 평면적을 갖는 금속판, 금속판 상에 배치된 제 2 반도체 칩, 및 금속판과 제 1 배선 기판의 접지용 배선을 전기적으로 연결하는 제 1 본딩 와이어, 및 제 2 반도체 칩과 제 1 배선 기판의 접지용 배선과 전기적으로 분리된 다른 접지용 배선을 전기적으로 연결하는 제 2 본딩 와이어를 포함할 수 있다.
반도체 패키지는 금속판과 제 1 및 제 2 반도체 칩들 사이에 각각 개재된 제 1 및 제 2 접착층을 포함할 수 있다.
제 2 반도체 칩은 금속판의 평면적보다 작은 평면적을 가질 수 있다. 제 2 반도체 칩은 제 1 반도체 칩의 평면적과 동일하거나 큰 평면적을 가질 수 있다.
금속판은 제 2 반도체 칩이 실장되는 얇은 두께를 갖는 요부 및 요부를 둘러싸되, 요부보다 두꺼운 두께를 갖는 가장자리부를 포함할 수 있다.
배선 기판은 상부면에 배치된 상부 접속 패드들 및 하부면에 제공된 하부 접속 패드들을 포함할 수 있다.
상부 접속 패드들은 제 1 및 제 2 반도체 칩들과 전기적으로 연결되어 전기적 신호를 전달하기 위한 신호용 접속 패드, 및 제 1 및 제 2 반도체 칩들과 전기적으로 연결되어 접지를 위한 접지용 접속 패드를 포함하고, 그리고 하부 접속 패드들은 외부 회로와 전기적으로 연결되어 전기적 신호를 전달하기 위한 신호용 외부 연결 접속 패드 및 외부 회로와 전기적으로 연결되어 접지를 위한 접지용 외부 연결 접속 패드를 포함할 수 있다. 반도체 패키지는 하부 접속 패드들 상에 제공되는 외부 연결 접속 단자들을 더 포함할 수 있다.
반도체 패키지는 배선 기판과 제 1 반도체 칩 사이에 제공된 언더필을 더 포함할 수 있다.
반도체 패키지는 배선 기판의 상부면, 제 1 및 제 2 반도체 칩들, 및 제 1 및 제 2 본딩 와이어들을 덮는 제 1 몰딩부를 더 포함할 수 있다.
배선 기판의 상부 접속 패드들은 적층되는 상부 패키지와 전기적으로 연결하기 위한 적층용 접속 패드를 더 포함할 수 있다. 제 1 몰딩부는 적층용 접속 패드를 노출하는 개구부를 가질 수 있다.
상부 패키지는 제 2 배선 기판 및 제 2 배선 기판의 일면 상에 실장된 적어도 하나의 제 3 반도체 칩을 포함할 수 있다.
제 1 내지 제 3 반도체 칩들은 서로 다른 기능을 수행할 수 있다.
상부 패키지는 제 2 배선 기판의 일면 및 제 3 반도체 칩을 덮는 제 2 몰딩부를 더 포함할 수 있다.
제 1 배선 기판의 적층용 접속 패드는 제 2 배선 기판의 타면과 개구부 내에 제공된 적층용 접속 단자를 통해 전기적으로 연결될 수 있다.
상술한 바와 같이, 본 발명의 과제 해결 수단에 따르면 반도체 패키지가 배선 기판에서 제 1 및 제 2 반도체 칩들에 대한 접지 또는/및 전원 연결이 서로 분리된 형태를 가짐으로써, 제 1 및 제 2 반도체 칩들 서로에 의한 간섭 현상이 최소화될 수 있다. 이에 따라, 신뢰성이 향상된 반도체 패키지가 제공될 수 있다.
본 발명의 과제 해결 수단에 따르면 반도체 패키지가 배선 기판에 플립 칩 형태로 실장된 제 1 반도체 칩을 위주로 전자기 간섭(ElectroMagnetic Interference : EMI)에 대한 차폐(shielding)를 위한 구조를 가짐으로써, 제 1 반도체 칩이 전자기 간섭에 대한 차폐 능력이 향상될 수 있다. 이에 따라, 신뢰성이 향상된 반도체 패키지가 제공될 수 있다.
본 발명의 과제 해결 수단에 따르면 반도체 패키지가 최소화된 본딩 와이어(bonding wire) 개수로 제조될 수 있는 구조를 가짐으로써, 공정이 단순해질 수 있다. 이에 따라, 단순한 공정으로 제조될 수 있는 반도체 패키지가 제공될 수 있다.
본 발명의 과제 해결 수단에 따르면 반도체 패키지가 제 2 반도체 칩이 리세스된(recessed) 부위인 금속판의 요부에 실장되는 구조를 가짐으로써, 금속판의 두께의 증가가 실질적으로 없을 수 있다. 이에 따라, 두께가 보다 얇아질 수 있는 반도체 패키지가 제공될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 5는 본 발명의 실시예들에 따른 패키지 모듈을 보여주는 평면도이다.
도 6은 본 발명의 실시예들에 따른 메모리 카드를 보여주는 블록도이다.
도 7은 본 발명의 실시예들에 따른 전자 시스템을 보여주는 블록도이다.
도 8은 본 발명의 실시예들에 따른 전자 장치의 사시도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되는 것이 아니라 서로 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 바람직한 실시예에 따른 것이기 때문에, 설명의 순서에 따라 제시되는 참조 부호는 그 순서에 반드시 한정되지는 않는다. 이에 더하여, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체 패키지(100)는 배선 기판(wiring board, 210), 배선 기판(210)의 상부면 상에 순차적으로 적층되어 실장된 제 1 및 제 2 반도체 칩들(110a 및 110b), 및 제 1 및 제 2 반도체 칩들(110a 및 110b) 사이에 개재된 금속판(metal plate, 270a)을 포함한다.
배선 기판(210)은 그 내부의 접지용 배선(213ga, 213gb) 등과 같은 회로 패턴(circuit pattern)에 연결된 상부면의 상부 접속 패드들(212g, 212ga, 212gb, 212s) 및 하부면의 하부 접속 패드들(216ga, 216gb, 216s)을 포함할 수 있다. 배선 기판(210)은 인쇄 회로 기판(Printed Circuit Board : PCB)일 수 있지만, 이에 한정되는 것은 아니다.
상부 접속 패드들(212g, 212ga, 212gb, 212s)은 제 1 및 제 2 반도체 칩들(110a 및 110b)과 전기적으로 연결되어 전기적 신호를 전달하기 위한 신호용 접속 패드(212s) 및 접지를 위한 접지용 접속 패드(212g, 212ga, 212gb)를 포함할 수 있으면, 그리고 하부 접속 패드들(216ga, 216gb, 216s)은 외부 회로와 전기적으로 연결되어 전기적 신호를 전달하기 위한 신호용 외부 연결 접속 패드(216s) 및 접지를 위한 접지용 외부 연결 접속 패드(216ga, 216gb)를 포함할 수 있다. 여기서 전기적 신호란 전압, 전류, 주파수 등과 관련된 아날로그(analog) 또는 디지털(digital) 신호를 말한다.
배선 기판(210)의 하부 접속 패드들(216ga, 216gb, 216s)에는 외부 회로와 전기적으로 연결하기 위한 외부 연결 접속 단자들(218ga, 218gb, 218s)이 제공될 수 있다. 외부 연결 접속 단자들(218ga, 218gb, 218s)은 외부 회로와 전기적으로 연결되어 전기적 신호를 전달하기 위한 신호용 외부 연결 접속 단자(218s) 및 접지를 위한 접지용 외부 연결 접속 단자(218ga, 218gb)를 포함할 수 있다. 외부 연결 접속 단자들(218ga, 218gb, 218s)은 도전성 범프(conductive bump), 솔더 볼(solder ball), 도전성 스페이서(conductive spacer), 핀 그리드 어레이(Pin Grid Array : PGA) 및 이들의 조합으로 이루어진 일군에서 선택된 하나일 수 있다. 바람직하게는, 본 발명의 실시예에 따른 외부 연결 접속 단자들(218ga, 218gb, 218s)은 솔더 볼일 수 있다.
제 1 반도체 칩(110a)의 본딩 패드(bonding pad)들은 실장용 접속 단자들(132g, 132s)을 통해 배선 기판(210)의 상부 접속 패드들(212g, 212s)과 전기적으로 연결될 수 있다. 즉, 제1 반도체 칩(110a)은 플립 칩(Flip Chip : F/C) 형태로 배선 기판(210)의 상부면 상에 실장될 수 있다. 실장용 접속 단자들(132g, 132s)은 배선 기판(210)의 신호용 접속 패드(212s)와 전기적으로 연결되는 신호용 접속 단자(132s) 및 접지용 접속 패드(212g)와 전기적으로 연결되는 접지용 접속 단자(132g)를 포함할 수 있다. 실장용 접속 단자들(132g, 132s)은 도전성 범프, 솔더 볼, 도전성 스페이서, 핀 그리드 어레이 및 이들의 조합으로 이루어진 일군에서 선택된 하나일 수 있다. 바람직하게는, 본 발명의 실시예에 따른 실장용 접속 단자들(132g, 132s)은 솔더 볼일 수 있다.
금속판(270a)은 플립 칩 형태로 실장된 제 1 반도체 칩(110a) 상에 제 1 접착층(260)을 개재하여 제공될 수 있다. 금속판(270a)은 구리(Cu), 알루미늄(Al), 니켈(Ni), 크롬(Cr) 등의 도전성 금속들 및 이들의 조합으로 이루어진 일군에서 선택된 하나일 수 있다. 본 발명의 실시예에 따른 금속판(270a)은 구리를 포함할 수 있다. 제 1 접착층(260)은 경화형 액상 에폭시(cure type liquid epoxy) 또는 필름(film)형 접착 물질을 포함할 수 있지만, 이에 한정되는 것은 아니다.
금속판(270a)은 제 1 본딩 와이어들(285a)을 통해 배선 기판(210)의 접지용 접속 패드(212ga)와 전기적으로 연결될 수 있다. 이에 따라, 금속판(270a)은 접지부가 될 수 있다. 결과적으로, 제 1 반도체 칩(110a)이 이동 통신의 주파수 대역인 800 MHz 또는 1.8 GHz의 무선 주파수 대역에 대응되는 고주파용 칩, 또는 100 ~ 400 MHz의 중간 주파수 대역에 대응되는 베이스 밴드(base band)용 칩인 경우라면, 접지부가 될 수 있는 금속판(270a)이 제 1 반도체 칩(110a)에서 위쪽 방향으로 발산되는 전자기파나 외부에서 아래 방향으로 유입되는 전자기파를 효과적으로 차폐시킬 수 있다.
제 2 반도체 칩(110b)은 금속판(270a) 상에 제 2 접착층(280)을 개재하여 제공될 수 있다. 제 2 반도체 칩(110b)의 본딩 패드들은 제 2 본딩 와이어들(285bg, 285bs)을 통해 배선 기판(210)의 상부 접속 패드들(212gb, 212s)과 전기적으로 연결될 수 있다. 즉, 제 2 반도체 칩(110b)은 와이어 본딩 형태로 배선 기판(210)의 상부 접속 패드들(212gb, 212s)과 전기적으로 연결될 수 있다. 제 2 접착층(280)은 경화형 액상 에폭시 또는 필름형 접착 물질을 포함할 수 있지만, 이에 한정되는 것은 아니다.
제 2 본딩 와이어들(285bg, 285bs)은 배선 기판(210)의 신호용 접속 패드(212s)와 전기적으로 연결되는 신호용 본딩 와이어(285bs) 및 접지용 배선(213ga)과 전기적으로 분리된 다른 접지용 배선(213gb)에 전기적으로 연결된 접지용 접속 패드(212gb)와 전기적으로 연결되는 접지용 본딩 와이어(285bg)를 포함할 수 있다. 즉, 제 1 및 제 2 반도체 칩들(110a 및 110b)에 대한 접지 또는/및 전원 연결은 배선 기판(210)에서 서로 분리된 형태일 수 있다. 이에 따라, 제 1 및 제 2 반도체 칩들(110a 및 110b) 서로에 의한 간섭 현상이 최소화될 수 있다.
제 1 및 제 2 반도체 칩들(110a 및 110b)은 서로 다른 기능을 수행할 수 있다. 즉, 제 1 및 제 2 반도체 칩들(110a 및 110b)은 디램(Dynamic Random Access Memory : DRAM), 에스램(Static RAM : SRAM) 등과 같은 휘발성 메모리 소자, 플래시(flash) 등과 같은 비휘발성 메모리 소자, 광전자 소자, 로직(logic) 소자, 통신 소자, 디지털 신호 프로세서(Digital Signal Processor : DSP) 또는 시스템-온-칩(System-On-Chip : SOC) 등일 수 있다.
반도체 패키지(100)는 배선 기판(210)과 제 1 반도체 칩(110a) 사이에 제공된 언더필(underfill, 250)을 더 포함할 수 있다. 언더필(250)은 제 1 반도체 칩(110a)의 측면을 더 덮을 수 있다. 언더필(250)은 흐름성(flowable) 언더필 또는 비흐름성(non-flowable) 언더필일 수 있다. 이들 중 흐름성 언더필은 배선 기판(210)과 제 1 반도체 칩(110a) 사이의 좁은 공간에 의해 발생하는 모세관력(capillarity)에 의해 배선 기판(210)과 제 1 반도체 칩(110a) 사이에 제공될 수 있다. 또한, 언더필(250)은 모두 절연성 물질로 이루어진 비도전성 풀(Non-Conductive Paste : NCP) 형태일 수 있다.
반도체 패키지(100)는 배선 기판(210)의 상부면, 제 1 및 제 2 반도체 칩들(110a 및 110b), 및 제 1 및 제 2 본딩 와이어들(285a, 285bg 및 285bs)을 덮는 몰딩부(molding part, 290)를 더 포함할 수 있다. 몰딩부(290)는 에폭시 몰딩 컴파운드(Epoxy Molding Compound : EMC)를 포함할 수 있지만, 이에 한정되는 것은 아니다. 몰딩부(290)는 배선 기판(210)의 측면과 공면을 이루는 것으로 도시되어 있지만, 이에 한정되는 것은 아니다. 즉, 몰딩부(290)는 배선 기판(210)의 상부면에 대해 경사진 측면을 가질 수도 있다.
이하 도 2를 참조하여, 본 발명의 다른 실시예에 따른 반도체 패키지가 설명된다. 도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다. 전술한 본 발명의 실시예를 통해 설명한 구성 요소는 동일한 참조 부호를 사용하고, 그에 대한 자세한 설명은 생략한다.
도 2를 참조하여 설명되는 본 발명의 다른 실시예에 따른 반도체 패키지(200)가 전술한 본 발명의 실시예에 따른 반도체 패키지(도 1의 100)와 다른 점은, 금속판(270b)이 다른 구조를 가진다는 점이다.
금속판(270b)은 제 2 반도체 칩(110b)이 실장되는 리세스된 부위인 요부 및 요부를 둘러싸되, 요부보다 두꺼운 두께를 갖는 가장자리부를 포함할 수 있다. 요부는 일정한 두께를 갖는 금속판의 중심 영역을 반 식각(harf etch)하는 것에 의해 형성될 수 있다. 즉, 금속판의 두께의 증가 없이 반도체 패키지(200)의 두께가 얇아질 수 있다. 결과적으로, 제 2 반도체 칩(110b)이 리세스된 부위인 요부 상에 제공됨으로써, 반도체 패키지(200)의 두께가 얇아질 수 있다.
금속판(270b)은 구리, 알루미늄, 니켈, 크롬 등의 도전성 금속들 및 이들의 조합으로 이루어진 일군에서 선택된 하나일 수 있다. 본 발명의 다른 실시예에 따른 금속판(270b)은 구리를 포함할 수 있다.
본 발명의 다른 실시예에 따른 반도체 패키지(200)는 제 2 반도체 칩(110b)이 리세스된 부위인 금속판(270b)의 요부에 실장되는 구조를 가짐으로써, 금속판(270b)의 두께의 증가가 실질적으로 없을 수 있다. 이에 따라, 두께가 보다 얇아질 수 있는 반도체 패키지(200)가 제공될 수 있다.
본 발명의 실시예들에 따른 반도체 패키지(100 또는/및 200)는 배선 기판(210)에서 제 1 및 제 2 반도체 칩들(110a 및 110b)에 대한 접지 또는/및 전원 연결이 서로 분리된 형태를 가짐으로써, 제 1 및 제 2 반도체 칩들(110a 및 110b) 서로에 의한 간섭 현상이 최소화될 수 있다. 이에 따라, 신뢰성이 향상된 반도체 패키지(100 또는/및 200)가 제공될 수 있다.
또한, 본 발명의 실시예들에 따른 반도체 패키지(100 또는/및 200)는 배선 기판(210)에 플립 칩 형태로 실장된 제 1 반도체 칩(110a)을 위주로 전자기 간섭에 대한 차폐를 위한 구조를 가짐으로써, 제 1 반도체 칩(110a)이 전자기 간섭에 대한 차폐 능력이 향상될 수 있다. 이에 따라, 신뢰성이 향상된 반도체 패키지(100 또는/및 200)가 제공될 수 있다.
이에 더하여, 본 발명의 실시예들에 따른 반도체 패키지(100 또는/및 200)는 최소화된 적은 본딩 와이어(285a 및 285b) 개수로 제조될 수 있는 구조를 가짐으로써, 공정이 단순화될 수 있는 동시에, 방사 소음(radiation noise)의 발생 가능성이 줄어들 수 있다. 이에 따라, 보다 신뢰성이 향상시키면서 단순한 공정으로 제조될 수 있는 반도체 패키지(100 또는 200)가 제공될 수 있다.
이하 도 3을 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 패키지가 설명된다. 도 3은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다. 전술한 본 발명의 실시예를 통해 설명한 구성 요소는 동일한 참조 부호를 사용하고, 그에 대한 자세한 설명은 생략한다.
도 3을 참조하여 설명되는 본 발명의 또 다른 실시예에 따른 반도체 패키지가 전술한 본 발명의 실시예에 따른 반도체 패키지(도 1의 100)와 다른 점은, 적층된 추가적인 반도체 패키지를 더 포함하는 패키지 온 패키지(Package-on-Package : PoP) 구조를 가진다는 점이다.
하부 패키지의 제 1 배선 기판(210)의 상부 접속 패드들(212g, 212ga, 212gb, 212s 및 212ss)은 상부 패키지의 제 2 배선 기판(210a)와 전기적으로 연결하기 위한 적층용 접속 패드(212ss)를 더 포함할 수 있다. 하부 패키지의 제 1 몰딩부(290)는 적층용 접속 패드(212ss)를 노출하는 개구부를 가질 수 있다. 개구부는 레이저 드릴링 공정(Laser Drilling Process : LDP)에 의해 형성된 것일 수 있지만, 이에 한정되는 것은 아니다.
상부 패키지는 제 2 배선 기판(210a) 및 제 2 배선 기판(210a)의 상부면 상에 실장된 적어도 하나의 제 3 반도체 칩(110c 또는 110d)을 포함할 수 있다. 제 3 반도체 칩들(110c, 110d)은 제 2 배선 기판(210a)에 제 3 접착층들(115a, 115b) 및 제 3 본딩 와이어들(225)을 이용하여 와이어 본딩 형태로 실장되어 전기적으로 연결되는 것이 도시되어 있지만, 이에 한정되는 것은 아니다. 제 3 접착층(115a, 115b)은 경화형 액상 에폭시 또는 필름형 접착 물질을 포함할 수 있지만, 이에 한정되는 것은 아니다.
제 2 배선 기판(210a)은 그 내부의 회로 패턴에 연결된 상부면의 상부 접속 패드(212sa) 및 하부면의 하부 접속 패드(216sa)를 포함할 수 있다. 제 2 배선 기판(210a)은 인쇄 회로 기판일 수 있지만, 이에 한정되는 것은 아니다.
상부 패키지는 제 2 배선 기판(210a)의 상부면, 제 3 반도체 칩들(110c, 110d) 및 제 3 본딩 와이어들(225)을 덮는 제 2 몰딩부(260)를 더 포함할 수 있다. 제 2 몰딩부(260)는 에폭시 몰딩 컴파운드를 포함할 수 있지만, 이에 한정되는 것은 아니다. 제 2 몰딩부(260)는 제 2 배선 기판(210a)의 측면과 공면을 이루는 것으로 도시되어 있지만, 이에 한정되는 것은 아니다. 즉, 제 2 몰딩부(260)는 제 2 배선 기판(210a)의 상부면에 대해 경사진 측면을 가질 수도 있다.
하부 패키지의 제 1 배선 기판(210)의 적층용 접속 패드(212ss)는 상부 패키지의 제 2 배선 기판(210a)의 하부면의 하부 접속 패드(216sa)와 하부 패키지의 제 1 몰딩부(290)의 개구부 내에 제공된 적층용 접속 단자(295)를 통해 전기적으로 연결될 수 있다. 이에 따라, 하부 패키지의 제 1 및 제 2 반도체 칩들(110a 및 110b)은 상부 패키지의 제 3 반도체 칩들(110c, 110d)과 전기적으로 연결될 수 있다. 하부 및 상부 패키지들은 동일한 평면적을 갖거나, 또는 서로 다른 평면적을 가질 수 있다. 적층용 접속 단자(295)는 도전성 범프, 솔더 볼, 도전성 스페이서, 핀 그리드 어레이 및 이들의 조합으로 이루어진 일군에서 선택된 하나일 수 있다. 바람직하게는, 본 발명의 실시예에 따른 적층용 접속 단자들(295)은 솔더 볼일 수 있다.
위에서 언급된 것과 같이, 개구부는 레이저 드릴링 공정에 의해 형성되기 때문에, 적층용 접속 단자(295)는 하부 패키지의 제 1 배선 기판(210)의 적층용 접속 패드(2212ss) 상에 형성된 후, 제 1 몰딩부(290)에 의해 덮여진 상태에서, 개구부를 형성하기 위한 레이저 드릴링 공정에 의해 노출되면서 개구부 내에 제공될 수 있다.
제 1 내지 제 3 반도체 칩들(110a, 110b, 110c 또는/및 110d)은 서로 다른 기능을 수행할 수 있다. 즉, 제 1 내지 제 3 반도체 칩들(110a, 110b, 110c 또는/및 110d)은 디램, 에스램 등과 같은 휘발성 메모리 소자, 플래시 등과 같은 비휘발성 메모리 소자, 광전자 소자, 로직 소자, 통신 소자, 디지털 신호 프로세서 또는 시스템-온-칩 등일 수 있다.
이하 도 4를 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 패키지가 설명된다. 도 4는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다. 전술한 본 발명의 실시예를 통해 설명한 구성 요소는 동일한 참조 부호를 사용하고, 그에 대한 자세한 설명은 생략한다.
도 4를 참조하여 설명되는 본 발명의 또 다른 실시예에 따른 반도체 패키지가 전술한 본 발명의 또 다른 실시예에 따른 반도체 패키지(도 3)와 다른 점은, 금속판(270b)이 다른 구조를 가진다는 점이다.
금속판(270b)은 제 2 반도체 칩(110b)이 실장되는 리세스된 부위인 요부 및 요부를 둘러싸되, 요부보다 두꺼운 두께를 갖는 가장자리부를 포함할 수 있다. 요부는 일정한 두께를 갖는 금속판의 중심 영역을 반 식각하는 것에 의해 형성될 수 있다. 즉, 금속판의 두께의 증가 없이 하부 패키지의 두께가 얇아질 수 있다. 결과적으로, 제 2 반도체 칩(110b)이 리세스된 부위인 요부 상에 제공됨으로써, 반도체 패키지의 두께가 얇아질 수 있다.
금속판(270b)은 구리, 알루미늄, 니켈, 크롬 등의 도전성 금속들 및 이들의 조합으로 이루어진 일군에서 선택된 하나일 수 있다. 본 발명의 다른 실시예에 따른 금속판(270b)은 구리를 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 패키지는 제 2 반도체 칩(110b)이 리세스된 부위인 금속판(270b)의 요부에 실장되는 구조를 가짐으로써, 금속판(270b)의 두께의 증가가 실질적으로 없을 수 있다. 이에 따라, 두께가 보다 얇아질 수 있는 반도체 패키지가 제공될 수 있다.
본 발명의 또 다른 실시예들에 따른 반도체 패키지는 제 1 배선 기판(210)에서 제 1 및 제 2 반도체 칩들(110a 및 110b)에 대한 접지 또는/및 전원 연결이 서로 분리된 형태를 가짐으로써, 제 1 및 제 2 반도체 칩들(110a 및 110b) 서로에 의한 간섭 현상이 최소화될 수 있다. 이에 따라, 신뢰성이 향상된 반도체 패키지가 제공될 수 있다.
또한, 본 발명의 또 다른 실시예들에 따른 반도체 패키지는 제 1 배선 기판(210)에 플립 칩 형태로 실장된 제 1 반도체 칩(110a)을 위주로 전자기 간섭에 대한 차폐를 위한 구조를 가짐으로써, 제 1 반도체 칩(110a)이 전자기 간섭에 대한 차폐 능력이 향상될 수 있다. 이에 따라, 신뢰성이 향상된 반도체 패키지가 제공될 수 있다.
이에 더하여, 본 발명의 또 다른 실시예들에 따른 반도체 패키지는 하부 패키지에서 최소화된 본딩 와이어(285a, 285bg 및 285bs) 개수로 제조될 수 있는 구조를 가짐으로써, 공정이 단순화될 수 있는 동시에, 방사 소음의 발생 가능성이 줄어들 수 있다. 이에 따라, 보다 신뢰성이 향상시키면서 단순한 공정으로 제조될 수 있는 반도체 패키지가 제공될 수 있다.
게다가, 본 발명의 또 다른 실시예들에 따른 반도체 패키지는 패키지 온 패키지 구조를 가짐으로써, 다양한 기능들을 수행하는 것이 가능한 동시에, 집적도가 향상될 수 있다. 이에 따라, 고성능의 소형의 반도체 패키지가 제공될 수 있다.
도 5는 본 발명의 실시예들에 따른 패키지 모듈을 보여주는 평면도이다.
도 5를 참조하면, 패키지 모듈(700)은 외부 연결 단자(708)가 구비된 모듈 기판(702)과, 모듈 기판(702)에 실장된 반도체 칩(704) 및 QFP(Quad Flat Package)된 반도체 패키지(706)를 포함할 수 있다. 반도체 패키지(706)는 본 발명의 실시예에 따른 반도체 패키지들을 포함할 수 있다. 패키지 모듈(700)은 외부 연결 단자(708)를 통해 외부 전자 장치와 연결될 수 있다.
도 6은 본 발명의 실시예들에 따른 메모리 카드를 보여주는 블록도이다.
도 6을 참조하면, 메모리 카드(800)는 하우징(housing, 810) 내에 제어기(820)와 메모리(830)를 포함할 수 있다. 제어기(820)와 메모리(830)는 전기적인 신호를 교환할 수 있다. 예를 들어, 제어기(820)의 명령에 따라서, 메모리(830)와 제어기(820)는 데이터를 주고받을 수 있다. 이에 따라, 메모리 카드(800)는 메모리(830)에 데이터를 저장하거나 또는 메모리(830)로부터 데이터를 외부로 출력할 수 있다.
제어기(820) 및/또는 메모리(830)는 본 발명의 실시예들에 따른 반도체 패키지들 중 적어도 하나를 포함할 수 있다. 예를 들어, 제어기(820)는 시스템 인 패키지를 포함하고, 메모리(830)는 멀티 칩 패키지(multi-chip package)를 포함할 수 있다. 또는 제어기(820) 및/또는 메모리(830)가 적층형 패키지로 제공될 수 있다. 이러한 메모리 카드(800)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들어, 카드(800)는 멀티미디어 카드(Multi Media Card : MMC) 또는 보안 디지털(Secure Digital : SD) 카드를 포함할 수 있다.
도 7은 본 발명의 실시예들에 따른 전자 시스템을 보여주는 블록도이다.
도 7을 참조하면, 전자 시스템(900)은 본 발명의 실시예들에 따른 반도체 패키지를 적어도 하나 포함할 수 있다. 전자 시스템(900)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 예를 들어, 전자 시스템(900)은 메모리 시스템(912), 프로세서(processor, 914), 램(RAM, 916), 및 사용자 인터페이스(user interface, 918)를 포함할 수 고, 이들은 버스(bus, 920)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(914)는 프로그램을 실행하고 전자 시스템(900)을 제어하는 역할을 할 수 있다. 램(916)은 프로세서(914)의 동작 메모리로서 사용될 수 있다. 예를 들어, 프로세서(914) 및 램(916)은 각각 본 발명의 실시예들에 따른 반도체 패키지를 포함할 수 있다. 또는 프로세서(914)와 램(916)이 하나의 패키지에 포함될 수 있다. 유저 인터페이스(918)는 전자 시스템(900)에 데이터를 입력 또는 출력하는데 이용될 수 있다. 메모리 시스템(912)은 프로세서(914)의 동작을 위한 코드, 프로세서(914)에 의해 처리된 데이터 또는 외부에서 입력된 데이터를 저장할 수 있다. 메모리 시스템(912)은 제어기 및 메모리를 포함할 수 있으며, 도 6의 메모리 카드(800)와 실질적으로 동일하게 구성될 수 있다.
전자 시스템(도 7의 900 참조)은 다양한 전자기기들의 전자 제어 장치에 적용될 수 있다. 도 8은 전자 시스템(도 7의 900 참조)이 모바일 폰(1000)에 적용되는 예를 도시한다. 그 밖에, 전자 시스템(도 7의 900 참조)은 휴대용 노트북, MP3 플레이어, 네비게이션(navigation), 고상 디스크(Solid State Disk : SSD), 자동차 또는 가전제품(household appliances)에 적용될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100, 200 : 반도체 패키지
110a, 110b, 110c, 110d : 반도체 칩
115a, 115b, 260, 280 : 접착층
132g : 접지용 접속 단자
132s : 신호용 접속 단자
210, 210a : 배선 기판
212g, 212ga, 212gb : 접지용 접속 패드
212s, 212sa : 신호용 접속 패드
212ss : 적층용 접속 패드
213ga, 213gb : 접지용 배선
216ga, 216gb : 접지용 외부 연결 접속 패드
216s, 216sa : 신호용 외부 연결 접속 패드
218ga, 218gb : 접지용 외부 연결 접속 단자
218s : 신호용 외부 연결 접속 단자
225, 285a, 285bg, 285bs : 본딩 와이어
250 : 언더필
260, 290 : 몰딩부
270a, 270b : 금속판
295 : 적층용 접속 단자
700 : 패키지 모듈
702 : 모듈 기판
704 : 반도체 칩
706 : 반도체 패키지
708 : 외부 연결 단자
800 : 메모리 카드
810 : 하우징
820 : 제어기
830 : 메모리
900 : 전자 시스템
912 : 메모리 시스템
914 : 프로세서
916 : 램
918 : 유저 인터페이스
920 : 버스
1000 : 모바일 폰

Claims (10)

  1. 제 1 면 및 상기 제 1 면에 대향하는 제 2 면을 갖는 제 1 배선 기판;
    상기 제 1 배선 기판의 상기 제 1 면 상에 플립 칩 방식으로 실장된 제 1 반도체 칩;
    상기 제 1 반도체 칩 상에 배치되되, 상기 반도체 칩의 평면적보다 큰 평면적을 갖는 금속판;
    상기 금속판 상에 배치된 제 2 반도체 칩;
    상기 금속판과 상기 제 1 배선 기판의 접지용 배선을 전기적으로 연결하는 제 1 본딩 와이어; 및
    상기 제 2 반도체 칩과 상기 제 1 배선 기판의 상기 접지용 배선과 전기적으로 분리된 다른 접지용 배선을 전기적으로 연결하는 제 2 본딩 와이어를 포함하되,
    상기 금속판은:
    상기 제 2 반도체 칩이 실장되는 얇은 두께를 갖는 요부; 및
    상기 요부를 둘러싸되, 상기 요부보다 두꺼운 두께를 갖는 가장자리부를 포함하는 반도체 패키지.
  2. 제 1항에 있어서,
    상기 제 2 반도체 칩은 상기 금속판의 평면적보다 작은 평면적을 갖는 반도체 패키지.
  3. 제 2항에 있어서,
    상기 제 2 반도체 칩은 상기 제 1 반도체 칩의 평면적과 동일하거나 큰 평면적을 갖는 반도체 패키지.
  4. 삭제
  5. 제 1항에 있어서,
    상기 배선 기판은 상기 제 1 면에 배치된 제 1 접속 패드들 및 상기 제 2 면에 제공된 제 2 접속 패드들을 포함하는 반도체 패키지.
  6. 제 5항에 있어서,
    상기 제 1 접속 패드들은:
    상기 제 1 및 제 2 반도체 칩들과 전기적으로 연결되어 전기적 신호를 전달하기 위한 신호용 접속 패드; 및
    상기 제 1 및 제 2 반도체 칩들과 전기적으로 연결되어 접지를 위한 접지용 접속 패드를 포함하고, 그리고
    상기 제 2 접속 패드들은:
    외부 회로와 전기적으로 연결되어 전기적 신호를 전달하기 위한 신호용 외부 연결 접속 패드; 및
    상기 외부 회로와 전기적으로 연결되어 접지를 위한 접지용 외부 연결 접속 패드를 포함하는 반도체 패키지.
  7. 제 5항에 있어서,
    상기 배선 기판의 상기 제 1 접속 패드들은 적층되는 상부 패키지와 전기적으로 연결하기 위한 적층용 접속 패드; 및
    상기 배선 기판의 상기 제 1 면, 상기 제 1 및 제 2 반도체 칩들, 및 상기 제 1 및 제 2 본딩 와이어들을 덮은 제 1 몰딩부를 더 포함하고, 그리고
    상기 제 1 몰딩부는 상기 적층용 접속 패드를 노출하는 개구부를 갖는 반도체 패키지.
  8. 제 7항에 있어서,
    상기 상부 패키지는:
    제 2 배선 기판; 및
    상기 제 2 배선 기판의 일면 상에 실장된 적어도 하나의 제 3 반도체 칩을 포함하는 반도체 패키지.
  9. 제 8항에 있어서,
    상기 제 1 내지 제 3 반도체 칩들은 서로 다른 기능을 수행하는 반도체 패키지.
  10. 제 8항에 있어서,
    상기 제 1 배선 기판의 상기 적층용 접속 패드는 상기 제 2 배선 기판의 타면과 상기 개구부 내에 제공된 적층용 접속 단자를 통해 전기적으로 연결되는 반도체 패키지.
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