JP2005303056A - 半導体集積回路装置 - Google Patents
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Abstract
【課題】ＲＦチップを有するＳｉＰにおいて、ＲＦ特性の劣化を抑制する。
【解決手段】エリアアレイ電極５を下面に有し、前記エリアアレイ電極５と導通した電極パッド６を上面に有した配線基板と、前記配線基板の上面の前記電極パッド６に対して、フリップチップボンディングにより接続されたＲＦチップ３と、前記ＲＦチップ３上に積層搭載され且つ、前記配線基板に電気的接続手段を用いて接続された半導体チップ４と、前記ＲＦチップ３、前記半導体チップ４及び前記電気的接続手段を含む前記配線基板の上面領域を封止した封止樹脂１０とを有することを特徴とする半導体集積回路装置。
【選択図】図１
【解決手段】エリアアレイ電極５を下面に有し、前記エリアアレイ電極５と導通した電極パッド６を上面に有した配線基板と、前記配線基板の上面の前記電極パッド６に対して、フリップチップボンディングにより接続されたＲＦチップ３と、前記ＲＦチップ３上に積層搭載され且つ、前記配線基板に電気的接続手段を用いて接続された半導体チップ４と、前記ＲＦチップ３、前記半導体チップ４及び前記電気的接続手段を含む前記配線基板の上面領域を封止した封止樹脂１０とを有することを特徴とする半導体集積回路装置。
【選択図】図１
Description
本発明は、半導体集積回路装置に関し、特に、複数の半導体チップを単一のパッケージ
に封止したＳｉＰ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ）に関するものである。
に封止したＳｉＰ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ）に関するものである。
近年、半導体集積回路装置に対する多機能化や高性能化に対する要求が高まり、複数の
半導体チップを単一のパッケージに封止してシステム化を実現したＳｉＰ（Ｓｙｓｔｅｍ
ｉｎ Ｐａｃｋａｇｅ）が広く用いられるようになってきており、このＳｉＰのうち、
パッケージの実装面積を小さくするために、複数の半導体チップをスタック状に搭載する
というものが用いられるようになってきている。
半導体チップを単一のパッケージに封止してシステム化を実現したＳｉＰ（Ｓｙｓｔｅｍ
ｉｎ Ｐａｃｋａｇｅ）が広く用いられるようになってきており、このＳｉＰのうち、
パッケージの実装面積を小さくするために、複数の半導体チップをスタック状に搭載する
というものが用いられるようになってきている。
このような複数の半導体チップをスタック状に搭載したＳｉＰのうち、特に、ＲＦチッ
プと、ベースバンドチップを一つのパッケージに搭載したＳｉＰが特許文献１に示されて
いる。
プと、ベースバンドチップを一つのパッケージに搭載したＳｉＰが特許文献１に示されて
いる。
特許文献１には、エリアアレイ電極をその下面に有し、前記エリアアレイ電極と基板内
部で導通したボンディングパッドを表面に有した配線基板と、前記配線基板の上面のボン
ディングパッドに対して、その背面を上にしてフェースダウンで実装された第１の半導体
チップと、前記第１の半導体チップの背面端部と接着されたリードフレームのインナーリ
ードと、前記第１の半導体チップの背面上に積層搭載された第２の半導体チップと、前記
第２の半導体チップと前記インナーリードとを接続した金属細線と、前記インナーリード
を含む前記配線基板の上面領域を封止した封止樹脂と、前記封止樹脂からその先端面が露
出した前記リードフレームのインナーリードと接続したアウターリード部とよりなること
を特徴とする半導体装置が開示されている。
部で導通したボンディングパッドを表面に有した配線基板と、前記配線基板の上面のボン
ディングパッドに対して、その背面を上にしてフェースダウンで実装された第１の半導体
チップと、前記第１の半導体チップの背面端部と接着されたリードフレームのインナーリ
ードと、前記第１の半導体チップの背面上に積層搭載された第２の半導体チップと、前記
第２の半導体チップと前記インナーリードとを接続した金属細線と、前記インナーリード
を含む前記配線基板の上面領域を封止した封止樹脂と、前記封止樹脂からその先端面が露
出した前記リードフレームのインナーリードと接続したアウターリード部とよりなること
を特徴とする半導体装置が開示されている。
しかし、特許文献１に記載されたＲＦチップとベースバンドチップを一つのパッケージ
に搭載したＳｉＰでは、ＲＦチップからボンディングワイヤ及びリードフレームを介して
、パッケージの外部に信号を出力するため、ＲＦチップに接続された配線の配線長が長く
なり、配線抵抗が大きくなり、それに伴い、ＲＦチップのＲＦ特性が劣化してしまうとい
う問題があった。
特許第3417388号公報
に搭載したＳｉＰでは、ＲＦチップからボンディングワイヤ及びリードフレームを介して
、パッケージの外部に信号を出力するため、ＲＦチップに接続された配線の配線長が長く
なり、配線抵抗が大きくなり、それに伴い、ＲＦチップのＲＦ特性が劣化してしまうとい
う問題があった。
本発明は、ＲＦチップを有するＳｉＰにおいてＲＦ特性が劣化しくい半導体集積回路装
置を提供することを目的とする。
置を提供することを目的とする。
上記目的を達成するために、本発明の一態様の半導体集積回路装置は、エリアアレイ電
極を下面に有し、前記エリアアレイ電極と導通した電極パッドを上面に有した配線基板と
、前記配線基板の上面の前記電極パッドに対して、フリップチップボンディングにより接
続されたＲＦチップと、前記ＲＦチップ上に積層搭載され且つ、前記配線基板に電気的接
続手段を用いて接続された半導体チップと、前記ＲＦチップ、前記半導体チップ及び前記
電気的接続手段を含む前記配線基板の上面領域を封止した封止樹脂とを有することを特徴
としている。
極を下面に有し、前記エリアアレイ電極と導通した電極パッドを上面に有した配線基板と
、前記配線基板の上面の前記電極パッドに対して、フリップチップボンディングにより接
続されたＲＦチップと、前記ＲＦチップ上に積層搭載され且つ、前記配線基板に電気的接
続手段を用いて接続された半導体チップと、前記ＲＦチップ、前記半導体チップ及び前記
電気的接続手段を含む前記配線基板の上面領域を封止した封止樹脂とを有することを特徴
としている。
本発明によれば、ＲＦチップを有するＳｉＰにおいてＲＦ特性が劣化しくい半導体集積
回路装置を提供することができる。
回路装置を提供することができる。
以下、本発明の実施例について、図面を参照して説明する。
本発明の実施例１に係る半導体集積回路装置を図１を用いて説明する。図１は、本発明
の実施例１に係る半導体集積回路装置の構造を示す断面図である。
の実施例１に係る半導体集積回路装置の構造を示す断面図である。
図１に示すように、本発明の実施例１に係る半導体集積回路装置１は、配線基板である
プラスチック基板２上に、ＲＦチップ３、第１の半導体チップであるベースバンドチップ
４がスタック状に形成されたＳｉＰ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ）である。
プラスチック基板２上に、ＲＦチップ３、第１の半導体チップであるベースバンドチップ
４がスタック状に形成されたＳｉＰ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ）である。
プラスチック基板２は、下面にエリアアレイ電極５を有し、上面にはエリアアレイ電極
５とプラスチック基板２内で導通している電極パッド６を有している。
５とプラスチック基板２内で導通している電極パッド６を有している。
このプラスチック基板２上に、ＲＦチップ３の回路面が形成されている側の面がバンプ
７を用いフリップチップボンディングにより接続されている。ＲＦチップ３はチップ表面
部にエリア状に電極パッド（図示しない）を有しており、そのＲＦチップ３の電極パッド
とプラスチック基板２の電極パッド６がバンプ７により接続されている。なお、このバン
プ７は、はんだ、Ａｕ、Ｃｕ等一般にバンプ材料として用いられているものである。
７を用いフリップチップボンディングにより接続されている。ＲＦチップ３はチップ表面
部にエリア状に電極パッド（図示しない）を有しており、そのＲＦチップ３の電極パッド
とプラスチック基板２の電極パッド６がバンプ７により接続されている。なお、このバン
プ７は、はんだ、Ａｕ、Ｃｕ等一般にバンプ材料として用いられているものである。
このＲＦチップ３は、数１００ＭＨｚ〜数ＧＨｚの周波数のアナログ信号を用いて、Ｒ
Ｆチップ３内部に設けられたアンテナコイル等を介して、ＲＦチップ３の外部と無線交信
を行う機能を有する半導体チップであり、無線ＬＡＮ、Ｂｌｕｅｔｏｏｔｈ（登録商標）
等に用いられる半導体チップである。
Ｆチップ３内部に設けられたアンテナコイル等を介して、ＲＦチップ３の外部と無線交信
を行う機能を有する半導体チップであり、無線ＬＡＮ、Ｂｌｕｅｔｏｏｔｈ（登録商標）
等に用いられる半導体チップである。
ＲＦチップ２の回路が形成されない基板側の面である裏面（上面）上に、接着剤８を介
して、ベースバンドチップ４がその裏面（下面）側で接着搭載され、２チップ積層状態を
構成している。そして、ベースバンドチップ４の表面（上面）に形成されているボンディ
ングパッド（図示しない）と、プラスチック基板２とが、ボンディングワイヤ９を介して
電気的に接続されている。
して、ベースバンドチップ４がその裏面（下面）側で接着搭載され、２チップ積層状態を
構成している。そして、ベースバンドチップ４の表面（上面）に形成されているボンディ
ングパッド（図示しない）と、プラスチック基板２とが、ボンディングワイヤ９を介して
電気的に接続されている。
このベースバンドチップ４は、ＲＦチップ３で処理を行う周波数よりも低周波数の信号
を扱い、５０〜２００ＭＨｚ程度の周波数の信号を処理する。ＲＦチップ３において処理
された高周波信号からベースバンド（基底帯域）の信号への変換や、ベースバンドの信号
から高周波信号への変換、ベースバンドの信号の信号処理等を行う機能を有している。な
お、一般に、ベースバンドチップ４は、ＲＦチップ３に比べて面積が大きい。
を扱い、５０〜２００ＭＨｚ程度の周波数の信号を処理する。ＲＦチップ３において処理
された高周波信号からベースバンド（基底帯域）の信号への変換や、ベースバンドの信号
から高周波信号への変換、ベースバンドの信号の信号処理等を行う機能を有している。な
お、一般に、ベースバンドチップ４は、ＲＦチップ３に比べて面積が大きい。
さらに、プラスチック基板２上に形成された、ＲＦチップ３、ベースバンドチップ４、
電極パッド６、バンプ７、接着剤８及びボンディングワイヤ９が封止樹脂１０により封止
されている。
電極パッド６、バンプ７、接着剤８及びボンディングワイヤ９が封止樹脂１０により封止
されている。
以上のようにして、ＲＦチップ３とベースバンドチップ４が単一のパッケージに封止さ
れた半導体集積回路装置１が形成されている。
れた半導体集積回路装置１が形成されている。
本実施例では、ＲＦチップ３がプラスチック基板２にフリップチップボンディングによ
り接続されているので、ＲＦチップ３がプラスチック基板２上にフェースアップで搭載さ
れ、且つボンディングワイヤによりプラスチック基板２に接続されている場合に比べて、
ＲＦチップ３とプラスチック基板２との間の配線抵抗を低減することが可能である。
り接続されているので、ＲＦチップ３がプラスチック基板２上にフェースアップで搭載さ
れ、且つボンディングワイヤによりプラスチック基板２に接続されている場合に比べて、
ＲＦチップ３とプラスチック基板２との間の配線抵抗を低減することが可能である。
これは、ＲＦチップ３をプラスチック基板２にフェースアップで搭載し、ボンディング
ワイヤでプラスチック基板２と接続した場合、ボンディングワイヤがＲＦチップ３と接触
しないように、たわませて接続する必要があるため、ボンディングワイヤの配線長が長く
なり、それに伴いＲＦチップ３とプラスチック基板２間の配線抵抗が大きくなってしまう
。さらに、ＲＦチップ３が他のチップ（例えば、ベースバンドチップ）上にスタック状に
積層搭載される場合、プラスチック基板２とＲＦチップ３との距離が増大するため、プラ
スチック基板２とＲＦチップ３との間に接続された配線の配線長が増大する。この配線長
の増大に伴う配線抵抗の増加により、ＲＦチップ３のＲＦ特性（Ｑ特性）が劣化するとい
う問題が生じる。
ワイヤでプラスチック基板２と接続した場合、ボンディングワイヤがＲＦチップ３と接触
しないように、たわませて接続する必要があるため、ボンディングワイヤの配線長が長く
なり、それに伴いＲＦチップ３とプラスチック基板２間の配線抵抗が大きくなってしまう
。さらに、ＲＦチップ３が他のチップ（例えば、ベースバンドチップ）上にスタック状に
積層搭載される場合、プラスチック基板２とＲＦチップ３との距離が増大するため、プラ
スチック基板２とＲＦチップ３との間に接続された配線の配線長が増大する。この配線長
の増大に伴う配線抵抗の増加により、ＲＦチップ３のＲＦ特性（Ｑ特性）が劣化するとい
う問題が生じる。
しかし、本実施例でＲＦチップ３とプラスチック基板２は、抵抗値の小さいバンプ７を
用いてフリップチップボンディングによって接続されているため、ＲＦチップ３とプラス
チック基板２の間の抵抗値を低減することが可能となる。そのため、ＲＦチップ３のＲＦ
特性（Ｑ特性）の劣化を抑制することが可能となる。
用いてフリップチップボンディングによって接続されているため、ＲＦチップ３とプラス
チック基板２の間の抵抗値を低減することが可能となる。そのため、ＲＦチップ３のＲＦ
特性（Ｑ特性）の劣化を抑制することが可能となる。
さらに、ＲＦチップ３とベースバンドチップ４は、接着剤８を介して接続されているの
で、ＲＦチップ３とベースバンドチップ４の間に接着剤８の厚さの分だけ離され配置され
る。距離が離されることにより、数１００ＭＨｚ〜数ＧＨｚ程度の高周波数の信号処理を
行うＲＦチップ３のチップ内部で処理される信号と、５０〜２００ＭＨｚ程度の周波数の
ベースバンドの信号処理を行うベースバンドチップ４のチップ内部で処理される信号とが
干渉し、ＲＦチップ３の無線通信におけるノイズの発生や、ベースバンドチップの高速の
信号処理の遅れの発生を抑制することが可能となる。
で、ＲＦチップ３とベースバンドチップ４の間に接着剤８の厚さの分だけ離され配置され
る。距離が離されることにより、数１００ＭＨｚ〜数ＧＨｚ程度の高周波数の信号処理を
行うＲＦチップ３のチップ内部で処理される信号と、５０〜２００ＭＨｚ程度の周波数の
ベースバンドの信号処理を行うベースバンドチップ４のチップ内部で処理される信号とが
干渉し、ＲＦチップ３の無線通信におけるノイズの発生や、ベースバンドチップの高速の
信号処理の遅れの発生を抑制することが可能となる。
また、本実施例に係る半導体集積回路装置は、半導体集積回路装置の裏面にエリアアレ
イ電極５を有する電気的特性のよいＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）という表
面実装型パッケージにＲＦチップ３とベースバンドチップ４を実装することが可能となる
。
イ電極５を有する電気的特性のよいＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）という表
面実装型パッケージにＲＦチップ３とベースバンドチップ４を実装することが可能となる
。
（実施例１の変形例）
本発明の実施例１の変形例に係る半導体集積回路装置を図２を用いて説明する。図２は
、本発明の実施例１の変形例に係る半導体集積回路装置の構造を示す断面図である。本変
形例に係る半導体集積回路装置１２は、実施例１に係る半導体集積回路装置１と比べて、
ＲＦチップ３上に接着剤８を両面に塗布したスペーサー１１を介してベースバンドチップ
４が搭載されているところに特徴を有する。
本発明の実施例１の変形例に係る半導体集積回路装置を図２を用いて説明する。図２は
、本発明の実施例１の変形例に係る半導体集積回路装置の構造を示す断面図である。本変
形例に係る半導体集積回路装置１２は、実施例１に係る半導体集積回路装置１と比べて、
ＲＦチップ３上に接着剤８を両面に塗布したスペーサー１１を介してベースバンドチップ
４が搭載されているところに特徴を有する。
ＲＦチップ３とベースバンドチップ４は、スペーサー１１及び接着剤８を介して接続さ
れているので、ＲＦチップ３とベースバンドチップ４の間にスペーサー１１と接着剤８の
厚さの分だけ離され配置される。本変形例に係る半導体集積回路装置１２は、実施例１に
係る半導体集積回路装置１と比べて、ＲＦチップ３とベースバンドチップ４間の距離を離
すことが可能であるため、ＲＦチップ３の無線通信におけるノイズの発生や、ベースバン
ドチップ４の高速の信号処理の遅れの発生をさらに抑制することが可能となる。
れているので、ＲＦチップ３とベースバンドチップ４の間にスペーサー１１と接着剤８の
厚さの分だけ離され配置される。本変形例に係る半導体集積回路装置１２は、実施例１に
係る半導体集積回路装置１と比べて、ＲＦチップ３とベースバンドチップ４間の距離を離
すことが可能であるため、ＲＦチップ３の無線通信におけるノイズの発生や、ベースバン
ドチップ４の高速の信号処理の遅れの発生をさらに抑制することが可能となる。
本発明の実施例２に係る半導体集積回路装置を図３を用いて説明する。図３は、本発明
の実施例２に係る半導体集積回路装置の構造を示す断面図である。実施例１と同一部分に
は同一符号を付し、その説明を省略する。
の実施例２に係る半導体集積回路装置の構造を示す断面図である。実施例１と同一部分に
は同一符号を付し、その説明を省略する。
図２に示すように、本発明の実施例に係る半導体集積回路装置２０は、プラスチック基
板２上に、ＲＦチップ３、第１の半導体チップであるベースバンドチップ４、第２の半導
体チップであるメモリチップ２１がスタック状に形成されたＳｉＰ（Ｓｙｓｔｅｍ ｉｎ
Ｐａｃｋａｇｅ）である。
板２上に、ＲＦチップ３、第１の半導体チップであるベースバンドチップ４、第２の半導
体チップであるメモリチップ２１がスタック状に形成されたＳｉＰ（Ｓｙｓｔｅｍ ｉｎ
Ｐａｃｋａｇｅ）である。
本実施例に係る半導体集積回路装置２０は、プラスチック基板２上にフリップチップ接
続されたＲＦチップ３上に、接着剤８を介して搭載されたベースバンドチップ４上に、メ
モリチップ２１がフェースアップで積層搭載されている。なお、図示しないが、ベースバ
ンドチップ４とメモリチップ２１の間には接着剤等を介して接続されている。
続されたＲＦチップ３上に、接着剤８を介して搭載されたベースバンドチップ４上に、メ
モリチップ２１がフェースアップで積層搭載されている。なお、図示しないが、ベースバ
ンドチップ４とメモリチップ２１の間には接着剤等を介して接続されている。
さらに、メモリチップ２１のボンディングパッド（図示しない）とプラスチック基板２
の電極パッド６は、ボンディングワイヤ２２により電気的に接続されている。メモリチッ
プ２１には、ＲＦチップ３及びベースバンドチップ４における信号処理に必要なソフトウ
ェア等がメモリチップ２１に格納されている。
の電極パッド６は、ボンディングワイヤ２２により電気的に接続されている。メモリチッ
プ２１には、ＲＦチップ３及びベースバンドチップ４における信号処理に必要なソフトウ
ェア等がメモリチップ２１に格納されている。
このようにベースバンドチップ４上に、メモリチップ等他のチップをスタック状に形成
した場合においても、実施例１同様にＲＦチップ３のＲＦ特性の劣化を抑制することが可
能である。
した場合においても、実施例１同様にＲＦチップ３のＲＦ特性の劣化を抑制することが可
能である。
（実施例２の変形例）
本発明の実施例２の変形例に係る半導体集積回路装置を図４を用いて説明する。図４は
、本発明の実施例２の変形例に係る半導体集積回路装置の構造を示す断面図である。本変
形例に係る半導体集積回装置２３は、実施例２に係る半導体集積回路装置２０と比べて、
ＲＦチップ３上に接着剤８を両面に塗布したスペーサー１１を介してベースバンドチップ
４が搭載されているところに特徴を有する。
本発明の実施例２の変形例に係る半導体集積回路装置を図４を用いて説明する。図４は
、本発明の実施例２の変形例に係る半導体集積回路装置の構造を示す断面図である。本変
形例に係る半導体集積回装置２３は、実施例２に係る半導体集積回路装置２０と比べて、
ＲＦチップ３上に接着剤８を両面に塗布したスペーサー１１を介してベースバンドチップ
４が搭載されているところに特徴を有する。
ＲＦチップ３とベースバンドチップ４は、スペーサー１１及び接着剤８を介して接続さ
れているので、ＲＦチップ３とベースバンドチップ４の間にスペーサー１１と接着剤８の
厚さの分だけ離され配置される。本変形例に係る半導体集積回装置２３は、実施例２に係
る半導体集積回路装置２０と比べて、ＲＦチップ３とベースバンドチップ４間の距離を離
すことが可能であるため、ＲＦチップ３の無線通信におけるノイズの発生や、ベースバン
ドチップ４の高速の信号処理の遅れの発生をさらに抑制することが可能となる。
れているので、ＲＦチップ３とベースバンドチップ４の間にスペーサー１１と接着剤８の
厚さの分だけ離され配置される。本変形例に係る半導体集積回装置２３は、実施例２に係
る半導体集積回路装置２０と比べて、ＲＦチップ３とベースバンドチップ４間の距離を離
すことが可能であるため、ＲＦチップ３の無線通信におけるノイズの発生や、ベースバン
ドチップ４の高速の信号処理の遅れの発生をさらに抑制することが可能となる。
１、１２、２０、２３ 半導体集積回路装置
２ プラスチック基板
３ ＲＦチップ
４ ベースバンドチップ（第１の半導体チップ）
５ エリアアレイ電極
６ 電極パッド
７ バンプ
８ 接着剤
９、２２ ボンディングワイヤ
１０ 封止樹脂
１１ スペーサー
２１ メモリチップ（第２の半導体チップ）
２ プラスチック基板
３ ＲＦチップ
４ ベースバンドチップ（第１の半導体チップ）
５ エリアアレイ電極
６ 電極パッド
７ バンプ
８ 接着剤
９、２２ ボンディングワイヤ
１０ 封止樹脂
１１ スペーサー
２１ メモリチップ（第２の半導体チップ）
Claims (5)
- エリアアレイ電極を下面に有し、前記エリアアレイ電極と導通した電極パッドを上面に有
した配線基板と、
前記配線基板の上面の前記電極パッドに対して、フリップチップボンディングにより接続
されたＲＦチップと、
前記ＲＦチップ上に積層搭載され且つ、前記配線基板に電気的接続手段を用いて接続され
た半導体チップと、
前記ＲＦチップ、前記半導体チップ及び前記電気的接続手段を含む前記配線基板の上面領
域を封止した封止樹脂と
を有することを特徴とする半導体集積回路装置。 - エリアアレイ電極を下面に有し、前記エリアアレイ電極と導通した電極パッドを上面に有
した配線基板と、
前記配線基板の上面の前記電極パッドに対して、フリップチップボンディングにより接続
されたＲＦチップと、
前記ＲＦチップ上に積層搭載され且つ、前記配線基板に電気的接続手段を用いて接続され
た半導体チップと、
前記半導体チップ上に積層搭載され且つ、前記配線基板に電気的接続手段を用いて接続さ
れた第２の半導体チップと、
前記ＲＦチップ、前記第１の半導体チップ、前記第２の半導体チップ及び前記電気的接続
手段を含む前記配線基板の上面領域を封止した封止樹脂と
を有することを特徴とする半導体集積回路装置。 - 前記第２の半導体チップの面積が、前記第１の半導体チップの面積よりも小さいことを特
徴とする請求項２に記載の半導体集積回路装置。 - 前記ＲＦチップ上に積層搭載された半導体チップが、ベースバンドチップであることを特
徴とする請求項１乃至３のいずれか１項に記載の半導体集積回路装置。 - 前記電気的接続手段が、ボンディングワイヤであることを特徴とする請求項１乃至４のい
ずれか１項に記載の半導体集積回路装置。
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007110108A (ja) * | 2005-10-14 | 2007-04-26 | Integrant Technologies Inc | 積層型集積回路チップ及びパッケージ |
| JP2007214316A (ja) * | 2006-02-09 | 2007-08-23 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
| JP2007227414A (ja) * | 2006-02-21 | 2007-09-06 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
| JP2009527944A (ja) * | 2006-03-31 | 2009-07-30 | インテル・コーポレーション | 単一パッケージの無線通信装置 |
| JP2010199286A (ja) * | 2009-02-25 | 2010-09-09 | Elpida Memory Inc | 半導体装置 |
| JP2013519238A (ja) * | 2010-02-10 | 2013-05-23 | クアルコム，インコーポレイテッド | 半導体ダイパッケージ構造体 |
| KR101393940B1 (ko) * | 2007-02-23 | 2014-05-12 | 엘지이노텍 주식회사 | Ｒｆ송수신 시스템 |
| US9390992B2 (en) | 2013-07-11 | 2016-07-12 | Samsung Electronics Co., Ltd. | Semiconductor packages including a metal layer between first and second semiconductor chips |
-
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Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007110108A (ja) * | 2005-10-14 | 2007-04-26 | Integrant Technologies Inc | 積層型集積回路チップ及びパッケージ |
| JP4577228B2 (ja) * | 2006-02-09 | 2010-11-10 | セイコーエプソン株式会社 | 半導体装置および半導体装置の製造方法 |
| JP2007214316A (ja) * | 2006-02-09 | 2007-08-23 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
| JP2007227414A (ja) * | 2006-02-21 | 2007-09-06 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
| US8749041B2 (en) | 2006-02-21 | 2014-06-10 | Seiko Epson Corporation | Thee-dimensional integrated semiconductor device and method for manufacturing same |
| JP4688934B2 (ja) * | 2006-03-31 | 2011-05-25 | インテル・コーポレーション | 単一パッケージの無線通信装置 |
| US11552383B2 (en) | 2006-03-31 | 2023-01-10 | Tahoe Research, Ltd. | Single-package wireless communication device |
| US8138599B2 (en) | 2006-03-31 | 2012-03-20 | Intel Corporation | Wireless communication device integrated into a single package |
| JP2009527944A (ja) * | 2006-03-31 | 2009-07-30 | インテル・コーポレーション | 単一パッケージの無線通信装置 |
| US11942676B2 (en) | 2006-03-31 | 2024-03-26 | Tahoe Research, Ltd. | Single-package wireless communication device |
| US10439265B2 (en) | 2006-03-31 | 2019-10-08 | Intel Corporation | Single-package wireless communication device |
| US10727567B2 (en) | 2006-03-31 | 2020-07-28 | Intel Corporation | Single-package wireless communication device |
| KR101393940B1 (ko) * | 2007-02-23 | 2014-05-12 | 엘지이노텍 주식회사 | Ｒｆ송수신 시스템 |
| JP2010199286A (ja) * | 2009-02-25 | 2010-09-09 | Elpida Memory Inc | 半導体装置 |
| US9087710B2 (en) | 2009-02-25 | 2015-07-21 | Ps4 Luxco S.A.R.L. | Semiconductor device with stacked semiconductor chips |
| JP2013519238A (ja) * | 2010-02-10 | 2013-05-23 | クアルコム，インコーポレイテッド | 半導体ダイパッケージ構造体 |
| US9390992B2 (en) | 2013-07-11 | 2016-07-12 | Samsung Electronics Co., Ltd. | Semiconductor packages including a metal layer between first and second semiconductor chips |
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